JPH022668A - 読出専用半導体記憶装置および半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ この発明は、半導体記憶装置に関し、特に高集積化半導
体記憶装置に関するものである。

［従来の技術］ 近年、ＲＯＭ　（Ｒｅａｄ　　Ｏｎ　ｌｙ　　Ｍｅｍ。

ｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ　　ＡｃｃｅｓｓＭｅｍ
ｏｒｙ）などの半導体記憶装置の大容量化および高集積
化が急速な勢いて進んでいる。第１１図は、従来の一般
的なＲＯＭチップの平面ブロック図である。

第１１図において、ＲＯＭチップ１０の中央部にはワー
ド線選択デコーダ２が配置され、その両側にメモリアレ
イ１ａおよび１ｂが配置されている。また、メモリアレ
イ１ａおよび１ｂの残りの両側部の一方側には、それぞ
れビット線選択デコーダ３ａおよび３ｂが配置され、さ
らにその外側には、センスアンプ等を含む周辺回路５が
配置されている。また、メモリアレイ１ａおよび１ｂの
残りの両側部の他方側には、アドレスバッファ等を含む
周辺回路４が配置されている。

第１２図は、第１１図のＲＯＭ装置の主要部の回路図で
ある。

第１２図において、メモリアレイ１ａおよび１ｂは、複
数のワード線ＷＬおよびそれらに交差する複数のビット
線ＢＬを含む。ワード線ＷＬとビット線ＢＬとの各交点
には、メモリトランジスタＭＴからなるメモリセルが接
続されている。一方、ワード線選択デコーダ２は、メモ
リアレイ１ａおよびｌｂ内の複数のワード線ＷＬに対応
して、複数のデコーダ回路２３およびその両側に配置さ
れた複数のドライバ回路２４ａ、２４ｂを含む。各デコ
ーダ回路２３は、ドライバ回路２４ａおよび２４ｂを介
してメモリアレイ１ａおよびｌｂ内の対応するワードｔ
！ｊＩＷＬに接続されている。メモリアレイ１ａおよび
１ｂ内の複数のビット線ＢＬは、それぞれビット線選択
デコーダ３ａおよび３ｂに接続されている。ビット線選
択デコーダ３ａおよび３ｂは、センスアンプ等を含む周
辺回路５に接続されている。

各、メモリトランジスタＭＴは、メモリ情報″１″また
は“０゛に対応して、そのしきい値電圧ＶＴ８がたとえ
ば１．ＯＶまたは８．ＯＶに設定されている。

次に、第１２図のＲＯＭ装置の読出動作について説明す
る。

アドレス信号がアドレスバッファ等を含む周辺回路４（
第１１図）を介してワード線選択デコーダ２およびビッ
ト線選択デコーダ３ａ、３ｂに与えられる。ワード線選
択デコーダ２は、アドレス信号に応答して、メモリアレ
イｌａ、ｌｂ内のワードＨｗｔを選択する。ワード線選
択デコーダ２により選択されたワード線ＷＬにはｒＨＪ
レベルの電位が出力され、非選択のワード線ＷＬにはｒ
ＬＪ　レベルの電位が出力される。

メモリトランジスタＭＴは、ワード線ＷＬの電位がｒＨ
Ｊレベルのとき、そのしきい値電圧ＶＴ□に応じてオン
状態またはオフ状態になる。すなわち、しきい値電圧Ｖ
ＴＨが１．ＯＶのメモリトランジスタＭＴはオンし、し
きい値電圧ＶＴ、ｌが８、ＯＶのメモリトランジスタＭ
Ｔはオフする。

また、メモリトランジスタＭＴは、ワード線ＷＬの電位
がｒＬＪレベルになるとオフ状態となる。

ビット線選択デコーダ３ａ、３ｂは、アドレス信号に応
答してメモリアレイｌａ、ｌｂ内のビット線ＢＬを選択
する。ビット線選択デコーダ３ａまたは３ｂにより選択
されたビット線ＢＬは、センスアンプ等を含む周辺回路
５に接続される。このようにして、選択されたメモリト
ランジスタＭＴのドレイン電位が周辺回路５内のセンス
アンプに伝達され、メモリ情報“１′または０″の読出
しが行なわれる。

［発明が解決しようとする課題］ 大′８量化および高集積化された半導体記憶装置におい
ては、一般に、メモリトランジスタＭＴの部分に超微細
なパターン寸法を用いることにより、メモリアレイｌａ
、ｌｂ全体の面積が可能な限り小さくされる。しかし、
メモリ容量の大容量化に伴って、ワード線ＷＬおよびビ
ット線ＢＬに接続されるメモリトランジスタＭＴの数が
増加し、それによりワード線ＷＬおよびビット線ＢＬの
負荷容量が増大する。また、微細化に伴ってワード線Ｗ
Ｌの線間ピッチおよびビット線ＢＬの線間ピッチが小さ
くなり、それにより各ワード線ＷＬあたりのワード線選
択デコーダ２の占有領域の幅および各ビット線ＢＬあた
りのビット線選択デコーダ３ａ　　３ｂの占有領域の幅
が小さくなる。そのため、ワード線ＷＬおよびビット線
ＢＬの負荷容量が増大するにもかかわらず、十分に大き
な駆動能力を有するワード線選択デコーダ２およびビッ
ト線選択デコーダ３ａ、３ｂを構成することが困難とな
る。その結果、ワード線ＷＬおよびビット線ＢＬにつな
がる負荷容量の充放電時間が長くなり、半導体記憶装置
全体の動作速度が遅くなるという問題があった。

そこで、ワード線選択デコーダの占有面積を大きくする
ために、たとえば、特開昭６１−２８３１６２号公報に
示される半導体記憶装置が提案されている。すなわち、
メモリマトリクスの左右両側にそれぞれ第１および第２
のワード線ドライバ回路の列が配置され、それらにそれ
ぞれ附属してワード線デコーダ回路が配置される。メモ
リマトリクス内の複数のワード線は、交互に第１のワー
ド線ドライバ回路および第２のワード線ドライバ回路に
接続される。このようにすれば、各ワード線ドライバ回
路をワード線ピッチの２倍の領域に形成することができ
る。

しかし、このような半導体記憶装置においてはワード線
ドライバ回路およびワード線デコーダ回路かメモリマト
リクスの両側に設けられているため、各ワード線の長さ
が、たとえば第１１図および第１２図に示した従来例の
ワード線の長さの２倍となり、１つのワード線に接続さ
れるメモリセルの数も２倍となる。その結果、各ワード
線の負荷容量が増大するという問題かあった。

この発明の目的は、各ワード線の負荷容量を増大させる
ことなく、十分大きな駆動能力を有する選択手段を構成
することができ、高速動作が可能な半導体記憶装置を得
ることである。

［課題を解決するための手段］ この発明に係る半導体記憶装置は、メモリアレイ、第１
の選択手段、第２の選択手段、第３の選択手段、および
第４の選択手段を備えたものである。メモリアレイは、
複数の第１の選択線、複数の第１の選択線に交差するよ
うに配列された複数の第２の選択線、および各々が複数
の第１の選択線と複数の第２の選択線との交点に設けら
れる複数のメモリセルを含む。また、メモリアレイは、
１夏数の第１の選択線を分割することにより第１および
第２のメモリアレイブロックに分割されている。

第１の選択手段は、Ｔ４１および第２のメモリアレイブ
ロックの間に設けられ、第１のメモリアレイブロック内
の複数の第１の選択線のうち１つおきの選択線に結合さ
れる。第２の選択手段は、第１のメモリアレイブロック
に関して第１の選択手段とは反対側に設けられ、第１の
メモリアレイブロック内の複数のｍｌの選択線のうち残
りの１つおきの選択線に結合される。第３の選択手段は
、第１および第２のメモリアレイブロックの間に設けら
れ、第２のメモリアレイブロック内の複数の第１の選択
線のうち１つおきの選択線に結合される。第４の選択手
段Ｃ′ｉ、、第２のメモリアレイブロックに関して第３
の選択手段とは反対側に設けられ、第２のメモリアレイ
ブロック内の複数の第１の選択線のうち残りの１つおき
の選択線に結合さのメモリアレイブロックの対向する両
側部にそれぞれ第１および第２の選択手段が配置され、
かつ、第１のメモリアレイブロック内の複数の選択線が
交互に第１の選択手段および第２の選択手段に結合され
るので、１つの選択線あたりの選択手段のパターン有効
幅が従来の半導体記憶装置の２倍となる。同様に、第２
のメモリアレイブロックの対向する両側部にそれぞれ第
３および第４の選択手段が配置され、かつ、第２のメモ
リアレイブロック内の複数の選択線が交互に第３の選択
手段および第４の選択手段に結合されるので、１つの選
択線あたりの選択手段のパターン有効幅が従来の半導体
記憶装置の２倍となる。

したがって、各選択手段において駆動能力の大きな回路
を構成することが可能となる。

しかも、メモリアレイが第１および第２のメモリアレイ
ブロックに分割されているので、各選択線の長さは短く
なる。したがって、各選択線の負荷容量も増大しない。

［実施例］ 以下、この発明の実施例を図面を用いて説明す第１図は
、この発明の一実施例によるＲＯＭチップの平面ブロッ
ク図である。

第１図において、ＲＯＭチップ１００の中央部には、メ
モリアレイが配置されている。メモリアレイは、２つの
メモリアレイブロック（以下、単にメモリアレイという
）１１および１２に分割されている。メモリアレイ１１
および１２の間には、ワード線選択デコーダ２１ａおよ
び２２ａがそれぞれメモリアレイ１１および１２の一辺
に沿うように配置されている。また、メモリアレイ１１
の７・１向する一辺に沿うようにワード線選択デコーダ
２１ｂか配置され、メモリアレイ１２の対向する一辺に
沿うようにワード線選択デコーダ２２ｂが配置されてい
る。すなわち、メモリアレイ１１の両側には、ワード線
選択デコーダ２１ａおよび２１ｂか配置され、メモリア
レイ１２の両側には、ワード線選択デコーダ２２ａおよ
び２２ｂが配置されている。メモリアレイ１１の他の対
向する２辺の一方に沿うようにビット線選択デコーダ３
１が配置され、メモリアレイ１２の他の対向する二辺の
一方に沿うようにビット線選択デコーダ３２が配置され
ている。ビット線選択デコーダ３１および３２のさらに
外側には、センスアンプ等を含む周辺回路５０が配置さ
れている。メモリアレイ１１および１２に関してビット
線選択デコーダ３１および３２の反対側には、アドレス
バッファ等を含む周辺回路４０が配置されている。

第２図は、第１図のＲＯＭ装置の主要部の回路図である
。

第２図において、メモリアレイ１１および１２は、第１
２図に示したメモリアレイ１ａおよび１ｂと同様に、複
数のワード線ＷＬおよびそれらに交差する１Ｍ数のビッ
ト線ＢＬを含む。ワード線ＷＬとビット線ＢＬとの各交
点には、メモリ！・ランジスタＭＴからなるメモリセル
が接続されている。

ワード線選択デコーダ２１ａは、メモリアレイ１１内の
複数のワード線ＷＬのうち１つおきのワード線ＷＬに対
応して複数のデコーダ回路２５および複数のドライバ回
路２６を含む。ワード線選択デコーダ２１ｂは、メモリ
アレイ１１内の残りの１つおきのワード線ＷＬに対応し
て複数のデコーダ回路２５および複数のドライバ回路２
６を含む。各デコーダ回路２５は、ドライバ回路２６を
介して対応するワード線ＷＬに接続されている。

同様に、ワード線選択デコーダ２２ａは、メモリアレイ
１２内の１夏数のワード線ＷＬのうち１つおきのワード
線ＷＬに対応して複数のデコーダ回路２５および１夏数
のドライバ回路２６を含む。ワード線選択デコーダ２２
ｂは、メモリアレイ１２内の残りの１つおきのワード線
ＷＬに対応して複数のデコーダ回路２５および複数のド
ライバ回路２６を含む。各デコーダ回路２５は、ドライ
バ回路２６を介して対応するワード線ＷＬに接続されて
いる。

メモリアレイ１１および１２内の複数のビット線ＢＬは
、それぞれビット線選択デコーダ３１および３２に接続
されている。ビット線選択デコダ３１，３２は、センス
アンプ等を含む周辺回路５０に接続されている。

各メモリトランジスタＭＴは、従来のＲＯＭ装置と同様
に、メモリ情報“１′または“０″に対応して、そのし
きい値電圧ＶＴｏがたとえば１゜ＱＶまたは８．ＯＶに
設定されている。

次に、第２図のＲＯＭの読出動作について説明する。

アドレス信号がアドレスバッファ等を含む周辺回路４０
（第１図）を介してワード線選択デコーダ２１ａ、２１
ｂ、２２ａ、　　２２ｂおよびビット線選択デコーダ３
１．３２に与えられる。アドレス信号に応答して、ワー
ド線選択デコーダ２１ａ。

２１ｂ、２２ａ、２２ｂのいずれかがメモリアレイ１１
または１２内のワード線ＷＬを選択し、そのワード線Ｗ
Ｌの電位をｒＨＪレベルに立上げる。

メモリトランジスタＭＴは、ワード線ＷＬの電位がｒＨ
Ｊレベルのとき、そのしきい値電圧ＶＴＨに応じてオン
状態またはオフ状態になる。ビット線選択デコーダ３１
および３２は、アドレス信号に応答してメモリアレイ１
１．１２内のビット線ＢＬを選択する。ビット線選択デ
コーダ３１，３２により選択されたビット線ＢＬは、セ
ンスアンプ等を含む周辺回路５０に接続される。これに
より、選択されたメモリトランジスタＭＴのドレイン電
位が周辺回路５０内のセンスアンプに伝達され、メモリ
情報“１“または“０”の読出しが行なわれる。

この実施例においては、メモリアレイ１１内の複数のワ
ードＩ１ｗしかその両側に配置されたワド線選択デコー
ダ２１３および２１ｂに交互に接続されているので、ワ
ード線選択デコーダ２１ａおよび２１ｂの１ワード線あ
たりのパターン占有領域の幅が従来の半導体記憶装置に
比べて２倍となる。同様に、メモリアレイ１２内の複数
のワト線ＷＬかその両側に配置されたワード線選択デコ
ーダ２２ａおよび２２ｂに交互に接続されているので、
ワード線選択デコーダ２２ａ、２２ｂの１ワード線あた
りのパターン占有領域の幅が２倍になる。すなわち、ワ
ード線ピッチの２倍に相当する領域に、各デコーダ回路
２５および各ドライバ回路２６を形成することかできる
。

第３図は、第２図のワード線選択デコーダ２１ａ、２１
ｂ、２２ａ、２２ｂｌ：含マレルテコータ回路２５およ
びドライバ回路２６の回路構成の一例を示す図である。

ここでは、説明を簡単にするため、各ワード線選択デコ
ーダ２］、ａ、２１ｂ。

２２ａ、２２ｂか８組のデコーダ回路２５およびドライ
バ回路２６を含む場合について説明する。

第３図に示すように、デコーダ回路２５は、３つのＰチ
ャネルＭＯＳトランジスタロ１〜Ｑ３および３つのＮチ
ャネルＭＯＳトランジスタＱ４〜Ｑ６を含む。また、ド
ライバ回路２６は、ＰチャネルＭＯ３ｈランジスタＱ７
およびＮチャネルＭＯＳトランジスタＱ８を含む。

トランジスタＱｌ、Ｑ４〜Ｑ６は、電源電位Ｖ。。と接
地電位との間に直列に結合されている。

トランジスタＱ１およびＱ４のゲーｉ・はノートＮ１に
接続されている。トランジスタＱ１とトランジスタＱ４
との接続点はノードＮ２に接続されている。トランジス
タＱ２およびＱ３は、電源電位ＶＣＣとノードＮ２との
間に結合されている。ノードＮ１にはアドレス信号ＡＯ
が与えられ、トランジスタＱ２およびＱ５のゲートには
アドレス信号Ａ１か与えられ、トランジスタＱ３および
Ｑ６のゲートにはアドレス信号Ａ２か与えられる。

アドレス信号ＡＯ，Ａｌ、Ａ２かすべてｒＨＪレベルの
ときには、ノードＮ２の電位がｒＬＪ　レベルとなり、
アドレス信号ＡＯ，ＡＩ、Ａ２のいずれかがｒＬＪ　レ
ベルのときには、ノードＮ２の電位はｒＨＪ　レベルに
なる。

ドライバ回路２６のトランジスタＱ７は電源電位Ｖ。、
とノードＮ３との間に結合され、トランジスタＱ８はノ
ードＮ３と接地電位との間に結合されている。トランジ
スタＱ７およびＱ８のゲートは、デコーダ回路２５のノ
ー１”Ｎ２に接続されている。ノードＮ２の電位がｒＬ
Ｊレベルのときには、ノードＮ３の電位はｒＨＪ　レベ
ルとなり、逆にノードＮ２の電位かｒＨＪ　レベルのと
きには、ノードＮ３の電位は「Ｌ」レベルとなる。

他のデコーダ回路２５およびドライバ回路２６の構成も
、第３図に示されるｔ＋％成と全く同様である。但し、
他の７つのデコーダ回路２５に与えられるアドレス信号
の組合わせは、（Ａ２．ＡｌＡｌ、ＡＯ）となる。

ノードＮ３にはワード線ＷＬか接続されている。

ワード線ＷＬは、第３図に示すように等節約に容量Ｃお
よび抵抗Ｒを有している。ワード線ＷＬの電位の応答（
立上がり）における時定数はｔ　−ＲＣで表わされる。

ここで、ドライバ回路２６における駆動トランジスタＱ
７の抵抗は、ワード線ＷＬの抵抗Ｒに比べて格段に小さ
いので、一般に無”Ｑｌすることかできる。

第４図は、ワード線ＷＬの電位の立上がりを示す図であ
る。第４図に示すように、ワード線ＷＬの電位の立上が
りを曲線旦２から曲線ａ１にし、立上がり時間をｔ２か
らｔｌに早めるためには、トライバ回路２６の負荷駆動
能力を上げることが必要となる。トライバ回路２６の負
６：ｆ駆動能力を上げることは、トランジスタＱ７．Ｑ
８の最大駆動電流■いを増加させることにつながる。ト
ランジスタの最大駆動電流■、は、次式のように表わさ
れる。

ここで、Ｌ：チャネル長、Ｗ：チャネル幅＋ｌｔｏ：電
子の移動度、　　Ｃｏ　　：ゲート容量、　Ｖ（、：ゲ
ート電圧、ＶＴＩＩ：Ｌ、きい値電圧である。なお、最
大駆動電流工、は時定数ＲＣに反比例する。

この実施例においては、デコーダ回路２５およびトライ
バ回路２６の占Ｈ面積が２倍に増加しているので次のよ
うな利点がある。

■　トランジスタＱ７．Ｑ８のチャネル幅Ｗを大きくす
ることが可能となる。これにより、トランジスタＱ７．
Ｑ８の最大駆動電流１いが増大し、時定数ＲＣが小さく
なる。

■　ゲート電圧ＶＧを上昇させるような回路を構成する
ことが可能となる。たとえば、第５因に示すように、Ｎ
チャネルＭＯＳトランジスタＱ９゜Ｑ１０、容ｆｆ１Ｃ
１およびインバータ２７からなるブートストラップ回路
を構成することができる。

このブートストラップ回路は、容＝Ｃ１の容量結合によ
りトランジスタＱ９のゲート電圧を電源電位ＶＣＣ以上
に昇圧するものである。また、ブースト回路（昇圧回路
）を構成することもできる。

これにより、ドライバ回路のトランジスタの最大駆動電
流１．、ｘが増大し、時定数ＲＣが減少する。

■　ワード線の駆動前にパルスを印加することによりす
べてのワード線を電源電位ＶＣＣにプリチャージするプ
リチャージ回路を構成することが容易になる。これによ
り、ワード線電位の応答速度が速くなる。

このように、十分に大きい駆動能力を有するドライバ回
路を容易に構成することができるので、ワード線電位の
応答時間が早くなり、ＲＯＭ装置全体の動作が１−１速
化される。しかも、このようなドライバ回路を構成する
ために非常に厳しい微細パターンを用いる必要もない。

第６図は、この発明の他の実施例によるＲＯＭチップの
平面ブロック図であり、第７図は、第６図のＲＯＭ装置
の主要部の回路図である。

メモリアレイ１１の対向する側部にそれぞれワード線選
択デコーダ２１ａおよび２１ｂが配置されているととも
に、残りの対向する側部にそれぞれビット線選択デコー
ダ３１ａおよび３１ｂが配置されている。また、同様に
、メモリアレイ】２の対向する側部にそれぞれワード線
選択デコーダ２２ａおよび２２ｂが配置されているとと
もに、残りの対向する側部にそれぞれビット線選択デコ
ーダ３２ａおよび３２ｂが配置されている。第７図に示
すように、メモリアレイ１１内の複数のビット線ＢＬは
、交互にビット線選択デコーダ３１ａおよび３１ｂに接
続されている。また、メモリアレイ１２内の複数のビッ
ト線ＢＬは、交互にビット線選択デコーダ３２ａおよび
３２ｂに接続されている。

これによね、１本のビット線ＢＬあたりのビット線選択
デコーダのパターン占有領域の幅が２倍になる。したか
って、各ビット線選択デコーダを駆動能力の大きい回路
構成にすることが容易となる。

第８図は、ビット線選択デコーダの回路構成の一例を示
す図である。

第８図に示すビット線選択デコーダは、ＮチャネルＭＯ
Ｓトランジスタからなる複数のトランスファゲートトラ
ンジスタ（以下、単にトランジスタという）から構成さ
れている。センスアンプ５１の入力端子Ｓｌはトランジ
スタＱ３１を介してノードｎｌに接続されかつトランジ
スタＱ３２を介してノードｎ２に接続されている。ノー
ドｎ１は、トランジスタ０３３を介してノードｎ３に接
続されかつトランジスタＱ３４を介してノードｎ４に接
続されている。ノードｎ３は、トランジスタＱ３５を介
してビット線ＢＬＩに接続されがっトランジスタＱ３６
を介してビット線ＢＬ３に接続されている。一方、ノー
ドｎ４は、トランジスタＱ３７を介してビット線ＢＬ５
に接続されかつトランジスタＱ３ｇを介してビット線Ｂ
Ｌ７に接続されている。

トランジスタＱ３１およびＱ３２のゲートには、それぞ
れアドレス信号ＡＸおよびその反転信号Ａ８が与えられ
る。トランジスタＱ３３およびＱ３４のゲートには、そ
れぞれアドレス信号ＡＹおよびその反転信号ＡＹが与え
られる。トランジスタＱ３５．Ｑ３６のゲートおよびト
ランジスタＱ３７、Ｑ３８のゲートには、それぞれアド
レス信号Ａ２およびその反転信号Ａ２が与えられる。

たとえば、アドレス信号Ａｘ　、Ａｙ　、Ａｚがすべて
ｒＨＪレベルの場合には、トランジスタＱ３１、Ｑ３３
．Ｑ３５がオンし、ビット線ＢＬＩがセンスアンプ５１
に接続される。

第６図および第７図に示した実施例の場合には、各ビッ
ト線選択デコーダの１ビツト線あたりのパターン占有領
域の幅Ｔが大きくなるので、トランジスタＱＢ１〜Ｑ３
８等を駆動能力の大きいトランジスタにより構成するこ
とができる。

一般に、センスアンプ５１は、ビット線ＢＬを駆動する
回路とその駆動電流や駆動電圧の変化を感知してメモリ
情報“１”または“０“を読取る回路とか一体化されて
いる。したがって、ビット線ＢＬの駆動速度は、そのビ
ット線ＢＬの負荷により変化する。ビットｇＢＬの負荷
をできるだけ減少させて駆動能力を高める手段として、
第９図に示すように、１つのビットＩＩＬごとに１つの
センスアンプ５４を設け、デコーダ３３、すなわちトラ
ンスファゲートトランジスタをセンスアンプ５４と出力
バッファ５２との間に設けてもよい。

このようにすることにより、センスアンプ５４の感度を
良くすることができる。

この場合、第６図および第７図の実施例のように、複数
のビット線ＢＬの両端部にセンスアンプ５４およびデコ
ーダ３３を設け、かつ、複数のビット線ＢＬを両端部の
センスアンプ５４に交互に接続すると、各センスアンプ
５４のパターン占有面積が大きくなる。したがって、駆
動能力の大きなセンスアンプ５４を構成することが可能
となる。

第１０図は、この発明のさらに他の実施例によるＲＯＭ
チップの平面ブロック図である。

この実施例では、第６図および第７図の実施例における
メモリアレイ１１がさらに２つのメモリアレイ１０１，
１０２に分割され、メモリアレイ１２がさらに２つのメ
モリアレイ１０３，１０４に分割されている。各メモリ
アレイ１０１および１０２の対向する二辺に沿うように
それぞれビット線選択デコーダ１３１ａ、１３１ｂおよ
び１３２ａ、１３２ｂが配置され、各メモリアレイ１０
３および１０４の対向する二辺に沿うようにそれぞれビ
ット線選択デコーダ１３３ａ、１３３ｂおよび１３４ａ
、１３４ｂが配置されている。この場合、各ビット線の
長さが半分となり、各ビット線の負荷容量も半分となる
ため、ビット線選択デコーダの動作速度がさらに高速化
される。

なお、上記実施例では、この発明をＲＯＭ装置に適用し
た場合について説明したが、この発明はＲＡＭ装置その
他の半導体記憶装置にも同様に適用することができる。

［発明の効果コ 以上のようにこの発明によれば、各選択線の負荷容量を
増大させることなく、１本の選択線あたりの選択手段の
パターン占ａ領域の幅を従来の半導体記憶装置の２倍に
することができるので、駆動能力の大きい選択手段を容
易に構成することかできる。そのため、高速動作が可能
でかつ高集積化および大容量化が可能な半導体記憶装置
が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＲＯ〜１チップのｊ
ｌＺ面ブロブ０１２図る。第２図は第１図のＲＯＭ装置
の主要部の回路図である。第３図はワード線選択デコー
ダに含まれるデコーダ回路およびドライバ回路の構成を
示す回路図である。第４図はワード線電位の応答を示す
図である。第５図はブートストラップ回路の一例を示す
図である。第６図はこの発明の他の実施例によるＲＯＭ
チップの平面ブロック図である。第７図は第６図のＲＯ
Ｍ装置の主要部の回路図である。第８図はビット線選択
デコーダの回路構成の一例を示す図である。 第９図はセンスアンプおよびデコーダの他の構成例を示
すブロック図である。第１０図はこの発明のさらに他の
実施例によるＲＯＭチップの平面ブロック図である。第
１１図は従来のＲＯＭチップの平面ブロック図である。 第１２図は第１１図のＲＯＭ装置の主要部の回路図であ
る。 図において、１１．１２はメモリアレイ、２１ａ、　　
２１ｂ、　　２２２．　２２ｂはワード線選択デコーダ
、３１，３２．３１ａ、３１ｂ、３２ａ、３２ｂ、１３
１ａ、１３１ｂ、１３２ａ、１３２ｂ１３３ａ、１３３
ｂ、１３４ａ、１３４ｂはビット線選択デコーダ、４０
はアドレスバッファ等を含む周辺回路、５０はセンスア
ンプ等を含む周辺回路、］００はＲＯＭチップ、ＷＬは
ワード線、ＢＬはビット線、ＭＴはメモリトランジスタ
である。 なお、各図中間−荀号は同一または相当部分を示す。

Claims (1)

1. 【特許請求の範囲】 　複数の第１の選択線、 前記複数の第１の選択線に交差するように配列された複
   数の第２の選択線、および 各々が前記複数の第１の選択線と前記複数の第２の選択
   線との交点に設けられた複数のメモリセルを含むメモリ
   アレイを備え、 前記メモリアレイは、前記複数の第１の選択線を分割す
   ることにより第１および第２のメモリアレイブロックに
   分割され、 前記第１および第２のメモリアレイブロックの間に設け
   られ、前記第１のメモリアレイブロック内の前記複数の
   第１の選択線のうち１つおきの選択線に結合される第１
   の選択手段、 前記第１のメモリアレイブロックに関して前記第１の選
   択手段とは反対側に設けられ、前記第１のメモリアレイ
   ブロック内の前記複数の第１の選択線のうち残りの１つ
   おきの選択線に結合される第２の選択手段、 前記第１および第２のメモリアレイブロックの間に設け
   られ、前記第２のメモリアレイブロック内の前記複数の
   第１の選択線のうち１つおきの選択線に結合される第３
   の選択手段、および 前記第２のメモリアレイブロックに関して前記第３の選
   択手段とは反対側に設けられ、前記第２のメモリアレイ
   ブロック内の前記複数の第１の選択線のうち残りの１つ
   おきの選択線に結合される第４の選択手段をさらに備え
   る、半導体記憶装置。