JPH0230120B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、MOSFET（絶縁ゲート型電界効
果トランジスタ）で構成されたスタテイツク型
RAM（ランダム・アクセス・メモリ）に関する。

MOSスタテイツク型RAMにおいて、通常、メ
モリセルは、その複数個がマトリツクス配置され
る。同一行に配置された複数のメモリセルの選択
端子は、その行に対応する１つのワード線に共通
接続される。同一の列に配置された複数のメモリ
セルのデータ入出力端子は、その列に対応するデ
ータ線に共通接続される。複数のデータ線は、カ
ラムスイツチ回路を介して共通データ線に結合さ
れる。

上記共通データ線には、センスアンプの入力端
子及び書込制御信号で制御される伝送ゲート
MOSFETを介して書込回路の出力端子が結合さ
れる。したがつて、上記センスアンプには、上記
ワード線とカラムスイツチ回路とによつて選択さ
れた１つのメモリセルにおけるデータが供給され
る。また、上記書込回路の出力データは、上記ワ
ード線とカラムスイツチ回路とによつて選択され
た１つのメモリセルに供給されることになる。

この書込み動作後に、読出し動作を行なう場
合、共通データ線に書込みレベルが残つていたの
では書込みデータに対して逆レベルの読出し動作
が遅くなつてしまう。

そこで、第１図に示すような、書込みリカバリ
回路が共通データ線CD，に設けられている。
この書込みリカバリ回路は、共通データ線CD，
CDと電源電圧V_CCとの間に低イオン抵抗値を有
するMSFETQ₁₅，Q₁₆が設けられ、それぞれのゲ
ートに書込み動作終了後の非選択期間にワンシヨ
ツトパルスOSが印加されるものである。

この書込みリカバリ回路にあつては、ワンシヨ
ツトパルスOSを形成する回路が複雑になるとと
もに、そのパルス幅が素子のバラツキ等の影響を
受けることによつてそのパルス幅の制御が難しい
という欠点がある。さらに上記MOSFETQ₁₅，
Q₁₆は、オン抵抗値を小さくするためサイズ
（Ｗ／Ｌ但しＷはチヤンネル幅、Ｌはチヤンネル
長）を大きくしなければならず、集積度が低下す
るという欠点がある。

この発明の目的は、簡単な回路構成で、安定に
動作する書込リカバリ回路を備えたMOSスタテ
イツク型RAMを提供することにある。

この発明の他の目的は、集積度の向上を図つた
MOSスタテイツク型RAMを提供することにあ
る。

この発明に従えば、書込回路を利用して共通デ
ータ線に対する書込みリカバリ動作が行なわれ
る。

以下、この発明を実施例とともに詳細に説明す
る。

第２図は、この発明の一実施例であるMOSス
タテイツク型RAMの回路図を示している。

同図のRAMは、公知の半導体集積回路技術に
よつて１つの半導体基板上において形成される。

端子AX₁ないしAX_k，AY₁ないしAY_l，D_OUT，
CS，，D_IN，V_DD及びGNDは、その外部端子
とされる。図示のRAMは、その電源端子V_DDと
接地端子GNDとの間に外部電源装置８から電源
電圧が供給されることによつて動作させられる。

同図において、１はメモリアレイであり、メモ
リセル１ａないし１ｄ、ワード線W₁ないしW_nデ
ータ線D₁，₁ないしD_o，_oから構成されてい
る。

メモリセルは、相互において同じ構成とされて
おり、特に制御されないが、１ａを代表として詳
細に示されているように、駆動MOSFETQ₁，Q₂
と負荷抵抗R₁，R₂で構成されたスタテイツク型
フリツプフロツプ回路と、このスタテイツク型フ
リツプフロツプ回路の入出力端子と一対のデータ
線Ｄ，₁との間にそれぞれ設けられた伝送ゲー
トMOSFETQ₃，Q₄とで構成されている 上記メモリセルは、上記抵抗R₁とR₂の接続点
に、電源端子V_DDに供給される電源電圧が印加さ
れることによつてデータを保持する。

上記抵抗R₁，R₂は、データ保持状態におおる
メモリセルの消費電力を減少させるため、例えば
数メグオームないし数ギガオームのような高抵抗
値にされる。特に制限されないが、抵抗R₁，R₂
は、その占有面積を減少させるため、比較的高比
抵抗のポリシリコン層によつて構成される。

上記メモリセル１ａないし１ｄは、図示のよう
にマトリツクス状に配置される。これらのマトリ
ツクス状に配置されたメモリセル１ａないし１ｄ
のうち、同じ行に配置させられたメモリセル１
ａ，１ｃ及び１ｂ，１ｄ等の選択端子としての伝
送ゲートMOSFETのゲートは、ワード線W₁，
W_nに接続されている。また、同じ列に配置され
たメモリセル１ａ，１ｂ及び１ｃ，１ｄ等の一対
の入出力端子は、一対のデータ線D₁，₁及びD_o，
D_oにそれぞれ接続されている。そして、これら
の各列に対応するデータ線は、それぞれカラムス
イツチ回路としての伝送ゲートMOSFETQ₉，
Q₁₀及びQ₁₁，Q₁₂を介して共通データ線CD，
に接続されている。

上記ワード線W₁，W_nは、Ｘアドレスデコーダ
回路２の出力端子に接続され、Ｘアドレスデコー
ダ回路２によつて選択される。

メモリマトリツクスの各列に対応して設けられ
た伝送ゲートMOSFETQ₉，Q₁₀及びQ₁₁，Q₁₂の
ゲートは、それぞれＹアドレスデコーダ回路３の
出力端子に接続され、このＹアドレスデコーダ回
路３によつて選択される。

上記Ｘアドレスデコーダ回路２には、アドレス
バツフア回路BX₁ないしBX_kを介してアドレス入
力端子AX₁ないしAX_kに供給されたアドレス信
号が供給される。

上記Ｙアドレスデコーダ回路３には、同様にア
ドレスバツフア回路BY₁ないしBY_lを介してアド
レス入力端子AY₁ないしAY_lに供給されたアドレ
ス信号が供給される。

一対の共通データ線CD，は、一方において
センスアンプ４の一対の入力端子に接続され、他
方において伝送ゲートMOSFETQ₁₈，Q₁₉を介し
て書込回路６の出力端子に接続されている。

上記センスアンプ４の出力信号は、出力バツフ
ア回路５の入力端子に印加される。

チヨプ選択端子に供給されるチツプ選択信
号が回路の接地電位のようなロウレベルにされる
と、これに応じて制御回路７からハイレベルにな
る制御信号CSが形成される。このハイレベルの
制御信号CSを受けて、センスアンプ４は活性化
される。

特に制限されないが、上記出力バツフア回路５
は、実質的に出力端子のフローテイング状態を含
む３状態回路から構成される。制御回路７から出
力される制御信号CSがロウレベルになると、上
記出力バツフア回路５の出力端子D_OUTは、フロー
テイング状態にされる。上記制御信号CSがハイ
レベルなら、上記出力バツフア回路５の出力端子
は、上記センスアンプ４の出力レベルに対応した
ロウレベル又はハイレベルにされる。

上記共通データ線CD，には、またバイアス
回路を構成するMOSFETQ₂₁，Q₂₂が設けられて
いる。これらのMOSFETQ₂₁，Q₂₂は、共通デー
タ線CD，に対する負荷手段として作用し、比
較的大きなオン抵抗値とされる。

このため、前述のような書込みリカバリ機能を
持つことはない。これらのMOSFETQ₁₂，Q₂₂
は、チツプ非選択期間においてオン状態となるよ
うに制御信号′でスイツチ制御される。

また、上記伝送ゲートMOSFETQ₁₈，Q₁₉のゲ
ートには、制御回路７で形成された書込み制御信
号WE′が印加される。すなわち、書込み時には、
書込み制御端子に供給される書込み制御信号
ロウレベルにされると、上記書込み制御信号
WE′がハイレベルとなつて、上記伝送ゲート
MOSFETQ₁₈，Q₁₉をオンとして、書込回路６で
形成された書き込みデータが共通データ線に伝え
られる。

この実施例においては、この書込回路６を利用
して書込みリカバリ動作を行なわせるため、その
入力側にノア（NOR）ゲート回路G₁，G₂が設け
られる。ノアゲート回路G₁，G₂を介してデータ
入力端子D_INに供給された書込データ及びインバ
ータ回路IV₁で形成された反転信号が書込みアン
プWAの入力端子に伝えられる。上記ゲート回路
G₁，G₂のゲート制御信号として、制御回路７で
形成された制御信号″が利用される。

この書込回路６の動作を、第３図の動作波形図
に従つて説明する。

今、外部端子から供給される書込み制御信号
WEがロウレベルに変化するに伴なつて、制御回
路７で形成された書込み制御信号WE′がハイレベ
ルに変化して、上記MOSFETQ₁₈，Q₁₉をオンさ
せ、書込回路６の出力端子と共通データ線CD，
CDを結合させる。そして、上記制御回路７で形
成された制御信号″がロウレベルに変化する
ことにより、ノアゲート回路G₁，G₂が開いて書
込データD_INに従つて共通データ線CD，の電
位V_CD，Ｖ_CDレベルを規定する。この書込みレベ
ルV_CD，Ｖ_CDは、前述のようにカラムスイツチ回
路及びワード線で選択された１つのメモリセルに
伝えられ、データ書込みが行なわれる。

そして、上記制御信号がハイレベルに変化
する書込み動作終了時において、制御信号″
のバツクエツジ（立ち上り）が、制御信号WE′よ
り時間tdだけ早くなるように制御回路７によつて
形成される。したがつて、上記MOSFETQ₁₈，
Q₁₉のオン動作により書込回路６の出力端子に対
して共通データ線CD，が結合された状態で、
制御信号″がハイレベルに変化するため、ゲ
ート回路G₁，G₂が閉じてその出力レベルを共に
ロウレベルにする。これにより、書込アンプWA
の出力レベルは、共にハイレベルとなるため、上
記書込み動作によつてロウレベル（Ｖ_CD）とされ
た共通データ線CD又はのレベルは、大きな駆
動能力を持つ書込アンプWAによつて速わかにハ
イレベルに変化させ、書込みリカバリ動作を行な
わせることができる。

そして、上記時間td後に、制御信号WE′がロウ
レベルに変化して、通常のチツプ非選択状態に移
行する。

この実施例では、上記制御信号WE′，″と
は１つの制御信号に基づいて形成されるもの
であるので、簡単な遅延回路のみによつて上記時
間遅れtdを形成でき、素子のバラツキ等に対して
は相対的に同様な影響を受け、安定確実な書込み
リカバリ動作を実現できる。そして、書込アンプ
の大きな駆動能力を利用するものであるので書込
みリカバリタイムを高速に行なうことができると
ともに、そのために大きなチツプサイズの
MOSFETが不要となり、集積度の向上を図るこ
ともできる。

この発明は、前記実施例に限定されない。

メモリセルは、スタテイツク型フリツプフロツ
プ回路を利用したものであれば何んであつてもよ
い。また、メモリセルを含む各回路は、相補型
MOS回路の他、ｐチヤンネル又はｎチヤンネル
MOSFETのみによつて構成するものとしてもよ
い。また、前記実施例における各種信号の各称、
信号レベルは、前述のような動作を行なうもので
あれば何んであつてもよい。

【図面の簡単な説明】

第１図は、この発明に先立つて提案されている
MOSスタテイツク型RAMに用いられる書込みリ
カバリ回路の一例を示す回路図、第２図は、この
発明の一実施例を示すMOSスタテイツク型RAM
の回路図、第３図は、その書込みリカバリ動作を
説明するための波形図である。 １ａ〜１ｄ……メモリセル、２……Ｘアドレス
デコーダ回路、３……Ｙアドレスデコーダ回路、
４……センスアンプ、５……出力バツフア回路、
６……書込回路、７……制御回路、８……電源装
置。

Claims (1)

1. 【特許請求の範囲】 １ 複数のデータ線と複数のワード線と複数のメ
   モリセルとからなるメモリアレイと、共通データ
   線と、上記複数のデータ線と上記共通データ線と
   の間に設けられたカラムスイツチ回路と、上記共
   通データ線に結合された読み出し手段と書込み手
   段とを備えてなり、上記共通データ線の書込みリ
   カバリを上記書込み手段の出力によつて実行せし
   めるように構成されてなることを特徴とする
   MOSスタテイツク型RAM。 ２ 上記書込み手段は、書込み回路と、上記書込
   み回路の出力と上記共通データ線との間に設けら
   れ書込み制御信号によつてスイツチ制御される伝
   送ゲートMOSFETとを備え、上記書込み回路
   は、書込み制御信号のバツクエツジに応答して書
   込みリカバリのための電位をその出力に出力する
   ようにされてなることを特徴とする特許静求の範
   囲第１項記載のMOSスタテイツク型RAM。 ３ 上記書込み回路の入力側に、書込みデータと
   書込み制御信号にもとづいて形成される制御信号
   とを受けるゲート回路が設けられてなり、上記書
   込み回路は上記ゲート回路の出力によつて上記書
   込みリカバリのための出力を形成するようにされ
   てなることを特徴とする特許請求の範囲第２項記
   載のMOSスタテイツク型RAM。