JPH09199682A

JPH09199682A - ダイナミック型記憶装置及びその駆動方法

Info

Publication number: JPH09199682A
Application number: JP8006229A
Authority: JP
Inventors: Atsushi Hatakeyama; 淳畠山
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1996-01-18
Filing date: 1996-01-18
Publication date: 1997-07-31

Abstract

(57)【要約】【課題】接地電源パッドから離れたセンスアンプ回路の
接地電位が浮き上がることにより増幅動作に支障を与え
ることを防止する。【解決手段】基板表面に、接地電源端子と正電源端子
と、複数のワード線とそれに交差する複数のビット線
と、当該交差部に設けられたメモリセルと、該ビット線
の電圧を増幅する複数のセンスアンプ回路とを設けたダ
イナミック型記憶装置において、前記接地電源端子と前
記複数のセンスアンプ回路とを接続する接地電源配線
と、前記基板表面であって、前記接地電源端子から離れ
て配置されるセンスアンプ回路の近傍位置で、一方の電
極が該接地電源配線に接続され、他方の電極が当該接地
電源端子の近傍に配置し該接地電源端子に接続された第
一のトランジスタに接続されたキャパシタとを有し、セ
ンスアンプ回路の動作時に、正電源配線から当該センス
アンプ回路を経由して該接地電源配線に流れる電流の少
なくとも一部を前記キャパシタを介して流すようにし
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ダイナミック型半
導体記憶装置に係り、特に、センスアンプ回路の電源端
子部分の電位変動による誤動作を防止する回路装置に関
する。

【０００２】

【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）等のダイナミック型半導体記憶装置
は、近年、消費電流の低減、及び微細化加工に伴う信頼
性向上のために低電圧で動作することが求められてい
る。従って、内部の電源電圧値は例えば０Ｖと３．３Ｖ
とより低くなる傾向にある。

【０００３】図１７は、従来の一般的なＤＲＡＭの基本
的な部分の回路図である。複数のメモリセルＭＣ０−２
がワード線ＷＬ０−２とビット線ＢＬ，／ＢＬとの交差
部に設けられている。メモリセルＭＣは、図示される通
り１個のトランジスタと１個のキャパシタからなり、そ
のキャパシタのトランジスタ側の電極に記憶したＨ（ハ
イレベル）またはＬ（ローレベル）の情報が、ワード線
の電位を立ち上げることによりオンしたトランジスタを
介してビット線に読みだされる。

【０００４】メモリセル内のキャパシタ電極に記憶され
ていた情報に従って、ビット線には微小電圧分の上昇ま
たは減少として読みだされ、センスアンプ回路ＳＡでそ
の微小電圧が増幅される。図１７のセンスアンプ回路Ｓ
Ａは、一般的な回路であり、Ｐチャネル型のＭＯＳトラ
ンジスタＱ１とＮチャネル型のＭＯＳトランジスタＱ２
からなるＣＭＯＳインバータ回路と、同様にトランジス
タＱ３、Ｑ４からなるＣＭＯＳインバータ回路とが交差
接続された構成になっている。そして、ノードＮ１とＮ
２とがそれぞれＰチャネル型トランジスタＱ５とＮチャ
ネル型トランジスタＱ６を介して高い方の電源Ｖccと低
い方の電源Ｖss配線に接続される。

【０００５】通常のＤＲＡＭでは、一度の読み出し動作
で多数のセンスアンプ回路が動作する。例えば、１６Ｍ
ＤＲＡＭでは約４０００個または約８０００個のセンス
アンプ回路が同時に動作する。そして、その後センスア
ンプ回路を選択することによって、最終的に所望のメモ
リセルのデータが外部に出力される。

【０００６】図１８は、上記の読み出し動作の波形図で
ある。先ず最初は、ビット線対ＢＬ，／ＢＬは、電源電
圧Ｖccの約半分の電位のプリチャージレベルＶＰＲにセ
ットされている。そして、ワードドライバ回路ＷＤによ
り選択されたワード線ＷＬが立ち上がり、メモリセルの
トランジスタをオンさせ、一方のビット線ＢＬの電位を
下降または上昇させる。また他方のビット線／ＢＬはプ
リチャージレベルＶＰＲを維持し、センスアンプ回路が
差動増幅を行なうためのレファレンスレベルとを供給す
る。その後、センスアンプ回路を活性化させるクロック
信号であるＬＥＸ信号が立ち下がり、同信号のＬＥＺ信
号が立ち上がることでそれぞれのトランジスタＱ５，Ｑ
６がオンし、センスアンプ回路に電源から電流が供給さ
れ、ビット線対の電圧差が増幅される。

【０００７】

【発明が解決しようとする課題】このセンスアンプ回路
は、全てのビット線対に対応して半導体チップ上全面に
多数個設けられている。従って、センスアンプ回路の場
所によっては、図１７に示した通り、電源Ｖcc，Ｖssの
配線の寄生抵抗Ｒ０，Ｒ１を無視することが出来なくな
る。特に、数千個のオーダの複数のセンスアンプ回路が
一斉に動作する場合、電源配線上を流れる電流値も大き
くなり、その寄生抵抗部分により電圧降下が大きくな
る。その為、高い方の電源に接続されるノードＮ１の電
位は低下し、低い方の電源に接続されるノードＮ２の電
位は上昇することになる。

【０００８】センスアンプ回路は、ビット線が接続され
るトランジスタのゲート・ソース間にそのトランジスタ
の閾値電圧Ｖth以上の電位差がないと動作しない。即
ち、導通動作するためには、トランジスタＱ１，Ｑ３は
ゲートとノードＮ１との間の電位差、トランジスタＱ
２，Ｑ４はゲートとノードＮ２との間の電位差が閾値電
圧以上必要である。従って、上記の様に寄生抵抗による
電圧降下によりノードＮ１が下降し、Ｎ２が上昇すると
それらのトランジスタがオンすることができなくなり、
差動増幅することができなくなる。尚、Ｎチャネル型Ｍ
ＯＳトランジスタの閾値電圧は通常０．５Ｖで、Ｐチャ
ネル型ＭＯＳトランジスタのそれは０．９Ｖ程度であ
る。

【０００９】特に、殆どのセンスアンプがビット線のＨ
データを読もうとし、少数のセンスアンプがＬデータを
読もうとしている時は、低い方の電源Ｖssに接続されり
ノードN2の電圧が浮き上がると、Ｌデータを読みだそう
とするセンスアンプのＮチャネルトランジスタＱ２，Ｑ
４がオフしたままとなる。即ち、図１８中の破線の様に
Ｈデータを読みだすセンスアンプにおいては、Ｎ型トラ
ンジスタＱ２，Ｑ４はレファレンスレベル側のＶＮ２が
ゲート・ソース間に印加されるため、先行してオン動作
して大量の電流を電源配線に流す。一方、図１８中の実
線の様にＬデータを読みだすセンスアンプにおいては、
Ｎ型トランジスタＱ２，Ｑ４はビット線ＢＬ側のＶＮ１
がゲート・ソース間に印加されるため、Ｈレベル側より
も遅れてオン動作する。その時、Ｈレベル側の動作によ
ってノードＮ２が図１８に示す通り上昇すると、Ｎ型ト
ランジスタＱ２，Ｑ４のゲート・ソース間の電圧がその
閾値電圧未満になる可能性が高くなる。

【００１０】前述した通り、通常Ｎ型トランジスタの閾
値電圧の方がＰ型トランジスタよりも低い為、一般的に
はセンスアンプの動作はＮ型トランジスタがオンしてそ
のドレインの電位を引き下げ、それに従ってそのドレイ
ンにゲートが接続されているＰ型トランジスタがオンし
て、そのドレインの電位をＨレベル側に引き上げること
になる。従って、上記した通り、ノードＮ１よりもノー
ドＮ２の方の電位の変動が相対的に大きな問題となる。

【００１１】以上の問題点は、電源配線を太くして寄生
抵抗を下げることで解決することはできるが、半導体チ
ップ表面に張りめぐらした電源配線を太くすることは面
積の増大につながり好ましくない。

【００１２】そこで、本発明の目的は、面積を大きく増
大させることなく低い電源電圧でもビット線の電位を増
幅することができる回路及びその駆動方法を提供するこ
とにある。

【００１３】また、本発明の目的は、消費電流を大きく
増大させることなく低い電源電圧であっても、ビット線
の電位を正常に増幅することができる回路及びその駆動
方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明によれば、上記目
的は、基板表面に、第一の電源端子と第二の電源端子
と、複数のワード線とそれに交差する複数のビット線
と、当該交差部に設けられたメモリセルと、該ビット線
の電圧を増幅する複数のセンスアンプ回路とを設けたダ
イナミック型記憶装置において、前記第一の電源端子及
び第二の電源端子と前記センスアンプ回路とをそれぞれ
接続する第一の電源配線と第二の電源配線と、前記基板
表面であって、前記第一の電源端子から離れて配置され
るセンスアンプ回路の近傍位置で、一方の電極が前記第
一の電源配線に接続され、他方の電極が当該第一の電源
端子の近傍に配置した第一のトランジスタに接続された
キャパシタとを有し、前記センスアンプ回路の動作時
に、前記第一の電源配線と第二の電源配線間の当該セン
スアンプ回路を流れる電流の少なくとも一部を前記キャ
パシタを介して流すようにしたことを特徴とするダイナ
ミック型記憶装置を提供することによって達成される。

【００１５】例えば、第一の電源が接地電源の場合に
は、接地電源配線を流れる電流量を減らすことができる
ので、センスアンプ回路の接地電源配線との接続点が複
数のセンスアンプ回路の同時動作により浮き上がるのを
防止することができる。

【００１６】また、第一の電源が正電源の場合には、正
電源配線を流れる電流量を減らすことができるので、セ
ンスアンプ回路の正電源配線との接続点が複数のセンス
アンプ回路の同時動作により低下するのを防止すること
ができる。

【００１７】

【発明の実施の形態】以下図面に従って本発明の実施の
形態について説明する。しかしながら、本発明の技術的
思想がこれらの実施の形態に限定されないのは明らかで
ある。

【００１８】図１は、本発明の実施の形態に係るダイナ
ミック型記憶装置の全体概略回路図である。メモリセル
アレイ１０に隣接してセンスアンプ列及びＩ／Ｏゲート
列１１が設けられ、更にそれらに隣接してワードデコー
ダ列１２とコラムデコーダ列１３が設けられている。外
部からのアドレス信号Ａ０，Ａ１，Ａ２．．．は、アド
レスバッファ回路１４を経由して、そのローアドレスが
ワードデコーダ列１２に、コラムアドレスがコラムデコ
ーダ列１３にそれぞれ供給される。また、ローアドレス
・ストローブ信号／ＲＡＳ、コラムアドレス・ストロー
ブ信号／ＣＡＳ、ライト・イネーブル信号／ＷＥ等が外
部から与えられ、クロックジェネレータ１５によって、
ダイナミック動作に必要な各種のクロック信号がそれぞ
れの回路に供給される。図１では、特にセンスアンプ回
路のラッチ動作をアクティブにするそれぞれ逆相のラッ
チ・イネーブル信号ＬＥＸ，ＬＥＺがセンスアンプ列１
１に供給されている点が記載されている。

【００１９】［第一の実施の形態］図２は、本発明の第
一の実施の形態のメモリ回路図で、図３はその概略回路
図である。また、図４はそれらの回路図の動作波形図で
ある。こられの図では、前述した従来例の図１７と図１
８と同じ部分には同じ引用番号を付している。

【００２０】図２において、従来例と異なる部分は、セ
ンスアンプＳＡの近傍でその低い方の電源側のノードＮ
３にキャパシタＣ１の一方の電極を接続し、電源Ｖssの
電極パッド３４の近傍に配置したインバータＩＮＶの出
力に他方の電極を接続した点である。そして、そのイン
バータＩＮＶの入力に、ラッチ・イネーブル信号ＬＥＺ
が印加されるようになっている。

【００２１】図３は全体の概略図であり、複数のセンス
アンプＳＡに対して共通のノードＮ３が電源配線２１に
接続され、また、キャパシタＣ１の一方の電極が電源Ｖ
ssの電源配線２１にセンスアンプＳＡの近傍のノードＮ
３で接続され、電源Ｖssの電源パッド３４の近傍にある
インバータの出力に他方の電極が接続されている。Ｒ
０，Ｒ１，Ｒ３は寄生抵抗である。

【００２２】次に、この第一の実施の形態の動作を図４
に従って説明する。先ずスタンバイ時は、キャパシタＣ
１とインバータＩＮＶの出力を結ぶノードＮ４は、Ｈレ
ベルの状態にある。そこで、ワード線ＷＬが立ち上が
り、ビット線対に微小電圧が読みだされ、ラッチイネー
ブル信号ＬＥＸが立ち下がり、ＬＥＺが立ち上がること
でセンスアンプＳＡが動作開始する。このセンスアンプ
の動作開始と同時に、インバータＩＮＶの入力信号ＬＥ
Ｚの立ち上がりにより、ノードＮ４は所定の遅延後立ち
下がることになる。その結果、ノードＮ４の配線２２に
電流ｉ２が流れ、キャパシタＣ１の他方の電極側（ノー
ドＮ３）にも同様の電流が流れる。従って、電流保存の
法則により、電源Ｖssの配線２１にはｉ１＝（ｉ０−ｉ
２）の電流しか流れなくなる。そのため、センスアンプ
ＳＡ近傍の電源Ｖss側のノードＮ３，Ｎ２の電位の浮き
上がりは小さくなる。

【００２３】電源Ｖss側の配線２１は、大電流を流す時
でもその電位の浮き上がりを０．１−０．３Ｖ程度に抑
えることが要請されている。単純に配線２１の抵抗を低
くする場合は、かなりその配線幅を太くする必要があ
る。しかし、上記の回路によれば、大電流がキャパシタ
Ｃ１側に流れることになるので、配線２１の抵抗を低く
する必要はない。尚、キャパシタＣ１とインバータＩＮ
Ｖを結ぶ配線２２の寄生抵抗は、高くても支障はない。
なぜなら、キャパシタＣ１の容量結合により瞬間的に電
流ｉ２が流されるだけだからである。

【００２４】ここでは、低い方の電源Ｖssを例にして説
明したが、高い方の電源Ｖcc側でも同様の方式で同様の
降下を得ることができる。以上の様に、面積の過大な増
加を必要とせずに、低い電源電圧の下でもビットセンス
アンプの電位を有効に増幅することができる。

【００２５】図２、３に示した回路を半導体チップ上に
形成する場合のレイアウトについて図５，６，７，８に
従って説明する。図５は、半導体チップ１００上に形成
されたメモリ回路の概略的なレイアウトを示す図であ
る。横長のチップ１００の上側の左右の角には高い方の
電源Ｖcc用の電源パッド３３がそれぞれ設けられてい
る。またチップ１００の下側の左右の角には低い方の電
源Ｖss（グランド電位）の電源パッド３４がそれぞれ設
けられている。チップ１００の中央部の周辺回路部３２
の両側に、センスアンプ３１領域の左右にセルアレイを
配置したものを４列づつ有するメモリセル領域３０が配
置されている。従って、両電源パッドから程遠い位置に
ある周辺回路部３２に近接するセルアレイに対応するセ
ンスアンプ３１に供給される電源端子の電位変動が特に
問題となる。

【００２６】図６は、図５のメモリレイアウト例に対応
する電源Ｖssの配線２１のレイアウト例である。図に示
される通り、メモリセル領域３０それぞれに対して、左
右の電源パッド３４につながる格子状の電源配線２１が
形成される。この格子状の電源配線２１は、例えば、図
５に示したセンスアンプ３１の列に対応する様にコラム
方向に配置される。図に示される通り、電源パッド３４
から遠く離れる位置程、電源配線２１の寄生抵抗Ｒ１の
影響が大きくなる。従って、チップ１００の中央部の周
辺回路領域３２近傍にある電源配線部では、センスアン
プが一斉に動作した時の電位の上昇が大きくなる。

【００２７】そこで、図７に示される通り、図２、３に
示した回路例をレイアウトするのが有効である。即ち、
キャパシタＣ１の一方の電極を電源パッド３４から遠く
離れたセンスアンプ領域の近傍で電源配線２１に接続す
る。また、キャパシタＣ１の他方の電極は、電源パッド
３４に近接して設けられたインバータＩＮＶの出力に接
続する。図２、３で説明した通り、電源配線２１上を流
れる電流ｉ１を減らす為に、キャパシタＣ１の一方の電
極がセンスアンプに近いところで電源配線２１に接続さ
れる。キャパシタＣ１は図７の例では複数設けられてい
るが、複数である必要はない。但し、１個だけの場合よ
りも複数配置したほうがより好ましい。尚、図７では電
源配線２１の一部が省略されている。

【００２８】インバータＩＮＶは、できるだけ電源パッ
ド３４の近傍に設けることが好ましい。図２に示した通
り、インバータＩＮＶのＮ型トランジスタＱ８のソース
電極は、電源Ｖssに接続されるので、電源パッド３４よ
り離れた場所に設けると、そのソース電極自身の電位が
浮き上がり、キャパシタＣ１を設けた意味が無くなるか
らである。

【００２９】図８は、レイアウトの異なる例である。図
８の場合は、キャパシタＣ１がチップ１００の左右のマ
ージン領域に配置されている。一方図７の場合は、キャ
パシタＣ１は中央の周辺回路領域３２に配置されてい
る。キャパシタの一方の電極が、センスアンプ近傍で電
源配線２１に接続されていれば足りるので、キャパシタ
Ｃ１を配置する領域は単に都合が良い領域であればどこ
でも良い。

【００３０】図９は、従来例の場合のコンピュータ・シ
ュミレーションによって求めた動作波形図である。ま
た、図１０は、上記の実施の形態の場合のコンピュータ
・シュミレーションによって求めた動作波形図である。
図に示される通り、図９の従来例の場合には、センスア
ンプの低い方の電源側端子のノードＮ２，Ｎ３の電位が
浮き上がっている。一方、図１０の本実施の形態の場合
は、インバータＩＮＶの出力であるノードＮ４の立ち下
がりに伴って、ノードＮ２，Ｎ３は一次的にマイナスレ
ベルに低下するが、決してプラス側に上昇することはな
い。従って、Ｌレベルを読みだそうとするセンスアンプ
の場合でも、Ｎ型トランジスタＱ２，Ｑ４のゲート・ソ
ース間電圧は十分高いものになり、確実に動作すること
ができる。

【００３１】［第二の実施の形態］図１１は、第二の実
施の形態の回路図である。この例では、キャパシタＣ１
の一方の電極側（ノードＮ５）とセンスアンプＳＡの電
源側のノードＮ３との間にＮ型トランジスタＱ９を設け
ている点が、第一の実施の形態と異なる。かかる構成の
違いに伴い、インバータＩＮＶの入力端子にはラッチイ
ネーブル信号ＬＥＺよりも早い時期に立ち上がるクロッ
ク信号φ１が与えられ、またトランジスタＱ９のゲート
には、ラッチイネーブル信号ＬＥＺから生成される同相
のクロック信号φ２が与えられる。

【００３２】図１３は、図１１の動作波形図である。図
１３を参照しながら図１１の動作につき説明する。先
ず、スタンバイモードにおいて、クロックφ１はＬレベ
ル、クロックφ２はＶssレベルよりも低いレベルになっ
ている。従って、ノードＮ４，５はＶssレベルであり、
トランジスタＱ９はオフ状態で、ノードＮ３とＮ５は分
離されている。次に、クロックφ１が立ち上がりインバ
ータＩＮＶの出力のノードＮ４が立ち下がると、キャパ
シタＣ１の容量カップリング作用によりノードＮ５はＶ
ssレベルよりも低いレベルに低下する。この時、トラン
ジスタＱ９のゲートにも同様に低いレベルが印加されて
いるため、トランジスタＱ９がオンすることはない。

【００３３】そして、ワード線ＷＬが選択されて立ち上
げられると、ビット線対に電圧差が生じる。そこで、互
いに逆相のラッチイネーブル信号ＬＥＺ，ＬＥＸがセン
スアンプＳＡの両トランジスタのゲートに印加されると
センスアンプは動作を開始する。そのタイミングと同時
にクロック信号φ２も立ち上がり、トランジスタＱ９を
オンさせる。その結果、センスアンプＳＡのＶss側のノ
ードＮ３は、キャパシタＣ１の一方の電極側のノードＮ
５とつながり、センスアンプＳＡにはキャパシタＣ１に
向かう電流が供給されることになる。従って、その瞬間
では、電源配線２１に大量の電流が流れることはなく、
ノードＮ３の電位が電圧降下によって浮き上がることは
ない。

【００３４】［第三の実施の形態］図１２は第三の実施
の形態の回路図である。上記の第二の実施例と異なる点
は、ノードＮ５と高い方の電源Ｖcc側のノードＮ６との
間に、電源Ｖccの電源配線２０での電圧降下を防止する
ための第二のキャパシタＣ２を設けた点である。

【００３５】図１３に示した通り、図１１の第二の実施
例の場合では、高い方の電源線２０にもセンスアンプＳ
Ａが動作した時に大量の電流が流れる為に、その電流値
と電源配線２０の寄生抵抗の積の電圧降下分だけノード
Ｎ６の電位が低下する。その結果、センスアンプＳＡ内
のＰ型トランジスタがオンすることができなくなる、ま
たはオンするのに時間がかかるという誤動作を招くこと
になる。

【００３６】そこで、図１２の第三の実施例では、セン
スアンプＳＡが動作開始した時にトランジスタＱ９がオ
ンして、一旦マイナスに下がったノードＮ５が再度Ｖss
レベル（グランドレベル）に上昇する動作を、キャパシ
タＣ２を介して高い方の電源Ｖcc側のノードＮ６に伝え
るようにしている。

【００３７】図１３の動作波形図に従って説明する。ク
ロックφ１が立ち上がった結果、ノードＮ５は、二つの
キャパシタＣ１，Ｃ２の容量比で決まるマイナスのレベ
ルに維持される。そして、センスアンプＳＡの動作開始
を制御するラッチイネーブル信号ＬＥＺ，ＬＥＸに同期
してクロックφ２が立ち上がり、トランジスタＱ９をオ
ンさせると、ノードＮ３から電流が流れ込み、ノードＮ
５が電源Ｖssレベルに押し上げられる。その流れ込んだ
電流の一部のｉ３がキャパシタＣ２に流れ込み、高い方
の電源のノードＮ６からセンスアンプＳＡに流れ込む電
流ｉ０の一部がキャパシタＣ２から流れ込むようにな
る。その結果、電源配線２０を流れる電流ｉ４の電流量
が少なくなり、ノードＮ６の電圧の低下が抑えられる。
図１３の破線で示す通りである。尚、必要に応じて、キ
ャパシタＣ２とノードＮ６との間にトランジスタＱ９と
同等の動作を行なうトランジスタを挿入することもでき
る。

【００３８】かかる実施の形態の場合は、ノードＮ５が
マイナス電位に過度に低下することを防止することがで
きる。ノードＮ５が図１３に示す通りマイナス電位に引
き下げられるが、余り大きく引き下げられ、例えば基板
バイアス電圧より低くなると、ノードＮ５につながるソ
ース領域から基板側に電流がもれることになる。従っ
て、図１２の例では、キャパシタＣ１，Ｃ２の容量比を
コントロールすることで、ノードＮ５のマイナスレベル
を決定することができる。更に、図１２の例では、セン
スアンプＳＡの低い方の電源側への電流ｉ０の一部を高
い方の電源側の電流ｉ０に還流している。従って、セン
スアンプ回路が外部から供給されて消費するトータルの
ピーク電流を低減することができる。

【００３９】図１４に、第三の例の場合のチップ上での
レイアウト例を示す。電源配線２１は、簡単の為に一部
のみ表示している。また、もう一つの電源配線２０は省
略している。第三の実施の形態の場合にはキャパシタＣ
１，Ｃ２とトランジスタＱ９とをチップ中央部の周辺回
路領域３２内にまとめて配置し、電源配線２１と２０に
接続している。この様に、二つの電源配線２１と２２の
間にキャパシタＣ２を追加するだけであるので、多層配
線構造の場合等はそれほどの面積の増大は必要ない。

【００４０】［第四の実施の形態］図１５は、第四の実
施の形態の回路図である。図１１に示した第二の実施の
形態と異なる点は、ノードＮ３と電源配線２１との間に
トランジスタＱ１０を挿入た点である。この実施の形態
例では、センスアンプＳＡが動作を開始した当初は、セ
ンスアンプへの電流の供給は全てトランジスタＱ９を介
してキャパシタＣ１によって行なうようにしている。従
って、電源配線２１による電圧の浮き上がりの問題は一
切生じない。そして、センスアンプによって増幅動作が
終了した段階で、トランジスタＱ１０をオンさせて電源
Ｖssに接続し、コラムゲートＱ１１，Ｑ１２を開いて外
部出力をドライブさせている。

【００４１】図１６にその動作波形図を示す。その動作
について図１６を参照して説明する。クロック信号φ１
の立ち上がりによって、インバータＩＮＶの出力のノー
ドＮ４が立ち下がり、ノードＮ５がマイナスレベルに低
下する点は上記第二の実施の形態の場合と同じである。
やがて、ワード線ＷＬが立ち上がりビット線対に電圧差
が読みだされた後、センスアンプＳＡの動作を開始させ
るのと同時にクロックφ２を立ち上げてトランジスタＱ
９をオンさせる点も同じである。しかし、この例では、
その時トランジスタＱ１０がオフ状態であり、センスア
ンプＳＡは電源配線２１から完全に分離されている。従
って、センスアンプで消費される大電流は電源配線２１
に流れることはない。

【００４２】その後、ビット線対の微小電圧がセンスア
ンプによって増幅されてＶccレベルとＶssレベルに確定
した後、クロック信号φ３が立ち上がりトランジスタＱ
１０をオンさせ、センスアンプを電源に接続する。そし
て、コラムゲートＱ１１，Ｑ１２へのコラムゲート信号
ＣＬを立ち上げることにより、センスアンプで増幅され
た出力信号が外部出力ＯＵＴとして出力される。１３は
コラムデコーダであり、その選択信号によりセンスアン
プに接続されるゲートトランジスタＱ１３を選択して出
力回路１７への読み出しを可能にする。クロックφ３が
ＬレベルのままではトランジスタＱ１０がオフ状態であ
り、センスアンプがフローティング状態となっている
為、コラムゲート信号ＣＬが立ち上がる前に、クロック
φ３を立ち上げて、センスアンプを電源に接続し外部出
力をドライブすることができるようにしている。

【００４３】この第四の実施例の場合には、図１６に示
される通り、クロックφ２を立ち上げた時、ノードＮ３
が電源配線２１から分離されているため、ノードＮ３の
電位はマイナス側に低下することになる。これは、セン
スアンプＳＡ内のＮ型トランジスタのオン動作をより高
速に行なわせる効果を与える。特に、高い方の電源Ｖcc
が今後さらに低電圧化していくと、センスアンプのトラ
ンジスタのゲート・ソース間に印加される電圧が少なく
なっていくことが予想される。その場合、第四の実施例
の如く、センスアンプが動作開始する時にそのノードＮ
３の電位をマイナス側に下げることで、センスアンプの
正常な動作を確保することができる。

【００４４】以上の実施の形態では、センスアンプＳＡ
の低い方の電源側についての改良例を説明した。しか
し、前述の通り、高い方の電源Ｖcc側でもその電位が低
下するという問題は同じであり、同様の改良を適用する
ことができることは明らかである。

【００４５】

【発明の効果】以上説明した通り、本発明によれば、セ
ンスアンプが動作を開始した時に瞬間的に流れる大電流
の一部を、今回付加したキャパシタに引き込むことがで
きるので、従来流れていた電源配線への電流量を減らす
ことができる。従って、電源パッドから遠いセンスアン
プにおいてもその電源の電位が電源配線上の電圧降下に
よって変動することが抑えられる。その結果、センスア
ンプの正常な動作が得られることになる。

【図面の簡単な説明】

【図１】記憶装置の全体の概略回路図である。

【図２】本発明の第一の実施の形態の回路図である。

【図３】本発明の第一の実施の形態の概略回路図であ
る。

【図４】図２、図３の動作波形図である。

【図５】半導体チップ内の全体のレイアウト例である。

【図６】半導体チップ内の電源Ｖssの配線レイアウト例
である。

【図７】第一の実施の形態のレイアウト例（１）であ
る。

【図８】第一の実施の形態のレイアウト例（２）であ
る。

【図９】従来例のシュミレーション結果である。

【図１０】第一の実施の形態のシュミレーション結果で
ある。

【図１１】第二の実施の形態の回路図である。

【図１２】第三の実施の形態の回路図である。

【図１３】図１１、１２の動作波形図である。

【図１４】第三の実施の形態のレイアウト例である。

【図１５】第四の実施の形態の回路図である。

【図１６】第四の実施の形態の動作波形図である。

【図１７】従来のダイナミック型記憶装置の回路図であ
る。

【図１８】従来のダイナミック型記憶装置の動作波形図
である。

【符号の説明】

３３正電源端子３４接地電源端子２０正電源配線２１接地電源配線ＷＬ０−２ワード線ＢＬ，／ＢＬビット線ＭＣメモリセルＳＡセンスアンプ回路Ｃ１キャパシタＣ２別のキャパシタＱ８第一のトランジスタＱ９第二のトランジスタＱ１０第三のトランジスタ

Claims

【特許請求の範囲】

【請求項１】基板表面に、第一の電源端子と第二の電源
端子と、複数のワード線とそれに交差する複数のビット
線と、当該交差部に設けられたメモリセルと、該ビット
線の電圧を増幅する複数のセンスアンプ回路とを設けた
ダイナミック型記憶装置において、前記第一の電源端子及び第二の電源端子と前記センスア
ンプ回路とをそれぞれ接続する第一の電源配線及び第二
の電源配線と、前記基板表面であって、前記第一の電源端子から離れて
配置されるセンスアンプ回路の近傍位置で、一方の電極
が前記第一の電源配線に接続され、他方の電極が当該第
一の電源端子の近傍に配置した第一のトランジスタに接
続されたキャパシタとを有し、前記センスアンプ回路の動作時に、前記第一の電源配線
と第二の電源配線間の当該センスアンプ回路を流れる電
流の少なくとも一部を前記キャパシタを介して流すよう
にしたことを特徴とするダイナミック型記憶装置。
【請求項２】請求項１記載のダイナミック型記憶装置に
おいて、前記センスアンプ回路の動作時に、前記第一のトランジ
スタを導通することによって該キャパシタの他方の電極
の電位を第二の電源から第一の電源の電位の方向に変化
させることを特徴とする。
【請求項３】請求項１記載のダイナミック型記憶装置に
おいて、前記キャパシタの一方の電極と前記第一の電源配線との
間に、前記センスアンプ回路の動作に伴って導通する第
二のトランジスタを設け、該センスアンプ回路の動作に先立って前記第一のトラン
ジスタを導通することにより該キャパシタの他方の電極
の電位を第二の電源から第一の電源の電位の方向に変化
させたことを特徴とする。
【請求項４】請求項３記載のダイナミック型記憶装置に
おいて、更に、前記キャパシタの一方の電極と前記第二の電源配
線との間に別のキャパシタを設けたことを特徴とする。
【請求項５】請求項３記載のダイナミック型記憶装置に
おいて、前記第二のトランジスタと第一の電源配線との
接続点から前記第一の電源端子に至る当該電源配線途中
に第三のトランジスタを設け、該第三のトランジスタは
前記センスアンプ回路の増幅動作中は非導通状態で、該
増幅動作終了後に導通状態になることを特徴とする。
【請求項６】基板表面に、第一の電源端子と第二の電源
端子と、複数のワード線とそれに交差する複数のビット
線と、当該交差部に設けられたメモリセルと、該ビット
線の電圧を増幅する複数のセンスアンプ回路とを設けた
ダイナミック型記憶装置において、前記第一の電源端子及び第二の電源端子と前記センスア
ンプ回路とをそれぞれ接続する第一の電源配線と第二の
電源配線と、前記基板表面であって、前記第一の電源端子から離れて
配置されるセンスアンプ回路の近傍位置で、一方の電極
が前記第一の電源配線に接続され、他方の電極が当該第
一の電源端子の近傍に配置した第一のトランジスタに接
続されたキャパシタとを有し、前記センスアンプ回路の動作時に、前記第一の電源配線
と第二の電源配線間の当該センスアンプ回路を流れる電
流の少なくとも一部を前記キャパシタを介して流すよう
にして該センスアンプ回路を動作させることを特徴とす
るダイナミック型記憶装置の駆動方法。
【請求項７】基板表面に、接地電源端子と正電源端子
と、複数のワード線とそれに交差する複数のビット線
と、当該交差部に設けられたメモリセルと、該ビット線
の電圧を増幅する複数のセンスアンプ回路とを設けたダ
イナミック型記憶装置において、前記接地電源端子と前記複数のセンスアンプ回路とを接
続する接地電源配線と、前記基板表面であって、前記接地電源端子から離れて配
置されるセンスアンプ回路の近傍位置で、一方の電極が
該接地電源配線に接続され、他方の電極が当該接地電源
端子の近傍に配置し該接地電源端子に接続された第一の
トランジスタに接続されたキャパシタとを有し、前記センスアンプ回路の動作時に、前記正電源配線から
当該センスアンプ回路を経由して該接地電源配線に流れ
る電流の少なくとも一部を前記キャパシタを介して流す
ようにしたことを特徴とするダイナミック型記憶装置。
【請求項８】請求項７記載のダイナミック型記憶装置に
おいて、前記第一のトランジスタがインバータ回路の一方のトラ
ンジスタであり、該インバータ回路の入力端子に前記セ
ンスアンプ回路の開始制御信号とほぼ同期した制御信号
が印加されることを特徴とする。
【請求項９】請求項７記載のダイナミック型記憶装置に
おいて、前記センスアンプ回路の動作時に、前記第一のトランジ
スタを導通することによって該キャパシタの他方の電極
の電位を引き下げることを特徴とする。
【請求項１０】請求項７記載のダイナミック型記憶装置
において、前記キャパシタの一方の電極と前記接地電源配線との間
に、前記センスアンプ回路の動作に伴って導通する第二
のトランジスタを設け、該センスアンプ回路の動作に先立って前記第一のトラン
ジスタを導通することにより該キャパシタの他方の電極
の電位を引き下げることを特徴とする。
【請求項１１】請求項１０記載のダイナミック型記憶装
置において、更に、前記キャパシタの一方の電極と前記正電源配線と
の間に別のキャパシタを設けたことを特徴とする。
【請求項１２】請求項３記載のダイナミック型記憶装置
において、前記第二のトランジスタと接地電源配線との
接続点から前記接地電源端子に至る当該電源配線途中に
第三のトランジスタを設け、該第三のトランジスタは前
記センスアンプ回路の増幅動作中は非導通状態で、該増
幅動作終了後に導通状態になることを特徴とする。