KR900006191B1 - 반도체 기억장치 - Google Patents

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KR900006191B1
KR900006191B1 KR1019860005399A KR860005399A KR900006191B1 KR 900006191 B1 KR900006191 B1 KR 900006191B1 KR 1019860005399 A KR1019860005399 A KR 1019860005399A KR 860005399 A KR860005399 A KR 860005399A KR 900006191 B1 KR900006191 B1 KR 900006191B1
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마사오 다구찌
요시히로 다께마에
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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

반도체 기억장치
제1도는 전원전압과 같은 비트선 프리차지(pre-charge)전압을 사용하는 종래 반도체 기억장치의 일례의 요부를 나타내는 회로도.
제2도는 전원전압의 절반과 같은 비트선 프리차지 전압을 사용하는 종래 반도체 기억장치의 일례의 요부를 나타내는 회로도.
제3도는 제2도에서 나타난 장치의 동작을 설명하기 위한 시간도표.
제4도는 전원전압과 같은 비트선 프리차지 전압을 사용하는 종래의 반도체 기억장치의 다른 예의 요부를 나타내는 회로도.
제5a-c도는 제4도에 나타난 장치의 동작을 설명하기 위한 시간도표.
제6도는 본 발명에 따른 반도체 기억장치의 첫 번째 실시예의 요부를 나타내는 회로도.
제7a-c도는 제6도에 나타난 장치의 동작을 설명하기 위한 시간도표.
제8도는 본 발명에 따른 반도체 기억장치에 있어서 회로의 레이아웃(lay-out)을 나타내는 실시도.
제9도는 본 발명에 따른 반도체 기억장치에 있어서 회로소자의 레이아웃을 나타내는 다른 실시도.
제10도는 제6도에 나타난 장치의 레이아웃 패턴의 실시예의 요부를 나타내는 평면도.
제11도는 본 발명에 따른 반도체 기억장치의 두 번째 실시예의 요부를 나타내는 회로도.
제12a-d도는 제11도에 나타난 장치의 동작을 설명하기 위한 시간도표이다.
본 발명은 일반적으로 반도체 기억장치에 관한 것이며, 특히 다수 쌍의 메모리 그룹으로 구성된 메모리셀 어레이를 포함하는 반도체 기억장치에 관한 것이며, 여기에서 각 쌍의 그룹중 2개 메모리 그룹은 상호 반대 위상으로 각각 구동된 센스 증폭기를 갖는다.
일반적으로 1-트랜지스터 1-캐패시터형 메모리셀을 포함하는 다이나믹 랜덤 액세스 메모리(DRAM)의 주변회로는 대부분의 경우에 N채널 금속 산화 반도체(MOS)트랜지스터로 구성된다. 그러나 DRAM의 집적밀도에 있어서 새로운 개선에 의하여 DRAM의 주변회로에 있어서 상보형 금속 산화 반도체(CMOS)트랜지스터를 사용하는 경향이 있다. DRAM의 주변회로에 CMOS트랜지스터가 사용된 이유는 주변회로의 구조가 간단하다는 것이다. 다시 말해서, 다이나믹 동작을 행하는 회로를 프리차지 할 때, CMOS트랜지스터를 구성하는 P채널 트랜지스터의 사용에 의하여 충분히 고속으로 회로를 전원전압으로 프리차지하는 것이 가능하다. 따라서 종래의 경우와 달리, 부트스트랩(bootstrap)회로 등에 의하여 전원전압 이상의 전위로 상승하는 전위를 가지는 클럭신호를 사용할 필요가 있다.
결과적으로 회로내에 사용된 전압은 전원전압의 범위내에 있고, 비정상적인 고전압이 트랜지스터에 인가되지 않을 것이다. 이 이유 때문에 열전자의 바람직하지 못한 영향을 감소시키는 것이 가능하다. 추가로 부트스트랩회로등을 제공하는 것이 불필요하기 때문에 회로구성은 간단하다.
최근에 DRAM의 주변회로가 전에 언급한 유익한 특징의 장점을 가지기 위하여 CMOS트랜지스터로 구성되기 때문에 센스증폭기가 CMOS트랜지스터로도 구성된다.
결과적으로 비록 종래의 액티브 리스토어(active restore)회로가 그것의 복잡한 회로 구성에 의하여 큰 면적을 차지하더라도 플립플롭 형태의 간단한 래치(latch)회로를 사용함으로써 액티브 리스토어회로를 실현하는 것이 가능하게 된다. 단지 2개의 트랜지스터를 사용함으로써 액티브 리스토어의 회로를 구성하는 것이 가능하게 된다. CMOS트랜지스터로 구성된 센스증폭기에 따르면 한쌍의 비트선이 고전위로 프리차지되고 비트선중 하나에서의 전위가 센스증폭기의 센스동작에 의하여 항상 떨어진다.
도면과 함께 본 명세서에서 뒤에 언급되는 바와 같이 첫 번째와 두 번째의 비트선은 예정된 전압으로 초기에 프리차지된다. 워드(word)선에서의 전위가 상승되면 셀 전압은 첫 번째와 두 번째 비트선에서 얻어진다. 첫 번째 비드선의 전위는 센스증폭기가 동작할 때 첫 번째 시간 t1에서 떨어진다. 동시에 두 번째 비트선에서의 전위도 약간 떨어진다. 다음에 액티브 리스토어회로가 두 번째 시간 t2에서 동작하면 첫 번째 비트선에서의 전위가 노이즈에 의하여 약간 상승하고 그후에 떨어지며 두 번째 비트선에서의 전위가 전압으로 상승한다. 그러나 비트선과 메모리셀의 셀판은 기생용량을 통하여 결합된다. 일반적으로 셀판의 전위는 대부분의 경우에 있어서, 접지전위로 세트되며 셀판의 전위는 비교적 안정한다. 그러나 메모리캐패시터에 전계의 절대치를 경감하기 위하여 최근에 전원전압의 절반으로 바이어스가 사용되었으며, 그러한 경우에 셀판의 전위가 매우 불안정하게 된다. 전원전압의 절반으로 바이어스가 사용되는 이유는 메모리 캐패시터가 절연막으로서 100-200(Å)급의 막두께를 가지는 이산화실리콘(SiO2)막을 사용하고 거기에 고전압의 인가될 때 절연 항복이 발생되기 때문이다.
보통 전원전압의 절반의 전압이 고저항을 가지는 한쌍의 전압 분할 저항을 사용함으로써 얻어진다. 전압 분할저항은 불필요한 전력소모를 야기시키는 불필요한 전류의 흐름을 방지하기 위하여 고저항을 갖는다. 셀판의 임피던스가 전원에 대하여 극히 높으므로 비트선과 셀판사이에 용량 결합 때문에 비트선에서의 전위가 떨어질 때 셀판의 전위가 변동한다.
따라서 비트선에서의 전위가 첫 번째와 두 번째 시간 t1과 t2사이에서 떨어진다면 기생용량을 통하여 비트선에 연결되는 셀판의 전위가 국부적으로 그리고 순간적으로 변동한다. 셀판의 전위에서 이 변동은 소위 범프 노이즈(bump noise)를 발생하고 메모리셀로부터 데이터의 잘못된 읽어내기가 야기된다. 다시 말해서 범프 노이즈가 야기되면 읽어내기 전압이 써넣기 시간과 읽어내기 시간에서의 셀판의 전위들의 사이의 차에 따라 감소한다. 극단적인 경우에 데이터가 실제 데이터에 반대인 데이터로써 감지될 수 있다. 추가로 메모리셀 어레이가 CMOS구조의 웰(well)에 위치하고 셀판의 전위가 상기 언급된 바와 같이 변동될 경우에 셀판과 용량 결합을 이루는 웰의 전위는 과도적 변화를 받는다. 결과적으로 웰내의 P-N 접합은 부분적으로 순방향 바이어스되고 래치 업(latch up)을 일으킨다.
반면에 비트선에서의 전위가 고전위로부터 저전위로 혹은 역으로 변한다면 대전류가 전원전압 공급선 또는 접지선으로 흐르고 이 대전류는 비트선에서의 노이즈를 발생한다.
결과적으로 반도체 기억장치가 비트선에서 그러한 노이즈에 의하여 동작을 일으킬 수 있다는 문제가 있다.
따라서 본 발명의 목적은 지금까지 언급된 문제가 제거된 새롭고 유용한 반도체 기억장치를 제공하는 것이다.
본 발명의 다른 그리고 더욱 명백한 목적은 다수쌍의 메모리 그룹으로 구성된 메모리셀 어레이를 포함하는 반도체 기억장치를 제공하는 것이며 여기에서 각 쌍의 메모리 그룹중, 두개 메모리 그룹은 상호 반대 위상으로 각각 구동된 센스 증폭기를 갖는다. 본 발명의 반도체 기억장치에 따르면 비트선의 노이즈를 효과적으로 제거하고 셀판의 전위를 안정화시키는 것이 가능하므로 센스증폭기의 감도가 개선된다. 추가로 비트선에서의 전위가 고전위에서 저전위로 혹은 역으로 변할 때 대전류가 전원전압 공급선 또는 접지선으로 흐르는 것을 방지하고 따라서 그것에 의하여 비트선에 노이즈가 발생되는 것을 방지하는 것이 가능하다. 그러므로 반도체 신뢰도가 상당히 개선된다.
본 발명의 남은 다른 목적은 고전위와 저전위 사이에 있는 전위로 프리차지된 다수의 비트선쌍, 모든 비트선쌍중, 첫 번째 절반에 대하여 상응 메모리셀의 출력에 의하여 나타난 각 비트선쌍 사이의 전위차를 감지하고 증폭하며 P채널 트랜지스터를 포함하는 첫 번째 다이나믹 플립플롭회로, 첫 번째 다이나믹 플립플롭회로에 의하여 시행된 감지와 증폭으로서 실제로 동시에 모든 비트선쌍중, 남아있는 두 번째의 절반에 대하여 상응하는 메모리셀의 출력에 의하여 나타난 각 비트선쌍 사이의 전위차를 감지하고 증폭하며 N채널 트랜지스터를 포함하는 두 번째 다이나믹 플립플롭, 모든 비트선쌍중, 첫 번째 절반에 대하여 각 비트선쌍에서의 전위를 리스토어(restore)하고 N채널 트랜지스터를 포함하는 세 번째 다이나믹 플립플롭회로, 모든 비트선쌍중, 남아있는 두 번째 절반에 대한 각 비트선쌍에서의 전위를 리스토어하고 P채널 트랜지스터를 포함하는 네 번째 다이나믹 플립플롭회로를 포함하는 반도체 기억장치를 제공하는 것이다. 본 발명의 반도체 기억장치에 따르면 첫 번째와 두 번째 플립플롭회로가 감지와 증폭을 시행하면 비트선쌍에서의 노이즈를 제거함으로써 셀판 전압을 안정화 시키는 것이 가능하다. 그러므로 소위 범프 노이즈의 발생을 억제하는 것이 가능하고 센스증폭기의 감도가 개선된다.
본 발명의 그 이상의 목적은 첫 번째 다이나믹 플립플롭회로를 구성하는 P채널 트랜지스터의 게이트 폭은 두 번째 다이나믹 플립플롭회로를 구성하는 N채널 트랜지스터의 게이트 폭보다 더 큰 반도체 기억장치를 제공하는 것이다.
본 발명의 반도체 기억장치에 따르면 첫 번째와 두 번째 다이나믹 플립플롭회로가 대칭적인 전위변화로 동작하기 때문에 더욱 완전한 노이즈 제거효과를 얻는 것이 가능하다.
본 발명의 남은 또 다른 목적은 두 개 메모리 그룹으로 나누어진 메모리셀 어레이, P채널 트랜지스터를 포함하고 두 개의 메모리 그룹중, 첫 번째 메모리 그룹에 제공되는 첫 번째 센스증폭기, N채널 트랜지스터를 포함하고 두 개의 메모리그룹중, 두 번째 메모리 그룹에 제공되는 두 번째 센스증폭기, 전원전압 전위로 프리차지되고 첫 번째 메모리 그룹에 제공되는 첫 번째 비트선쌍과, 접지 전압전위로 프리차지되고 두 번째 메모리그룹에 제공되는 두 번째 비트선쌍을 포함하는 반도체 기억장치를 제공하는 것이다. 본 발명의 반도체 기억장치에 따르면 첫 번째와 두 번째 메모리 그룹이 상호반대 위상으로 동작하며 이 이유 때문에 셀판 전압과 기판 바이어스 전압의 변동을 상당히 감소시키는 것이 가능하다. 결과적으로 비트선의 노이즈가 효과적으로 감소된다. 더욱이 읽어내기 동작중, 비트선에서의 전위가 변할 때 전원전압 공급선과 접지선에 대전류가 흐르는 것을 방지하는 것이 가능하고 장치의 신뢰도가 개선된다.
본 발명의 다른 목적과 앞으로의 특징을 첨부도면에 관하여 읽을 때 다음 설명으로부터 명확하게 된다.
제1도는 전원전압과 같은 비트선 프리차지 전압을 사용하는 종래 반도체 기억장치의 예의 요부를 나타낸다.
제1도에 있어서 N채널 트랜지스터 Q1과 Q2가 센스와 래치회로를 구성하고 N채널 트랜지스터의 Q3는 센스와 래치회로를 ON시키도록 사용된다. P채널 트랜지스터 Q4와 Q5가 액티브 리스토어회로를 구성하고 P채널 트랜지스터 Q6와 Q7이 비트선 BL과
Figure kpo00001
를 프리차지하도록 사용된다. 메모리셀 MC와 더미(dummy)셀 DC가 나타난 바와 같이 각 비트선 BL과
Figure kpo00002
에 그리고 각 워드선 WL과
Figure kpo00003
에 연결된다. 제1도에 있어서 Vcc는 전원전압전위를 나타내며, ψp는 프리차지 클럭신호를 나타내고 ψLE는 리스토어 클럭신호를 나타낸다.
클럭신호 ψp가 트랜지스터 Q6과 Q7에 인가되면 트랜지스터 Q6와 Q7이 ON으로 되고 비트선 BL과
Figure kpo00004
가 전압전위 Vcc으로 프리차지 된다. 워드선 WL과
Figure kpo00005
가 선택되면 메모리셀 MC와 더미셀 DC로부터 읽혀진 셀 전압은 각 비트선 BL과
Figure kpo00006
에 인가된다. 셀 전압은 메모리셀(혹은 더미셀)의 용량과 비트선의 용량의 비로 정하여지고 메모리셀 MC로부터 읽혀진 셀 전압은 보통 200(mV)급이다. 그러므로 메모리셀 MC로부터 데이터 "0"이 읽혀지는 경우에 비트선 BL에서의 전위가 전원전압전위 VCC로부터 약 200(mV)까지 떨어지고 비트선
Figure kpo00007
에서의 전위는 더미셀 DC의 전하가 메모리셀 MC의 절반이기 때문에 약 100(mV)까지 떨어진다.
트랜지스터 Q4와 Q5가 약 -1(V)의 드레쉬홀드 전압을 가지므로 이 트랜지스터의 Q4와 Q5는 셀전압이 비트선 BL과
Figure kpo00008
에 인가될 때 OFF된다.
클럭신호ψLE가 트랜지스터 Q3에 인가되고 트랜지스터 Q3가 ON으로 되면 트랜지스터 Q1과 Q2가 ON으로 되고 더 낮은 전위를 가지는 비트선 BL과
Figure kpo00009
중, 하나의 전위가 그것에 의하여 메모리셀 MC의 출력을 증폭하도록 다른 비트선에서보다 더 빨리 떨어진다. 그러므로 메모리셀 MC가 데이터 "0"을 포함하는 경우에 비트선 BL에서의 전위가 낮아지고 트랜지스터 Q1의 ON상태에 의하여 접지 전압전위로 떨어진다. 동시에 트랜지스터 Q5의 게이트가 전위로 바이어스되고 트랜지스터 Q5가 ON으로 된다. 그러므로 트랜지스터 Q5는 비트선
Figure kpo00010
에서의 전위를 전원전압전위 VCC로 리스토어하도록 리스토어 동작을 행한다. 반대로 트랜지스터 Q4는 비트선
Figure kpo00011
에서의 전위가 전원전압전위 VCC로 상승하기 때문에 컷 오프(cut-off)된다. 따라서 트랜지스터 Q4와 Q5는 액티브 리스토어 동작에 대하여 배타적으로 특별한 클럭신호를 사용하지 않고 리스토어 동작을 행한다.
그러나 제1도에 보여준 장치에 따르면 비트선 BL과
Figure kpo00012
가 전원전압전위 VCC로 프리차지 되어야 하고 단지 전원전압전위 VCC의 절반 즉 VCC/2로 비트선 BL과
Figure kpo00013
를 프리차지 시킴으로써 장치를 동작시키는 것은 불가능하다. 만약 트랜지스터 Q1과 Q2로 구성된 센스와 래치회로가 동작되고 비트선 BL과
Figure kpo00014
가 전압전위 VCC/2로 프리차지 된다면 트랜지스터 Q4와 Q5의 게이트 전압은 전압전위 VCC/2와 같고 이 트랜지스터 Q4와 Q5는 ON으로 될 것이다.
추가로 센스와 래치회로가 동작된다면 액티브 리스토어회로와 센스와 래치회로 모두가 순간적으로 ON될 것이며 불필요한 전류가 전원전압 공급선으로부터 접지선으로 흐를 것이다.
제1도에 나타난 종래 장치의 문제를 해결하기 위하여 비트선 프리차지 전압 VCC/2 가 사용될 때 제2도에 나타난 장치가 제안되었다. 제2도에서, 제1도에서 상응하는 부분과 같은 부분은 참조숫자로 나타내었고 그 설명은 생략한다.
제2도에서 P채널 트랜지스터 Q8은 전원전압 공급선과 액티브 리스토어회로를 구성하는 트랜지스터 Q4와 Q5사이에 연결된다. 트랜지스터 Q8은 예정된 지연시간에 의하여 클럭신호ψLE를 지연시킴으로써 얻어진 지연된 클럭신호
Figure kpo00015
가 그 게이트에 인가된다. 예정된 지연시간은 10-20(msec)범위에 있다. 비트선 BL과
Figure kpo00016
가 단지 전압전위 VCC/2로 프리차지 될 때조차 제2도에서 보여준 배열을 사용함으로써 제1도에 나타난 장치의 문제를 제거하는 것이 가능하다.
CMOS트랜지스터로 구성된 센스증폭기에 따르면 비트선 BL과
Figure kpo00017
가 고전위로 초기에 프리차지되고 비트선 BL과
Figure kpo00018
중, 하나의 전위가 센스증폭기의 센스동작에 의하여 항상 떨어진다. 제3도는 제2도에 나타난 장치의 동작을 설명하기 위한 기간 도표이다. 제3도에서 알 수 있는 바와 같이 비트선 BL과
Figure kpo00019
는 전압전위 VCC/2인 2.5(V)로 초기에 프리차지된다.
워드선 WL에서의 전위가 상승하면 셀전압이 비트선 BL과
Figure kpo00020
에서 얻어진다. 비트선 BL에서의 전위는 클럭신호ψLE가 트랜지스터 Q3에 인가되고 센스와 래치회로가 동작할 때 처음시간 t1에서 떨어진다. 동시에 비트선
Figure kpo00021
에서의 전위도 약간 떨어진다. 다음에 지연된 클럭신호
Figure kpo00022
가 트랜지스터 Q8에 인가될 때 액티브 리스토어 회로가 두 번째 시간 t2에서 동작하면 비트선 BL에서의 전위가 노이즈에 의하여 약간 상승하고 그후에 떨어지며 비트선
Figure kpo00023
에서의 전위가 전원전압전위 VCC인 5(V)로 상승한다.
그러나 비트선과 메모리셀의 셀판이 기생용량을 통하여 연결된다. 일반적으로 셀판의 전위는 대부분의 경우에 있어서 접지전위로 세트되고 셀판의 전위가 비교적 안정하게 된다. 그러나 전압전위 VCC/2에서의 바이어스는 최근에 메모리 캐패시터에 전계의 절대값을 감하도록 사용되었으며, 그러한 경우에 셀판의 전위가 매우 불안정하게 된다.
따라서 비트선 BL과
Figure kpo00024
에서의 전위는 첫 번째와 두 번째 시간 t1과 t2사이에서 떨어지고 기생용량을 통하여 비트선에 연결된 셀판의 전위는 국부적이고 순간적으로 변동한다. 셀판의 전위변동은 소위 범프 노이즈를 발생하고 메모리셀로부터 데이터의 잘못된 읽어내기가 야기된다. 다시 말해서 범프 노이즈가 발생되면 읽어내기 전압이 써넣기 시간과 읽어내기 시간에서 셀전위의 차에 따라서 감소한다. 극단적인 경우에 데이터는 실제 데이타의 반대인 데이터로서 감지될 수 있다. 추가로 메모리셀 어레이가 CMOS구조의 웰에 위치되고 셀판의 전위가 상기 언급된 바와 같이 변동하는 경우에 셀판과 함께 용량결합을 형성하는 웰의 전위는 과도적 변화를 받는다, 결과적으로 웰내에 있는 PN접합은 부분적으로 순방향으로 바이어스될 수 있고 래치업을 야기시킬 수 있다.
그러한 경우의 셀판의 전위가 비트선에서 전위 강하의 영향에 의하여 2.5(V)로부터 2(V)만큼 낮게 떨어질 수 있다.
제4도는 전원전압과 같은 비트선 프리차지 전압을 사용한 종래 반도체 기억(DRAM)장치의 다른 예의 요부를 나타낸다. 제4도에 있어서 트랜스퍼(transfer)게이트 트랜지스터와 메모리 캐패시터로 구성된 메모리셀 MC는 비트선 BL과 워드선 WL에 연결된다. 더미셀 DC는 비트선
Figure kpo00025
와 더미워드선 DWL에 연결된다.
비트선 BL과
Figure kpo00026
는 폴디드(folded)비트선이다. 신호선 BP는 트랜지스터 Q11과 Q12를 구동하기 위한 비트선 프리차지선이다. 센스증폭기 FF는 트랜지스터 Q13과 Q14로 구성되고 접지에 대하여 접지선 SAG를 갖는다. 센스증폭기 SA와 액티브 리스토어 회로 AR은 비트선 BL과
Figure kpo00027
에 연결된다. 게이트 트랜지스터 Q15와 Q16은 비트선 BL과
Figure kpo00028
를 각각 데이터버스 DB와
Figure kpo00029
에 연결되도록 사용된다. 제4도에 있어서, VCC는 전원전압전위를 나타내고 VSS는 접지 전압전위를 나타내며 CS는 칼럼(columm)디코더(도시되지 않음)로부터의 칼럼 선택신호를 나타낸다. 저항 R1과 R2는 고저항치를 갖는다.
제5a-c도는 제4도에서 보여준 장치의 동작을 설명하기 위하여 제4도에서 보여준 장치의 전압과 전류 파형에 관한 시간도표이다. 제5a-c도에 있어서, 제4도와 같이 같은 명칭을 사용하였다. 제5b도에서 CP와 VBB는 각각 셀판 전압과 기판 바이어스 전압을 나타낸다. 제5c도에서 ICC와 ISS는 각각 전원공급선으로 흐르는 전류와 접지선으로 흐르는 전류를 표시한다.
제4도에 나타난 장치의 읽어내기 동작에 관하여 설명하겠다. 메모리셀 MC에 데이터 "0" 이 써진다고 가정하자. 초기에 신호선 BP에서의 전위는 고전위가 되고 트랜지스터 Q11과 Q12가 ON이 된다. 따라서 비트선 BL과
Figure kpo00030
가 전원전압전위 VCC로 차지업된다.
먼저 신호선 BP에서의 전위가 저전위로 되면 전원전압전위VCC로 프리차지된 비트선 BL과
Figure kpo00031
가 플로우팅(floating)상태로 예상된다. 다음에 워드선 WL에서의 전위가 상승하면 약간의 전류가 비트선 BL로부터 메모리셀 MC로 흐르고 비트선 BL에서의 전위가 제5a도에서 보여준 바와 같이 약간 떨어진다. 결과적으로 전위차는 비트선 BL과
Figure kpo00032
사이에 나타난다. 이 전위차는 센스증폭기 FF에서 감지되고 증폭되며 결과적으로 비트선 BL사이에서의 전위가 접지전위 VSS로 떨어지고 비트선
Figure kpo00033
에서의 전위는 용량 결합 등의 영향 때문에 약간 떨어진다. 비트선
Figure kpo00034
에서의 전위의 약간 떨어짐은 액티브 리스토어회로 AR에 의하여 보상되고 비트선
Figure kpo00035
에서의 전위는 전원전압전위 VCC로 다시 풀업(Pull-up)된다.
그러한 일련의 동작 읽어내기 동작을 완료하고 그후에 워드선 WL에서의 전위가 더 낮아지고 비트선 BL과
Figure kpo00036
가 다시 전원전압전위 VCC로 프리차지된다. 트랜지스터 Q11과 Q12가 신호선 BP에서의 전위를 상승시킴으로서 ON으로 되고 저전위에 있는 비트선 BL이 전원전압전위 VCC로 차지업(charge up)된다.
제4도로부터 알 수 있는 바와 같이 메모리셀 MC가 트랜스퍼 게이트 트랜지스터와 하나의 캐패시터를 포함하며 메모리 캐패시터중, 하나의 전극은 트랜스퍼 게이트 트랜지스터에 연결되고 메모리 캐패시터중, 다른 전극이 메모리셀 어레이와 전체 표면을 통하여 형성되며 이를 셀판이라 한다. 전원전압전위 VCC의 절반, 즉 VCC/2 에서의 바이어스는 전에 언급된 바와 같이 메모리 캐패시터에서 전계의 절대치를 경감하도록 최근에 사용되었다.
보통 전압전위 VCC/2는 고저항치를 가지는 저항 R1과 R2의 사용에 의하여 얻어진다. 저항 R1과 R2는 불필요한 전류가 전원전압 공급선으로부터 접지선으로 흐르는 것을 방지하기 위하여 고항치를 갖는다. 셀판의 임피던스가 전원에 대하여 극히 높으므로 셀판 전압 CP는 제5b도에서 나타난 바와 같이 비트선과 셀판 사이에 연결되어 있는 용량에 의하여 전원전압전위 VCC로부터 접지전압전위 VSS로 비트선 BL에서의 전위가 떨어질 때 변동한다. 추가로 기판 바이어스 발생기(도시되지 않음)의 임피던스도 전원에 대하여 높고 기판 바이어스전압 VBB도 제5b도에 나타난 바와 같이 변동한다. 셀판 전압 CP와 기판 바이어스 전압 BBB의 그러한 변동은 비트선에서 노이즈를 발생하고 장치의 오동작을 야기한다.
추가로 비트선 BL에서의 전위가 읽어내기중, 전원전압전위 VCC로부터 접지 전압전위 VSS로 떨어지면서 제5c도에 나타난 대전류 ISS는 접지선으로 흐른다. 더욱이 비트선 BL에서의 전위는 접지전압전위 VSS로부터 전원전압전위 VCC로 상승하면 제5c도에서 보여준 바와 같은 대전류 ICC가 전원전압 공급선으로 흐른다. 노이즈는 그러한 대전류가 흐를 때 발생되고 장치의 오동작을 야기한다.
본 발명은 다수쌍의 메모리 그룹으로 구성된 메모리셀 어레이를 포함하는 반도체 메모리 장치를 제공하며 여기에서 각상의 메모리 그룹중, 두 개의 메모리 그룹은 종래 장치의 문제를 제거하기 위하여 상호 반대위상으로 각각 구동된 센스증폭기를 갖는다.
제5도는 전위전압의 절반과 같은 비트선 프리차지 전압을 사용한 본 발명에 따른 반도체 메모리의 첫 번째 실시예의 요부를 나타낸다.
제6도에 있어서 트랜지스터 Q21-Q28은 한쌍의 센스증폭기를 구성하고 트랜지스터 Q29는 센스와 래치회로를 ON이 되도록 사용된다. 트랜지스터 Q30과 Q31은 전원전압을 공급하기 위하여 사용되고 트랜지스터 Q32는 액티브 리스토어회로를 ON되도록 사용된다. 트랜지스터 Q33과 Q34는 비트선 쇼트-써큐팅(short-circuiting)회로를 구성한다. 메모리셀 MC2은 비트선 BL2와 워드선 WL에 연결된다. 제6도에 있어서, ψLE와
Figure kpo00037
는 리스토어 클럭신호를 나타내고,
Figure kpo00038
와
Figure kpo00039
는 센스증폭기를 구동하기 위한 클럭신호를 표시하며, VCC는 전원전압전위를 나타내고, ψEQ는 등화 클럭신호를 나타낸다.
제6도에 나타난 바와 같이 한쌍의 센스증폭기중, 첫 번째 것은 N채널 트랜지스터 Q21과 Q22및 P채널 트랜지스터 Q23과 Q24로 구성되고 한쌍의 센스증폭기중, 두 번째 것은 N채널 트랜지스터 Q25와 Q26및 P채널 트랜지스터 Q27과 Q28로 구성된다. 첫 번째 센스증폭기는 비트선 BL1과
Figure kpo00040
에 연결되고, 두 번째 센스증폭기는 비트선 BL2와
Figure kpo00041
에 연결된다. 두쌍의 비트선에 관하여 동일 마스크 패턴이 첫 번째와 두 번째 센스증폭기에 대하여 사용된다. 그러나 첫 번째와 두 번째 센스증폭기는 N채널 트랜지스터 Q21과 Q22가 센스와 래치회로로 동작하고, P채널 트랜지스터 Q23과 Q24가 첫 번째 센스증폭기의 액티브 리스토어회로로서 동작하며, P채널 트랜지스터 Q27과 Q28은 센스와 래치회로로서 동작하고 N채널 트랜지스터 Q25와 Q26은 두 번째 센스증폭기의 액티브 리스토어 회로로서 동작하도록 다른 타이밍을 가지는 신호에 의하여 구동된다.
본 발명에 따르면 센스와 래치회로 및 센스증폭기의 액티브 리스토어회로는 다음의 이유 때문에 동시에 구동될 수 없다. 즉 비트선 BL1,
Figure kpo00042
, BL2및
Figure kpo00043
는 전압전위 VCC/2로 프리차지되고 센스증폭기의 P채널 트랜지스터와 N채널 트랜지스터 양쪽이 구동되고 P채널과 N채널 트랜지스터 양측이 ON으로 되고 전원으로부터 접지로 불필요한 전류가 흐른다. 그러한 불필요한 전류의 흐름은 불필요한 전력 손실을 나타낼 것이다.
따라서 본 예에 있어서, 첫 번째 센스증폭기의 N채널 트랜지스터는 비트선 사이의 미세한 전위차를 감지하고 증폭하기 위하여 먼저 구동되며 두 번째 센스증폭기의 P채널 트랜지스터는 비트선 사이의 미소한 전위차를 감지하고 증폭하기 위하여 먼저 구동되고 제7a-c도에서 알 수 있는 바와 같다. 메모리셀 MC1과 MC2가 데이터 "0"을 포함한다고 가정한다.
제7a-c도는 제6도에서 보여준 장치의 요부에서의 전압 파형에 관한 것이다. 제7a-c도에 있어서 제6도에서와 같은 명칭을 사용하였으며 종좌표는 전압 V를 나타내고, 횡좌표는 시간 t를 나타낸다. 제7c도에 있어서
Figure kpo00044
는 낮은 어드레스 스트로브 신호를 표시한다.
먼저 비트선 BL1,
Figure kpo00045
, BL2,
Figure kpo00046
는 읽어내기 동작이 완료된후, 각각 고와 저전위에 있다. 메모리셀 어레이는 낮은 어드레스 스트로브 신호
Figure kpo00047
의 상승 엣지에 대하여 리세트된다. 등화 클럭신호 ψEQ가 트랜지스터 Q23과 Q24에 인가되면 모든 비트선 BL1,
Figure kpo00048
, BL2,
Figure kpo00049
가 전압전위 VCC/2로 프리차지되고 장치가 다음의 읽어내기 동작에 대하여 대기한다. 읽어져야할 어드레스의 워드선 WL이 구동되면 메모리셀로부터의 셀전압의 비트선에 인가되고 약간의 전위차가 한쌍의 비트선 사이에 나타난다.
첫 번째와 두 번째 센스증폭기가 시간 t1에서 구동된다. 다시 말해서 클럭신호 ψS와
Figure kpo00050
가 각각 상승하고 떨어지거나 역으로 된다. 트랜지스터 Q29가 클럭신호 ψS의 상승에 대하여 ON으로 되며 N채널 트랜지스터 Q21과 Q22로 구성된 센스와 래치회로가 비트선 BL1과
Figure kpo00051
사이의 전위차를 증폭하기 위하여 ON으로 된다. 증폭의 초기단계에 있어서, 비트선 BL1과
Figure kpo00052
에서의 전위가 약간 떨어지는 어떤 시간 구간이 있지만 전위차는 그후에 증폭된다. 따라서 이 어떤 시간 구간에서 비트선 BL1과
Figure kpo00053
는 셀판과 기판에 대하여 부측으로 향하는 용량 결합 노이즈를 발생한다. 추가로 트랜지스터 Q31은 클럭신호
Figure kpo00054
의 떨어짐에 대하여 ON으로 되고, P채널 트랜지스터 Q27과 Q28로 구성된 센스와 래치회로가 ON으로 된다. 그러므로 비트선 BL2,
Figure kpo00055
사이의 저누이차가 증폭되고 증폭의 초기단계에 비트선 BL2과
Figure kpo00056
가 셀판과 기판에 대하여 정측으로 향하는 용량 결합 노이즈를 발생한다.
따라서 트랜지스터 Q27과 Q28의 특성에 보충적으로 트랜지스터 Q21과 Q22의 특성을 세트함으로써 비트선 BL2과
Figure kpo00057
에서 발생된 노이즈와 함께 비트선 BL1과
Figure kpo00058
에서 발생된 노이즈를 제거하는 것이 가능하다.
클럭신호 ψLE과
Figure kpo00059
는 각각 시간 t2에서 떨어지고 상승하거나 역으로 되며 리스토어 동작은 각각 고, 저전위로 비트선에서의 전위를 안정화하기 위하여 시행된다. 이 경우에 정측방향에서 리스토어된 비트선의 노이즈와 부측방향에서 리스토어된 비트선의 노이즈는 서로 제거된다.
제8도는 본 발명에 따른 기억장치의 실시예의 레이아웃을 나타낸다. 제8도에 있어서, n은 N채널 트랜지스터로 구성된 센스와 래치회로를 나타내고 p는 P채널 트랜지스터로 구성된 센스와 래치회로, MCA는 메모리셀 어레이, BLC는 공통 비트선, BLP는 비트선쌍, CD는 칼럼디코더, NW는 N형 웰을 나타낸다.
CMOS트랜지스터의 경우에 N채널 트랜지스터와 P채널 트랜지스터는 웰의 사용에 의하여 서로 분리되어야 한다. 웰의 끝에서 절연을 위하여 사용된 영역은 N채널 트랜지스터와 P채널 트랜지스터가 레이아웃에서 소비된 면적을 줄이기 위하여 각각 서로 무리지어질 때 감소될 수 있다. 그러므로 제8도에 있어서 N채널 트랜지스터로 구성된 각 센스와 래치회로가 폴디드 비트선쌍의 한 끝에 연결되고 P채널 트랜지스터로 구성된 각 센스와 래치회로가 폴디드 비트선쌍의 다른 끝에 연결된다.
비트선은 용량비를 개선하기 위하여 4개 구역으로 나누어진다. 제8도에 있어서 하나의 워드선(도시되지 않음)이 메모리셀 어레이 MCA의 각각의 4개 블록에 대하여 선택된다. 그후, 센스와 래치회로의 P채널 트랜지스터와 센스와 래치회로의 N채널 트랜지스터는 각 비트선쌍 BLP 사이의 전위차를 증폭하기 위하여 클럭신호 ψS,
Figure kpo00060
, ψLE및
Figure kpo00061
에 의하여 ON으로 된다. 각 비트선쌍 BLP 사이의 전위차를 증폭한 후, 메모리셀 어레이의 선택된 블록내의 비트선쌍 BLP로부터의 데이터만이 칼럼선택 스위치 CCSW로 통하여 지나가고 칼럼 입력/출력(I/O)게이트 CI/O로 이동된다. 2개의 트랜지스터를 포함하는 각 칼럼 선택 스위치 CSSW가 2개의 칼럼에 대하여 제공되고 칼럼 선택스위치 CSSW가 1비트 칼럼 선택신호에 대하여 칼럼 I/O게이트에 2개 칼럼중, 하나를 연결한다. 칼럼 선택 스위치 CSSW의 트랜지스터가 칼럼 디코더 CD에 의하여 제어되고 선택된 메모리셀로부터 정보가 데이터 버스 DB로 전송된다.
제8도에 있어서 메모리셀 어레이 MCA의 4개 블록이 병렬로 감지와 증폭을 행하므로 데이터가 리프레쉬 될 때 데이터 리프레쉬 주기를 1/4로 감소시키는 것이 가능한다. 그러나 비트선의 충전과 방전이 메모리셀 어레이 MCA의 4개 블록에서 동시에 시행되기 때문에 이 경우에 전력소모가 커질 것이다. 그러므로 비트선의 용량비가 개선되고 큰 전력 소모의 문제도 제거되는 본 발명에 따른 반도체 기억장치의 레이아웃의 다른 실시예에 관하여 설명하겠다.
제9도는 본 발명에 따른 반도체 기억 장치의 다른 실시예의 레이아웃을 나타낸다. 제9도에 있어서, 제8도에 사용된 것과 같은 명칭을 사용하였다. 제9도에 있어서, ψS1-ψS4는 센스증폭기를 구동하기 위한 클럭신호를 나타내고,
Figure kpo00062
-
Figure kpo00063
는 클럭신호 ψS1-ψS4의 상보 클럭신호, ψLE1-ψLE4는 리스토어 클럭신호,
Figure kpo00064
-
Figure kpo00065
는 클럭신호 ψS1-ψS4의 상보 클럭신호를 감시한다. 클럭신호 ψS1-ψS4는 워드 어드레스에 따라 메모리셀 어레이의 각 블록에 선택적으로 공급되며, 리스토어 클럭신호 ψLE1-ψLE4는 워드 어드레스에 따라 메모리셀 어레이의 각 블록에 선택적으로 공급된다. 본 발명에 따르면 단지 하나의 워드선(도시되지 않음)이 한 순간에 구동된다.
분할된 비트선중, 워드선이 속하여 있는 블록에서 메모리셀 어레이의 비트선 쌍들만이 공통비트선에 연결되도록 블록 선택수단(도시되지 않음)이 제공될 수 있다. 블록 선택적 수단의 공급에 의하여 센스증폭기중, 모두가 한 순간에 구동되지 않을 것이다. 다시 말해서 구동된 워드선이 속해 있는 블록의 센스증폭기만이 구동되고 전력소모가 감소된다. 추가로 메모리셀 어레이의 블록중, 한 끝에 칼럼 디코더와 칼럼 I/O게이트를 배열하는 것이 가능하다. 즉 각 메모리 어레이에 대하여 칼럼 디코더를 배열할 필요가 없고 소비된 면적을 감소시키는 것이 가능하다.
제8도와 제9도에 나타난 실시예에 있어서, P채널 트랜지스터로 구성된 센스와 래치회로 및 N채널 트랜지스터로 구성된 센스와 래치회로가 각각의 비트선쌍에 대하여 먼저 구동된다. 그러므로 전위가 떨어지는 비트선의 노이즈와 함께 전위가 상승하는 비트선의 노이즈를 효과적으로 제거하는 것이 가능하다.
좀더 완전하게 노이즈 제거 효과를 이루기 위하여 P채널 트랜지스터와 N채널 트랜지스터의 트랜스퍼 콘덕턴스gm은 비트선의 전위변화 속도가 상승과 떨어지는 측에서 같게 하면 각각 센스와 래치회로와 같게 될 것이다. 상기 목적을 달성하기 위하여 P채널 트랜지스터의 게이트 폭은 다른 반송자 이동도에 의하여 야기된 특성의 차에 대하여 보상하기 위하여 각 센스와 래치회로의 N채널 트랜지스터 보다 더 커질 것이다, 제10도를 참고하여 제6도에 나타난 실시예의 장치의 레이아웃패턴에 관하여 설명할 것이며 여기에서 P채널 트랜지스터의 게이트 폭이 트랜지스터 콘덕턴스 gm을 균일하게 하기 위하여 각 센스와 래치회로에서 N채널 트랜지스터 보다 더 크게 만든다.
제10도는 제6도에 나타난 실시예의 장치의 레이아웃 패턴의 요부를 보여주는 평면도이다. 제10도에서는 제6도, 제7a-c도, 제8도, 제9도와 같은 명칭을 사용하였다. 제10도에 나타난 레이아웃 패턴은 센스 증폭기가 제6도에 나타난 바와 같이 비트선쌍의 한 끝에 배열되어 있는 레이아웃 패턴에 상응한다.
제10도에 있어서 활성영역 11은 파선으로 해칭(hatching)되어 나타나 있고 예를들어 Tisi2로 된 게이트 전극 12가 실선으로 해칭되어 나타나 있다. 콘택트 홀(contact hole) 13은 도면에 나타난 위치에 형성된다. 비트선쌍 14는 비트선 BL1과
Figure kpo00066
를 포함하고 비트선쌍 15는 비트선 BL2과
Figure kpo00067
를 포함한다. 예를 들어 비트선은 알루미늄(Al)으로 되어있다. 공통 소오스 배선16과 배선17은 Al로 만들어졌다.
제10도에 나타난 레이아웃 패턴에 있어서 P채널 트랜지스터 Q23, Q24, Q27, Q28의 게이트 폭을 N채널 트랜지스터 Q21, Q22, Q25, Q26의 게이트 폭보다 더 크며 트랜지스터의 트랜스퍼 콘덕턴스 gm은 같은 따라서 P채널 트랜지스터로 구성된 센스와 래치회로 및 N채널 트랜지스터로 구성된 센스와 래치회로가 센스증폭기의 동작의 증폭단계와 리스토어 단계에서 양측을 대칭적 전위변화로 동작하여 실제로 정확한 노이즈 제거효과가 얻어진다. 제10도에 나타난 레이아웃 패턴에 있어서, 여기에서 게이트 폭이 P채널 트랜지스터와 N채널 트랜지스터 사이에서 다르며 비트선이 배열된 방향의 디멘젼(dimension)을 변화시킬 필요가 없고, 비트선이 배열된 것과 함께 피치를 매치(match) 시킨다는 관점에서 아무런 문제가 나타나지 않을 것이다.
추가로 비트선의 전위 변화 속도는 센스와 래치회로에서 트랜지스터의 이득에 의존할 뿐만 아니라 트랜지스터 Q29-Q32의 이득에도 의존한다. 이 이유 때문에 P채널 트랜지스터 Q30과 Q31의 게이트 폭이 N채널 트랜지스터 Q32와 Q29보다 더 크게 만드는 것이 바람직하므로 이 트랜지스터의 트랜스퍼 콘덕턴스 gm도 같게 된다.
첫 번째 실시예에 따르면 비트선의 노이즈는 비트선 사이의 전위차가 감지되고 증폭되면 제거된다. 그러므로 셀판 전압이 안정하게 되고, 소위 범프 노이즈가 발생되지 않을 것이다. 그러므로 데이터 "1"을 포함하는 메모리 셀의 셀전압은 종래 반도체 기억장치의 경우처럼 떨어지지 않을 것이며 센스증폭기의 감도가 개선된다. 일반적으로 메모리셀 어레이가 웰내에 형성되면 웰의 전위를 안정화시키는 것이 어렵다. 그러나 첫 번째 실시예에서 COMS트랜지스터가 사용되므로 셀판과 기판(웰)의 전위가 노이즈에 의한 영향을 받지 않고 웰의 전위를 안정화시키기 위하여 요구된 배선을 특히 감소시키는 것이 가능하다. 그러므로 첫 번째 실시예도 집적 밀도를 개선하는 측면에서 유익하다.
제11도는 첫 번째 비트선쌍에 대한 전원전압과 같은 비트선 프리차지 전압을 사용하고 두 번째 비트선쌍에 대한 접지 전압 전위와 같은 비트선 프리차지 전압을 사용하는 본 발명에 따른 반도체 기억장치인 두 번째 실시예의 요부를 나타내는 회로도이다. 제11도에 있어서는 제4도와 같은 명칭을 사용하였다. 게이트 트랜지스터 Q41과 Q42는 비트선 BLB와
Figure kpo00068
을 프리차지하기 위하여 제공된다. 비트선 BLB와
Figure kpo00069
및 비트선 BLA와
Figure kpo00070
는 폴디드 비트선이다. 신호선 BPA는 트랜지스터 Q11과 Q12를 구동하기 위한 비트선 프리차지선이며 신호선 BPB는 트랜지스터 Q41과 Q42를 구동하기 위한 비트선 프리차지선이다. 메모리셀 MCA와 MCB는 워드선 WL에 연결되고 더미셀 DCA와 DCB는 더미 워드선 DWL에 연결된다. 트랜지스터 Q13과 Q14및 액티브 리스토어 회로 SAGA를 포함하는 센스증폭기 FFA는 비트선 BLA와
Figure kpo00071
에 연결되고 트랜지스터 Q43과 Q44및 액티브 리스토어회로 SAGB를 포함하는 센스증폭기 FFB가 비트선 BLB와
Figure kpo00072
에 연결된다. 게이트 트랜지스터 Q45와 Q46은 비트선 BLB와
Figure kpo00073
를 각 데이터 버스 DB와
Figure kpo00074
에 연결한다. 본 실시예에 있어서 CMOS트랜지스터가 사용되었다. P채널 트랜지스터 Q11과 Q12및 센스증폭기 FFB를 구성하는 트랜지스터들에 대하여 사용된다.
본 실시예에 있어서, 장치의 메모리셀 어레이는 2개 메모리 그룹 A와 B로 나뉘어지고 2개 메모리 그룹 A, B는 상호반대 위상으로 구동된다.
제12도 a-d는 제11도에 나타난 장치의 동작을 설명하기 위하여 제11도에 나타난 장치의 요부에서의 전압과 전류 파형을 나타내는 시간도표이다. 제12도 a-d에 있어서, 제11도와 같은 명칭을 사용하였다.
제12도 a-d를 참고하여 제11도에 나타난 장치의 읽어내기 동작에 관하여 설명하겠다. 데이터"0"이 메모리셀 MCA에 써넣어지고 데이터 "1"이 메모리셀 MCB에 써넣어진다고 가정한다. 초기에 신호선 BPA가 저전위(VSS)상태에 있고 신호선 BPB가 고전위(VCC)상태에 있다. 그러므로 트랜지스터 Q11, Q12, Q41, Q42가 ON으로 된다. 비트선 BLA와
Figure kpo00075
는 전원전압전위 VCC로 프리차지 되고 비트선 BLB와
Figure kpo00076
가 접지전압전위 VSS로 프리차지된다.
먼저 신호선 BPA에서의 전위가 고전위로 상승하고 신호선 BPB에서의 전위가 저전위로 떨어지면 전원전압전위 VCC로 프리차지된 비트선 BLA와
Figure kpo00077
및 접지전압전위 VBB로 프리차지된 비트선 BLB와
Figure kpo00078
가 각각 플로우팅 상태가 된다. 다음에 워드선 WL에서의 전위가 상승하면 약간의 전류가 비트선 BLA로부터 메모리셀 MCA로 흐르고 비트선 BLA에서의 전위가 제12a도에서 보여준 바와 같이 약간 떨어진다. 결과적으로 전위차가 비트선 BLA와
Figure kpo00079
사이에 나타난다. 반대로, 메모리셀 MC로부터 비트선 BLB로 약간의 전류가 흐르고 제12b도에서 보여준 바와 같이 비트선 BLB에서의 전위가 약간 상승한다. 그러므로 전위차가 비트선 BLB와
Figure kpo00080
사이에 나타난다. 전위차는 각 센스증폭기 FFA와 FFB에서 감지되고 증폭되며 결과적으로 비트선에서의 전위가 접지전압전위 VSS로 떨어지고 비트선 BLB에서의 전위가 전원전압전위 VCC로 상승한다. 비트선
Figure kpo00081
와
Figure kpo00082
에서의 전위가 용량 결합의 효과에 의하여 각각 약간 떨어지고 상승한다. 비트선
Figure kpo00083
와
Figure kpo00084
에서의 각 전위의 약간의 하강과 상승은 액티브 리스토어 회로 ARA와 ARB에 의하여 보상되며 비트선
Figure kpo00085
와
Figure kpo00086
에서의 전위가 각각 전원전압전위 VCC로 다시 풀업되고 접지전압전위 VSS로 풀다운된다.
그러한 일련의 동작은 한번의 읽어내기 동작이 완료되고, 그후 워드선 WL에서의 전위가 더 낮아지며 비트선 BLA,
Figure kpo00087
, BLB,
Figure kpo00088
가 각 전압전위로 다시 프리차지된다. 트랜지스터 Q11, Q12, Q41, Q42는 신호선 BPA와 BPB에서의 전위를 상승시킴으로써 ON으로 되며 고전위 상태에 있는 비트선 BLB가 접지전압전위 VSS로 프리차지되는 동안 저전위 상태에 있는 비트선 BLA가 전원전압전위 VCC로 프리차지된다.
따라서 두 번째 실시예에 따르면, 메모리셀 어레이가 2개 메모리 그룹 A와 B로 나뉘어지고, 2개 메모리 그룹 A와 B는 상호 반대 위상으로 구동된다. 그러므로 읽어내기 동작중, 전위가 전원전압전위 VCC로부터 접지전압전위 VSS로 떨어질때의 비트선 BLA의 전위변화와 전위가 접지전압전위 VSS로부터 전원전압전위 VCC로 상승할때의 비트선 BLB의 전위 변화가 서로 반대로 된다. 이 이유 때문에 용량 결합 또는 그와 같은 것이 존재할 때조차도 셀판 전압 CP는 제12c도에서 볼수 있는 바와 같이 변하지 아니한다. 마찬가지로 기판 바이어스 전압 VBB도 제12c도에서처럼 변하지 않는다. 따라서 노이즈에 의하여 일반적으로 야기된 장치 오 동작을 효과적으로 방지하는 것이 가능하다.
추가로 읽어내기 동작중, 비트선 BLA에서의 전위는 전원전압전위 VCC로부터 접지전압전위 VSS로 떨어지면 비트선 BLB에서의 전위가 접지전압전위 VSS로부터 전원전압전위 VCC로 상승한다. 더욱이 비트선 BLA에서의 전위가 접지전압전위 VSS로부터 전원전압전위 VCC로 상승하면 비트선 BLB에서의 전위가 전원전압전위 VCC로부터 접지전압전위 VSS로 떨어진다. 따라서 제12d도에서 나타난 바와 같이 접지선으로 흐르는 전류 ISS와 전원전압 공급선으로 흐르는 전류 ICC가 앞서 언급된 제5c도에서 보여준 전류와 비교하여 거의 일반적으로 각각 감소된다. 결과적으로 노이즈는 이점에서도 억제되고 장치는 더 확실히 오 동작을 행하는 것을 방지한다.
두 번째 실시예에 있어서, 메모리셀 어레이가 두 개 그룹으로 나뉘어지지만 메모리 그룹 실제의 배열은 요구에 따라 변경될 수 있다. 예를 들면 메모리 그룹 A에 속하여 있는 비트선쌍에 연결된 다수의 메모리셀과 센스증폭기 및 메모리그룹 B에서 속하여 있는 비트선쌍에 연결된 다수의 메모리셀과 센스증폭기가 교대로 배열될 수 있다. 또한 모든 임의수의 메모리 그룹에 대하여 일련의 메모리셀과 센스증폭기를 그렇게 반복하는 것이 가능하다.
두 번째 실시예에 따르면 상호 반대 위상으로 메모리 그룹쌍을 동작시킴으로써 셀판 전압과 기판 바이어스 전압의 변화를 방지하는 것이 가능하다. 더욱이 비트선에서의 전위가 변할 때, 접지선과 전원전압 공급선으로 대전류가 흐르는 것을 방지하는 것이 가능하다. 따라서 비트선의 노이즈가 효과적으로 억제되고 장치의 신뢰도가 종래 장치와 비교하여 특히 개선된다.
더욱이 본 발명은 이 실시예로 제한 받지 아니하고 여러 가지 변경과 변형의 본 발명의 범위로부터 분리되지 아니하는 것이다.

Claims (10)

  1. 반도체 기억장치에 있어서, 최소한 한쌍의 메모리 그룹으로 구성된 메모리셀 어레이, 메모리 그룹중, 첫 번째 메모리 그룹에 연결된 첫 번째 비트선쌍, 메모리 그룹중, 두 번째 메모리 그룹에 연결된 두 번째 비트선쌍, 상기 첫 번째 비트선쌍의 전위차를 감지하고 증폭하기 위하여 상기 첫 번째 메모리 그룹에 연결되고, p채널 트랜지스터를 포함하는 첫 번째 센스증폭기, 상기 두 번째 비트선쌍의 전위차를 감지하고 증폭하기 위하여 상기 두 번째 메모리 그룹에 연결되고 N채널 트랜지스터를 포함하는 두 번째 센스증폭기를 포함하고, 상기 첫 번째와 두 번째 센스증폭기가 상호 반대 위상으로 구동되는 것을 특징으로 하는 반도체 기억장치.
  2. 청구범위 제1항에 있어서, 상기 첫 번째와 두 번째 비트선쌍의 고전위와 저전위 사이의 전압으로 각각 프리차지되는 반도체 기억장치.
  3. 청구범위 제2항에 있어서, 더욱이 상기 첫 번째 비트선쌍에 연결되고 N채널 트랜지스터를 포함하는 첫 번째 액티브 리스토어 회로와, 상기 두 번째 비트선쌍에 연결되고 P채널 트랜지스터를 P채널 트랜지스터를 포함하는 두 번째 액티브 리스토어 회로를 포함하며, 상기 첫 번째와 두 번째 액티브 리스토어 회로는 상기 첫 번째 센스증폭기와 상기 첫 번째 액티브 리스토어 회로가 동시에 구동하지 않도록 상호 반대 위상으로 구동되는 반도체 기억장치.
  4. 청구범위 제3항에 있어서, 상기 첫 번째 센스증폭기와 상기 두 번째 액티브 리스토어 회로를 구성하는 상기 P채널 트랜지스터가 상기 두 번째 센스증폭기와 상기 첫 번째 액티브 리스토어 회로를 구성하는 상기 N채널 트랜지스터의 게이트폭보다 더 큰 게이트폭을 가지므로 트랜지스터의 트랜스퍼 콘덕턴스가 같아지는 반도체 기억장치.
  5. 청구범위 제4항에 있어서, 상기 첫 번째 센스증폭기를 구동하기 위한 P채널 트랜지스터를 포함하는 첫 번째 구동회로, 상기 첫 번째 액티브 리스토어 회로를 구동하기 위한 N채널 트랜지스터를 포함하는 두 번째 구동회로, 상기 두 번째 센스증폭기를 구동하기 위한 N채널 트랜지스터를 포함하는 세 번째 구동회로, 상기 두 번째 액티브 리스토어 회로를 구동하기 위한 P채널 트랜지스터를 포함하는 네 번째 구동회로를 포함하고, 상기 첫 번째와 네 번째 구동회로를 구성하는 P채널 트랜지스터가 상기 두 번째와 세 번째 구동회로를 구성하는 상기 N채널 트랜지스터의 게이트 폭보다 더 큰 게이트 폭을 가지므로 트랜지스터의 트랜스퍼 콘덕턴스가 같아지는 반도체 기억장치.
  6. 청구범위 제3항에 있어서, 상기 첫 번째와 두 번째 센스증폭기가 첫 번째 다이나믹 플립플롭회로를 구성하고 상기 첫 번째와 두 번째 액티브 리스토어 회로가 두 번째 다이나믹 플립플롭회로를 구성하는 반도체 기억장치.
  7. 청구범위 제1항에 있어서, 상기 첫 번째 비트선쌍이 전원전압전위로 프리차지 되고 상기 두 번째 비트선쌍이 접지전압전위로 프리차지되는 반도체 기억장치.
  8. 청구범위 제7항에 있어서, 상기 첫 번째와 두 번째 메모리 그룹이 각각 쌍으로서 메모리셀과 더미셀을 가지는 반도체 기억장치.
  9. 청구범위 제1항에 있어서, 다수쌍의 메모리 그룹이 기판상에 교대로 배열되는 반도체 기억장치.
  10. 청구범위 제9항에 있어서, 한 메모리 그룹의 P채널 트랜지스터와 다른 메모리 그룹의 P채널 트랜지스터가 기판의 공통 N형 웰에 제공되는 반도체 기억장치.
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