JPH04315888A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH04315888A JPH04315888A JP3082171A JP8217191A JPH04315888A JP H04315888 A JPH04315888 A JP H04315888A JP 3082171 A JP3082171 A JP 3082171A JP 8217191 A JP8217191 A JP 8217191A JP H04315888 A JPH04315888 A JP H04315888A
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- 239000004065 semiconductor Substances 0.000 title claims description 17
- 230000004913 activation Effects 0.000 claims abstract description 58
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 9
- 230000003321 amplification Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に集積化された大容量の半導体記憶装置に関するもの
である。
特に集積化された大容量の半導体記憶装置に関するもの
である。
【０００２】
【従来の技術】従来の半導体記憶装置のうちで、ＭＩＳ
トランジスタを用いたランダム・アクセスメモリ（以下
、ＲＡＭと記す）の一例を図４に示す（ＩＥＥＥＰＲＯ
ＣＥＥＤＩＮＧ誌第１３０巻，１９８３年６月，１２７
〜１３５頁，「高密度単一デバイス・ダイナミックＭＯ
Ｓメモリセル（Ｈｉｇｈ−ｄｅｎｓｉｔｙｏｎｅ−ｄｅ
ｖｉｃｅ ｄｙｎａｍｉｃ ＭＯＳ ｍｅｍｏｒ
ｙ ｃｅｌｌｓ）」参照）。
トランジスタを用いたランダム・アクセスメモリ（以下
、ＲＡＭと記す）の一例を図４に示す（ＩＥＥＥＰＲＯ
ＣＥＥＤＩＮＧ誌第１３０巻，１９８３年６月，１２７
〜１３５頁，「高密度単一デバイス・ダイナミックＭＯ
Ｓメモリセル（Ｈｉｇｈ−ｄｅｎｓｉｔｙｏｎｅ−ｄｅ
ｖｉｃｅ ｄｙｎａｍｉｃ ＭＯＳ ｍｅｍｏｒ
ｙ ｃｅｌｌｓ）」参照）。
【０００３】この従来の半導体記憶装置は、列方向，行
方向にマトリクス状に配列された複数のメモリセル（Ｍ
Ｃ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２，…）、これら
メモリセルをそれぞれ列方向に所定の単位で選択する複
数の第１及び第２のワード線（ＷＬ１１，ＷＬ１２，…
）、並びに複数のメモリセル（ＭＣ１１，ＭＣ１２，Ｍ
Ｃ２１，ＭＣ２２，…）とそれぞれ行方向に所定の単位
で接続し、第１のワード線（ＷＬ１１，…）により選択
されたメモリセル（ＭＣ１１，ＭＣ２１，…）のデータ
を伝達する複数の第１のディジット線（ＤＬ１１，ＤＬ
２１，…）及び第２のワード線（ＷＬ１２，…）により
選択されたメモリセル（ＭＣ１２，ＭＣ２２，…）のデ
ータを伝達する複数の第２のディジット線（ＤＬ１２，
ＤＬ２２，…）を備えたメモリセルアレイ１と、アドレ
ス信号に従ってワード線選択信号（Ｘ１，Ｘ２，…）の
うちの１つをアクティブレベルにするＸデコーダ２と、
ワード線活性化信号ＲＡが活性化レベルのときワード線
選択信号（Ｘ１，Ｘ２，…）に従ってワード線（ＷＬ１
１，ＷＬ１２，…）のうちの１つを選択レベルとするワ
ード線選択制御回路３と、活性化信号Φｃがアクティブ
レベルになると活性化し対をなす各第１及び第２のデジ
ット線（ＤＬ１１，ＤＬ１２、ＤＬ２１，ＤＬ２２、…
）間の差電圧をそれぞれ対応して増幅する複数のセンス
増幅器（ＳＡ１，ＳＡ２，…）と、活性化制御信号Φに
従って活性化信号Φｃを発生する活性化制御回路４ｃと
、プルアップ信号Ｐに従って対をなす各第１及び第２の
ディジット線のうちの高レベル側のディジット線をそれ
ぞれ対応して所定のレベルにプルアップする複数のプル
アップ回路（ＰＵ１，ＰＵ２，…）と、アドレス信号に
従って対をなす各第１及び第２のディジット線のうちの
１対を選択してこの選択された第１及び第２のディジッ
ト線への外部からのデータの供給及びこの第１及び第２
のディジット線からの信号を外部へ出力するＹデコーダ
５，入出力回路６とを有する構成となっていた。
方向にマトリクス状に配列された複数のメモリセル（Ｍ
Ｃ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２，…）、これら
メモリセルをそれぞれ列方向に所定の単位で選択する複
数の第１及び第２のワード線（ＷＬ１１，ＷＬ１２，…
）、並びに複数のメモリセル（ＭＣ１１，ＭＣ１２，Ｍ
Ｃ２１，ＭＣ２２，…）とそれぞれ行方向に所定の単位
で接続し、第１のワード線（ＷＬ１１，…）により選択
されたメモリセル（ＭＣ１１，ＭＣ２１，…）のデータ
を伝達する複数の第１のディジット線（ＤＬ１１，ＤＬ
２１，…）及び第２のワード線（ＷＬ１２，…）により
選択されたメモリセル（ＭＣ１２，ＭＣ２２，…）のデ
ータを伝達する複数の第２のディジット線（ＤＬ１２，
ＤＬ２２，…）を備えたメモリセルアレイ１と、アドレ
ス信号に従ってワード線選択信号（Ｘ１，Ｘ２，…）の
うちの１つをアクティブレベルにするＸデコーダ２と、
ワード線活性化信号ＲＡが活性化レベルのときワード線
選択信号（Ｘ１，Ｘ２，…）に従ってワード線（ＷＬ１
１，ＷＬ１２，…）のうちの１つを選択レベルとするワ
ード線選択制御回路３と、活性化信号Φｃがアクティブ
レベルになると活性化し対をなす各第１及び第２のデジ
ット線（ＤＬ１１，ＤＬ１２、ＤＬ２１，ＤＬ２２、…
）間の差電圧をそれぞれ対応して増幅する複数のセンス
増幅器（ＳＡ１，ＳＡ２，…）と、活性化制御信号Φに
従って活性化信号Φｃを発生する活性化制御回路４ｃと
、プルアップ信号Ｐに従って対をなす各第１及び第２の
ディジット線のうちの高レベル側のディジット線をそれ
ぞれ対応して所定のレベルにプルアップする複数のプル
アップ回路（ＰＵ１，ＰＵ２，…）と、アドレス信号に
従って対をなす各第１及び第２のディジット線のうちの
１対を選択してこの選択された第１及び第２のディジッ
ト線への外部からのデータの供給及びこの第１及び第２
のディジット線からの信号を外部へ出力するＹデコーダ
５，入出力回路６とを有する構成となっていた。
【０００４】次に、この回路の動作について説明する。
図５はこの回路の動作を説明するための各部信号の波形
図である。
図である。
【０００５】Ｘデコーダ２によって選択されたワード線
選択信号Ｘ１の電圧がアクティブレベルの高レベルの時
に、ワード線活性化信号ＲＡの電圧が低レベルから高レ
ベル（活性化レベル）に上がると、ワード線ＷＬ１１の
電圧が低レベルから高レベル（選択レベル）に上がる（
時刻ｔ１）。
選択信号Ｘ１の電圧がアクティブレベルの高レベルの時
に、ワード線活性化信号ＲＡの電圧が低レベルから高レ
ベル（活性化レベル）に上がると、ワード線ＷＬ１１の
電圧が低レベルから高レベル（選択レベル）に上がる（
時刻ｔ１）。
【０００６】この時、選択されたワード線ＷＬ１１に結
合しているメモリセルＭＣ１１，ＭＣ２１の情報は、デ
ィジット線ＤＬ１１，ＤＬ２１に読み出される。また、
対をなす他方のディジット線ＤＬ１２，ＤＬ２２には、
図示されていない中間電位発生回路によって、メモリセ
ルの高低２値記憶情報がそれぞれディジット線に読み出
された時に生じる電位の中間レベルが発生する。この結
果、対をなすディジット線（ＤＬ１１，ＤＬ１２），（
ＤＬ２１，ＤＬ２２）（以下ＤＬ１１，ＤＬ１２と関連
する部分のみ記載する）間に、メモリセル容量とディジ
ット線容量の容量分割で決まる微少な電位差が生じる。
合しているメモリセルＭＣ１１，ＭＣ２１の情報は、デ
ィジット線ＤＬ１１，ＤＬ２１に読み出される。また、
対をなす他方のディジット線ＤＬ１２，ＤＬ２２には、
図示されていない中間電位発生回路によって、メモリセ
ルの高低２値記憶情報がそれぞれディジット線に読み出
された時に生じる電位の中間レベルが発生する。この結
果、対をなすディジット線（ＤＬ１１，ＤＬ１２），（
ＤＬ２１，ＤＬ２２）（以下ＤＬ１１，ＤＬ１２と関連
する部分のみ記載する）間に、メモリセル容量とディジ
ット線容量の容量分割で決まる微少な電位差が生じる。
【０００７】次に、時刻ｔ２に活性化制御信号Φの電圧
を低レベルから高レベルに上げて活性化制御回路４ｃの
ＭＩＳＦＥＴを導通させ、活性化信号Φｃの電圧を高レ
ベルから低レベル（活性化レベル）に落してセンス増幅
器ＳＡ１を活性化し動作させる。この結果、ディジット
線ＤＬ１１，ＤＬ１２の電位差信号が増幅される。
を低レベルから高レベルに上げて活性化制御回路４ｃの
ＭＩＳＦＥＴを導通させ、活性化信号Φｃの電圧を高レ
ベルから低レベル（活性化レベル）に落してセンス増幅
器ＳＡ１を活性化し動作させる。この結果、ディジット
線ＤＬ１１，ＤＬ１２の電位差信号が増幅される。
【０００８】その後、時刻ｔ３にＹデコーダ５によって
選択され入出力回路６を通ったディジット線ＤＬ１１，
ＤＬ１２の信号が入出力データ線ＩＯ１，ＩＯ２へ出力
され、メモリ情報の読み出しが終了する。
選択され入出力回路６を通ったディジット線ＤＬ１１，
ＤＬ１２の信号が入出力データ線ＩＯ１，ＩＯ２へ出力
され、メモリ情報の読み出しが終了する。
【０００９】更に時刻ｔ４に、対をなすディジット線の
信号に対しては、プルアップ回路ＰＵ１を動作させて、
対をなすディジット線の信号の高レベル側の電圧を電源
電圧まで持ち上げてから、読み出したメモリセルに、高
レベル又は低レベルのメモリ情報を再書き込みして読み
出し動作が終了する。
信号に対しては、プルアップ回路ＰＵ１を動作させて、
対をなすディジット線の信号の高レベル側の電圧を電源
電圧まで持ち上げてから、読み出したメモリセルに、高
レベル又は低レベルのメモリ情報を再書き込みして読み
出し動作が終了する。
【００１０】
【発明が解決しようとする課題】上記した従来の半導体
記憶装置では、ワード線ＷＬ１１によって選択された多
数のメモリセル（ＭＣ１１，ＭＣ２１，…）の情報は、
時刻ｔ１にディジット線に同時に読み出され、それぞれ
対をなすディジット線間に微少電位差を発生させる。こ
の微少電位差は、それぞれ対をなすディジット線につな
がるセンス増幅器（ＳＡ１，ＳＡ２，…）を時刻ｔ２に
同時に活性化することによって増幅される。しかし、こ
の時、活性化信号Φｃを伝達する信号線には、多数のセ
ンス増幅器（ＳＡ１，ＳＡ２，…）からセンス電流が同
時に流れ込むため、活性化信号Φｃの電圧が高レベルか
ら低レベルに落ちるのに長時間かかることになる。
記憶装置では、ワード線ＷＬ１１によって選択された多
数のメモリセル（ＭＣ１１，ＭＣ２１，…）の情報は、
時刻ｔ１にディジット線に同時に読み出され、それぞれ
対をなすディジット線間に微少電位差を発生させる。こ
の微少電位差は、それぞれ対をなすディジット線につな
がるセンス増幅器（ＳＡ１，ＳＡ２，…）を時刻ｔ２に
同時に活性化することによって増幅される。しかし、こ
の時、活性化信号Φｃを伝達する信号線には、多数のセ
ンス増幅器（ＳＡ１，ＳＡ２，…）からセンス電流が同
時に流れ込むため、活性化信号Φｃの電圧が高レベルか
ら低レベルに落ちるのに長時間かかることになる。
【００１１】これは、活性化信号Φｃの信号線に存在す
る抵抗のために、大量のセンス電流によって電圧が発生
し、この信号線の電圧の降下速度が低下するためである
。この結果、図５における時刻ｔ２，ｔ３間のセンス時
間が長くなり、メモリ情報の入出力データ線への読み出
し速度が低下するという欠点がある。
る抵抗のために、大量のセンス電流によって電圧が発生
し、この信号線の電圧の降下速度が低下するためである
。この結果、図５における時刻ｔ２，ｔ３間のセンス時
間が長くなり、メモリ情報の入出力データ線への読み出
し速度が低下するという欠点がある。
【００１２】そこで、この活性化信号Φｃの電圧の降下
を高速に行って、センス速度を高速化する半導体記憶装
置が切望されている。
を高速に行って、センス速度を高速化する半導体記憶装
置が切望されている。
【００１３】本発明の目的は、上記問題点を解決し、セ
ンス速度の高速化、及び、読み出し時間の高速化を実現
する半導体記憶装置を提供することにある。
ンス速度の高速化、及び、読み出し時間の高速化を実現
する半導体記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の半導体記憶装置
は、列方向，行方向にマトリクス状に配列された複数の
メモリセル、これら複数のメモリセルをそれぞれ列方向
に所定の単位で選択する複数のワード線、及び前記複数
のメモリセルとそれぞれ行方向に所定の単位で接続し前
記ワード線により選択されたメモリセルのデータを伝達
する複数のディジット線を備えたメモリセルアレイと、
前記各ディジット線と対応して設けられ活性化信号がア
クティブレベルになると活性化してそれぞれ対応する前
記ディジット線の信号を増幅する複数のセンス増幅器と
、前記活性化信号を出力する活性化制御回路と、前記複
数のディジット線のうちの１つを選択してこの選択され
たディジット線への外部からのデータの供給及びこの選
択されたディジット線からの信号を外部へ出力するディ
ジット線選択入出力回路とを有する半導体記憶装置にお
いて、前記複数のセンス増幅器を少なくとも第１及び第
２のグループに分割し、前記活性化制御回路を、所定の
タイミングでアクティブレベルとなる第１の活性化信号
を前記第１のグループの各センス増幅器へ供給し、前記
第１の活性化信号とは異なるタイミングでアクティブレ
ベルとなる第２の活性化信号を前記第２のグループの各
センス増幅器へ供給する回路として構成される。
は、列方向，行方向にマトリクス状に配列された複数の
メモリセル、これら複数のメモリセルをそれぞれ列方向
に所定の単位で選択する複数のワード線、及び前記複数
のメモリセルとそれぞれ行方向に所定の単位で接続し前
記ワード線により選択されたメモリセルのデータを伝達
する複数のディジット線を備えたメモリセルアレイと、
前記各ディジット線と対応して設けられ活性化信号がア
クティブレベルになると活性化してそれぞれ対応する前
記ディジット線の信号を増幅する複数のセンス増幅器と
、前記活性化信号を出力する活性化制御回路と、前記複
数のディジット線のうちの１つを選択してこの選択され
たディジット線への外部からのデータの供給及びこの選
択されたディジット線からの信号を外部へ出力するディ
ジット線選択入出力回路とを有する半導体記憶装置にお
いて、前記複数のセンス増幅器を少なくとも第１及び第
２のグループに分割し、前記活性化制御回路を、所定の
タイミングでアクティブレベルとなる第１の活性化信号
を前記第１のグループの各センス増幅器へ供給し、前記
第１の活性化信号とは異なるタイミングでアクティブレ
ベルとなる第２の活性化信号を前記第２のグループの各
センス増幅器へ供給する回路として構成される。
【００１５】
【作用】本発明による半導体記憶装置は、ディジット線
につながる複数のセンス増幅器を２組のグループに分け
、各グループのセンス増幅器を別々の活性化信号によっ
て活性化しセンス動作させる。しかも、２つの活性化信
号の活性化時刻をずらすことによって、センス増幅器の
センス動作時に大量に流れるセンス電流を分散させてこ
のピーク電流を減少させる。この時、読み出しアドレス
により指定された読み出すべきメモリセルにつながるデ
ィジット線の信号のセンス増幅を、早い方の活性化信号
によって行い、読み出しアドレスに指定されていないメ
モリセルにつながるディジット線の信号のセンス増幅を
遅い方のセンス活性化信号によって行う。この結果、早
い方の活性化信号の信号線に流れ込むセンス電流が減少
するために、活性化信号の電圧の降下が急速に行え、セ
ンス速度が高速化される。
につながる複数のセンス増幅器を２組のグループに分け
、各グループのセンス増幅器を別々の活性化信号によっ
て活性化しセンス動作させる。しかも、２つの活性化信
号の活性化時刻をずらすことによって、センス増幅器の
センス動作時に大量に流れるセンス電流を分散させてこ
のピーク電流を減少させる。この時、読み出しアドレス
により指定された読み出すべきメモリセルにつながるデ
ィジット線の信号のセンス増幅を、早い方の活性化信号
によって行い、読み出しアドレスに指定されていないメ
モリセルにつながるディジット線の信号のセンス増幅を
遅い方のセンス活性化信号によって行う。この結果、早
い方の活性化信号の信号線に流れ込むセンス電流が減少
するために、活性化信号の電圧の降下が急速に行え、セ
ンス速度が高速化される。
【００１６】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１７】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１８】この実施例が図４に示された従来の半導体
記憶装置と相違する点は、複数のセンス増幅器（ＳＡ１
，ＳＡ２，…）を第１及び第２のグループに分割し、活
性化制御回路４を、第１の活性化制御信号Φ１に従って
所定のタイミングでアクティブレベルとなる第１の活性
化信号Φａを第１のグループの各センス増幅器（ＳＡ１
，…）へ供給し、第２の活性化制御信号Φ２に従って第
１の活性化信号Φａとは異なるタイミングでアクティブ
レベルとなる第２の活性化信号Φｂを第２のグループの
センス増幅器（ＳＡ２，…）へ供給する回路とした点に
ある。
記憶装置と相違する点は、複数のセンス増幅器（ＳＡ１
，ＳＡ２，…）を第１及び第２のグループに分割し、活
性化制御回路４を、第１の活性化制御信号Φ１に従って
所定のタイミングでアクティブレベルとなる第１の活性
化信号Φａを第１のグループの各センス増幅器（ＳＡ１
，…）へ供給し、第２の活性化制御信号Φ２に従って第
１の活性化信号Φａとは異なるタイミングでアクティブ
レベルとなる第２の活性化信号Φｂを第２のグループの
センス増幅器（ＳＡ２，…）へ供給する回路とした点に
ある。
【００１９】また、第１及び第２の活性化信号Φａ，Φ
ｂがアクティブレベルとなるタイミングは、読み出しア
ドレスにより指定されてＹデコーダにより選択された対
をなすディジット線の信号を増幅するセンス増幅器が含
まれるグループの活性化信号をまずアクティブレベルと
し、所定の時間経過後他方のグループの活性化信号をア
クティブレベルとするように設定する。
ｂがアクティブレベルとなるタイミングは、読み出しア
ドレスにより指定されてＹデコーダにより選択された対
をなすディジット線の信号を増幅するセンス増幅器が含
まれるグループの活性化信号をまずアクティブレベルと
し、所定の時間経過後他方のグループの活性化信号をア
クティブレベルとするように設定する。
【００２０】次に、この実施例の動作について説明する
。
。
【００２１】図２は、この実施例の動作を説明するため
の各部信号の波形図である。
の各部信号の波形図である。
【００２２】まず、Ｘデコーダ２によって選択されたワ
ード線選択信号Ｘ１の電圧が低レベルから高レベルに上
がり、ワード線活性化信号ＲＡの電圧が低レベルから高
レベルに上がると、ワード線ＷＬ１１の電圧が時刻ｔ１
に低レベルから高レベルに上がる。この時、ワード線Ｗ
Ｌ１１によって選択されるメモリセル（ＭＣ１１，ＭＣ
２１，…）の情報はデジット線（ＤＬ１１，ＤＬ２１，
…）に読み出される。この結果、対をなすディジット線
（ＤＬ１１，ＤＬ１２），（ＤＬ２１，ＤＬ２２）間に
それぞれ微少な電位差が生じる。
ード線選択信号Ｘ１の電圧が低レベルから高レベルに上
がり、ワード線活性化信号ＲＡの電圧が低レベルから高
レベルに上がると、ワード線ＷＬ１１の電圧が時刻ｔ１
に低レベルから高レベルに上がる。この時、ワード線Ｗ
Ｌ１１によって選択されるメモリセル（ＭＣ１１，ＭＣ
２１，…）の情報はデジット線（ＤＬ１１，ＤＬ２１，
…）に読み出される。この結果、対をなすディジット線
（ＤＬ１１，ＤＬ１２），（ＤＬ２１，ＤＬ２２）間に
それぞれ微少な電位差が生じる。
【００２３】そこで、読み出すべきメモリセルがＭＣ１
１の場合には、時刻ｔ２に活性化制御信号Φ１の電圧を
低レベルから高レベルに上げて活性化信号Φａの電圧を
高レベルから低レベルに落してセンス増幅器ＳＡ１を活
性化動作させる。この結果、ディジット線ＤＬ１１，Ｄ
Ｌ１２間の電位差信号が増幅される。
１の場合には、時刻ｔ２に活性化制御信号Φ１の電圧を
低レベルから高レベルに上げて活性化信号Φａの電圧を
高レベルから低レベルに落してセンス増幅器ＳＡ１を活
性化動作させる。この結果、ディジット線ＤＬ１１，Ｄ
Ｌ１２間の電位差信号が増幅される。
【００２４】次に、時刻ｔ３に、Ｙデコーダ５によって
選択され入出力回路６を通ったディジット線ＤＬ１１，
ＤＬ１２の信号を入出力線ＩＯ１，ＩＯ２に出力させ、
メモリ情報の読み出しを行う。
選択され入出力回路６を通ったディジット線ＤＬ１１，
ＤＬ１２の信号を入出力線ＩＯ１，ＩＯ２に出力させ、
メモリ情報の読み出しを行う。
【００２５】ディジット線ＤＬ２１，ＤＬ２２に対して
は、時刻ｔ４に、活性化制御信号Φ２の電圧を低レベル
から高レベルに上げて活性化信号Φｂの電圧を高レベル
から低レベルに落し、センス増幅器ＳＡ２を活性化動作
させる。この結果、ディジット線ＤＬ２１，ＤＬ２２間
の電位差信号が増幅される。
は、時刻ｔ４に、活性化制御信号Φ２の電圧を低レベル
から高レベルに上げて活性化信号Φｂの電圧を高レベル
から低レベルに落し、センス増幅器ＳＡ２を活性化動作
させる。この結果、ディジット線ＤＬ２１，ＤＬ２２間
の電位差信号が増幅される。
【００２６】次に、時刻ｔ５にプルアップ回路（ＰＵ１
，ＰＵ２，…）を動作させて、対をなすディジット線の
信号の高レベル側の電圧を電源電圧まで持ち上げワード
線ＷＬ１１により選択されているメモリセルに、電源電
圧又は接地電位の高低２値レベルの一方をそれぞれ再書
き込みして、読み出し動作が終了する。
，ＰＵ２，…）を動作させて、対をなすディジット線の
信号の高レベル側の電圧を電源電圧まで持ち上げワード
線ＷＬ１１により選択されているメモリセルに、電源電
圧又は接地電位の高低２値レベルの一方をそれぞれ再書
き込みして、読み出し動作が終了する。
【００２７】このようにこの実施例では、活性化制御信
号Φ１，Φ２のアクティブレベルになるタイミングが異
なるために、活性化信号Φａ，Φｂの電圧が高レベルか
ら低レベルに落ちるタイミングも異なる。この結果、活
性化信号Φａ，Φｂを伝達する信号線に流れるセンス電
流が分散され、そのピーク電流も低下する。
号Φ１，Φ２のアクティブレベルになるタイミングが異
なるために、活性化信号Φａ，Φｂの電圧が高レベルか
ら低レベルに落ちるタイミングも異なる。この結果、活
性化信号Φａ，Φｂを伝達する信号線に流れるセンス電
流が分散され、そのピーク電流も低下する。
【００２８】各活性化信号Φａ，Φｂの信号線に接続す
るセンス増幅器の数が等しい場合には、従来例に比べて
そのピーク電流は半減する。このため、センス電流によ
って発生する活性化信号Φａ，Φｂの信号線に存在する
抵抗による電圧が減少し、活性化信号Φａ，Φｂの電圧
の降下を急速に行うことができる。この結果、図２にお
ける時刻ｔ２から時刻ｔ３までのセンス時間を短縮する
ことができ、メモリ情報の入出力線ＩＯ１，ＩＯ２への
読み出し速度を速くすることができる。
るセンス増幅器の数が等しい場合には、従来例に比べて
そのピーク電流は半減する。このため、センス電流によ
って発生する活性化信号Φａ，Φｂの信号線に存在する
抵抗による電圧が減少し、活性化信号Φａ，Φｂの電圧
の降下を急速に行うことができる。この結果、図２にお
ける時刻ｔ２から時刻ｔ３までのセンス時間を短縮する
ことができ、メモリ情報の入出力線ＩＯ１，ＩＯ２への
読み出し速度を速くすることができる。
【００２９】図３は本発明の第２の実施例を示す回路図
である。
である。
【００３０】この実施例は、第１及び第２のグループの
センス増幅器，プルアップ回路（図示省略），入出力回
路，Ｙデコーダをそれぞれメモリセルアレイ１の両側に
配置したものである。周囲の回路配置の状況を勘案し、
このような配置にすることもできる。動作及び効果は第
１の実施例と同様である。
センス増幅器，プルアップ回路（図示省略），入出力回
路，Ｙデコーダをそれぞれメモリセルアレイ１の両側に
配置したものである。周囲の回路配置の状況を勘案し、
このような配置にすることもできる。動作及び効果は第
１の実施例と同様である。
【００３１】
【発明の効果】以上説明したように本発明は、複数のセ
ンス増幅器を少なくとも２つのグループに分割し、活性
化信号によりこれら各グループのセンス増幅器が活性化
するタイミングをずらす構成とすることにより、各セン
ス増幅器が活性化時に消費する電流が時間的に分散され
るので、活性化信号の活性化レベルの到達時間が速くな
り、センス増幅器のセンス増幅動作の立上り時間、すな
わちセンス時間を短縮することができ、メモリ情報の読
み出し速度を速くすることができる効果がある。
ンス増幅器を少なくとも２つのグループに分割し、活性
化信号によりこれら各グループのセンス増幅器が活性化
するタイミングをずらす構成とすることにより、各セン
ス増幅器が活性化時に消費する電流が時間的に分散され
るので、活性化信号の活性化レベルの到達時間が速くな
り、センス増幅器のセンス増幅動作の立上り時間、すな
わちセンス時間を短縮することができ、メモリ情報の読
み出し速度を速くすることができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の動作を説明するための
各部信号の波形図である。
各部信号の波形図である。
【図３】本発明の第２の実施例を示す回路図である。
【図４】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
【図５】図４に示された半導体記憶装置の動作を説明す
るための各部信号の波形図である。
るための各部信号の波形図である。
１ メモリセルアレイ
２ Ｘデコーダ
３ ワード線選択制御回路
４，４ａ〜４ｃ 活性化制御回路５，５ａ，５ｂ
Ｙデコーダ ６，６ａ，６ｂ 入出力回路 ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ２２ ディ
ジィット線 ＩＯ１，ＩＯ１ａ，ＩＯ１ｂ，ＩＯ２，ＩＯ２ａ，ＩＯ
２ｂ 入出力線 ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ メモ
リセル ＰＵ１，ＰＵ２ プルアップ回路ＳＡ１，ＳＡ２
センス増幅器
Ｙデコーダ ６，６ａ，６ｂ 入出力回路 ＤＬ１１，ＤＬ１２，ＤＬ２１，ＤＬ２２ ディ
ジィット線 ＩＯ１，ＩＯ１ａ，ＩＯ１ｂ，ＩＯ２，ＩＯ２ａ，ＩＯ
２ｂ 入出力線 ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２ メモ
リセル ＰＵ１，ＰＵ２ プルアップ回路ＳＡ１，ＳＡ２
センス増幅器
Claims (1)
- 【請求項１】 列方向，行方向にマトリクス状に配列
された複数のメモリセル、これら複数のメモリセルをそ
れぞれ列方向に所定の単位で選択する複数のワード線、
及び前記複数のメモリセルとそれぞれ行方向に所定の単
位で接続し前記ワード線により選択されたメモリセルの
データを伝達する複数のディジット線を備えたメモリセ
ルアレイと、前記各ディジット線と対応して設けられ活
性化信号がアクティブレベルになると活性化してそれぞ
れ対応する前記ディジット線の信号を増幅する複数のセ
ンス増幅器と、前記活性化信号を出力する活性化制御回
路と、前記複数のディジット線のうちの１つを選択して
この選択されたディジット線への外部からのデータの供
給及びこの選択されたディジット線からの信号を外部へ
出力するディジット線選択入出力回路とを有する半導体
記憶装置において、前記複数のセンス増幅器を少なくと
も第１及び第２のグループに分割し、前記活性化制御回
路を、所定のタイミングでアクティブレベルとなる第１
の活性化信号を前記第１のグループの各センス増幅器へ
供給し、前記第１の活性化信号とは異なるタイミングで
アクティブレベルとなる第２の活性化信号を前記第２の
グループの各センス増幅器へ供給する回路としたことを
特徴とする半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082171A JPH04315888A (ja) | 1991-04-15 | 1991-04-15 | 半導体記憶装置 |
| EP92106562A EP0509497B1 (en) | 1991-04-15 | 1992-04-15 | Dynamic random access memory device having sense amplifier circuit arrays sequentially activated |
| DE69228203T DE69228203T2 (de) | 1991-04-15 | 1992-04-15 | Dynamische Direktzugriffspeicheranordnung mit seriellaktivierten Abfühlverstärkerschaltungsarrays |
| US08/043,996 US5416742A (en) | 1991-04-15 | 1993-04-07 | Dynamic random access memory device having sense amplifier circuit arrays sequentially activated |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082171A JPH04315888A (ja) | 1991-04-15 | 1991-04-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04315888A true JPH04315888A (ja) | 1992-11-06 |
Family
ID=13766987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082171A Pending JPH04315888A (ja) | 1991-04-15 | 1991-04-15 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5416742A (ja) |
| EP (1) | EP0509497B1 (ja) |
| JP (1) | JPH04315888A (ja) |
| DE (1) | DE69228203T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2286271B (en) * | 1994-01-31 | 1998-02-18 | Advanced Risc Mach Ltd | Data memory with sense amplifier |
| KR0140179B1 (ko) * | 1994-12-19 | 1998-07-15 | 김광호 | 불휘발성 반도체 메모리 |
| US5517452A (en) * | 1995-03-14 | 1996-05-14 | Intel Corporation | Method and apparatus for compensating for subthreshold current in a static RAM |
| US5627788A (en) * | 1995-05-05 | 1997-05-06 | Intel Corporation | Memory unit with bit line discharger |
| US6067261A (en) * | 1998-08-03 | 2000-05-23 | International Business Machines Corporation | Timing of wordline activation for DC burn-in of a DRAM with the self-refresh |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4791616A (en) * | 1985-07-10 | 1988-12-13 | Fujitsu Limited | Semiconductor memory device |
| JPS62150590A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Ltd | ダイナミツク型ｒａｍ |
| JPH07111823B2 (ja) * | 1986-03-18 | 1995-11-29 | 三菱電機株式会社 | 半導体記憶装置 |
| EP0388176B1 (en) * | 1989-03-17 | 1996-01-10 | Matsushita Electronics Corporation | Semiconductor memory device |
| US4954987A (en) * | 1989-07-17 | 1990-09-04 | Advanced Micro Devices, Inc. | Interleaved sensing system for FIFO and burst-mode memories |
-
1991
- 1991-04-15 JP JP3082171A patent/JPH04315888A/ja active Pending
-
1992
- 1992-04-15 DE DE69228203T patent/DE69228203T2/de not_active Expired - Lifetime
- 1992-04-15 EP EP92106562A patent/EP0509497B1/en not_active Expired - Lifetime
-
1993
- 1993-04-07 US US08/043,996 patent/US5416742A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0509497A3 (ja) | 1994-03-02 |
| US5416742A (en) | 1995-05-16 |
| EP0509497A2 (en) | 1992-10-21 |
| DE69228203T2 (de) | 1999-09-02 |
| EP0509497B1 (en) | 1999-01-20 |
| DE69228203D1 (de) | 1999-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991026 |