JP2002025267A

JP2002025267A - 半導体記憶装置

Info

Publication number: JP2002025267A
Application number: JP2000211089A
Authority: JP
Inventors: Tadaaki Yamauchi; 忠昭山内
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-07-12
Filing date: 2000-07-12
Publication date: 2002-01-25

Abstract

(57)【要約】【課題】レイアウト面積が小さく、消費電力が小さな
半導体記憶装置を提供する。【解決手段】ＤＲＡＭにおいて、センスアンプ５０に
接地電位ＶＳＳを与えて活性化させるためのＮチャネル
ＭＯＳトランジスタ８のチャネル長をセンスアンプ５０
に含まれるＮチャネルＭＯＳトランジスタ５３，５４の
チャネル長よりも短くするとともに、スタンバイ時にお
けるＮチャネルＭＯＳトランジスタ８のゲート電位を負
電位ＶＮにする。したがって、ＮチャネルＭＯＳトラン
ジスタ８のレイアウト面積の縮小化およびそのリーク電
流の低減化を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、メモリセルからビット線対に読出された微
小電位差を増幅するセンスアンプと、制御信号に応答し
てセンスアンプを活性化させるためのトランジスタとを
備えた半導体記憶装置に関する。

【０００２】

【従来の技術】図９は、従来のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブ
ロック図である。

【０００３】図９において、このＤＲＡＭは、ｎ組（た
だし、ｎは１以上の整数である）のメモリアレイＭＡ１
〜ＭＡｎと、メモリアレイＭＡ１〜ＭＡｎの間および両
側に配置されたセンスアンプ帯ＳＡ１〜ＳＡｎ＋１と、
行デコーダ３１、列デコーダ３２および入出力バッファ
３３とを備える。

【０００４】メモリアレイＭＡ１は、図１０に示すよう
に、行列状に配列された複数のメモリセルＭＣと、各行
に対応して設けられたワード線ＷＬと、各列に対応して
設けられたビット線対ＢＬ，／ＢＬとを含む。メモリセ
ルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタ
Ｑと情報記憶用のキャパシタＣとを含む周知のものであ
る。他のメモリアレイＭＡ２〜ＭＡｎもメモリアレイＭ
Ａ１と同じ構成である。

【０００５】センスアンプ帯ＳＡ１，ＳＡ３，…の各々
には、隣接するメモリアレイＭＡ１〜ＭＡｎのたとえば
奇数番のビット線対ＢＬ，／ＢＬに対応するセンスアン
プなどが配置される。センスアンプ帯ＳＡ２，ＳＡ４，
…の各々には、隣接するメモリアレイＭＡ１〜ＭＡｎの
たとえば偶数番のビット線対ＢＬ，／ＢＬに対応するセ
ンスアンプなどが配置される。

【０００６】図１１は、センスアンプ帯ＳＡ２の要部を
示す回路図である。図１１において、センスアンプ帯Ｓ
Ａ２には、各ビット線対ＢＬ，／ＢＬに対応してＮチャ
ネルＭＯＳトランジスタ４１〜４４、イコライザ４５お
よびセンスアンプ５０が設けられる。また、センスアン
プＳＡ２には、複数（図では２つ）のセンスアンプ５０
に対応してＰチャネルＭＯＳトランジスタ５５およびＮ
チャネルＭＯＳトランジスタ５６が設けられる。

【０００７】ＮチャネルＭＯＳトランジスタ４１，４２
は、それぞれメモリアレイＭＡ１の対応のビット線Ｂ
Ｌ，／ＢＬとノードＮ４１，Ｎ４２との間に接続され、
各々のゲートはともにアレイ選択信号ＢＬＩ１を受け
る。ＮチャネルＭＯＳトランジスタ４３，４４は、それ
ぞれメモリアレイＭＡ２の対応のビット線ＢＬ，／ＢＬ
とノードＮ４１，Ｎ４２との間に接続され、各々のゲー
トはともにアレイ選択信号ＢＬＩ２を受ける。信号ＢＬ
Ｉ１が「Ｈ」レベルになると、ＮチャネルＭＯＳトラン
ジスタ４１，４２が導通してメモリアレイＭＡ１のビッ
ト線ＢＬ，／ＢＬとノードＮ４１，Ｎ４２とが結合され
る。信号ＢＬＩ２が「Ｈ」レベルになると、Ｎチャネル
ＭＯＳトランジスタ４３，４４が導通してメモリアレイ
ＭＡ２のビット線ＢＬ，／ＢＬとノードＮ４１，Ｎ４２
とが結合される。

【０００８】イコライザ４５は、ＮチャネルＭＯＳトラ
ンジスタ４６〜４８を含む。ＮチャネルＭＯＳトランジ
スタ４６は、ノードＮ４１とＮ４２の間に接続され、Ｎ
チャネルＭＯＳトランジスタ４７，４８はノードＮ４１
とＮ４２の間に直列接続される。ＮチャネルＭＯＳトラ
ンジスタ４６〜４８のゲートは、ともにビット線イコラ
イズ信号ＢＬＥＱを受ける。ＮチャネルＭＯＳトランジ
スタ４７と４８の間のノードは、ビット線電位ＶＢＬ＝
ＶＣＣ／２を受ける。ビット線イコライズ信号ＢＬＥＱ
が「Ｈ」レベルになると、ＮチャネルＭＯＳトランジス
タ４６〜４８が導通してビット線ＢＬ，／ＢＬがビット
線電位ＶＢＬにイコライズされる。

【０００９】センスアンプ５０は、ＰチャネルＭＯＳト
ランジスタ５１，５２およびＮチャネルＭＯＳトランジ
スタ５３，５４を含む。ＰチャネルＭＯＳトランジスタ
５１，５２は、それぞれノードＮ４１，Ｎ４２とノード
Ｎ５１との間に接続され、各々のゲートはそれぞれノー
ドＮ４２，Ｎ４１に接続される。ＮチャネルＭＯＳトラ
ンジスタ５３，５４は、それぞれノードＮ４１，Ｎ４２
とノードＮ５２との間に接続され、各々のゲートはそれ
ぞれノードＮ４２，４１に接続される。

【００１０】ＰチャネルＭＯＳトランジスタ５５は、電
源電位ＶＣＣのラインとノードＮ５１との間に接続さ
れ、そのゲートはセンスアンプ活性化信号ＺＳ０Ｐを受
ける。ＮチャネルＭＯＳトランジスタ５６は、接地電位
ＶＳＳのラインとノードＮ５２との間に接続され、その
ゲートはセンスアンプ活性化信号Ｓ０Ｎを受ける。

【００１１】センスアンプ活性化信号ＺＳ０Ｐ，Ｓ０Ｎ
がそれぞれ「Ｌ」レベルおよび「Ｈ」レベルになると、
ＭＯＳトランジスタ５５，５６が導通してノードＮ５
１，Ｎ５２がそれぞれ電源電位ＶＣＣおよび接地電位Ｖ
ＳＳとなり、センスアンプ５０が活性化される。

【００１２】ビット線ＢＬの電位がビット線／ＢＬの電
位よりも高い場合は、ＭＯＳトランジスタ５１，５４の
抵抗値がＭＯＳトランジスタ５２，５３の抵抗値よりも
小さくなってビット線ＢＬ，／ＢＬの電位がそれぞれ電
源電位ＶＣＣおよび接地電位ＶＳＳに増幅される。ビッ
ト線ＢＬの電位がビット線／ＢＬの電位よりも低い場合
は、ＭＯＳトランジスタ５２，５３の抵抗値がＭＯＳト
ランジスタ５１，５４の抵抗値よりも小さくなってビッ
ト線ＢＬ，／ＢＬの電位がそれぞれ接地電位ＶＳＳおよ
び電源電位ＶＣＣに増幅される。

【００１３】他のセンスアンプ帯ＳＡ１，ＳＡ３〜ＳＡ
ｎ＋１もセンスアンプ帯ＳＡ２と同じ構成である。ただ
し、両端のセンスアンプ帯ＳＡ１，ＳＡｎ＋１のセンス
アンプ５０などは、それぞれ隣接するメモリアレイＭＡ
１，ＭＡｎだけのために設けられている。

【００１４】図９に戻って、行デコーダ３１は、行アド
レス信号ＲＡ０〜ＲＡｍ（ただし、ｍは０以上の整数で
ある）に従って、ｎ組のメモリアレイＭＡ１〜ＭＡｎの
うちのいずれかのメモリアレイＭＡと、そのメモリアレ
イＭＡに含まれる複数のワード線ＷＬのうちのいずれか
のワード線ＷＬとを選択し、そのワード線ＷＬを選択レ
ベルの「Ｈ」レベルにする。これにより、そのワード線
ＷＬに対応する各メモリセルＭＣのＮチャネルＭＯＳト
ランジスタＱが導通し、データの書込／読出が可能にな
る。

【００１５】列デコーダ３２は、列アドレス信号ＣＡ０
〜ＣＡｍに従って、行デコーダ３１によって選択された
メモリアレイＭＡに含まれる複数のビット線対ＢＬ，／
ＢＬのうちのいずれかのビット線対ＢＬ，／ＢＬを選択
する。選択されたビット線対ＢＬ，／ＢＬは、センスア
ンプ帯ＳＡに設けられている列選択ゲート（図示せず）
を介してデータ入出力線対ＩＯ，／ＩＯの一方端に接続
される。データ入出力線対ＩＯ，／ＩＯの他方端は、入
出力バッファ３３に接続される。

【００１６】入出力バッファ３３は、書込動作時は、書
込データＤＩに従ってデータ入出力線対ＩＯ，／ＩＯの
一方を「Ｈ」レベルにし他方を「Ｌ」レベルにする。こ
れにより、選択されたビット線対ＢＬ，／ＢＬを介して
選択されたメモリセルＭＣにデータＤＩが書込まれる。
また、入出力バッファ３３は、読出動作時は、選択され
たビット線対ＢＬ，／ＢＬからデータ入出力線対ＩＯ，
／ＩＯに伝達された電位差を検出し、検出結果に応じた
論理レベルのデータＤＯを外部に出力する。

【００１７】図１２は、このＤＲＡＭの読出動作を示す
タイムチャートである。ここでは、図１１に示したメモ
リアレイＭＡ１，ＭＡ２のうちのメモリアレイＭＡ２が
選択されるものとする。

【００１８】ある時刻にアレイ選択信号ＢＬＩ１が
「Ｈ」レベル（昇圧電位ＶＰＰ＞ＶＣＣ）から「Ｌ」レ
ベル（接地電位ＶＳＳ）に立下げられると、Ｎチャネル
ＭＯＳトランジスタ４１，４２が非導通になってメモリ
アレイＭＡ１のビット線対ＢＬ，／ＢＬがノードＮ４
１，Ｎ４２から切離される。また、ビット線イコライズ
信号ＢＬＥＱが「Ｈ」レベル（電源電位ＶＣＣ）から
「Ｌ」レベルに立下げられてイコライザ４５のＮチャネ
ルＭＯＳトランジスタ４６〜４８が非導通になり、イコ
ライズが停止される。このとき、ビット線ＢＬ，／ＢＬ
およびノードＮ５１，Ｎ５２の電位は、ともにＶＣＣ／
２になっている。

【００１９】次いで、行デコーダ３１によって１本のワ
ード線ＷＬが選択され、そのワード線ＷＬが「Ｌ」レベ
ル（接地電位ＶＳＳ）から「Ｈ」レベル（昇圧電位ＶＰ
Ｐ）に立上げられる。これにより、そのワード線ＷＬに
対する各メモリセルＭＣが活性化され、各メモリセルＭ
Ｃの記憶データに応じてそのメモリセルＭＣに対応する
ビット線ＢＬ，／ＢＬ間に微小電位差が生じる。

【００２０】次いで、センスアンプ活性化信号Ｓ０Ｎが
「Ｌ」レベル（接地電位ＶＳＳ）から「Ｈ」レベル（電
源電位ＶＣＣ）に立上げられるとともに、センスアンプ
活性化信号ＺＳ０Ｐが「Ｈ」レベル（電源電位ＶＣＣ）
から「Ｌ」レベル（接地電位ＶＳＳ）に立下げられる。
これにより、ＰチャネルＭＯＳトランジスタ５５が導通
してノードＮ５１がＶＣＣ／２からＶＣＣに立上げられ
るとともに、ＮチャネルＭＯＳトランジスタ５６が導通
してノードＮ５２がＶＣＣ／２からＶＳＳに立下げら
れ、センスアンプ５０が活性化される。センスアンプ５
０が活性化されると、ビット線ＢＬ，／ＢＬのうちの高
電位側のビット線（図１１ではＢＬ）が「Ｈ」レベル
（電源電位ＶＣＣ）に立上げられるとともに、低電位側
のビット線／ＢＬが「Ｌ」レベル（接地電位ＶＳＳ）に
立下げられる。

【００２１】次いで、メモリアレイＭＡ２に含まれる複
数のビット線対ＢＬ，／ＢＬのうちのいずれかのビット
線対ＢＬ，／ＢＬが列デコーダ３２によって選択され、
選択されたビット線対ＢＬ，／ＢＬに読出されたデータ
がデータ入出力線対ＩＯ，／ＩＯおよび入出力バッファ
３３を介して外部に出力される。最後に、ワード線ＷＬ
が「Ｌ」レベルに立下げられるとともに、各信号が初期
状態に戻され、読出動作が終了する。

【００２２】

【発明が解決しようとする課題】このようなＤＲＡＭで
は、イコライザ４５のイコライズ能力の向上、センスア
ンプの５０の高感度化などを図るため、センスアンプ帯
ＳＡのＮチャネルＭＯＳトランジスタ４１〜４４，４６
〜４８，５３，５４についてはしきい値電圧の低いもの
が用いられている。

【００２３】一方、ＤＲＡＭでは消費電力の低減化を図
る必要がある。ここで、スタンバイ時におけるビット線
ＢＬ，／ＢＬおよびノードＮ５１，Ｎ５２の電位はＶＣ
Ｃ／２であり、ＮチャネルＭＯＳトランジスタ４１〜４
４，４６〜４８，５３，５４のソース−ドレイン間電圧
は０Ｖであるので、ＮチャネルＭＯＳトランジスタ４１
〜４４，４８，５３，５４のしきい値電圧を低くしても
スタンバイ電流が増加することはない。しかし、スタン
バイ時におけるＮチャネルＭＯＳトランジスタ５６のソ
ース−ドレイン間電圧はＶＣＣ／２であるので、Ｎチャ
ネルＭＯＳトランジスタ５６のしきい値電圧を低くする
とスタンバイ電流が増加してしまう。したがって、Ｎチ
ャネルＭＯＳトランジスタ５５のしきい値電圧を低くす
ることはできない。

【００２４】従来は、ＮチャネルＭＯＳトランジスタ５
６と他のＮチャネルＭＯＳトランジスタ４１〜４４，４
６〜４８，５３，５４とのチャネルドープを打ち分けて
ＮチャネルＭＯＳトランジスタ５６のしきい値電圧を高
くしていたが、そのためにはＮチャネルＭＯＳトランジ
スタ５６を他のＮチャネルＭＯＳトランジスタ４１〜４
４，４６〜４８，５３，５４から所定の距離だけ離して
配置する必要があり、その分だけセンスアンプ帯ＳＡの
面積が大きくなるという問題があった。

【００２５】また、ＮチャネルＭＯＳトランジスタ５６
と他のＮチャネルＭＯＳトランジスタ４１〜４４，４６
〜４８，５３，５４とを同じチャネルドープで形成し、
ＮチャネルＭＯＳトランジスタ５６のチャネル長を他の
ＮチャネルＭＯＳトランジスタ４１〜４４，４６〜４
８，５３，５４よりも長くしてＮチャネルＭＯＳトラン
ジスタ５６のしきい値電圧を高くする方法もあるが、こ
の場合もＮチャネルＭＯＳトランジスタ５６のチャネル
長を長くする分だけセンスアンプ帯ＳＡの面積が大きく
なってしまう。以上の問題点は、センスアンプ帯ＳＡの
ＰチャネルＭＯＳトランジスタ５１，５２，５５につい
ても同じである。

【００２６】それゆえに、この発明の主たる目的は、レ
イアウト面積が小さく、かつ低消費電力の半導体記憶装
置を提供することである。

【００２７】

【課題を解決するための手段】この発明に係る半導体記
憶装置は、行列状に配列された複数のメモリセルと、各
行に対応して設けられたワード線と、各列に対応して設
けられたビット線対とを含むメモリアレイと、各ビット
線対に対応して設けられ、対応のビット線対のうちの低
電位側のビット線を第１のノードに接続するための１対
の第１の導電形式の第１のトランジスタと、対応のビッ
ト線対のうちの高電位側のビット線を第２のノードに接
続するための１対の第２の導電形式の第２のトランジス
タとを含み、複数のメモリセルのうちの選択されたメモ
リセルから対応のビット線対に読出された微小電位差を
増幅するセンスアンプと、接地電位のラインと第１のノ
ードとの間に接続され、その入力電極が第１の制御信号
を受け、第１の制御信号が活性化レベルにされたことに
応じて導通する第１の導電形式の第３のトランジスタ
と、電源電位のラインと第２のノードとの間に接続さ
れ、その入力電極が第２の制御信号を受け、第２の制御
信号が活性化レベルにされたことに応じて導通する第２
の導電形式の第４のトランジスタと、第１および第２の
制御信号を生成してセンスアンプを制御する制御回路と
を備えたものである。ここで、第３のトランジスタのチ
ャネル長は、第１のトランジスタのチャネル長よりも短
く、第１の制御信号の非活性化レベルは、接地電位より
も低い負電位である。

【００２８】好ましくは、第１の制御信号の活性化レベ
ルは、電源電位よりも高い昇圧電位である。

【００２９】また好ましくは、第４のトランジスタのチ
ャネル長は、第２のトランジスタのチャネル長よりも短
く、第２の制御信号の非活性化レベルは、電源電位より
も高い昇圧電位である。

【００３０】また、この発明に係る他の半導体記憶装置
は、行列状に配列された複数のメモリセルと、各行に対
応して設けられたワード線と、各列に対応して設けられ
たビット線対とを含むメモリアレイと、各ビット線対に
対応して設けられ、対応のビット線対のうちの低電位側
のビット線を第１のノードに接続するための１対の第１
の導電形式の第１のトランジスタと、対応のビット線対
のうちの高電位側のビット線を第２のノードに接続する
ための１対の第２の導電形式の第２トランジスタとを含
み、複数のメモリセルのうちの選択されたメモリセルか
ら対応のビット線対に読出された微小電位差を増幅する
センスアンプと、接地電位のラインと第１のノードとの
間に接続され、その入力電極が第１の制御信号を受け、
第１の制御信号が活性化レベルにされたことに応じて導
通する第１の導電形式の第３のトランジスタと、電源電
位のラインと第２のノードとの間に接続され、その入力
電極が第２の制御信号を受け、第２の制御信号が活性化
レベルにされたことに応じて導通する第２の導電形式の
第４のトランジスタと、第１および第２の制御信号を生
成してセンスアンプを制御する制御回路とを備えたもの
である。ここで、第４のトランジスタのチャネル長は、
第２のトランジスタのチャネル長よりも短く、第２の制
御信号の非活性化レベルは、電源電位よりも高い昇圧電
位である。

【００３１】好ましくは、第２の制御信号の活性化レベ
ルは、接地電位よりも低い負電位である。

【００３２】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１によるＤＲＡＭの要部を示す図であっ
て、図１１と対比される図である。

【００３３】図１を参照して、このＤＲＡＭが従来のＤ
ＲＡＭと異なる点は、各センスアンプ帯ＳＡに対応して
レベル変換回路１、ＡＮＤゲート６およびインバータ７
が追加されている点と、ＮチャネルＭＯＳトランジスタ
５６がＮチャネルＭＯＳトランジスタ８で置換されてい
る点である。

【００３４】レベル変換回路１は、ＰチャネルＭＯＳト
ランジスタ２，３およびＮチャネルＭＯＳトランジスタ
４，５を含む。ＭＯＳトランジスタ２，４とＭＯＳトラ
ンジスタ３，５は、それぞれ電源電位ＶＣＣのラインと
負電位ＶＮのラインとの間に直列接続される。Ｐチャネ
ルＭＯＳトランジスタ２のゲートはＭＯＳトランジスタ
３，５の間のノードＮ３に接続され、ＰチャネルＭＯＳ
トランジスタ３のゲートはＭＯＳトランジスタ２，４の
間のノードＮ２に接続される。ノードＮ３は、レベル変
換回路１の出力ノードとなる。

【００３５】ＡＮＤゲート６は、行プリデコード信号Ｘ
０〜Ｘ２およびセンスアンプ活性化マスタ信号Ｓ０ＮＭ
を受ける。信号Ｘ０〜Ｘ２は、行アドレス信号ＲＡ０〜
ＲＡｍに基づいて生成される信号であり、対応のセンス
アンプ帯（たとえばＳＡ２）と隣接するメモリアレイ
（この場合はＭＡ１，ＭＡ２）に予め割当てられてお
り、対応のメモリアレイＭＡ１，ＭＡ２が選択された場
合にともに「Ｈ」レベルになる。信号Ｓ０ＮＭは、セン
スアンプ活性化信号Ｓ０Ｎ′を活性化レベルにするタイ
ミングを制御するための信号である。ＡＮＤゲート６の
出力信号は、ＮチャネルＭＯＳトランジスタ４のゲート
に直接入力されるとともに、インバータ７を介してＮチ
ャネルＭＯＳトランジスタ５のゲートに入力される。

【００３６】信号Ｘ０〜Ｘ２，Ｓ０ＮＭのうちの少なく
とも１つが「Ｌ」レベルのときすなわちスタンバイ時
は、ＡＮＤゲート６の出力が「Ｌ」レベルになり、Ｎチ
ャネルＭＯＳトランジスタ４が非導通になるとともにＮ
チャネルＭＯＳトランジスタ５が導通する。これによ
り、ＰチャネルＭＯＳトランジスタ２が導通するととも
にＰチャネルＭＯＳトランジスタ３が非導通になり、ノ
ードＮ３の電位すなわちセンスアンプ活性化信号Ｓ０
Ｎ′は「Ｌ」レベル（負電位ＶＮ）になる。

【００３７】信号Ｘ０〜Ｘ２，Ｓ０ＮＭがともに「Ｈ」
レベルになったときすなわちアクティブ時は、ＡＮＤゲ
ート６の出力信号が「Ｈ」レベルになり、ＮチャネルＭ
ＯＳトランジスタ５が非導通になるとともにＮチャネル
ＭＯＳトランジスタ４が導通する。これにより、Ｐチャ
ネルＭＯＳトランジスタ３が導通するとともにＰチャネ
ルＭＯＳトランジスタ２が非導通になり、ノードＮ３の
電位すなわちセンスアンプ活性化信号Ｓ０Ｎ′は「Ｈ」
レベル（電源電位ＶＣＣ）になる。

【００３８】ＮチャネルＭＯＳトランジスタ８は、セン
スアンプ５０のＮチャネルＭＯＳトランジスタ５３，５
４と同じチャネルドーズで形成され、かつそのチャネル
長はＮチャネルＭＯＳトランジスタ５３，５４のチャネ
ル長よりも短く形成される。この理由は次のとおりであ
る。

【００３９】図２は、ＮチャネルＭＯＳトランジスタの
チャネル長Ｌとしきい値電圧Ｖｔｈとの関係を示す図で
ある。図２において、チャネル長Ｌが短くなると、短チ
ャネル効果でしきい値電圧Ｖｔｈが低くなる。チャネル
長Ｌが長い領域Ａではしきい値電圧Ｖｔｈはフラットな
特性を有するが、あるチャネル長Ｌ０よりも短い領域Ｂ
ではチャネル長Ｌが短くなるに従ってしきい値電圧Ｖｔ
ｈが低下する。センスアンプ５０を構成するＮチャネル
ＭＯＳトランジスタ５３，５４では、しきい値電圧Ｖｔ
ｈがばらつかないチャネル長Ｌが選択される。これは、
ＮチャネルＭＯＳトランジスタ５３，５４の特性がばら
ついてクロスカップルを構成しているペアがアンバラン
スになると、センス感度が低下してしまうためである。
そのため、センスアンプ５０を構成するＮチャネルＭＯ
Ｓトランジスタ５３，５４では長いチャネル長が設定さ
れる。

【００４０】一方、ＮチャネルＭＯＳトランジスタ８の
しきい値電圧Ｖｔｈのばらつきについては、センスアン
プ５４のような厳しい管理精度が不要であるので、面積
削減の観点から、チャネル量Ｌを短くすることができ
る。この場合、図２に示すようにしきい値電圧Ｖｔｈが
低下してしまうが、スタンバイ時にＮチャネルＭＯＳト
ランジスタ８のゲート電位すなわちセンスアンプ活性化
信号Ｓ０Ｎ′を負電位ＶＮにしておけば、スタンバイ時
のリーク電流も抑えることができる。

【００４１】すなわち、ＮチャネルＭＯＳトランジスタ
８のチャネルドーズをセンスアンプ５０のＮチャネルＭ
ＯＳトランジスタ５３，５４と同じにして面積増を抑え
るとともに、しきい値電圧Ｖｔｈのばらつきがセンスア
ンプ５０のＮチャネルＭＯＳトランジスタ５３，５４よ
りも許容されるという点で、ＮチャネルＭＯＳトランジ
スタ８のチャネル長を短くする。これにより、一層面積
が削減されるとともに、ＮチャネルＭＯＳトランジスタ
８の電流駆動能力が増加する。

【００４２】図３は、このＤＲＡＭの動作を示すタイム
チャートである。スタンバイ時では、ワード線ＷＬは非
選択レベルの「Ｌ」レベルになっており、センスアンプ
活性化マスタ信号Ｓ０ＮＭは「Ｌ」レベル（接地電位Ｖ
ＳＳ）になり、センスアンプ活性化信号Ｓ０Ｎ′は
「Ｌ」レベル（負電位ＶＮ）になっている。このとき、
ＮチャネルＭＯＳトランジスタ８のゲート電位が負電位
ＶＮになっているので、ＮチャネルＭＯＳトランジスタ
８のリーク電流は小さな値になっている。

【００４３】ある時刻にメモリアレイＭＡ２のワード線
ＷＬが「Ｌ」レベルから「Ｈ」レベル（昇圧電位ＶＰ）
に立上げられたものとする。このとき、行プリデコード
信号Ｘ０〜Ｘ２は、ともに「Ｈ」レベルになっている。
次いで、センスアンプ活性化マスタ信号Ｓ０ＮＭが
「Ｌ」レベル（接地電位ＶＳＳ）から「Ｈ」レベル（電
源電位ＶＣＣ）に立上げられ、これに応じてセンスアン
プ活性化信号Ｓ０Ｎ′が「Ｌ」レベル（負電位ＶＮ）か
ら「Ｈ」レベル（電源電位ＶＣＣ）に立上げられ、セン
スアンプ５０が活性化される。ワード線ＷＬが「Ｌ」レ
ベルに立下げられると、信号Ｓ０ＮＭ，Ｓ０Ｎ′も
「Ｌ」レベルになる。他の構成および動作は従来のＤＲ
ＡＭと同じであるので、その説明は繰返さない。

【００４４】この実施の形態１では、センスアンプ５０
を活性化させるためのＮチャネルＭＯＳトランジスタ８
をセンスアンプ５０のＮチャネルＭＯＳトランジスタ５
３，５４と同じチャネルドーズで形成するとともに、Ｎ
チャネルＭＯＳトランジスタ８のチャネル長をＮチャネ
ルＭＯＳトランジスタ５３，５４のチャネル長よりも短
く設定するので、レイアウト面積の縮小化を図ることが
できる。また、スタンバイ時にＮチャネルＭＯＳトラン
ジスタ８のゲート電位を負電位ＶＮにするので、Ｎチャ
ネルＭＯＳトランジスタ８のリーク電流を小さくするこ
とができ、スタンバイ電流の低減化を図ることができ
る。

【００４５】なお、従来より、このようなＤＲＡＭは半
導体基板上に形成され、半導体基板には負電位Ｖｂｂが
印加されている。そこで、半導体基板に印加されている
負電位Ｖｂｂを負電位ＶＮとして用いてもよい。

【００４６】また、図４に示すように、レベル変換回路
１′のＰチャネルＭＯＳトランジスタ２，３のソースに
電源電位ＶＣＣの代わりに昇圧電位ＶＰ（ＶＰ＞ＶＣ
Ｃ）を与えてもよい。この場合は、センスアンプ活性化
信号Ｓ０Ｎ′の「Ｈ」レベルが昇圧電位ＶＰになるの
で、アクティブ時におけるＮチャネルＭＯＳトランジス
タ８のチャネルコンダクタンスを高くすることができ、
センス動作の高速化を図ることができる。

【００４７】［実施の形態２］図５は、この発明の実施
の形態２によるＤＲＡＭの要部を示す図であって、図１
１と対比される図である。

【００４８】図５を参照して、このＤＲＡＭが従来のＤ
ＲＡＭと異なる点は、各センスアンプ帯ＳＡに対応して
レベル変換回路１１、ＮＡＮＤゲート１６およびインバ
ータ１７が追加されている点と、ＰチャネルＭＯＳトラ
ンジスタ５５がＰチャネルＭＯＳトランジスタ１８で置
換されている点である。

【００４９】レベル変換回路１１は、ＰチャネルＭＯＳ
トランジスタ１２，１３およびＮチャネルＭＯＳトラン
ジスタ１４，１５を含む。ＭＯＳトランジスタ１２，１
４とＭＯＳトランジスタ１３，１５は、それぞれ昇圧電
位ＶＰ（ＶＰ＞ＶＣＣ）のラインと接地電位ＶＳＳのラ
インとの間に直列接続される。ＰチャネルＭＯＳトラン
ジスタ１２のゲートはＭＯＳトランジスタ１３，１５の
間のノードＮ１３に接続され、ＰチャネルＭＯＳトラン
ジスタ１３のゲートはＭＯＳトランジスタ１２，１４の
間のノードＮ１２に接続される。ノードＮ１３は、レベ
ル変換回路１１の出力ノードとなる。

【００５０】ＮＡＮＤゲート１６は、行プリデコード信
号Ｘ０〜Ｘ２およびセンスアンプ活性化マスタ信号Ｓ０
ＰＭを受ける。信号Ｘ０〜Ｘ２は、行アドレス信号ＲＡ
０〜ＲＡｍに基づいて生成される信号であって対応のセ
ンスアンプ帯（たとえばＳＡ２）と隣接するメモリアレ
イ（この場合はＭＡ１，ＭＡ２）に予め割当てられてお
り、対応のメモリアレイＭＡ１，ＭＡ２が選択された場
合にともに「Ｈ」レベルになる。信号Ｓ０ＰＭは、セン
スアンプ活性化信号ＺＳ０Ｐ′を活性化レベルにするタ
イミングを制御するための信号である。ＮＡＮＤゲート
１６の出力信号は、ＮチャネルＭＯＳトランジスタ１４
のゲートに直接入力されるとともに、インバータ１７を
介してＮチャネルＭＯＳトランジスタ１５のゲートに入
力される。

【００５１】信号Ｘ０〜Ｘ２，Ｘ０ＰＭのうちの少なく
とも１つが「Ｌ」レベルのときすなわちスタンバイ時
は、ＮＡＮＤゲート１６の出力信号が「Ｈ」レベルにな
り、ＮチャネルＭＯＳトランジスタ１４が導通するとと
もにＮチャネルＭＯＳトランジスタ１５が非導通にな
る。これにより、ＰチャネルＭＯＳトランジスタ１３が
導通するとともに、ＰチャネルＭＯＳトランジスタ１２
が非導通になり、ノードＮ１３の電位すなわちセンスア
ンプ活性化信号ＺＳ０Ｐ′は「Ｈ」レベル（昇圧電位Ｖ
Ｐ）になる。

【００５２】信号Ｘ０〜Ｘ２，Ｘ０ＰＭがともに「Ｈ」
レベルになったときすなわちアクティブ時は、ＮＡＮＤ
ゲート１６の出力信号は「Ｌ」レベルになり、Ｎチャネ
ルＭＯＳトランジスタ１５が導通するとともにＮチャネ
ルＭＯＳトランジスタ１４が非導通になる。これによ
り、ＰチャネルＭＯＳトランジスタ１２が導通するとと
もにＰチャネルＭＯＳトランジスタ１３が非導通にな
り、センスアンプ活性化信号ＺＳ０Ｐ′が「Ｌ」レベル
（接地電位ＶＳＳ）になる。

【００５３】ＰチャネルＭＯＳトランジスタ１８は、セ
ンスアンプ５０のＰチャネルＭＯＳトランジスタ５１，
５２と同じチャネルドーズで形成され、かつそのチャネ
ル長はＰチャネルＭＯＳトランジスタ５１，５２のチャ
ネル長よりも短く設定される。この理由は、図２を用い
て実施の形態１で説明したとおりである。

【００５４】図６は、このＤＲＡＭの動作を示すフロー
チャートである。スタンバイ時ではワード線ＷＬは非選
択レベルの「Ｌ」レベルになっており、センスアンプ活
性化マスタ信号Ｘ０ＰＭは「Ｌ」レベル（接地電位ＶＳ
Ｓ）になり、センスアンプ活性化信号ＺＳ０Ｐ′は
「Ｈ」レベル（昇圧電位ＶＰ）になっている。このと
き、ＰチャネルＭＯＳトランジスタ１８のゲート電位が
昇圧電位ＶＰになっているので、ＰチャネルＭＯＳトラ
ンジスタ１８のリーク電流は小さな値になっている。

【００５５】ある時刻にメモリアレイＭＡ２のワード線
ＷＬが「Ｌ」レベルから「Ｈ」レベル（昇圧電位ＶＰ）
に立上げられたものとする。このとき、行プリデコード
信号Ｘ０〜Ｘ２は、ともに「Ｈ」レベルになっている。
次いで、センスアンプ活性化マスタ信号Ｓ０ＰＭが
「Ｌ」レベル（接地電位ＶＳＳ）から「Ｈ」レベル（電
源電位ＶＣＣ）に立上げられ、これに応じてセンスアン
プ活性化信号ＺＳ０Ｐ′が「Ｈ」レベル（昇圧電位Ｖ
Ｐ）から「Ｌ」レベル（接地電位ＶＳＳ）に立下げら
れ、センスアンプ５０が活性化される。ワード線ＷＬが
「Ｌ」レベルに立下げられると、信号Ｘ０ＰＭ，ＺＳ０
Ｐ′はそれぞれ「Ｌ」レベルおよび「Ｈ」レベルにな
る。他の構成および動作は従来のＤＲＡＭと同じである
ので、その説明は繰返さない。

【００５６】この実施の形態２では、センスアンプ５０
を活性化させるためのＰチャネルＭＯＳトランジスタ１
８をセンスアンプ５０のＰチャネルＭＯＳトランジスタ
５１，５２と同じチャネルドーズで形成するとともに、
ＰチャネルＭＯＳトランジスタ１８のチャネル長をＰチ
ャネルＭＯＳトランジスタ５１，５２のチャネル長より
も短く設定するので、レイアウト面積の縮小化を図るこ
とができる。また、スタンバイ時にＰチャネルＭＯＳト
ランジスタ１８のゲート電位を昇圧電位ＶＰにするの
で、ＰチャネルＭＯＳトランジスタ１８のリーク電流を
小さくすることができ、スタンバイ電流の低減化を図る
ことができる。

【００５７】なお、従来よりワード線ＷＬの選択レベル
として用いられている昇圧電位ＶＰＰを昇圧電位ＶＰと
して用いてもよい。

【００５８】また、外部電源電圧や周辺制御回路用の電
圧がビット線ＢＬ，／ＢＬの「Ｈ」レベルよりも高い場
合には、それらの電圧を昇圧電位ＶＰとして用いてもよ
い。

【００５９】また、図７に示すように、レベル変換回路
１１′のＮチャネルＭＯＳトランジスタ１４，１５のソ
ースに接地電位ＶＳＳの代わりに負電位ＶＮを与えても
よい。この場合は、センスアンプ活性化信号ＺＳ０Ｐ′
の「Ｌ」レベルが負電位ＶＮになるので、アクティブ時
におけるＰチャネルＭＯＳトランジスタ１８のチャネル
コンダクタンスを高くすることができ、センス動作の高
速化を図ることができる。

【００６０】また、実施の形態１と２を組合せ、センス
アンプ５０を活性化させるためのＰチャネルＭＯＳトラ
ンジスタ５５およびＮチャネルＭＯＳトランジスタ５６
をそれぞれＰチャネルＭＯＳトランジスタ１８およびＮ
チャネルＭＯＳトランジスタ８で置換するとともに、ス
タンバイ時におけるＰチャネルＭＯＳトランジスタ１８
およびＮチャネルＭＯＳトランジスタ８のゲート電位を
それぞれ昇圧電位ＶＰおよび負電位ＶＮにしてもよい。

【００６１】［実施の形態３］図８は、この発明の実施
の形態３によるＤＲＡＭの要部を示す回路ブロック図で
ある。図８において、このＤＲＡＭでは、いわゆる分割
ワード線方式が採用されている。センスアンプ帯２０と
メモリアレイ２１が交互に配置され、各メモリアレイ２
１はメインワード線ＭＷＬの延在する方向に複数のメモ
リブロック２２に分割されている。各メモリブロック２
２は、図１０で示したメモリアレイＭＡと同様の構成で
あり、行列状に配列された複数のメモリセルＭＣと、各
行に対応して設けられたサブワード線ＳＷＬと、各列に
対応して設けられたビット線対ＢＬＰとを含む。

【００６２】各メモリブロック２２に対応してサブワー
ドドライバ（ＳＷＤ）２３が設けられ、各メモリアレイ
２１に対応してメインワードドライバ２４が設けられ、
各センスアンプ帯２０に対応して制御信号ドライバ２５
が設けられる。

【００６３】メインワードドライバ２４は、行デコーダ
（図示せず）によって選択された行のメインワード線Ｍ
ＷＬを選択レベルの「Ｈ」レベルにする。サブワードド
ライバ２３は、列デコーダ（図示せず）によって選択さ
れたメモリブロック２２の複数のサブワード線ＳＷＬの
うちの選択レベルにされたメインワード線ＭＷＬと同じ
行のサブワード線ＳＷＬを選択レベルの「Ｈ」レベルに
する。制御信号ドライバ２５は、対応するセンスアンプ
帯２０で用いられるセンスアンプ活性化信号Ｓ０Ｎ，Ｚ
Ｓ０Ｐ′、ビット線イコライズ信号ＢＬＥＱ、アレイ選
択信号ＢＬＩ１，ＢＬＩ２などを駆動する。

【００６４】センスアンプ帯２０の構成は、基本的には
図５で示したＤＲＡＭと同じである。ただし、センスア
ンプ５０を活性化させるためのＮチャネルＭＯＳトラン
ジスタ５６は、センスアンプ帯２０とサブワードドライ
バ２３が配列される領域とがクロスする領域２６に集中
配置される。ＰチャネルＭＯＳトランジスタ１８は、セ
ンスアンプ５０と同様、サブワード線ＳＷＬの延在方向
に分散配置される。

【００６５】この実施の形態３では、センスアンプ５０
を活性化させるためのＮチャネルＭＯＳトランジスタ５
６をクロス領域２６に集中配置したので、従来のように
ＮチャネルＭＯＳトランジスタ５６とセンスアンプ５０
のＮチャネルＭＯＳトランジスタ５３，５４とのチャネ
ルドープを打ち分けるためのエリアペナルティが生じる
ことがない。

【００６６】なお、ＮチャネルＭＯＳトランジスタ５６
を図１で示したＮチャネルＭＯＳトランジスタ８で置換
すれば、センスアンプ５０を活性化させるためのＮチャ
ネルＭＯＳトランジスタ８とセンスアンプ５０のＮチャ
ネルＭＯＳトランジスタ５３，５４とを同じチャネルド
ーズで形成できるので、製造工程が少なくてすむ。

【００６７】なお、以上の実施の形態１〜３を適宜組合
せてもよいことは言うまでもない。今回開示された実施
の形態はすべての点で例示であって制限的なものではな
いと考えられるべきである。本発明の範囲は上記した説
明ではなくて特許請求の範囲によって示され、特許請求
の範囲と均等の意味および範囲内でのすべての変更が含
まれることが意図される。

【００６８】

【発明の効果】以上のように、この発明に係る半導体記
憶装置では、対応のビット線対のうちの低電位側のビッ
ト線を第１のノードに接続するための１対の第１の導電
形式の第１のトランジスタと、対応のビット線対のうち
の高電位側のビット線を第２のノードに接続するための
１対の第２の導電形式の第２のトランジスタとを含むセ
ンスアンプと、接地電位のラインと第１のノードとの間
に接続され、第１の制御信号が活性化レベルにされたこ
とに応じて導通する第１の導電形式の第３のトランジス
タと、電源電位のラインと第２のノードとの間に接続さ
れ、第２の制御信号が活性化レベルにされたことに応じ
て導通する第２の導電形式の第４のトランジスタとが設
けられ、第３のトランジスタのチャネル長は第１のトラ
ンジスタのチャネル長よりも短く設定され、第１の制御
信号の非活性化レベルは接地電位よりも低い負電位にさ
れる。したがって、第３のトランジスタのチャネル長を
第１のトランジスタのチャネル長よりも短くするので、
レイアウト面積が小さくてすむ。また、第１の制御信号
の非活性化レベルを負電位にするので、スタンバイ時に
おける第３のトランジスタのリーク電流を小さくするこ
とができる。

【００６９】好ましくは、第１の制御信号の活性化レベ
ルは、電源電位よりも高い昇圧電位にされる。この場合
は、アクティブ時における第３のトランジスタの抵抗値
を小さくすることができ、センス感度を高めることがで
きる。

【００７０】また好ましくは、第４のトランジスタのチ
ャネル長は第２のトランジスタのチャネル長よりも短く
設定され、第２の制御信号の非活性化レベルは電源電位
よりも高い昇圧電位にされる。この場合は、第４のトラ
ンジスタのチャネル長を第２のトランジスタのチャネル
長よりも短くするので、レイアウト面積が小さくてす
む。また、第２の制御信号の非活性化レベルを昇圧電位
にするので、スタンバイ時における第４のトランジスタ
のリーク電流を小さくすることができる。

【００７１】また、この発明に係る他の半導体記憶装置
では、対応のビット線対のうちの低電位側のビット線を
第１のノードに接続するための１対の第１の導電形式の
第１のトランジスタと、対応のビット線対のうちの高電
位側のビット線を第２のノードに接続するための１対の
第２の導電形式の第２トランジスタとを含むセンスアン
プと、接地電位のラインと第１のノードとの間に接続さ
れ、第１の制御信号が活性化レベルにされたことに応じ
て導通する第１の導電形式の第３のトランジスタと、電
源電位のラインと第２のノードとの間に接続され、第２
の制御信号が活性化レベルにされたことに応じて導通す
る第２の導電形式の第４のトランジスタとが設けられ、
第４のトランジスタのチャネル長は第２のトランジスタ
のチャネル長よりも短く設定され、第２の制御信号の非
活性化レベルは電源電位よりも高い昇圧電位にされる。
この場合は、第４のトランジスタのチャネル長を第２の
トランジスタのチャネル長よりも短くするので、レイア
ウト面積が小さくてすむ。また、第２の制御信号の非活
性化レベルを昇圧電位にするので、スタンバイ時におけ
る第４のトランジスタのリーク電流を小さくすることが
できる。

【００７２】好ましくは、第２の制御信号の活性化レベ
ルは、接地電位よりも低い負電位にされる。この場合
は、アクティブ時における第４のトランジスタの抵抗値
を小さくすることができ、センス感度を高めることがで
きる。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるＤＲＡＭの要
部を示す回路図である。

【図２】図１に示したＮチャネルＭＯＳトランジスタ
のチャネル長Ｌとしきい値電圧Ｖｔｈの関係を示す図で
ある。

【図３】図１に示したＤＲＡＭの動作を示すタイムチ
ャートである。

【図４】実施の形態１の変更例を示す図である。

【図５】この発明の実施の形態２によるＤＲＡＭの要
部を示す回路図である。

【図６】図５に示したＤＲＡＭの動作を示すタイムチ
ャートである。

【図７】実施の形態２の変更例を示す図である。

【図８】この発明の実施の形態３によるＤＲＡＭの要
部を示す回路ブロック図である。

【図９】従来のＤＲＡＭの構成を示すブロック図であ
る。

【図１０】図９に示したメモリアレイの構成を示す回
路ブロック図である。

【図１１】図９に示したセンスアンプ帯の構成を示す
回路図である。

【図１２】図９〜図１１に示したＤＲＡＭの動作を示
すタイムチャートである。

【符号の説明】

１，１′，１１，１１′ レベル変換回路、２，３，１
２，１３，１８，５１，５２，５５ＰチャネルＭＯＳ
トランジスタ、４，５，８，１４，１５，４１〜４４，
４６〜４８，５３，５４，５６ＮチャネルＭＯＳトラ
ンジスタ、６ＡＮＤゲート、７，１７インバータ、１
６ＮＡＮＤゲート、２０，ＳＡ１〜ＳＡｎ＋１セン
スアンプ帯、２１，ＭＡ１〜ＭＡｎメモリアレイ、２
２メモリブロック、２３サブワードドライバ、２４
メインワードドライバ、２５制御信号ドライバ、２６
クロス領域、３１行デコーダ、３２列デコーダ、
３３入出力バッファ、ＭＣメモリセル、ＷＬワー
ド線、ＢＬ，／ＢＬビット線対。

Claims

【特許請求の範囲】

【請求項１】半導体記憶装置であって、行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを含むメモリアレイ、各ビット線対に対応して設けられ、対応のビット線対の
うちの低電位側のビット線を第１のノードに接続するた
めの１対の第１の導電形式の第１のトランジスタと、対
応のビット線対のうちの高電位側のビット線を第２のノ
ードに接続するための１対の第２の導電形式の第２のト
ランジスタとを含み、前記複数のメモリセルのうちの選
択されたメモリセルから対応のビット線対に読出された
微小電位差を増幅するセンスアンプ、接地電位のラインと前記第１のノードとの間に接続さ
れ、その入力電極が第１の制御信号を受け、該第１の制
御信号が活性化レベルにされたことに応じて導通する第
１の導電形式の第３のトランジスタ、電源電位のラインと第２のノードとの間に接続され、そ
の入力電極が第２の制御信号を受け、該第２の制御信号
が活性化レベルにされたことに応じて導通する第２の導
電形式の第４のトランジスタ、および前記第１および第
２の制御信号を生成して前記センスアンプを制御する制
御回路を備え、前記第３のトランジスタのチャネル長は、前記第１のト
ランジスタのチャネル長よりも短く、前記第１の制御信号の非活性化レベルは、接地電位より
も低い負電位である、半導体記憶装置。
【請求項２】前記第１の制御信号の活性化レベルは、
電源電位よりも高い昇圧電位である、請求項１に記載の
半導体記憶装置。
【請求項３】前記第４のトランジスタのチャネル長
は、前記第２のトランジスタのチャネル長よりも短く、前記第２の制御信号の非活性化レベルは、電源電位より
も高い昇圧電位である、請求項１または請求項２に記載
の半導体記憶装置。
【請求項４】半導体記憶装置であって、行列状に配列された複数のメモリセルと、各行に対応し
て設けられたワード線と、各列に対応して設けられたビ
ット線対とを含むメモリアレイ、各ビット線対に対応して設けられ、対応のビット線対の
うちの低電位側のビット線を第１のノードに接続するた
めの１対の第１の導電形式の第１のトランジスタと、対
応のビット線対のうちの高電位側のビット線を第２のノ
ードに接続するための１対の第２の導電形式の第２トラ
ンジスタとを含み、前記複数のメモリセルのうちの選択
されたメモリセルから対応のビット線対に読出された微
小電位差を増幅するセンスアンプ、接地電位のラインと前記第１のノードとの間に接続さ
れ、その入力電極が第１の制御信号を受け、該第１の制
御信号が活性化レベルにされたことに応じて導通する第
１の導電形式の第３のトランジスタ、電源電位のラインと前記第２のノードとの間に接続さ
れ、その入力電極が第２の制御信号を受け、該第２の制
御信号が活性化レベルにされたことに応じて導通する第
２の導電形式の第４のトランジスタ、および前記第１お
よび第２の制御信号を生成して前記センスアンプを制御
する制御回路を備え、前記第４のトランジスタのチャネル長は、前記第２のト
ランジスタのチャネル長よりも短く、前記第２の制御信号の非活性化レベルは、電源電位より
も高い昇圧電位である、半導体記憶装置。
【請求項５】前記第２の制御信号の活性化レベルは、
接地電位よりも低い負電位である、請求項１から請求項
４のいずれかに記載の半導体記憶装置。