KR100621554B1 - 반도체 메모리 장치 - Google Patents

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KR100621554B1
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는 컬럼 선택 라인 신호에 응답하여, 비트 라인쌍과 입출력 라인쌍을 전기적으로 연결하는 스위칭부, 컬럼 선택 라인 신호에 전용되는 컬럼 선택 라인 전압을 발생하는 컬럼 선택 라인 전압 발생부, 및 컬럼 선택 라인 전압 레벨의 컬럼 선택 라인 신호를 제공하는 컬럼 선택 라인 드라이버를 포함한다.
승압 전압, 저전압 구동, 전하 분배, 전송 트랜지스터

Description

반도체 메모리 장치{Semiconductor memory device}
도 1은 반도체 메모리 장치의 비트 라인 바운싱(bit line bouncing) 현상을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 다수의 전압 발생부를 설명하기 위한 도면이다.
도 3는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 4은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 5는 입출력 센스 앰프에서 비트 라인 센스 앰프까지의 경로에 따른 전압 분배를 설명하기 위한 도면이다.
도 6는 도 3의 컬럼 선택 라인 전압 발생부의 회로도이다.
도 7는 도 3의 컬럼 선택 라인 전압 발생부를 나타내는 다른 회로도이다.
도 8은 도 3의 컬럼 선택 라인 전압 발생부를 나타내는 또 다른 회로도이다.
도 9는 도 3의 열 선택부를 설명하기 위한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 반도체 메모리 장치 10 : 레퍼런스 전압 발생부
20 : 어레이용 레퍼런스 전압 발생부
30 : 주변회로용 레퍼런스 전압 발생부
40 : 어레이용 전원 전압 발생부 50 : 승압 전압 발생부
60 : 프리차지 전압 발생부 70 : 플레이트 전압 발생부
80 : 주변회로용 전원 전압 발생부 90 : 기판 전압 발생부
100a 또는 100b : 컬럼 선택 라인 전압 발생부
110 : 메모리 셀 어레이 120 : RAS 버퍼
130 : 로우 어드레스 버퍼 140 : 행 선택부
150 : 비트 라인 센스 앰프 160 : CAS 버퍼
170 : 컬럼 어드레스 버퍼 180 : 열 선택부
190 : 스위칭부 198 : 입출력 회로
199 : 데이터 출력 버퍼
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 상세하게는 센싱 효율이 향상된 반도체 메모리 장치에 관한 것이다.
도 1은 반도체 메모리 장치의 비트 라인 바운싱(bit line bouncing) 현상을 설명하기 위한 도면이다.
도 1을 참조하여, 반도체 메모리 장치의 리드(read) 방법을 살펴보면 다음과 같다. 우선 로우 어드레스가 입력되어 대응하는 메모리 셀의 데이터가 비트 라인 센스 앰프에 의해 증폭되고, 컬럼 어드레스에 대응되는 비트 라인쌍(BL, BLB)과 입출력 라인쌍이 연결되어, 입출력 센스 앰프가 메모리 셀의 데이터를 리드하게 된다. 여기서, 비트 라인쌍(BL, BLB)과 입출력 라인쌍은, 비트 라인쌍(BL, BLB)과 입출력 라인쌍 사이에 형성되어 컬럼 어드레스가 디코딩되어 제공된 컬럼 선택 라인 신호(CSL)에 응답하여 인에이블되는 스위칭 트랜지스터에 의해 연결된다.
전류형 입출력 센스 앰프는 입출력 라인쌍에 전류를 인가하여 전류의 변화량을 감지하여 메모리 셀의 데이터를 리드하게 된다. 이 때, 인가된 전류는 스위칭 트랜지스터를 통해서 비트 라인쌍(BL, BLB)으로 유입되는데, 이 때 비트 라인쌍(BL, BLB) 중 로우 레벨을 갖는 라인(예를 들어, 상보 비트 라인(BLB))은 유입된 전류에 의해 소정 전압 상승(도면부호 a 참조)하게 된다. 한편, 하이 레벨을 갖는 라인(예를 들어, 비트 라인(BL))는 소정 전압 하강(도면부호 b 참조)하게 된다(이하, 이와 같은 현상은 '비트 라인 바운싱' 이라 한다.). 바운싱되는 전압은 크면 클수록 도면부호 a', b'와 같이 비트 라인쌍(BL, BLB)의 논리 레벨이 바뀔 가능성이 커지므로, 페일(fail)이 발생할 가능성이 높다.
한편, 반도체 메모리 장치가 고집적화됨에 따라 비트 라인쌍(BL, BLB) 사이의 거리(pitch)는 더욱 가까워 진다. 따라서, 비트 라인쌍(BL, BLB) 사이에 비트 라인 센스 앰프를 형성할 위치가 줄어들고, 이에 따라 컨택(contact)의 숫자가 줄어든다. 즉, 비트 라인 센스 앰프의 저항이 증가하므로, 바운싱되는 전압이 증가된다.
또한, 비트 라인 센스 앰프에서는 어레이용 내부 전원 전압(VINTA)이 사용된다. 최근 어레이용 내부 전원 전압(VINTA)의 전압 레벨이 낮아짐에 따라 메모리 셀의 커패시터에 저장되었던 데이터가 디벨로프(develop)될 때 비트 라인쌍 사이의 전위차가 작아진다. 따라서, 비트 라인 바운싱에 따라 비트 라인쌍의 논리 레벨이 바뀔 가능성이 더욱 커진다.
본 발명이 이루고자 하는 기술적 과제는, 센싱 효율이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 컬럼 선택 라인 신호에 응답하여, 비트 라인쌍과 입출력 라인쌍을 전기적으로 연결하는 스위칭부, 컬럼 선택 라인 신호에 전용되는 컬럼 선택 라인 전압을 발생하는 컬럼 선택 라인 전압 발생부, 및 컬럼 선택 라인 전압 레벨의 컬럼 선택 라인 신호를 제공하는 컬럼 선택 라인 드라이버를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 메모리 장치는 다수의 메모리 셀이 행렬 형태로 배치된 메모리 셀 어레이, 각 열에 대응하여 배치되고, 각각에 대응되는 열의 메모리 셀과 연결된 다수의 비트 라인 쌍, 각 행에 대응하여 배치되고, 각각에 대응되는 행의 메모리 셀과 연결된 다수의 워드 라인, 다수의 비트 라인쌍에 대응하여 배치되고, 대응되는 비트 라인쌍의 데이터를 감지 증폭하는 다수의 비트 라인 센스 앰프, 컬럼 선택 라인 신호에 응답하여, 다수의 비트 라인쌍과 다수의 입출력 라인쌍을 각각 전기적으로 연결하는 스위칭부, 컬럼 선택 라인 신호에 전용되는 컬럼 선택 라인 전압을 발생하는 컬럼 선택 라인 전압 발생부, 컬럼 어드레스 신호에 따라 다수의 열 중 지정된 열을 선택하는 컬럼 선택 라인 전압 레벨의 컬럼 선택 라인 신호를 제공하는 열 선택부, 및 다수의 입출력 라인쌍에 대응하여 배치된 다수의 입출력 센스 앰프를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 사용되는 다수의 전압 발생부를 설명하기 위한 도면이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 다수의 전압 발생부를 구비하여, 내부 회로 동작의 필요에 따라 다양한 전압 레벨의 전원 전압을 생성한다. 반도체 메모리 장치의 고신뢰성, 저소비전력화, 고속동작성을 유지하기 위해, 동작에 사용되는 전원 전압을 적절하게 유지, 조절할 필요가 있기 때문이다. 즉, 반도체 메모리 장치는 레퍼런스 전압 발생부(10), 어레이용 레퍼런스 전압 발생부(20), 주변회로용 레퍼런스 전압 발생부(30), 어레이용 전원 전압 발생부(40), 승압 전압 발생부(50), 프리차지 전압 발생부(60), 플레이트 전압 발생부(70), 주변회로용 전원 전압 발생부(80), 기판 전압 발생부(90), 컬럼 선택 라인 전압 발생부(100a 또는 100b)를 포함한다.
자세히 설명하면, 레퍼런스 전압 발생부(10)는 외부 전원 전압(VDD)을 이용하여 우선 레퍼런스 전압(VREF)을 생성한다. 어레이용 레퍼런스 전압 발생부(20)는 레퍼런스 전압(VREF)을 이용하여 어레이용 레퍼런스 전압(VREFA)을 생성한다. 주변회로용 레퍼런스 전압 발생부(30)는 레퍼런스 전압(VREF)을 이용하여 주변회로용 레퍼런스 전압(VREFP)을 생성한다.
어레이용 전원 전압 발생부(40)는 어레이용 레퍼런스 전압(VREFA)을 이용하여 어레이용 전원 전압(VINTA)을 생성한다. 여기서, 어레이용 전원 전압(VINTA)은 메모리 셀 어레이 내에서 사용되는데, 예를 들어, 비트 라인 센스 앰프에 사용될 수 있다. 또한, 주변회로용 전원 전압 발생부(80)는 주변회로용 레퍼런스 전압(VREFP)을 이용하여 주변회로용 전원 전압(VINTP)을 생성한다. 여기서, 주변회로용 전원 전압(VINTP)은 열 선택부, 입출력 센스 앰프, 라이트 회로 등에 사용될 수 있다.
주변회로용 전원 전압(VINTP)은 어레이용 전원 전압(VINTA)에 비해 높은 전 압 레벨을 갖는다. 비교적 높은 어레이용 전원 전압(VINTP)을 이용하여 주변회로의 MOS 트랜지스터의 게이트 전압을 높게 하여 주변회로의 고속 동작을 가능하게 한다. 한편, 어레이용 전원 전압(VINTA)은 메모리 셀 커패시터의 유전체막의 신뢰성 보증 및 억세스 트랜지스터의 게이트 절연막의 신뢰성을 보증하고, 비트 라인 센스 앰프 동작시 소비 전력을 줄이기 위해 전압 레벨이 낮다.
승압 전압 발생부(50)는 어레이용 레퍼런스 전압(VREFA)을 이용하여 승압 전압을 생성한다. 이러한 승압 전압은 NMOS 트랜지스터의 문턱 전압(threshold voltage) 손실을 보충할 수 있어 반도체 메모리 장치 내에서 널리 쓰인다. 승압 전압이 이용되는 회로로는 예를 들어, 워드 라인 드라이버(word line driver) 회로, 비트 라인 분리(bit line isolation) 회로, 데이터 출력 버퍼(data output buffer) 회로 등이 있다. 승압 전압을 생성하는 방법으로는 다양한 방법이 있으나, 비교적 전류 소모가 적고 고속화가 가능한 부트 스트래핑법을 주로 사용한다.
프리자치 전압 발생부(60)는 어레이용 레퍼런스 전압(VREFA)을 이용하여 프리차지 전압(VBL)을 생성한다. 프리차지 전압(VBL)은 비트라인쌍을 프리차지하는 데 사용되고, 주로 1/2VINTA 의 전압 레벨을 갖는다.
플레이트 전압 발생부(70)는 어레이용 레퍼런스 전압(VREFA)을 이용하여 플레이트 전압(VP)을 생성한다. 플레이트 전압(VP)은 메모리 셀의 커패시터의 기준 노드에 연결되는 전압으로 커패시터 양단에 걸리는 전위차를 작게하여 누설 전류를 억제하고 커패시터의 신뢰성을 높인다.
기판 전압 발생부(90)는 주변회로용 전원 전압(VINTP)을 이용하여 기판 전압 (VBB)을 생성한다. 여기서, 기판에 접지 전압(VSS)이 아닌, 음전압인 기판 전압(VBB)을 가하는 이유는 몸체효과(body effect)에 기인하여 발생하는 트랜지스터의 문턱전압(threshold voltage)의 변화를 최소화할 수 있고, 펀치 스루(punch through) 전압을 높여주고 정션 커패시턴스(junction capacitance)을 감소시켜 동작 속도의 항상을 얻을 수 있기 때문이다.
본 발명의 반도체 메모리 장치는 별도의 컬럼 선택 라인 전압 발생부(100a 또는 100b)를 구비하여, 컬럼 선택 라인 신호를 생성하는데 전용되는 컬럼 선택 라인 전압(VCSL)을, 주변회로용 레퍼런스 전압(VREFP) 또는 어레이용 레퍼런스 전압(VREFA)을 이용하여 생성한다. 예를 들어, 컬럼 선택 라인 전압(VCSL)은 주변회로용 레퍼런스 전압(VREFP) 또는 어레이용 레퍼런스 전압(VREFA)을 전압 분배하여 생성할 수 있다. 컬럼 선택 라인 신호를 발생하는 데 전용하는 컬럼 선택 라인 전압(VCSL)이 필요한 이유에 대해서는 도 3 내지 도 5를 참조하여 후술하고, 컬럼 선택 라인 전압(VCSL)을 생성하는 방법은 도 6 내지 도 8을 참조하여 후술한다.
컬럼 선택 라인 전압(VCSL)은 주변회로용 전원 전압(VINTP) 또는 어레이용 전원 전압(VINTA)과 독립적이다. 또한, 컬럼 선택 라인 전압(VCSL)의 전압 레벨은 주변회로용 전원 전압(VINTP) 또는 어레이용 전원 전압(VINTA)의 전압 레벨보다 낮을 수 있다.
도 3는 본 발명의 일 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
우선 도 3를 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치는 메모리 셀 어레이(110), RAS 버퍼(120), 로우 어드레스 버퍼(130), 행 선택부(140), 비트 라인 센스 앰프(150), CAS 버퍼(160), 컬럼 어드레스 버퍼(170), 열 선택부(180), 스위칭부(190), 입출력 회로(198), 데이터 출력 버퍼(199)를 포함한다.
메모리 셀 어레이(110)는 다수의 메모리 셀(MC)이 행렬 형태로 배치된다. 여기서, 열의 메모리 셀(MC)은 각 열에 대응하여 배치된 비트 라인쌍(BL, BLB)과 연결되고, 행의 메모리 셀(MC)은 각 행에 대응하여 배치된 워드 라인(WL)과 연결된다.
로우 어드레스 버퍼(130)는 /RAS(Row Address Strobe) 신호가 RAS 버퍼(120)에 의해 바뀐 내부 RAS 신호에 응답하여 외부 어드레스(ADDR)를 버퍼링하여 로우 디코더(30)에 전달한다. 로우 어드레스 버퍼(130)로는 인버터(inverter)형 정적 어드레스 버퍼 또는 크로스-커플(cross-couple)형 동적 어드레스 버퍼 등을 사용할 수 있다.
행 선택부(140)는 제1 디코딩부(141)와 워드 라인 드라이버(146)를 구비하여, 로우 어드레스 신호(RA)에 따라 다수의 행 중 지정된 행을 선택한다. 여기서, 제1 디코딩부(141)는 프리 디코더(pre-decoder)와 메인 디코더를 구비하여, 로우 어드레스 신호(RA)를 다단계로 디코딩하여 출력 신호를 워드 라인 드라이버(146)에 제공한다. 워드 라인 드라이버(146)는 제1 디코딩부(141)에서 제공된 출력 신호에 대응하는 워드 라인(WL)의 게이트 전압을 승압 전압 레벨로 충전한다. 즉, 워드 라인(WL)이 활성화되면, 비트 라인쌍(BL, BLB)과 메모리 셀(MC)이 전기적으로 연결되 고 해당 메모리 셀의 데이터가 비트 라인쌍(BL, BLB)으로 전달된다.
다수의 비트 라인 센스 앰프(150)는 다수의 비트 라인쌍(BL, BLB)에 대응하여 배치되고, 대응되는 비트 라인쌍의 전압차를 차동 증폭하는 역할을 한다.
한편, 컬럼 어드레스 버퍼(170)는 CAE(Column Address Enable) 신호에 의해 활성화되어, 입력되는 외부 어드레스(ADDR)를 /CAS(Column Address Strobe) 신호에 의해 래치(latch)한다.
열 선택부(180)는 제2 디코딩부(181)와 컬럼 선택 라인 드라이버(186)를 구비하여, 컬럼 어드레스 신호(CA)에 따라 다수의 열 중 지정된 열을 선택한다. 즉, 제2 디코딩부(181)는 프리 디코더와 메인 디코더를 구비하여, 컬럼 어드레스 신호(CA)를 다단계로 디코딩하여 출력 신호(PCSL)를 컬럼 선택 라인 드라이버(186)에 제공한다. 컬럼 선택 라인 드라이버(186)는 출력 신호(PCSL)에 응답하여 컬럼 선택 라인 전압(VCSL) 레벨의 컬럼 선택 라인 신호(CSL)를 스위칭부(190)에 제공한다. 여기서, 컬럼 선택 라인 전압(VCSL)은 컬럼 선택 라인 신호(CSL)을 생성하는 데 전용되는 전압으로 컬럼 선택 라인 전압 발생부(100a 또는 100b)로부터 제공받는다.
스위칭부(190)는 컬럼 선택 라인 신호(CSL)에 응답하여, 컬럼 선택 라인 신호(CSL)에 대응되는 비트 라인쌍(BL, BLB)과 입출력 라인쌍(IO, IOB)을 전기적으로 연결한다. 따라서, 입출력 회로(198)는 비트 라인 센스 앰프(150)에 의해 증폭된 데이터를 리드(read)할 수 있게 된다.
도 4는 본 발명의 반도체 메모리 장치의 리드 과정을 자세히 설명하기 위해, 하나의 열에 관련된 부분의 구성을 개략적으로 도시한 회로도이다. 또한, 도 4에서 는 입출력 라인쌍(도 2의 IO/IOB)을 로컬 입출력 라인쌍(LIO, LIOB)과 글로벌 입출력 라인쌍(GIO, GIOB)을 이용하여 계층적으로 구현한 경우를 예로 든다.
도 4을 참조하면, 본 발명의 반도체 메모리 장치의 메모리 셀(MC)의 데이터는 비트 라인쌍(BL, BLB), 로컬 입출력 라인쌍(LIO, LIOB), 글로벌 입출력 라인쌍(GIO, GIOB)을 통해서, 입출력 회로(도 2의 198)의 입출력 센스 앰프(198a)로 전달된다. 메모리 셀(MC)은 워드 라인(WL)과 비트 라인(BL)의 교차부에 대응하여 배치되고, 정보를 기억하는 메모리 셀 커패시터(MQ)와, 메모리 셀 커패시터(MQ)와 비트 라인(BL) 사이에 형성되어 워드 라인(WL)의 신호에 의해 게이팅되는 억세스 트랜지스터(MT)를 포함한다. 여기서, 메모리 셀 커패시터(MQ)는 한쪽 노드는 플레이트 전압(VP)이 인가되어, 플레이트 전압(VP)을 기준으로 양 또는 음의 전하가 메모리 셀 커패시터(MQ)의 다른 쪽 노드에 축적된다.
비트 라인쌍(BL, BLB)에는 이퀄라이저(equalizer) 회로(210), 비트 라인 센스 앰프(도 3의 150)이 연결된다. 이퀄라이저 회로(210)는 이퀄라이징 신호(PEQIB)에 응답하여 비트 라인쌍(BL, BLB)을 1/2VINTA의 프리차지 전압(VBL)으로 프리차지한다. 이퀄라이징 신호(PEQIB)는 스탠바이 기간에는 인에이블되고, 액티브 기간에는 디스에이블된다.
비트 라인 센스 앰프(150)는 PMOS형 센스 앰프(151)와 NMOS형 센스 앰프(156)를 포함하여, 비트 라인쌍(BL, BLB)의 데이터를 디벨로프(develop)하는 역할을 한다. 즉, PMOS형 센스 앰프(151)는 전압(LA)가 높아짐에 따라 하이 레벨의 데이터를 디벨로프하고, NMOS형 센스 앰프(156)는 비트 라인 센스 앰프 인에이블 신 호(LANG)에 응답하여 전압(LAB)가 낮아짐에 따라 로우 레벨의 데이터를 디벨로프한다.
스위칭부(190)는 비트 라인쌍(BL, BLB)과 로컬 입출력 라인쌍(LIO, LIOB) 사이에 형성된 스위칭 트랜지스터들(M1, M2)을 포함하여, 컬럼 선택 라인 신호(CSL)에 응답하여 비트 라인쌍(BL, BLB)과 로컬 입출력 라인쌍(LIO, LIOB)을 전기적으로 연결한다.
로컬-글로벌 멀티플렉서(220)는 로컬 입출력 라인쌍(LIO, LIOB)과 글로벌 입출력 라인쌍(GIO, GIOB) 사이에 형성된 NMOS 트랜지스터들(M3, M4)을 포함하여, 블록 선택 신호(BLS)에 응답하여 로컬 입출력 라인쌍(LIO, LIOB)과 글로벌 입출력 라인쌍(GIO, GIOB)을 전기적으로 연결한다.
동작을 설명하면 다음과 같다.
스탠바이 기간에는, 이퀄라이징 신호(PEQIB)는 하이 레벨이므로 이퀄라이저 회로(210)는 인에이블되어 비트 라인쌍(BL, BLB)을 프리차지 전압(VBL)으로 프리차지한다. 또한, 워드 라인(WL)도 비선택 상태에 있고, 컬럼 선택 라인 신호(CSL)도 로우 레벨이 된다.
리드 커맨드가 입력되어 리드 동작이 시작되면, 워드 라인 드라이버(도 3의 146)는 소정 타이밍에 맞추어 워드 라인(WL)을 선택 상태로 구동한다. 한편, 이퀄라이징 신호(PEQIB)는 비활성 상태가 되어 비트 라인쌍(BL, BLB)은 플로팅 상태가 된다. 따라서, 메모리 셀 커패시터(MQ)에 축적된 전하가 비트 라인(BL)으로 전달된다. 본 발명의 일 실시예에서는 메모리 셀(MC)이 하이 레벨의 데이터를 저장하는 경우를 예로 들어 설명한다. 메모리 셀 커패시터(MQ)에 축적된 전하가 비트 라인쌍(BL, BLB)으로 전달되어, 비트 라인(BL)과 상보 비트 라인(BLB)의 전위차가 충분히 확대되면, 비트 라인 센스 앰프 인에이블 신호(LANG)가 하이 레벨이 되어 전압(LAB)의 전압 레벨은 접지 전압 레벨로 하강하고, 전압(LA)은 어레이용 전원 전압(VINTA) 레벨로 상승한다.
비트 라인 센스 앰프(150)에 의해 비트 라인쌍(BL, BLB)의 전압 레벨이 충분히 디벨로프되면, 컬럼 선택 라인 전압(VCSL) 레벨의 컬럼 선택 라인 신호(CSL)가 하이 레벨이 된다. 따라서, 스위칭부(190)의 스위칭 트랜지스터들(M1, M2)이 턴온되어 비트 라인쌍(BL, BLB)과 로컬 입출력 라인쌍(LIO, LIOB)이 전기적으로 연결된다. 또한, 블록 선택 신호(BLS)가 턴온되어 로컬 입출력 라인쌍(LIO, LIOB)과 글로벌 입출력 라인쌍(GIO, GIOB)이 전기적으로 연결된다. 따라서, 입출력 회로(도 3의 198) 내의 입출력 센스 앰프(198a)는 메모리 셀(MC)에 저장된 데이터를 센싱할 수 있게 된다.
전류형 입출력 센스 앰프(198a)의 경우를 예로 들어 센싱 방법을 설명하면, 입출력 센스 앰프(198a)는 글로벌 입출력 라인쌍(GIO, GIOB)에 전류를 인가하여 비트 라인쌍(BL, BLB)의 전위차에 따라 발생되는 전류 차이를 센싱한다. 자세히 설명하면, 입출력 센스 앰프(198a)에서 제공된 전류는 글로벌 입출력 라인쌍(GIO, GIOB), 로컬-글로벌 멀티플렉서(220), 로컬 입출력 라인쌍(LIO, LIOB), 스위칭부(190), 비트 라인쌍(BL, BLB), 비트 라인 센스 앰프(150)의 NMOS 트랜지스터(M5, M6)를 통해서 접지 전압으로 빠져 나간다. 전술하였듯이 비트 라인(BL)은 어레이용 전원 전압(VINTA) 레벨의 하이 레벨이고, 상보 비트 라인(BLB)은 접지 전압(VSS) 레벨의 로우 레벨이므로, 컬럼 선택 라인 신호(CSL)가 하이 레벨이 되었을 때, 스위칭부(190)의 스위칭 트랜지스터(M1)보다 스위칭 트랜지스터(M2)를 통해서 더 많은 전류가 흘러 들어가게 된다. 따라서, 입출력 센스 앰프(198a)는 이와 같은 전류 차이를 센싱하여 메모리 셀(MC)에 저장된 데이터를 리드하게 된다.
그런데, 입출력 센스 앰프(198a)에서 제공된 전류는 비트 라인쌍(BL, BLB)으로 흘러 들어가게 되는데, 이렇게 유입된 전류는 비트 라인쌍(BL, BLB)의 전압 레벨을 변하게 한다. 즉, 비트 라인쌍(BL, BLB) 중 로우 레벨을 갖는 상보 비트 라인(BLB)은 유입된 전류에 의해 소정 전압 상승하게 되고, 하이 레벨을 갖는 비트 라인(BL)는 소정 전압 하강하게 된다 이와 같은 현상을 비트 라인 바운싱(bit line bouncing)이라고 한다. 바운싱되는 전압은 크면 클수록 비트 라인쌍(BL, BLB)의 논리 레벨이 바뀔 가능성이 커지므로, 페일(fail)이 발생할 가능성이 높다.
페일의 가능성을 줄이기 위한 방법으로, 우선 어레이용 전원 전압(VINTA)의 전압 레벨을 높이는 방법이 있다. 이러한 경우, 어레이용 전원 전압(VINTA)은 PMOS형 센스 앰프(151)에서 사용되기 때문에, 디벨로프된 비트 라인쌍(BL, BLB)의 전압차가 커진다. 따라서, 바운싱되는 전압 레벨이 동일하더라도 비트 라인쌍(BL, BLB)의 논리 레벨이 바뀔 가능성이 낮아진다. 그런데, 어레이용 전원 전압(VINTA)을 높이는 방식은 소비 전력이 크므로 저전력화 추세에 적합하지 않고, 어레이용 전원 전압(VNITA)이 사용되는 다른 회로의 동작도 고려해야 하는 불편함이 있다.
페일의 가능성을 줄이기 위해, 바운싱되는 전압 레벨을 줄이는 방법을 사용 할 수 있다. 바운싱되는 전압 레벨을 줄이는 방법으로 가장 효과적인 방법은 컬럼 선택 라인 신호(CSL)의 전압 레벨을 조절하는 것이다. 도 5는 입출력 센스 앰프에서 비트 라인 센스 앰프까지의 경로에 따른 전압 분배를 설명하기 위한 도면이다. 즉, 도 5는 설명의 편의를 위해서, 도 4의 화살표(I)로 표시된 전류 경로에 따른 전압 분배만을 도시하였다.
자세히 설명하면, 입출력 센스 앰프에서 제공된 전류는 입출력 센스 앰프(도 4의 198a)의 로드 트랜지스터(LOAD Tr.), 상보 글로벌 입출력 라인(GIOB), 로컬-글로벌 멀티플렉서(220)의 NMOS 트랜지스터(M3), 상보 로컬 입출력 라인(LIOB), 스위칭부(190)의 스위칭 트랜지스터(M2), 상보 비트 라인(BLB), 비트 라인 센스 앰프(150)의 NMOS 트랜지스터(M6)를 통해서 접지 전압으로 빠져 나간다.
입출력 센스 앰프(198a)의 로드 트랜지스터(LOAD Tr.)에서 비트 라인 센스 앰프(150)의 NMOS 트랜지스터(M6)에 이르는 경로에서의 전압 분배를 %로 표시하면 도 4와 같다. 여기서, RGIOB은 상보 글로벌 입출력 라인(GIOB)의 저항, RLIOB은 상보 로컬 입출력 라인(LIOB)의 저항, RBLB은 상보 비트 라인(BLB)의 저항, RACT는 NMOS형 센스 앰프(156)의 액티브의 저항을 각각 나타낸다. 도 4에서와 같이, 전압 분배가 가장 크게 되는 곳은 컬럼 선택 라인 신호(CSL)에 응답하여 턴온되는 스위칭부(190)의 스위칭 트랜지스터(M2)이다. 따라서, 스위칭부(190)의 스위칭 트랜지스터(M2)의 저항을 조절하면 가장 큰 효과를 볼 수 있음을 알 수 있다.
즉, 비트 라인 바운싱되는 전압은, RBLB1, 스위칭 트랜지스터(M2)의 저항, RACT의 합과 유입된 전류의 곱으로 계산될 수 있으므로, 유입되는 전류의 양을 적 게 하면 비트 라인 바운싱되는 전압의 크기도 줄일 수 있다. 따라서, 스위칭부(190)의 저항을 크게 하면 유입되는 전류가 줄어들게 되므로, 비트 라인 바운싱되는 전압을 줄일 수 있다.
본 발명의 일 실시예에서는 컬럼 선택 라인 신호(CSL)의 전압 레벨을 조절함으로서 스위칭부(190)의 저항을 조절한다. 그런데, 종래에는 컬럼 선택 라인 신호(CSL)는 주변회로용 전원 전압(VINTP)를 이용하여 생성하였다. 주변회로용 전원 전압(VINTP)의 크기를 조절하여 컬럼 선택 라인 신호(CSL)의 전압 레벨을 조절하는 것은 한계가 있다. 따라서, 본 발명에서는 컬럼 선택 라인 신호(CSL)에 전용되는 컬럼 선택 라인 전압(VCSL)을 발생하는 컬럼 선택 라인 전압 발생부(100a 또는 100b)를 별도로 두어, 컬럼 선택 라인 신호(CSL)의 전압 레벨을 조절하게 된다.
다만, 컬럼 선택 라인 신호(CSL)에 전용되는 컬럼 선택 라인 전압(VCSL)의 크기는 입출력 센스 앰프(198a)의 센싱 능력과, 비트 라인 센스 앰프(150)의 센싱 능력 등에 따라 조절되어야 한다. 예를 들어, 입출력 센스 앰프(198a)의 센싱 능력이 클 경우에는 컬럼 선택 라인 전압(VCSL)의 전압 레벨을 충분히 낮출 수 있다.
도 6는 도 3의 컬럼 선택 라인 전압 발생부의 회로도이다.
도 6를 참조하면, 컬럼 선택 라인 전압 발생부(100a 또는 100b)는 주변회로용 레퍼런스 전압(VREFP) 또는 어레이용 레퍼런스 전압(VREFA)을 전압 분배하여 컬럼 선택 라인 전압(VCSL)을 발생한다. 컬럼 선택 라인 전압(VCSL)은 주변회로용 레퍼런스 전압(VREFP) 또는 어레이용 레퍼런스 전압(VREFA)의 전압 레벨보다 작은 것이 바람직하다. 주변회로용 레퍼런스 전압(VREFP)을 이용하거나, 어레이용 레퍼런 스 전압(VREFA)을 이용하는 경우 모두 회로 구성은 실질적으로 동일하므로, 주변회로용 레퍼런스 전압(VREFP)을 이용하는 경우를 예로 들어 설명한다.
컬럼 선택 라인 전압 발생부(100b)는 주변회로용 레퍼런스 전압(VREFP)을 전압 분배하는 저항열(310), 저항열(310)의 제1 노드(N1)의 전압과 컬럼 선택 라인 전압 출력 노드(NCSL)의 전압을 차동 증폭하는 차동 증폭기(320), 차동 증폭기(320)의 출력 신호에 따라 컬럼 선택 라인 전압 출력 노드(NCSL)로 전류를 제공하는 전류 구동 트랜지스터(330)를 포함한다.
동작을 설명하면, 저항열(310)의 제1 노드(N1)의 전압보다 컬럼 선택 라인 전압 출력 노드(NCSL)의 전압 레벨이 큰 경우에는 차동 증폭기(320)는 하이 레벨의 출력 신호를 제공하므로, 전류 구동 트랜지스터(330)는 디스에이블된다. 한편, 저항열(310)의 제1 노드(N1)의 전압보다 컬럼 선택 라인 전압 출력 노드(NCSL)의 전압 레벨이 작은 경우에는 차동 증폭기(320)는 로우 레벨의 출력 신호를 제공하므로, 전류 구동 트랜지스터(330)는 인에이블된다. 이와 같은 방법을 통해서, 컬럼 선택 라인 전압(VCSL)의 전압 레벨을 조절할 수 있다.
도 7는 도 3의 컬럼 선택 라인 전압 발생부를 나타내는 다른 회로도이다. 도 6와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 7을 참조하면, 컬럼 선택 라인 전압 발생부(100b_1)는 컬럼 선택 라인 전압(VCSL)의 전압 레벨을 조절하기 위해 저항열(310)의 제2 및 제3 노드(N2, N3)를 연결하는 퓨즈(340)를 더 포함한다. 즉, 반도체 메모리 장치를 제조하는 과정에서 테스트를 한 후, 컬럼 선택 라인 전압(VCSL)의 전압 레벨이 낮추어야 할 경우 퓨즈(340)를 절단할 수 있다. 이와 같은 방식을 사용하면, 생산되는 반도체 메모리 장치의 개별적인 특성에 따라 컬럼 선택 라인 전압(VCSL)을 조절하여 센싱 효율을 극대화할 수 있다.
도 8은 도 3의 컬럼 선택 라인 전압 발생부를 나타내는 또 다른 회로도이다. 도 6와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성 요소에 대한 상세한 설명은 생략하기로 한다.
도 8을 참조하면, 컬럼 선택 라인 전압 발생부(100b_2)는 컬럼 선택 라인 전압(VCSL)의 전압 레벨을 조절하기 위해 저항열(310)의 제2 및 제3 노드(N2, N3)를 연결되고, 모드 레지스터 세트(Mode Resister Set; MRS) 신호에 응답하여 게이팅되는 NMOS 트랜지스터(350)를 더 포함한다. 따라서, 하이 레벨의 모드 레지스터 세트 신호(MRS)에 의해 NMOS 트랜지스터(350)가 턴온되면, 컬럼 선택 라인 전압(VCSL)의 전압 레벨이 높아진다. 이와 같은 방식을 이용하여 컬럼 선택 라인 전압(VCSL)의 전압 레벨을 조절할 수 있다.
도 9는 도 3의 열 선택부를 설명하기 위한 도면이다.
도 9를 참조하면, 열 선택부(180)는 제2 디코딩부(181)와 컬럼 선택 라인 드라이버(186)를 포함한다.
제2 디코딩부(181)는 프리 디코더(182)와 메인 디코더(183)를 포함한다. 프리 디코더(182)는 컬럼 어드레스 신호(CA)를 디코딩하여 컬럼 어드레스 선택 신호(DCA)를 제공하고, 메인 디코더(183)는 컬럼 어드레스 선택 신호(DCA)를 디코딩하 여 출력 신호(PCSL)를 컬럼 선택 라인 드라이버(186)에 제공한다.
컬럼 선택 라인 드라이버(186)는 메인 디코더(183)의 출력 신호(PCSL)를 입력받아, 컬럼 선택 라인 전압 레벨(VCSL)로 변환하여 컬럼 선택 라인 신호(CSL)로 제공한다. 즉, 컬럼 선택 라인 드라이버(186)는 직렬로 연결된 2개의 인버터(INV1, INV2)를 포함하되, 제1 인버터(INV1)는 주변회로용 전원 전압 레벨(VINTP)를 전원으로 사용하여 메인 디코더(183)의 출력 신호(PCSL)를 주변회로용 전원 전압 레벨(VINTP)로 변환하고, 제2 인버터(INV2)는 컬럼 선택 라인 전압(VCSL) 레벨을 전원으로 사용하여 제1 인버터(INV1)의 출력 신호를 컬럼 선택 라인 전압(VCSL) 레벨로 변환한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 메모리 장치의 전압 발생 회로에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다.
컬럼 선택 라인 신호에 전용되는 컬럼 선택 라인 전압을 사용함으로써, 컬럼 선택 라인 신호의 전압 레벨을 자유로이 조절할 수 있다. 따라서, 비트 라인쌍과 로컬 입출력쌍을 선택적으로 연결하는 스위칭부의 스위칭 트랜지스터의 저항을 조 절할 수 있다. 따라서, 비트 라인 바운싱에 의한 비트 라인쌍의 논리 레벨 변화를 방지할 수 있다. 결국, 반도체 메모리 장치의 신뢰성을 향상시킬 수 있다.

Claims (17)

  1. 컬럼 선택 라인 신호에 응답하여, 비트 라인쌍과 입출력 라인쌍을 전기적으로 연결하는 스위칭부;
    상기 컬럼 선택 라인 신호에 전용되는 컬럼 선택 라인 전압을 발생하는 컬럼 선택 라인 전압 발생부; 및
    상기 컬럼 선택 라인 전압 레벨의 컬럼 선택 라인 신호를 제공하는 컬럼 선택 라인 드라이버를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 컬럼 선택 라인 전압은 주변회로용 전원 전압 또는 어레이용 전원 전압에 독립적인 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 컬럼 선택 라인 전압은 주변회로용 전원 전압 또는 어레이용 전원 전압의 전압 레벨보다 낮은 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 컬럼 선택 라인 전압은 주변회로용 레퍼런스 전압 또는 어레이용 레퍼런스 전압을 이용하여 발생되는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 컬럼 선택 라인 전압 발생부는 상기 주변회로용 레퍼런스 전압 또는 어레이용 레퍼런스 전압을 전압 분배하는 저항열과, 상기 저항열의 제1 노드의 전압과 컬럼 선택 라인 전압 출력 노드의 전압을 차동 증폭하는 차동 증폭기와, 상기 차동 증폭기의 출력 신호에 따라 상기 컬럼 선택 라인 전압 출력 노드로 전류를 제공하는 전류 구동 트랜지스터를 포함하는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 컬럼 선택 라인 전압 발생부는 상기 저항열의 제2 및 제3 노드를 연결하는 퓨즈를 더 포함하는 반도체 메모리 장치.
  7. 제 5항에 있어서,
    상기 컬럼 선택 라인 전압 발생부는 상기 저항열의 제2 및 제3 노드 사이에 형성되고, 모드 레지스터 세트 신호에 응답하여 턴온되거나 턴오프되는 트랜지스터를 더 포함하는 반도체 메모리 장치.
  8. 다수의 메모리 셀이 행렬 형태로 배치된 메모리 셀 어레이;
    상기 각 열에 대응하여 배치되고, 각각에 대응되는 열의 메모리 셀과 연결된 다수의 비트 라인쌍;
    상기 각 행에 대응하여 배치되고, 각각에 대응되는 행의 메모리 셀과 연결된 다수의 워드 라인;
    상기 다수의 비트 라인쌍에 대응하여 배치되고, 대응되는 비트 라인쌍의 데이터를 감지 증폭하는 다수의 비트 라인 센스 앰프;
    컬럼 선택 라인 신호에 응답하여, 상기 다수의 비트 라인쌍과 다수의 입출력 라인쌍을 각각 전기적으로 연결하는 스위칭부;
    상기 컬럼 선택 라인 신호에 전용되는 컬럼 선택 라인 전압을 발생하는 컬럼 선택 라인 전압 발생부;
    컬럼 어드레스 신호에 따라 상기 다수의 열 중 지정된 열을 선택하는 상기 컬럼 선택 라인 전압 레벨의 컬럼 선택 라인 신호를 제공하는 열 선택부; 및
    상기 다수의 입출력 라인쌍에 대응하여 배치된 상기 다수의 입출력 센스 앰프를 포함하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 컬럼 선택 라인 전압은 주변회로용 전원 전압 또는 어레이용 전원 전압에 독립적인 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 컬럼 선택 라인 전압은 주변회로용 전원 전압 또는 어레이용 전원 전압의 전압 레벨보다 낮은 반도체 메모리 장치.
  11. 제 8항에 있어서,
    상기 컬럼 선택 라인 전압은 주변회로용 레퍼런스 전압 또는 어레이용 레퍼런스 전압을 이용하여 발생되는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 컬럼 선택 라인 전압 발생부는 상기 주변회로용 레퍼런스 전압 또는 어레이용 레퍼런스 전압을 전압 분배하는 저항열과, 상기 저항열의 제1 노드의 전압과 컬럼 선택 라인 전압 출력 노드의 전압을 차동 증폭하는 차동 증폭기와, 상기 차동 증폭기의 출력 신호에 따라 상기 컬럼 선택 라인 전압 출력 노드로 전류를 제공하는 전류 구동 트랜지스터를 포함하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 컬럼 선택 라인 전압 발생부는 상기 저항열의 제2 및 제3 노드를 연결하는 퓨즈를 더 포함하는 반도체 메모리 장치.
  14. 제 12항에 있어서,
    상기 컬럼 선택 라인 전압 발생부는 상기 저항열의 제2 및 제3 노드 사이에 형성되고, 모드 레지스터 세트 신호에 응답하여 턴온되거나 턴오프되는 트랜지스터를 더 포함하는 반도체 메모리 장치.
  15. 제 8항에 있어서,
    상기 열 선택부는 컬럼 어드레스 신호를 디코딩하여 출력하는 디코딩부와, 상기 디코딩부의 출력 신호를 상기 컬럼 선택 라인 전압 레벨로 변환하여, 컬럼 선택 라인 신호로 제공하는 컬럼 선택 라인 드라이버를 포함하는 반도체 메모리 장치.
  16. 제 15항에 있어서,
    상기 컬럼 선택 라인 드라이버는 상기 디코딩부의 출력 신호를 주변회로용 전원 전압 레벨로 변환하는 제1 인버터와, 상기 제1 인버터의 출력 신호를 상기 컬럼 선택 라인 전압 레벨로 변환하는 제2 인버터를 포함하는 반도체 메모리 장치.
  17. 제 8항에 있어서,
    상기 입출력 센스 앰프는 전류 센스 앰프인 반도체 메모리 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768853B2 (en) 2007-06-01 2010-08-03 Samsung Electronics Co., Ltd. Semiconductor memory device
CN112259151A (zh) * 2019-07-22 2021-01-22 中电海康集团有限公司 Mram阵列的测试电路

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5034379B2 (ja) * 2006-08-30 2012-09-26 富士通セミコンダクター株式会社 半導体メモリおよびシステム
US7613047B2 (en) * 2006-10-05 2009-11-03 International Business Machines Corporation Efficient circuit and method to measure resistance thresholds
KR100902123B1 (ko) * 2007-09-27 2009-06-09 주식회사 하이닉스반도체 어드레스 트레이닝 모드 동작을 하는 반도체 메모리장치.
US8238139B2 (en) * 2010-03-29 2012-08-07 Elite Semiconductor Memory Technology Inc. Dynamic random access memory and method of driving dynamic random access memory
JP2012212493A (ja) * 2011-03-31 2012-11-01 Elpida Memory Inc 半導体装置
US9064559B2 (en) * 2013-08-15 2015-06-23 Arm Limited Memory device and method of performing access operations within such a memory device
US9142266B2 (en) * 2013-11-19 2015-09-22 Arm Limited Memory circuitry using write assist voltage boost
US9847126B2 (en) 2014-10-24 2017-12-19 Hewlett Packard Enterprise Development Lp Increasing a read margin in a read cell
US10636470B2 (en) * 2018-09-04 2020-04-28 Micron Technology, Inc. Source follower-based sensing scheme
US11955163B2 (en) * 2022-07-28 2024-04-09 Elite Semiconductor Microelectronics Technology Inc. Method and circuit for adaptive column-select line signal generation

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0145859B1 (ko) 1995-04-27 1998-11-02 김광호 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리
JPH10283776A (ja) 1997-04-04 1998-10-23 Mitsubishi Electric Corp 半導体記憶装置
US6111808A (en) * 1998-03-02 2000-08-29 Hyundai Electronics Industries Co., Ltd. Semiconductor memory device
TW503396B (en) * 1999-12-03 2002-09-21 Hitachi Ltd Semiconductor device
KR100505711B1 (ko) 2003-09-30 2005-08-03 삼성전자주식회사 칼럼 선택 신호 제어 방법 및 칼럼 선택 신호 제어 회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7768853B2 (en) 2007-06-01 2010-08-03 Samsung Electronics Co., Ltd. Semiconductor memory device
CN112259151A (zh) * 2019-07-22 2021-01-22 中电海康集团有限公司 Mram阵列的测试电路
CN112259151B (zh) * 2019-07-22 2022-06-24 中电海康集团有限公司 Mram阵列的测试电路

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