KR100902123B1 - 어드레스 트레이닝 모드 동작을 하는 반도체 메모리장치. - Google Patents

Abstract

본 발명은 어드레스 트레이닝 모드 동작을 하는 반도체 메모리장치에 관한 것으로, 본 발명에 따른 반도체 메모리장치는 칩셋으로부터 어드레스를 입력받기 위한 어드레스 버퍼부; 셀어레이에 저장된 데이터를 전달하기 위한 데이터 입출력라인; 제1모드인지 제2모드인지의 여부에 따라 상기 어드레스 버퍼부로부터 전달받는 어드레스 또는 상기 데이터 입출력라인으로부터 전달받는 데이터를 선택해 출력하는 선택부; 및 상기 선택부의 출력을 외부로 출력하기 위한 출력부를 포함한다.

메모리장치, 어드레스, 셋업 홀드 타임

Description

어드레스 트레이닝 모드 동작을 하는 반도체 메모리장치.{Semiconductor Memory Devoce doing Address training operation}

본 발명은 반도체 메모리장치에 관한 것으로, 메모리장치의 어드레스의 셋업/홀드 타임(setup/hold time)의 마진(margin)에 관한 것이다.

종래의 반도체 메모리장치의 어드레스 버퍼(address buffer)는 외부의 어드레스 신호를 받아 버퍼링하고, 내부 클럭(internal clock)을 스트로브(strobe) 신호로 이용하여 어드레스를 래치(latch)하는 구조로 이루어져 있다.

도 1은 종래의 어드레스 버퍼를 나타내는 구성도이다.

종래의 일반적인 어드레스 버퍼는 도면과 같이, 버퍼부(110)와 래치부(120)로 이루어진다.

버퍼부(110)는 외부의 칩셋(chipset)으로부터 어드레스(address)를 받아서 반도체 메모리장치 내부의 CMOS 레벨(level)로 버퍼링(buffering)을 하는 역할을 한다. 그리고 래치부(120)는 버퍼부(110)에 의해 버퍼링된 어드레스(add_out)를 내 부 클럭(clk_add)에 따라 동기화 시키는 역할을 수행한다.

종래의 어드레스 입력은 외부 클럭의 라이징에 셋업/홀드 타임(setup/hold time)을 갖고 한번 입력되고, 이 입력된 어드레스를 내부의 클럭의 라이징에서 래치하는 방식이었다.(이를 SDR방식이라 칭한다.) 그러나 GDDR5 메모리장치에서는 외부 클럭의 라이징/폴링에서 셋업/홀드 타임을 갖고 어드레스가 입력되며, 이 입력된 클럭을 내부 클럭의 라이징/폴링에서 모두 어드레스를 래치하는 방식으로 변경되었다.(이를 DDR방식이라 칭한다.)

이것은 어드레스가 기존의 GDDR3/GDDR4의 데이터 비트 레이트(data bit rate)와 같은 스피드를 갖게 된다는 것을 의미하게 된다. 즉, tCK=1Ghz이면 기존의 GDDR3/GDDR4에서는 어드레스는 1Gbps로 동작하고 데이터가 클럭의 라이징/폴링에서 입출력되어 2Gbps로 동작하는데, GDDR5에서는 어드레스도 클럭의 라이징/폴링에서 입력되어 2Gbps로 동작하게 된다. 따라서 이는 어드레스 입력의 신뢰성에 대한 문제를 일으키게 된다.

기존의 GDDR에서는 2Gbps가 되는 데이터(DQ)의 비트 레이트를 보장할 수 있도록 1byte마다(DQ 8개 마다) 데이터 스트로브 신호인 DQS신호를 데이터(DQ)와 동기시켜 입력해 주었다. DQS신호는 데이터(DQ)를 래치하는 신호이고, 칩셋에서 메모리장치까지 DQ와 DQS는 같은 경로로 이어지는 소스 싱크로된(source synchronous) 신호이기 때문에, 데이터(DQ)의 입력에 대한 신뢰성을 보장하는 것이 가능하다.

그러나 GDDR5에서는 어드레스도 DDR방식으로 입력되기 때문에 데이터(DQ)와 동일한 속도로 입력되지만, DQS처럼 소스 싱크로된 신호가 존재하지 않고 외부 클 럭을 사용하기 때문에, 어드레스를 래치하기 위한 셋업/홀드 타임의 마진을 확보하기가 어려워진다는 문제점이 있다.

본 발명은 상기한 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 메모리장치가 외부 칩셋으로부터 어드레스를 받아들이는데 있어서 셋업/홀드 타임의 마진을 확보하게 하기 위한 것이다.

GDDR5 반도체 메모리장치에서는 어드레스가 클럭 대비 2배의 속도로 입력된다. 따라서 어드레스 트레이닝(address training)이라는 새로운 동작이 도입되었는데, 이 동작은 어드레스를 에러없이 래치할 수 있는 윈도우를 찾도록, 메모리장치가 칩셋으로부터 받은 어드레스를 다시 칩셋으로 출력하고, 칩셋에서는 보낸 어드레스와 받은 어드레스가 일치하는지를 체크하여 어드레스가 제대로 인식되는 영역을 찾는 과정을 말한다.

본 발명은 이러한 어드레스 트레이닝 기법이 구현된 메모리장치를 제공하기 위한 것인데, 상기한 목적을 달성하기 위한 본 발명의 일측면에 따르면, 칩셋으로부터 어드레스를 입력받기 위한 어드레스 버퍼부; 셀어레이에 저장된 데이터를 전달하기 위한 데이터 입출력라인; 제1모드인지 제2모드인지의 여부에 따라 상기 어드레스 버퍼부로부터 전달받는 어드레스 또는 상기 데이터 입출력라인으로부터 전달받는 데이터를 선택해 출력하는 선택부; 및 상기 선택부의 출력을 외부로 출력하기 위한 출력부를 포함하는 메모리장치가 제공된다.

또한, 본 발명의 다른 측면에 따르면, 외부 칩셋으로부터 입력받은 어드레스 또는 메모리셀에 저장된 데이터를 제1모드인지 제2모드인지에 따라 선택하여 출력하는 선택부; 및 상기 선택부에서 선택된 상기 어드레스 또는 데이터를 칩 외부로 출력하기 위한 출력부를 포함하는 메모리장치가 제공된다.

바람직하게는, 상기 선택부는 멀티플렉서로 구성될 수 있으며, 제1모드에서 인에이블 되는 신호에 응답하여 상기 어드레스 또는 상기 데이터를 선택하며, 상기 제1모드 시에는 상기 어드레스를 상기 출력부로 출력하고, 상기 제2모드 시에는 상기 데이터를 상기 출력부로 출력하는 것을 특징으로 할 수 있다.

본 발명에 따르면, 메모리장치가 어드레스 트레이닝 동작에 완벽히 대응하여, 칩셋으로부터 어드레스가 고속으로 입력되더라도, 적절한 셋업/홀드 타임의 마진을 확보하고, 어드레스를 안정적으로 입력받을 수 있다는 장점이 있다.

이하, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

도 2는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도이다.

도면에 도시된 바와 같이, 본 발명에 따른 반도체 메모리장치는, 어드레스 버퍼부(210), 데이터 입출력라인(220), 선택부(230), 및 출력부(240)를 포함해 구성될 수 있다.

어드레스 버퍼부(210)는 칩셋(chipset)으로부터 어드레스(address)를 입력받는다. 어드레스(address)를 입력받는데 있어서, 어드레스 버퍼부(220)는 어드레스(address)를 메모리장치의 신호 레벨에 맞게 버퍼링(buffering)하고, 버퍼링한 어드레스(address)를 클럭(clk_add)에 래치하여 동기화 시킨다.

상세하게, 칩셋으로부터 어드레스(address) 정보를 받는데, 어드레스 패드(pad)는 8개이므로 각 패드로 들어온 어드레스는 x8이 되고, 이를 메모리장치 내의 CMOS레벨로 버퍼링하게 된다. 그리고 이를 메모리장치 내부의 어드레스 래치 클럭인 clk_add에 래치하여 동기화 시키게 된다.

상술한 바와 같이, GDDR5에서는 어드레스가 클럭의 라이징/폴링에서 모두 입력되는 DDR방식으로 입력되므로, 이를 클럭의 라이징/폴링에서 모두 래치하게 되고, 라이징에서 들어온 어드레스와 폴링에서 들어온 어드레스를 병렬로 출력하게 된다. 따라서 어드레스 버퍼부의 출력(ADD<0:15>)은 x16이 된다.

데이터 입출력라인(220)은 메모리장치의 셀어레이(cell array)에 저장된 데이터(data)를 전달하기 위한 라인을 의미하며, 이의 일반적인 것으로 글로벌 입출력라인(GIO line: Global Input/Output line)이 있다.

선택부(230)는, 제1모드인지 제2모드인지의 여부에 따라 어드레스 버퍼부(210)로부터 전달받게 되는 어드레스(ADD<0:15>) 또는 데이터 입출력라인(220)으로부터 전달받는 데이터(GIO<0:1> x8)를 선택해 출력한다. 즉, 제1모드인 어드레스 트레이닝(address training) 모드에서는 어드레스를 출력하고, 제2모드인 노멀모드에서는 종래와 같이 데이터를 출력하게 한다.

상세하게, 선택부(230)는 일반적인 멀티플렉서(MUX: Multi plexer)로 구성될 수 있으며, 어드레스 트레이닝 모드에서 인에이블 되는 어드레스 트레이닝 신호(address training)에 응답하여 데이터 또는 어드레스를 선택해 출력하게 할 수 있다.

어드레스(ADD<0:15)는 라이징에 8개 폴링에 8개로 총 16개가 병렬로 입력되고, 이는 데이터 GIO<0:1> x8의 16개와 동일하게 된다. GDDR5 메모리장치에서는 기본 동작이 BL8(Burst Length: 버스트 길이)이므로 DQ핀당 8개의 데이터가 직렬로되어(serialize) 출력되므로, 선택부(230)에서 출력부(240)의 출력 드라이버(241, 242)에 어드레스를 넘겨줄 때도 각 출력 드라이버(241, 242) 마다 8개씩의 어드레스를 넘겨주게 된다.(도면에 각각 x8로 표시)

출력부(240)는, 선택부(230)에서 선택된 어드레스 또는 데이터를 칩 외부로 출력하는 역할을 하는데, 이는 잘 알려진 바와 같이, 어드레스 또는 데이터를 메모리장치의 버스트 길이(BL)에 따라 직렬로 래치하기 위한 출력 드라이버부(241, 242);와 출력 드라이버부의 출력을 칩 외부로 출력하기 위한 출력핀(DQ<0>, DQ<1>)으로 구성될 수 있다. 이때 출력핀으로는 메모리장치의 데이터 출력핀인 DQ핀이 사용될 수 있다. 출력부(240)의 구성은 종래의 메모리장치와 달라질 것이 없으며, 다만 기존에는 출력부(240)로는 데이터를 출력했지만 본 발명에서는 데이터 또는 어드레스를 칩 외부로 출력한다는 점만이 상이할 뿐이다.

참고로, 상술한 바와 같이 어드레스는 8개의 핀으로 입력되고, 클럭의 라이징/폴링을 합하여 총 16개가 입력되므로, 도면에 도시된 바와 같이 어드레스 트레이닝 모드 시에 어드레스가 2개의 출력 드라이버(241, 242)를 통해 DQ핀(DQ<0>, DQ<1>)으로 출력되도록 구성하는 것이 가능하다.

어드레스 트레이닝은 메모리장치가 파워 온이 되었을 때 어드레스의 셋업/홀드 윈도우를 찾기 위한 동작이며, 칩셋은 이 윈도우를 확인할 때까지 어드레스 트레이닝 동작을 반복적으로 수행하게 한다. 칩셋이 어드레스와 어드레스 트레이닝 커맨드를 메모리장치에 보내면 상술한 본 발명의 메모리장치는 DQ<0:1>의 핀을 통해 칩셋으로 어드레스를 다시 출력한다. 메모리장치로부터 어드레스 정보를 돌려받은 칩셋은, 자신이 보낸 어드레스와 DQ(0:1>핀으로 받은 어드레스를 비교하여 패스/페일(pass/fail)의 판정을 하게 되고, 다시 어드레스 트레이닝 커맨드와 시간축으로 딜레이된 어드레스를 메모리장치에 보내고 다시 패스/페일의 판정을 하게 된다.

이런 식의 어드레스 트레이닝 동작을 계속 수행하게 되면 패스된 영역과 패일된 영역을 알 수 있게 되고, 패스된 영역의 중앙(center)에 맞게 어드레스를 메모리장치에 보낸다면, 메모리장치로는 보정된 어드레스의 셋업/홀드 타임에 맞게 어드레스가 들어오게 되고, 메모리장치의 입장에서는 안정된 어드레스 래치 동작을 수행할 수 있게 된다.

즉, 본 발명에 따른 메모리장치는, 외부 칩셋으로부터 입력받은 어드레스 또는 메모리셀에 저장된 데이터를 제1모드(어드레스 트레이닝 모드)인지 제2모드(노멀 모드)인지에 따라 선택하여 출력하는 선택부(230)를 구비하게 됨으로써, 어드레 스 트레이닝(address training) 동작에 완벽히 대응할 수 있으며, 안정적으로 어드레스를 입력받을 수 있게 된다.

도 3은 도 2에 도시된 본 발명에 따른 메모리장치의 동작을 설명하기 위한 타이밍도이다.

도 3에는 어드레스 트레이닝 커맨드가 2번 연속 들어와 두 번의 어드레스 트레이닝 동작이 이루어질 때의 타이밍도를 도시하고 있다. 8개의 어드레스 핀으로 어드레스가 들어오면(A<0:7>), clk_add의 라이징과 폴링에서 이를 래치하게 되고(lat_an<0:7>, lat_an<8:15), 래치된 어드레스(at<8:15), at<0:7>)는 출력 드라이버에 의해 직렬(serialized)로 변환되어 DQ<0:1> 두 개의 핀으로 8개씩 출력된다.(도면에는 2번의 어드레스 트레이닝이 연속으로 이루어지는 과정을 도시하였으므로 총 32개의 어드레스(at<8:15>_1, at<8:15>_3, at<0:7>_0, at<0:7>_2)가 출력되는 것을 도시)

본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

도 1은 종래의 어드레스 버퍼를 나타내는 구성도.

도 2는 본 발명에 따른 반도체 메모리장치의 일실시예 구성도.

도 3은 도 2에 도시된 본 발명에 따른 메모리장치의 동작을 설명하기 위한 타이밍도.

*도면의 주요 부분에 대한 부호의 설명

210: 어드레스 버퍼부 220: 데이터 입출력라인

230: 선택부 240: 출력부

241, 242: 출력 드라이버

Claims (14)

1. 칩셋으로부터 어드레스를 입력받기 위한 어드레스 버퍼부;

   셀어레이에 저장된 데이터를 전달하기 위한 데이터 입출력라인;

   제1모드인지 제2모드인지의 여부에 따라 상기 어드레스 버퍼부로부터 전달받는 어드레스 또는 상기 데이터 입출력라인으로부터 전달받는 데이터를 선택해 출력하는 선택부; 및

   상기 선택부의 출력을 외부로 출력하기 위한 출력부

   를 포함하는 반도체 메모리장치.
2. 제 1항에 있어서,

   상기 어드레스 버퍼부는,

   상기 어드레스를 메모리장치의 신호 레벨로 버퍼링하고, 클럭에 동기화 시키는 것을 특징으로 하는 반도체 메모리장치.
3. 제 1항에 있어서,

   상기 선택부는,

   상기 어드레스와 상기 데이터를 입력받는 멀티플렉서를 포함하여 구성되는 것을 특징으로 하는 반도체 메모리장치.
4. 제 3항에 있어서,

   상기 멀티플렉서는,

   상기 제1모드에서 인에이블 되는 신호에 응답하여 상기 어드레스 또는 상기 데이터를 선택하며,

   상기 제1모드 시에는 상기 어드레스를 상기 출력부로 출력하고,

   상기 제2모드 시에는 상기 데이터를 상기 출력부로 출력하는 것을 특징으로 하는 반도체 메모리장치.
5. 제 4항에 있어서,

   상기 멀티플렉서는,

   상기 어드레스 또는 상기 데이터를 메모리장치의 버스트 길이에 따라 병렬화 하여 상기 출력부로 전달하는 것을 특징으로 하는 반도체 메모리장치.
6. 제 1항에 있어서,

   상기 출력부는,

   상기 데이터 또는 상기 어드레스를 메모리장치의 버스트 길이에 따라 직렬로 래치하는 출력 드라이버부; 및

   상기 출력 드라이버부의 출력을 칩 외부로 출력하기 위한 출력핀

   을 포함하는 것을 특징으로 하는 반도체 메모리장치.
7. 제 6항에 있어서,

   상기 출력핀은,

   메모리장치의 DQ핀인 것을 특징으로 하는 반도체 메모리장치.
8. 제 1항에 있어서,

   상기 데이터 입출력라인은,

   메모리장치의 글로벌 입출력라인인 것을 특징으로 하는 반도체 메모리장치.
9. 제 1항 내지 8항 중 어느 한 항에 있어서,

   상기 제1모드는 어드레스 트레이닝 모드이며,

   상기 제2모드는 노멀모드인 것을 특징으로 하는 반도체 메모리장치.
10. 삭제
11. 삭제
12. 외부 칩셋으로부터 입력받은 어드레스 또는 메모리셀에 저장된 데이터를 제1모드인지 제2모드인지에 따라 선택하여 출력하는 선택부; 및

    상기 선택부에서 선택된 상기 어드레스 또는 데이터를 칩 외부로 출력하기 위한 출력부를 포함하고,

    상기 선택부는,

    멀티플렉서를 포함하여 구성되고,

    상기 멀티플렉서는,

    칩셋으로부터 입력되는 어드레스를 버퍼링하고 클럭에 동기화 시키는 어드레스 버퍼부의 출력과, 셀어레이로부터 데이터를 전달하는 데이터 입출력라인의 출력들 입력받는 것을 특징으로 하는 반도체 메모리장치.
13. 외부 칩셋으로부터 입력받은 어드레스 또는 메모리셀에 저장된 데이터를 제1모드인지 제2모드인지에 따라 선택하여 출력하는 선택부; 및

    상기 선택부에서 선택된 상기 어드레스 또는 데이터를 칩 외부로 출력하기 위한 출력부를 포함하고,

    상기 출력부는,

    상기 어드레스 또는 상기 데이터를 메모리장치에 버스트 길이에 따라 직렬로 래치하는 출력 드라이버부; 및

    상기 출력 드라이버부의 출력을 외부로 출력하기 위한 출력핀

    을 포함하는 것을 특징으로 하는 반도체 메모리장치.
14. 제 12항 또는 13항 중 어느 한 항에 있어서,

    상기 제1모드는 어드레스 트레이닝 모드이며,

    상기 제2모드는 노멀모드인 것을 특징으로 하는 반도체 메모리장치.

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