KR100412993B1 - 동기식 반도체 메모리 소자 - Google Patents

동기식 반도체 메모리 소자 Download PDF

Info

Publication number
KR100412993B1
KR100412993B1 KR10-2001-0087691A KR20010087691A KR100412993B1 KR 100412993 B1 KR100412993 B1 KR 100412993B1 KR 20010087691 A KR20010087691 A KR 20010087691A KR 100412993 B1 KR100412993 B1 KR 100412993B1
Authority
KR
South Korea
Prior art keywords
data
clock edge
clock
mode
rising
Prior art date
Application number
KR10-2001-0087691A
Other languages
English (en)
Other versions
KR20030057618A (ko
Inventor
김관언
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2001-0087691A priority Critical patent/KR100412993B1/ko
Publication of KR20030057618A publication Critical patent/KR20030057618A/ko
Application granted granted Critical
Publication of KR100412993B1 publication Critical patent/KR100412993B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/26—Accessing multiple arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 메모리 테스트 기술에 관한 것이며, 더 자세히는 동기식 메모리 소자의 병렬 테스트 기술에 관한 것이다. 본 발명은 솔리드 패턴 모드 및 체커보드 패턴 모드를 모두 지원하는 병렬 테스트를 구현하기 위한 데이터 입력 패스의 하드웨어 구성을 보다 단순화할 수 있는 동기식 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 DDR SDRAM, RAMBUS DRAM 등의 고속 동기식 메모리 소자가 클럭의 라이징 에지와 폴링 에지를 모두 이용하는 점에 착안하여, 각 DQ핀에 대응하는 멀티플렉서들이 교대로 테스트모드 라이징 데이터와 테스트모드 폴링 데이터를 입력 받도록 배치한다. 즉, 클럭의 라이징 에지에 동기되어 대표 DQ핀(DQ0)에 인가된 테스트모드 라이징 데이터는 대표 DQ핀(DQ0)과 대표 DQ핀(DQ0)으로부터 짝수만큼 떨어진 서브 DQ핀(DQ2)에 대응하는 라이징 데이터 라인과 폴링 데이터 라인에 동시에 전달시키고, 클럭의 폴링 에지에 동기되어 대표 DQ핀(DQ0)에 인가된 테스트모드 폴링 데이터는 대표 DQ핀(DQ0)으로부터 홀수만큼 떨어진 서브 DQ핀(DQ1, DQ3)에 대응하는 라이징 데이터 라인과 폴링 데이터 라인에 동시에 전달시키도록 한다. 이렇게 함으로써 클럭의 라이징 에지와 폴링 에지에서 서로 동일한 데이터를 대표 DQ핀에 인가하면 솔리드 패턴 모드를 구현할 수 있으며, 클럭의 라이징 에지와 폴링 에지에서 서로 다른 극성의 데이터를 대표 DQ핀에 인가하면 체커보드 패턴 모드를 구현할 수 있다. 본 발명은 두 가지 모드의 병렬 테스트를 구현하기 위한 하드웨어 구성은 최소화하고 소프트웨어적인방식을 도입함으로써 칩 사이즈를 줄이고, 입력 로드를 줄일 수 있는 장점이 있다.

Description

동기식 반도체 메모리 소자{Synchronous semiconductor memory device}
본 발명은 반도체 메모리에 관한 것으로, 특히 메모리 테스트 기술에 관한 것이며, 더 자세히는 동기식 메모리 소자의 병렬 테스트 기술에 관한 것이다.
최근의 반도체 메모리 분야의 주된 이슈는 집적도에서 동작 속도로 변모하고 있다. 이에 따라 DDR SDRAM(Double Data Rate Syncghronous DRAM), RAMBUS DRAM 등의 고속 동기식 메모리가 반도체 메모리 분야의 새로운 화두로 떠오르고 있다.
동기식 메모리는 외부의 시스템 클럭에 동기되어 동작하는 메모리를 말하며, DRAM 중에서는 현재 양산 메모리 시장의 주류를 이루고 있는 SDRAM이 이에 속한다. SDRAM은 입/출력 동작을 클럭의 라이징 에지(rising edge)에 동기시켜 매 클럭마다 한번의 데이터 액세스를 수행하게 된다. 이에 비해, DDR SDRAM 등의 고속 동기식 메모리는 클럭의 라이징 에지 뿐만 아니라, 폴링 에지(falling edge)에도 입/출력 동작이 동기되어 매 클럭마다 두번의 데이터 액세스가 가능한 특징이 있다.
한편, 반도체 메모리의 집적도가 급속도로 높아지고 있어 하나의 메모리 칩 내에 수 천만개 이상의 셀(cell)이 집적되고 있다. 이처럼 메모리 셀의 수가 늘어나게 되면, 이들의 정상/불량 여부를 테스트하는데 많은 시간이 소요된다. 이러한 메모리 테스트에 있어서, 테스트 결과의 정확성은 물론, 얼마나 빠른 시간 내에 테스트를 수행하는지 여부도 고려해야 할 사항이다.
이러한 테스트 시간 측면에서의 요구에 부응하기 위하여 동시에 멀티비트 액세스(multi-bit access)가 가능한 병렬 테스트(parallel test)가 제안되었으며, 현재는 거의 모든 반도체 메이커들이 병렬 테스트 방식을 채택하고 있다.
병렬 테스트에서는 정상 모드에서 사용되는 데이터 입/출력핀(DQ)을 모두 사용하지 않고 통상 4개나 8개의 DQ핀 중 1개의 대표 DQ핀을 사용하여 데이터를 입력하고 그 값이 나머지 서브 DQ핀에 연결된 데이터 입력 패스에도 전달되도록 하며, 이후 데이터 출력시에는 입력한 데이터를 읽어 내지 않고 각 DQ핀에 대응하는 데이터 버스의 값을 논리 게이트를 사용하여 논리 조합하며, 그 결과에 따라 칩의 정상/불량 여부를 판정하게 된다.
한편, 이러한 병렬 테스트에서 테스트 데이터 입력시 사용되는 테스트 패턴에는 솔리드 패턴(Solid Pattern)과 체커보드 패턴(Checker Board Pattern)이 있다. 솔리드 패턴은 대표 DQ핀에 입력한 데이터가 모든 서브 DQ핀에 대응하는 데이터 라인에 동일한 극성으로 전달되는 것을 말하며, 체커보드 패턴은 DQ핀에 대응하는 데이터 라인에 서로 반대 극성의 데이터가 전달되는 것을 말한다.
도 1은 종래의 병렬 테스트와 관련된 DDR SDRAM의 데이터 입력 패스의 블럭 다이어그램이다. 도 1을 참조하면, DQ핀(100)과 비트라인(140) 사이의 데이터 입력 패스에는 데이터 입력구조(110)와, 멀티플렉서(MUX)(121, 122), 데이터입력 구동부(130)가 구비된다.
DQ핀(100) 중 DQ0이 대표 DQ핀이며, 나머지 DQ1, DQ2, DQ3은 서브 DQ핀이다.
데이터 입력구조(110)는 데이터 입력버퍼, 래치, 데이터정렬기 등을 포함하며, DQ핀(100)에 인가된 데이터를 클럭의 라이징 에지와 폴링 에지에 동기시켜 받아들이고 이들을 정렬시켜 라이징 데이터(algn_dinr)와 폴링 데이터(algn_dinf)를 출력한다. 테스트 모드에서는 테스트모드 라이징 데이터(algn_dinr)와 테스트모드 라이징 데이터(algn_dinf)를 출력한다.
멀티플렉서(121, 122)는 솔리드 패턴 모드와 체커보드 패턴 모드를 선택하기 위한 2개의 병렬테스트 제어신호(tm_dqpt1, tmdqpt2)에 제어 받아 정상 동작시에는 라이징 데이터(algn_dinr)와 폴링 데이터(algn_dinf)를 선택하고, 테스트 모드에서는 테스트모드 라이징 데이터(algn_dinr_tm)와 테스트모드 라이징 데이터(algn_dinf_tm)를 선택한다.
데이터입력 구동부(130)는 글로벌 버스(gio) 드라이버와 비트라인(BL) 드라이버를 포함하며, 멀티플렉서(121, 122)의 출력(dintr, dintf)을 구동하여 메모리 셀로 전달하게 된다.
도면을 참조하면, 정상 모드에서는 모든 DQ핀(DQ0, DQ1, DQ2, DQ3)을 통해 데이터가 입력되지만, 테스트 모드에서는 대표 DQ핀(DQ0)을 통해서만 데이터가 입력되고, 이 데이터가 나머지 서브 DQ핀(DQ1, DQ2, DQ3)에 대응되는 데이터 라인에도 전달되는 것을 알 수 있다.
한편, 종래에는 솔리드 패턴 모드와 체커보드 패턴 모드를 모두 지원하기 위해서 2종류의 멀티플렉서(121, 122)를 구비하며, 병렬테스트 제어신호(tm_dqpt1, tmdqpt2)가 필요하였다.
즉, 대표 DQ핀(DQ0)과 그와 이웃하지 않은 DQ2핀에는 제1 멀플렉서(MUX_1)(121)이 대응되며, 대표 DQ핀(DQ0)과 이웃하는 DQ1핀과 그와 이웃하지 않은 DQ3핀에는 제2 멀티플렉서(MUX_2)(122)가 대응된다.
도 2는 상기 도 1의 제1 멀티플렉서(121)의 회로 구성도이다.
도 2를 참조하면, 제1 멀티플렉서(121)는 라이징 데이터부(121a)와 폴링 데이터부(121b)로 구성된다.
라이징 데이터부(121a)는 라이징 데이터(algn_dinr)를 선택적으로 출력하기 위한 트랜스퍼 게이트(TG1)와, 테스트모드 라이징 데이터(algn_dinr_tm)를 선택적으로 출력하기 위한 트랜스퍼 게이트(TG2)와, 트랜스퍼 게이트(TG1, TG2)의 출력을 구동하기 위한 인버터(INV31, INV32)로 구성되며, 트랜스퍼 게이트(TG1, TG2)는 솔리드 패턴 모드 신호(tm_dqpt1)와 체커보드 모드 신호(tmdqpt2)를 입력으로 하는 노아 게이트(NOR30)의 출력과, 인버터(INV30)를 통해 반전된 노아 게이트(NOR30)의 출력에 제어 받아 스위칭을 수행한다. 한편, 두 트랜스퍼 게이트(TG1, TG2)는 서로 반대 극성의 신호에 제어 받아 둘 중 어느 하나만 인에이블되도록 한다.
폴링 데이터부(121b)는 입력 신호가 폴링 데이터(algn_dinf)와 테스트모드 폴링 데이터(algn_dinf_tm)라는 점을 제외하면 라이징 데이터부(121b)와 동일하게 구성된다.
상기와 같이 구성된 제1 멀티플렉서(121)는 정상 동작시에는 트랜스퍼 게이트(TG1)를 통해 데이터를 선택하여 출력하다가, 병렬 테스트 모드에서는 트랜스퍼 게이트(TG1)를 디스에이블시켜 정상 데이터 패스를 차단하고 트랜스퍼 게이트(TG2)를 인에이블시켜 테스트 데이터를 선택하여 출력하게 된다. 즉, 제1 멀티플렉서(121)는 솔리드 패턴 모드 신호(tm_dqpt1)와 체커보드 모드신호(tmdqpt2) 중 어느 하나가 인에이블 되면 정상 데이터 패스를 차단하고 데스트 데이터 패스를 열어준다. 한편, 병렬 테스트 모드에서 제1 멀티플렉서(121)는 클럭의 라이징 에지에 동기되어 대표 DQ핀(DQ0)에 인가된 테스트모드 라이징 데이터(algn_dinr_tm)를 라이징 데이터부(121a)를 통해 선택하고, 클럭의 폴링 에지에서도 같은 값의 테스트 데이터를 폴링 데이터부(121b)를 통해 선택한다.
도 3은 상기 도 1의 제2 멀티플렉서(122)의 회로 구성도이다.
도 3을 참조하면, 제2 멀티플렉서(122)는 라이징 데이터부(122a)와 폴링 데이터부(122b)로 구성된다.
라이징 데이터부(122a)는 라이징 데이터(algn_dinr)를 선택적으로 출력하기 위한 트랜스퍼 게이트(TG40)와, 테스트모드 라이징 데이터(algn_dinr_tm)를 선택적으로 출력하기 위한 트랜스퍼 게이트(TG41)와, 인버터(INV43)를 통해 반전된 테스트모드 라이징 데이터(algn_dinr_tm)를 선택적으로 출력하기 위한 트랜스퍼 게이트(TG42)와, 트랜스퍼 게이트(TG40, TG41, TG42)의 출력을 구동하기 위한 인버터(INV44, INV45)로 구성된다. 여기서, 테스트모드 라이징 데이터(algn_dinr_tm)와 그 반전 신호를 선택하기 위한 트랜스퍼 게이트(TG41, TG42)는 솔리드 패턴 모드 신호(tm_dqpt1)와 체커보드 모드 신호(tmdqpt2)에 제어 받으며, 라이징 데이터(algn_dinr)를 선택하기 위한 트랜스퍼 게이트(TG40)는 정상 모드 신호(nm)와 테스트 모드 신호(tm)에 제어 받는다. 테스트 모드 신호(tm)는 인버터 INV40 및 INV41를 통해 각각 반전된 솔리드 패턴 모드 신호(tm_dqpt1) 및 체커보드 모드 신호(tmdqpt2)를 입력으로 하는 낸드 게이트(NAND40)의 출력 신호이며, 정상 모드 신호(nm)는 인버터(INV42)를 통해 테스트 모드 신호(tm)를 반전시킨 신호이다.
폴링 데이터부(122b)는 입력 신호가 폴링 데이터(algn_dinf)와 테스트모드 폴링 데이터(algn_dinf_tm)라는 점을 제외하면 라이징 데이터부(122b)와 동일하게 구성된다.
상기와 같이 구성된 제2 멀티플렉서(122)는 정상 동작시에는 트랜스퍼 게이트(TG40)를 통해 데이터를 선택하여 출력하다가, 병렬 테스트 모드에서는 트랜스퍼 게이트(TG40)를 디스에이블시켜 정상 데이터 패스를 차단하고 트랜스퍼 게이트 TG41 또는 TG42를 인에이블시켜 테스트 데이터를 선택하여 출력하게 된다. 즉, 솔리드 패턴 모드 신호(tm_dqpt1)와 체커보드 모드 신호(tmdqpt2) 중 어느 하나가 인에이블 되면 정상 모드 신호(nm)가 디스에이블 되어 정상 데이터 패스를 차단하고 데스트 데이터 패스를 열어준다. 한편, 솔리드 패턴 모드 신호(tm_dqpt1)가 인에이블 되면 트랜스퍼 게이트(TG41)가 열려 클럭의 라이징 에지 및 폴링 에지에 각각 대표 DQ핀(DQ0)에 인가된 테스트 데이터를 그대로 출력하고, 체커보드 모드 신호(tmdqpt2)가 인에이블 되면 트랜스퍼 게이트(TG42)가 열려 라이징 에지 및 폴링 에지에 각각 대표 DQ핀(DQ0)에 인가된 테스트 데이터를 반전시켜 출력한다.
따라서, 도 1에 도시된 바와 같이 제1 멀티플렉서(121)와 제2 멀티플렉서(122)를 DQ핀마다 번갈아 배치하게 되면, 솔리드 패턴 모드에서는 모든 DQ핀(DQ0, DQ1, DQ2, DQ3)에 대응하는 데이터 라인에 대표 DQ핀(DQ0)에 인가된 테스트 데이터와 동일한 극성의 테스트 데이터가 전달되고, 체커보드 패턴 모드에서는 DQ0핀 및 DQ2핀에 대응하는 데이터 라인에는 대표 DQ핀(DQ0)에 인가된 테스트데이터와 동일한 극성의 테스트 데이터가, DQ1핀 및 DQ3핀에 대응하는 데이터 라인에는 대표 DQ핀(DQ0)에 인가된 테스트 데이터와 반대 극성의 테스트 데이터가 인가된다. DDR SDRAM에서는 클럭의 라이징 에지와 폴링 에지에서 각각 데이터가 입/출력되므로 테스트 데이터 역시 클럭의 라이징 에지와 폴링 에지에 각각 입력되며, 보통 클럭의 라이징 에지와 폴링 에지에서 동일한 데이터를 입력하고 있다.
종래에는 솔리드 패턴 모드와 체커보드 패턴 모드를 구현하기 위해서는 2개의 병렬테스트 제어신호(tm_dqpt1, tmdqpt2)와 2 종류의 멀티플렉서(121, 122)가 필요하였다. 이는 병렬 테스트를 위해 2개의 신호 라인이 추가되어야 함을 의미하며, 2개의 병렬테스트 제어신호를 생성하기 위해 디코더가 필요함을 의미한다. 또한, 종래기술은 솔리드 패턴 모드와 체커보드 패턴 모드를 하드웨어적으로 구현하기 위해서 멀티플렉서를 구성하는 게이트 로직의 수가 많이 추가될 수 밖에 없다. 따라서, 종래기술은 레이아웃 면적 측면에서 단점이 많고, 입력 로드가 큰 단점이 있었다.
본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 솔리드 패턴 모드 및 체커보드 패턴 모드를 모두 지원하는 병렬 테스트를 구현하기 위한 데이터 입력 패스의 하드웨어 구성을 보다 단순화할 수 있는 동기식 반도체 메모리 소자를 제공하는데 그 목적이 있다.
도 1은 종래의 병렬 테스트와 관련된 DDR SDRAM의 데이터 입력 패스의 블럭 다이어그램.
도 2는 상기 도 1의 제1 멀티플렉서(121)의 회로 구성도.
도 3은 상기 도 1의 제2 멀티플렉서(122)의 회로 구성도
도 4는 본 발명의 일 실시예에 따른 병렬 테스트와 관련된 DDR SDRAM의 데이터 입력 패스의 블럭 다이어그램.
도 5는 상기 도 4의 DQ0핀과 DQ2핀에 대응하는 멀티플렉서(221)의 회로 구성도.
* 도면의 주요부분에 대한 부호의 설명
200 : DQ 핀
210 : 데이터 입력구조
221 : 멀티플렉서
230 : 데이터입력 구동부
240 : 비트라인
상기의 목적을 달성하기 위한 본 발명의 일 측면에 따르면, 병렬 테스트를 위한 대표 데이터 입출력핀을 포함하는 제1 데이터 입출력핀 그룹과, 어드레스 레벨에서 상기 제1 데이터 입출력핀 그룹을 이루는 각각의 데이터 입출력핀 사이에 제공되는 제2 데이터 입출력핀 그룹을 구비하는 동기식 메모리 소자에 있어서, 병렬테스트 제어신호에 응답하여, 상기 제1 데이터 입출력핀 그룹에 인가된 정상모드 제1 클럭에지 데이터 및 정상모드 제2 클럭에지 데이터 또는 상기 대표 데이터 입출력핀에 인가된 테스트모드 제1 클럭에지 데이터를 상기 제1 데이터 입출력핀 그룹에 대응하는 각각의 제1 클럭에지 데이터 라인 및 제2 클럭에지 데이터 라인에 전달하기 위한 다수의 제1 다중화 수단과, 상기 병렬테스트 제어신호에 응답하여, 상기 제2 데이터 입출력핀 그룹에 인가된 정상모드 제1 클럭에지 데이터 및 정상모드 제2 클럭에지 데이터 또는 상기 대표 데이터 입출력핀에 인가된 테스트모드 제2 클럭에지 데이터를 상기 제2 데이터 입출력핀 그룹에 대응하는 각각의 제1 클럭에지 데이터 라인 및 제2 클럭에지 데이터 라인에 전달하기 위한 다수의 제2 다중화 수단을 구비하는 동기식 반도체 메모리 소자가 제공된다.
상기의 동기식 반도체 메모리 소자를 병렬 테스트하기 위한 방법에 있어서, 상기 테스트모드 제1 클럭에지 데이터와 상기 테스트모드 제2 클럭에지 데이터를 동일한 극성으로 인가함에 따라 솔리드 패턴 모드를 구현하고, 상기 테스트모드 제1 클럭에지 데이터와 상기 테스트모드 제2 클럭에지 데이터를 서로 다른 극성으로 인가함에 따라 체커보드 패턴 모드를 구현하는 것을 특징으로 하는 동기식 반도체 메모리 소자의 병렬 테스트 방법이 제공된다.
본 발명은 DDR SDRAM, RAMBUS DRAM 등의 고속 동기식 메모리 소자가 클럭의 라이징 에지와 폴링 에지를 모두 이용하는 점에 착안하여, 각 DQ핀에 대응하는 멀티플렉서들이 교대로 테스트모드 라이징 데이터와 테스트모드 폴링 데이터를 입력 받도록 배치한다. 즉, 클럭의 라이징 에지에 동기되어 대표 DQ핀(DQ0)에 인가된 테스트모드 라이징 데이터는 대표 DQ핀(DQ0)과 대표 DQ핀(DQ0)으로부터 짝수만큼 떨어진 서브 DQ핀(DQ2)에 대응하는 라이징 데이터 라인과 폴링 데이터 라인에 동시에 전달시키고, 클럭의 폴링 에지에 동기되어 대표 DQ핀(DQ0)에 인가된 테스트모드 폴링 데이터는 대표 DQ핀(DQ0)으로부터 홀수만큼 떨어진 서브 DQ핀(DQ1, DQ3)에 대응하는 라이징 데이터 라인과 폴링 데이터 라인에 동시에 전달시키도록 한다. 이렇게 함으로써 클럭의 라이징 에지와 폴링 에지에서 서로 동일한 데이터를 대표 DQ핀에 인가하면 솔리드 패턴 모드를 구현할 수 있으며, 클럭의 라이징 에지와 폴링 에지에서 서로 다른 극성의 데이터를 대표 DQ핀에 인가하면 체커보드 패턴 모드를 구현할 수 있다. 본 발명은 두 가지 모드의 병렬 테스트를 구현하기 위한 하드웨어 구성은 최소화하고 소프트웨어적인 방식을 도입함으로써 칩 사이즈를 줄이고, 입력 로드를 줄일 수 있는 장점이 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명한다.
도 4는 본 발명의 일 실시예에 따른 병렬 테스트와 관련된 DDR SDRAM의 데이터 입력 패스의 블럭 다이어그램이다. 도 4을 참조하면, DQ핀(200)과 비트라인(240) 사이의 데이터 입력 패스에는 데이터 입력구조(110)와, 멀티플렉서(MUX)(121, 122), 데이터입력 구동부(130)가 구비된다.
상기 도 1에 도시된 종래기술과 비교할 때, 멀티플렉서(221, 222) 부분의 구성이 변경되었음을 알 수 있는데, 우선 멀티플렉서(221, 222)를 제어하는 병렬테스트 제어신호(tm_dqpt)가 종래의 2개에서 1개로 바뀌었으며, 종래에는 테스트 모드에서 각 멀티플렉서(221, 222)에 테스트모드 라이징 데이터 및 테스트모드 폴링 데이터가 모두 입력되는 구조이나, 본 실시예에서는 대표 DQ핀(DQ0) 및 그로부터 짝수번 만큼 떨어진 서브 DQ핀(DQ2)에 대응되는 멀티플렉서(221)에는 테스트모드 라이징 데이터만이 입력되고, 대표 DQ핀(DQ0)으로부터 홀수번 만큼 떨어진 서브 DQ핀(DQ1, DQ3)에 대응되는 멀티플렉서(222)에는 테스트모드 라이징 데이터만이 입력되도록 하였다.
도 5는 상기 도 4의 DQ0핀과 DQ2핀에 대응하는 멀티플렉서(221)의 회로 구성도이다.
도 5를 참조하면, 멀티플렉서(221)는 라이징 데이터부(221a)와 폴링 데이터부(221b)로 구성된다.
라이징 데이터부(221a)는 라이징 데이터(algn_dinr)를 선택적으로 출력하기 위한 트랜스퍼 게이트(TG50)와, 테스트모드 라이징 데이터(algn_dinr_tm)를 선택적으로 출력하기 위한 트랜스퍼 게이트(TG51)와, 트랜스퍼 게이트(TG50, TG51)의 출력을 구동하기 위한 인버터(INV52, INV53)로 구성되며, 트랜스퍼 게이트(TG50, TG51)는 테스트모드 제어신호(tm_dqpt)를 입력으로 하는 인버터(INV50)의 출력과, 인버터(INV51)를 통해 반전된 인버터(INV50)의 출력에 제어 받아 스위칭을 수행한다. 한편, 두 트랜스퍼 게이트(TG50, TG51)는 서로 반대 극성의 신호에 제어 받아 둘 중 어느 하나만 인에이블되도록 한다.
폴링 데이터부(221b)는 정상 모드에서의 데이터 입력 신호가 폴링 데이터(algn_dinf)라는 점을 제외하면 라이징 데이터부(221b)와 동일한 구성을 가진다. 즉, 폴링 데이터부(221b)에서도 테스트 모드에서 테스트모드 라이징 데이터(algn_dinr_tm)를 입력 받게 된다.
상기와 같이 구성된 멀티플렉서(121)는 정상 동작시에는 트랜스퍼 게이트(TG50)를 통해 데이터를 선택하여 출력하다가, 병렬 테스트 모드에서는 트랜스퍼 게이트(TG50)를 디스에이블시켜 정상 데이터 패스를 차단하고 트랜스퍼 게이트(TG51)를 인에이블시켜 테스트 데이터를 선택하여 출력하게 된다. 즉, 멀티플렉서(121)는 테스트모드 제어신호(tm_dqpt)가 인에이블 되면 정상 데이터 패스를 차단하고 데스트 데이터 패스를 열어준다.
한편, 멀티플렉서(221)의 라이징 데이터부(221a) 및 폴링 데이터부(221b)에서 모두 테스트 데이터로서 테스트모드 라이징 데이터(algn_dinr_tm)를 사용하고 있다. 따라서, 병렬 테스트 모드에서 멀티플렉서(221)는 클럭의 라이징 에지에 동기되어 대표 DQ핀(DQ0)에 인가된 테스트모드 라이징 데이터(algn_dinr_tm)를 라이징 데이터부(221a)를 통해 라이징 데이터 라인에 전달하고, 클럭의 폴링 에지에서는 폴링 데이터부(221b)를 통해 테스트모드 라이징 데이터(algn_dinr_tm)를 폴링 데이터 라인에 전달하게 된다.
DQ1핀과 DQ3핀에 대응하는 멀티플렉서(222)는 전술한 멀티플렉서(221)의 구성과 동일한 게이트 구성을 가지나, 다만 그 테스트 데이터 패스에서 테스트모드 폴링 데이터(algn_dinf_tm)만을 사용하는 점이 다르다. 즉, 멀티플렉서(222)를 구성하는 라이징 데이터부와 폴링 데이터부는 각각 정상 데이터 패스에 라이징 데이터(algn_dinr)와 폴링 데이터(algn_dinf)를 사용하고, 테스트 데이터 패스에서는 테스트모드 폴링 데이터(algn_dinf_tm)만을 사용한다.
상기와 같이 구성된 멀티플렉서(222)는 테스트모드 제어신호(tm_dqpt)가 인에이블 되면 정상 데이터 패스를 차단하고 데스트 데이터 패스를 열어준다. 한편, 멀티플렉서(222)의 라이징 데이터부 및 폴링 데이터부에서 모두 테스트 데이터로서 테스트모드 폴링 데이터(algn_dinf_tm)를 사용하기 때문에 병렬 테스트 모드에서 멀티플렉서(222)는 클럭의 라이징 에지에 동기되어 대표 DQ핀(DQ0)에 인가된 테스트모드 폴링 데이터(algn_dinf_tm)를 라이징 데이터 라인에 전달하고, 클럭의 폴링 에지에서는 테스트모드 폴링 데이터(algn_dinf_tm)를 폴링 데이터 라인에 전달하게 된다.
전술한 본 실시예에 따르면, 병렬 테스트시 대표 DQ핀(DQ0)에 인가되는 테스트모드 라이징 데이터(algn_dinr_tm)와 테스트모드 폴링 데이터(algn_dinf_tm)로서 극성이 같은 데이터를 인가하면 모든 DQ핀(DQ0, DQ1, DQ2, DQ3)에 대응되는 데이터 라인에 동일한 데이터가 전달되어 솔리드 패턴 모드를 구현할 수 있게 된다.
한편, 병렬 테스트시 대표 DQ핀(DQ0)에 인가되는 테스트모드 라이징 데이터(algn_dinr_tm)와 테스트모드 폴링 데이터(algn_dinf_tm)를 서로 극성이 다른 데이터를 인가하면 대표 DQ핀(DQ0)과 그로부터 짝수번째 떨어진 서브 DQ핀(DQ2)에 대응되는 데이터 라인에는 테스트모드 라이징 데이터(algn_dinr_tm)가 전달되고, 대표 DQ핀(DQ0)으로부터 홀수번째 떨어진 서브 DQ핀(DQ, DQ3)에 대응되는 데이터 라인에는 그와 극성이 다른 테스트모드 폴링 데이터(algn_dinf_tm)가 인가되므로 체커보드 패턴 모드를 구현할 수 있게 된다.
전술한 바와 같이 본 발명에서는 솔리드 패턴 모드 및 체커보드 패턴 모드를 모두 지원하는 병렬 테스트를 위한 데이터 입력 패스의 하드웨어 구성을 보다 단순화하였다. 즉, 테스트모드 제어신호를 하나만 사용하기 때문에 신호 라인의 수를 종래의 2개에서 1개로 줄임은 물론 테스트모드 제어신호를 생성하기 위해 별도의 디코더가 필요 없기 때문에 칩 면적 측면에서 유리하다. 또한, 본 발명에서는 소프트웨어적인 방식으로 솔리드 패턴 모드 및 체커보드 패턴 모드를 구현하기 때문에 멀티플렉서를 구성하는 로직의 수를 대폭 줄일 수 있으며, 이에 따라 칩 면적의 축소는 물론 입력 로드를 줄일 수 있다.
이상에서 설명한 바와 같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명이 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 DDR SDRAM을 일례로 들어 설명하였으나, 본 발명은 RAMBUS DRAM과 같이 클럭의 라이징 에지와 폴링 에지를 모두 사용하는 다른 고속 동기식 메모리에도 적용할 수 있다.
또한, 전술한 실시예에서는 4개의 DQ핀을 한 그룹으로 묶는 경우를 일례로 들어 설명하였으나, 본 발명은 대표 DQ핀에 속하는 서브 DQ핀의 수에 제한 없이 적용할 수 있다.
전술한 본 발명은 칩 면적을 줄이는 효과가 있으며, 입력 로드를 줄이는 효과가 있다.

Claims (6)

  1. 병렬 테스트를 위한 대표 데이터 입출력핀을 포함하는 제1 데이터 입출력핀 그룹과, 어드레스 레벨에서 상기 제1 데이터 입출력핀 그룹을 이루는 각각의 데이터 입출력핀 사이에 제공되는 제2 데이터 입출력핀 그룹을 구비하는 동기식 메모리 소자에 있어서,
    병렬테스트 제어신호에 응답하여, 상기 제1 데이터 입출력핀 그룹에 인가된 정상모드 제1 클럭에지 데이터 및 정상모드 제2 클럭에지 데이터 또는 상기 대표 데이터 입출력핀에 인가된 테스트모드 제1 클럭에지 데이터를 상기 제1 데이터 입출력핀 그룹에 대응하는 각각의 제1 클럭에지 데이터 라인 및 제2 클럭에지 데이터 라인에 전달하기 위한 다수의 제1 다중화 수단과,
    상기 병렬테스트 제어신호에 응답하여, 상기 제2 데이터 입출력핀 그룹에 인가된 정상모드 제1 클럭에지 데이터 및 정상모드 제2 클럭에지 데이터 또는 상기 대표 데이터 입출력핀에 인가된 테스트모드 제2 클럭에지 데이터를 상기 제2 데이터 입출력핀 그룹에 대응하는 각각의 제1 클럭에지 데이터 라인 및 제2 클럭에지 데이터 라인에 전달하기 위한 다수의 제2 다중화 수단
    을 구비하는 동기식 반도체 메모리 소자.
  2. 제1항에 있어서,
    상기 제1 다중화 수단은,
    상기 병렬테스트 제어신호에 제어 받아 해당 데이터 입출력핀에 인가된 상기 정상모드 제1 클럭에지 데이터를 상기 해당 데이터 입출력핀에 대응하는 상기 제1 클럭에지 데이터 라인 측으로 전달하기 위한 제1 스위칭 수단;
    상기 병렬테스트 제어신호에 제어 받아 상기 대표 데이터 입출력핀에 인가된 상기 테스트모드 제1 클럭에지 데이터를 상기 해당 데이터 입출력핀에 대응하는 상기 제1 클럭에지 데이터 라인 측으로 전달하기 위한 제2 스위칭 수단;
    상기 병렬테스트 제어신호에 제어 받아 상기 해당 데이터 입출력핀에 인가된 상기 정상모드 제2 클럭에지 데이터를 상기 해당 데이터 입출력핀에 대응하는 상기 제2 클럭에지 데이터 라인 측으로 전달하기 위한 제3 스위칭 수단; 및
    상기 병렬테스트 제어신호에 제어 받아 상기 대표 데이터 입출력핀에 인가된 상기 테스트모드 제1 클럭에지 데이터를 상기 해당 데이터 입출력핀에 대응하는 상기 제2 클럭에지 데이터 라인 측으로 전달하기 위한 제4 스위칭 수단을 구비하는 것을 특징으로 하는 동기식 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 내지 제4 스위칭 수단은 각각 상기 병렬테스트 제어신호 및 그의 반전 신호를 게이트 입력으로 하는 트랜스퍼 게이트인 것을 특징으로 하는 동기식 반도체 메모리 소자.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 클럭에지는 클럭의 라이징 에지이며, 상기 제2 클럭에지는 상기 클럭의 폴링 에지인 것을 특징으로 하는 동기식 반도체 메모리 소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제1 클럭에지는 클럭의 폴링 에지이며, 상기 제2 클럭에지는 상기 클럭의 라이징 에지인 것을 특징으로 하는 동기식 반도체 메모리 소자.
  6. 제1항의 동기식 반도체 메모리 소자를 병렬 테스트하기 위한 방법에 있어서,
    상기 테스트모드 제1 클럭에지 데이터와 상기 테스트모드 제2 클럭에지 데이터를 동일한 극성으로 인가함에 따라 솔리드 패턴 모드를 구현하고,
    상기 테스트모드 제1 클럭에지 데이터와 상기 테스트모드 제2 클럭에지 데이터를 서로 다른 극성으로 인가함에 따라 체커보드 패턴 모드를 구현하는 것을 특징으로 하는 동기식 반도체 메모리 소자의 병렬 테스트 방법.
KR10-2001-0087691A 2001-12-29 2001-12-29 동기식 반도체 메모리 소자 KR100412993B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0087691A KR100412993B1 (ko) 2001-12-29 2001-12-29 동기식 반도체 메모리 소자

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0087691A KR100412993B1 (ko) 2001-12-29 2001-12-29 동기식 반도체 메모리 소자

Publications (2)

Publication Number Publication Date
KR20030057618A KR20030057618A (ko) 2003-07-07
KR100412993B1 true KR100412993B1 (ko) 2003-12-31

Family

ID=32215391

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0087691A KR100412993B1 (ko) 2001-12-29 2001-12-29 동기식 반도체 메모리 소자

Country Status (1)

Country Link
KR (1) KR100412993B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9026870B2 (en) 2012-07-27 2015-05-05 Samsung Electronics Co., Ltd. Memory module and a memory test system for testing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293400A (ja) * 1995-12-23 1997-11-11 Samsung Electron Co Ltd 半導体メモリ装置の並列テスト回路
JP2000011695A (ja) * 1998-05-28 2000-01-14 Samsung Electron Co Ltd ビルト―インパラレルテスト回路を備えた半導体メモリ装置
KR20010002488A (ko) * 1999-06-15 2001-01-15 윤종용 테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법
KR20010027864A (ko) * 1999-09-16 2001-04-06 윤종용 하나의 데이터 입출력 핀을 이용하여 패키지 병렬 비트 테스트를 수행하는 더블 데이터 레이트 메모리 장치
JP2001135096A (ja) * 1999-11-02 2001-05-18 Kawasaki Steel Corp Ｒａｍのテスト方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09293400A (ja) * 1995-12-23 1997-11-11 Samsung Electron Co Ltd 半導体メモリ装置の並列テスト回路
JP2000011695A (ja) * 1998-05-28 2000-01-14 Samsung Electron Co Ltd ビルト―インパラレルテスト回路を備えた半導体メモリ装置
KR20010002488A (ko) * 1999-06-15 2001-01-15 윤종용 테스트 시간을 줄일 수 있는 병렬 비트 테스트를 구현하는 반도체 메모리 장치 및 이를 이용한 병렬 비트 테스트 방법
KR20010027864A (ko) * 1999-09-16 2001-04-06 윤종용 하나의 데이터 입출력 핀을 이용하여 패키지 병렬 비트 테스트를 수행하는 더블 데이터 레이트 메모리 장치
JP2001135096A (ja) * 1999-11-02 2001-05-18 Kawasaki Steel Corp Ｒａｍのテスト方法

Also Published As

Publication number Publication date
KR20030057618A (ko) 2003-07-07

Similar Documents

Publication Publication Date Title
KR100745374B1 (ko) 멀티포트 반도체 메모리 장치 및 그에 따른 신호 입출력방법
US7327613B2 (en) Input circuit for a memory device
JP4370507B2 (ja) 半導体集積回路装置
US8089817B2 (en) Precise tRCD measurement in a semiconductor memory device
US8024627B2 (en) Semiconductor memory device, operating method thereof, and compression test method thereof
US6323664B1 (en) Semiconductor memory device capable of accurately testing for defective memory cells at a wafer level
US5928373A (en) High speed test circuit for a semiconductor memory device
JP4309086B2 (ja) 半導体集積回路装置
JP3918317B2 (ja) 半導体記憶装置
KR100290286B1 (ko) 빠른 입출력 라인 프리차지 스킴을 구비한 반도체 메모리 장치
JP2005108430A (ja) 半導体メモリ装置のピンアサインメント方法及びパケット単位の信号を入力とする半導体メモリ装置
JP3822367B2 (ja) 直接アクセスモードテストを使用する半導体メモリ装置及びテスト方法
GB2327272A (en) Integrated circuit with means for outputting data from a number of internal data channels via a lower number of ouput contact pads
KR100605600B1 (ko) 반도체 메모리 소자
KR20060011022A (ko) 반도체 메모리 소자 및 그 테스트 방법
KR100265760B1 (ko) 직접엑세스모드테스트제어회로를구비하는고속반도체메모리장치및테스트방법
KR100412993B1 (ko) 동기식 반도체 메모리 소자
US20090316495A1 (en) Semiconductor device testable on quality of multiple memory cells in parallel and testing method of the same
US20090268626A1 (en) Semiconductor integrated circuit with test mode
KR100307626B1 (ko) 디램과버퍼메모리를갖는메모리로직복합집적회로장치
KR100515070B1 (ko) 반도체 메모리 소자
KR20080001604A (ko) 테스트용 듀얼 인 라인 메모리 모듈 및 그 테스트시스템
US6804155B2 (en) Semiconductor storage device
KR101907072B1 (ko) 반도체 메모리 장치 및 그 동작 방법
US20080008016A1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101125

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee