JP3918317B2 - 半導体記憶装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数のデータ入出力端子を備えた半導体記憶装置に関し、特に、複数のマスク／ディセーブル端子を備え、各マスク／ディセーブル制御信号によって対応するデータ入出力端子から入出力されるデータの書き込み／読み出しを禁止するマスク／ディセーブル動作をおこなう半導体記憶装置に関するものである。
【０００２】
【従来の技術】
ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）またはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に代表される半導体記憶装置は、大容量の記憶を可能とするとともに、データの高速な書き込み／読み出しを必要とすることから、複数ビットに対応した複数のデータ入出力端子を備えている。このような半導体記憶装置の中には、複数のデータ入出力端子に対して、データの書き込み／読み出しを禁止するマスク／ディセーブル端子を備えたものがある。
【０００３】
また、近年、パッケージされた１つの半導体記憶装置（以下、特に、半導体記憶デバイスと称する）を複数個組み合わせて、さらなる大容量化を実現させた半導体記憶モジュールが多く流通している。この半導体記憶モジュールにおいては、複数の半導体記憶デバイスに対して共通のデータバスを用いているが、データの書き込み／読み出しの許可を各半導体記憶デバイスごとにコントロールする必要があり、半導体記憶デバイスとして上記のマスク／ディセーブル端子を備えた半導体記憶装置を使用することにより、柔軟性の高いデータの入出力をおこなうことが可能となった。
【０００４】
ここで従来技術として、マスク／ディセーブル端子を備え、外部クロックに同期して動作するシンクロナス・ダイナミックＲＡＭ（以下、ＳＤＲＡＭと称する）を基本構成とした半導体記憶装置について説明する。図１６は、従来の半導体記憶装置の概略構成を示すブロック図である。図１６は、特に、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）によって、ＭＰＵのアドレス空間よりも大きな容量のメモリを管理できるメモリ・バンク方式が採用された場合のＳＤＲＡＭを示している。
【０００５】
図１６において、ＳＤＲＡＭ１００は、記憶単位となるメモリセルをマトリクス状に配置したメモリアレイを、２つのバンク（バンク０、バンク１）に分割し、さらに各バンクは、複数のブロックに分割されている。各バンクは、ロウデコーダ１０２およびコラムデコーダ１０３を備え、これらのデコーダ１０２，１０３によって、メモリアレイ１０１から１つのメモリセルを選択する。ここで、ロウデコーダ１０２は、ロウアドレス信号１１０を受けて、ロウ（行）方向のメモリセルを特定するワード線から１つを選択する回路である。また、コラムデコーダ１０３は、コラムアドレス信号１１１を受けて、コラム（列）方向のメモリセルを特定するビット線から１つを選択する回路である。なお、各ビット線には、メモリセルに蓄えられた電荷を増幅させるセンスアンプ１０４が接続されている。
【０００６】
バンク０またはバンク１において、データの読み出し命令を受け、ロウデコーダ１０２およびコラムデコーダ１０３によって特定されたメモリセルのデータは、グローバルデータバス（ＧＤＢ）１０６を経由してライトアンプ／センスバッファ１０５に入力する。このＳＤＲＡＭ１００では、複数ビットのデータ入出力を可能としているので、例えば１６ビットのデータ入出力の場合、入力されるロウアドレス信号１１０およびコラムアドレス信号１１１に対して特定されるメモリセルの２バイト分のデータを、ライトアンプ／センスバッファ１０５に蓄積することでデータをパラレル出力する。
【０００７】
ライトアンプ／センスバッファ１０５に蓄積された読み出しデータは、Ｉ／Ｏデータバッファ／レジスタ１０７に導かれ、Ｉ／Ｏデータバッファ／レジスタ１０７のデータ入出力端子ＤＱ０〜ＤＱｎから出力される。
【０００８】
一方、データの書き込み命令を受けると、書き込みデータは、ライトアンプ／センスバッファ１０５からＧＤＢ１０６を経由してロウデコーダ１０２およびコラムデコーダ１０３によって特定されたメモリセルに入力される。なお、書き込みデータは、Ｉ／Ｏデータバッファ／レジスタ１０７のデータ入出力端子ＤＱ０〜ＤＱｎから入力され、ライトアンプ／センスバッファ１０５に導かれる。
【０００９】
ロウアドレス信号１１０およびコラムアドレス信号１１１は、アドレスバッファ／レジスタ＆バンクセレクト１０８のアドレス端子Ａ０〜Ａｎから入力される信号に基づいて生成される。
【００１０】
また、バンク０およびバンク１には、ＲＡＳ信号１２０、ＣＡＳ信号１２１およびＷＥ信号１２２が入力され、これら３つの信号の組み合わせによって、書き込み命令や読み出し命令等の制御命令が決定される。特に、これらの制御命令によって、ライトアンプ／センスバッファ１０５の機能が決定される。
【００１１】
バンク０およびバンク１に入力されるＲＡＳ信号１２０、ＣＡＳ信号１２１およびＷＥ信号１２２は、制御信号ラッチ１１３から出力される。制御信号ラッチ１１３は、コマンドデコーダ１１２からコマンド信号１２５を入力し、コマンド信号１２５が示す制御命令をラッチし、ＲＡＳ信号１２０、ＣＡＳ信号１２１およびＷＥ信号１２２を、それらの組み合わせによって制御命令を表わせる信号レベルとして出力する。
【００１２】
コマンドデコーダ１１２は、／ＣＳ信号、／ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号を入力し、各信号の組み合わせから制御命令を決定し、その制御命令を示すコマンド信号１２５を出力する。また、コマンドデコーダ１１２は、／ＣＳ信号、／ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号の組み合わせからアクセスモードを決定し、そのアクセスモードを示すモード信号１２６を出力する。
【００１３】
モードレジスタ１１４は、モード信号１２６と、アドレスバッファ／レジスタ＆バンクセレクト１０８によって中継されるアドレス信号Ａ０〜Ａｎとを入力して一時的に記憶する。コラムアドレスカウンタ１０９は、モードレジスタ１１４に記憶されたモード信号とアドレス信号から、連続読み出しモード等のアクセスモードを判別し、アクセスモードに応じたコラムアドレス信号１１１を生成して出力する。
【００１４】
また、ＳＤＲＡＭ１００は、例えばＭＰＵのシステムクロックといった外部から与えられる同期信号（ＣＬＫ）によって動作し、上記した内部回路における動作を高速におこなえることを特徴としている。クロックバッファ１１５は、その外部から与えられるクロック信号（ＣＬＫ）およびそのクロック信号の出力を制御するクロックイネーブル信号（ＣＫＥ）を入力し、入力したクロック信号を上記各回路に供給している。また、クロックバッファ１１５は、入力したクロックイネーブル信号をコマンドデコーダ１１２、アドレスバッファ／レジスタ＆バンクセレクト１０８およびＩ／Ｏデータバッファ／レジスタ１０７に中継している。
【００１５】
また、Ｉ／Ｏデータバッファ／レジスタ１０７は、前述したマスク／ディセーブル端子からマスク／ディセーブル信号を入力する。特に、Ｉ／Ｏデータバッファ／レジスタ１０７は、ＤＱＭＵ端子から、データ信号ＤＱ０〜ＤＱｎの上位ビットのマスク／ディセーブルをおこなう信号であるＤＱＭＵ信号を入力し、ＤＱＭＬ端子から、データ信号ＤＱ０〜ＤＱｎの下位ビットのマスク／ディセーブルをおこなう信号であるＤＱＭＬ信号を入力している。
【００１６】
これらＤＱＭＵ信号およびＤＱＭＬ信号は、ＭＡＳＫ０およびＭＡＳＫ１信号としてバンク０およびバンク１に送信され、各バンクのライトアンプ／センスバッファ１０５に入力される。ＤＱＭＵ信号（ＭＡＳＫ１）が“Ｈ”レベルを示し、かつバンク０およびバンク１に与えられる制御命令が書き込み命令を示す場合には、ライトアンプ／センスバッファ１０５は、データ信号ＤＱ０〜ＤＱｎの上位ビットに相当するデータに対してマスクすなわち書き込み禁止の状態となる。また、ＤＱＭＬ信号（ＭＡＳＫ０）が“Ｈ”レベルを示し、かつバンク０およびバンク１に与えられる制御命令が書き込み命令を示す場合には、ライトアンプ／センスバッファ１０５は、データ信号ＤＱ０〜ＤＱｎの下位ビットに相当するデータに対してマスクすなわち書き込み禁止の状態となる。
【００１７】
一方、ＤＱＭＵ信号が“Ｈ”レベルを示し、かつバンク０およびバンク１に与えられる制御命令が読み出し命令を示す場合には、ライトアンプ／センスバッファ１０５は、データ信号ＤＱ０〜ＤＱｎの上位ビットに相当するデータに対してディセーブルすなわち読み出し禁止の状態となる。また、ＤＱＭＬ信号が“Ｈ”レベルを示し、かつバンク０およびバンク１に与えられる制御命令が読み出し命令を示す場合には、ライトアンプ／センスバッファ１０５は、データ信号ＤＱ０〜ＤＱｎの下位ビットに相当するデータに対してディセーブルすなわち読み出し禁止の状態となる。
【００１８】
図１７は、従来における半導体記憶装置の要部を示す説明図であり、上述の従来のＳＤＲＡＭのデータ入出力部における構成を示すものである。図１６に示したＩ／Ｏデータバッファ／レジスタ１０７は、実際には、図１７に示すように、ＤＱ０〜ＤＱ１５のデータ入出力端子に接続されたＩ／Ｏデータバッファ１３１と、ＤＱＭＬおよびＤＱＭＵのマスク端子にそれぞれ接続されたＤＱＭ入力バッファ１３２およびＤＱＭ入力バッファ１３３に細分化される。
【００１９】
また、図１６に示したライトアンプ／センスバッファ１０５も、実際には、図１７に示すように、ＤＱ０〜ＤＱ１５のデータ入出力端子に対応したライトアンプ＆センスバッファ１４１に細分化される。さらに、ＤＱＭ入力バッファ１３２は、ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆センスバッファ１４１に接続されており、ＤＱＭ入力バッファ１３３は、ＤＱ８〜ＤＱ１５に対応した８つのライトアンプ＆センスバッファ１４１に接続されている。
【００２０】
したがって、バンク詳しくはライトアンプ＆センスバッファ１４１にデータの書き込み命令が与えられた場合、データ入出力端子ＤＱ０〜ＤＱ１５に入力された各データは、それぞれ対応するＩ／Ｏデータバッファ１３１を介してライトアンプ＆センスバッファ１４１に入力され、ＧＤＢに送出される。
【００２１】
この際、ＤＱＭＬ端子から入力されるマスク／ディセーブル信号が“Ｈ”レベルを示す場合すなわちデータの書き込み禁止を示す場合には、ＤＱ０〜ＤＱ７に対応するライトアンプ＆センスバッファ１４１からＧＤＢへのデータ送出はおこなわれない。同様に、ＤＱＭＵ端子から入力されるマスク／ディセーブル信号が“Ｈ”レベルを示す場合には、ＤＱ８〜ＤＱ１５に対応するライトアンプ＆センスバッファ１４１からＧＤＢへのデータ送出はおこなわれない構成となっている。
【００２２】
一方、バンク詳しくはライトアンプ＆センスバッファ１４１にデータの読み出し命令が与えられた場合、ロウアドレス信号１１０およびコラムアドレス信号１１１によって順次に特定されるメモリセルのデータは、ＧＤＢに送出され、各ＧＤＢに接続されたライトアンプ＆センスバッファ１４１に入力される。各ライトアンプ＆センスバッファ１４１に入力されたデータは、それぞれ対応するＩ／Ｏデータバッファ１３１に送出され、データ入出力端子ＤＱ０〜ＤＱ１５から出力される。
【００２３】
この際、ＤＱＭＬ端子から入力されるマスク／ディセーブル信号が“Ｈ”レベルを示す場合すなわちデータの読み出し禁止を示す場合には、ＤＱ０〜ＤＱ７に対応するライトアンプ＆センスバッファ１４１からＩ／Ｏデータバッファ１３１へのデータ送出はおこなわれない。同様に、ＤＱＭＵ端子から入力されるマスク／ディセーブル信号が“Ｈ”レベルを示す場合には、ＤＱ８〜ＤＱ１５に対応するライトアンプ＆センスバッファ１４１からＩ／Ｏデータバッファ１３１へのデータ送出はおこなわれない構成となっている。
【００２４】
つぎに、ライトアンプ＆センスバッファ１４１を詳細に説明する。図１８は、ライトアンプ＆センスバッファ１４１、Ｉ／Ｏデータバッファ１３１およびＤＱＭ入力バッファ１３２との間の結線を示す説明図である。図１８は、特にデータ入出力端子ＤＱ０にかかわる構成を示しているが、他のデータ入出力端子ＤＱ１〜ＤＱ１５に関しても同様な構成である。図１８に示すように、ライトアンプ＆センスバッファ１４１は、実際にはセンスバッファ１５１とライトアンプ１５２に細分化される。ライトアンプ＆センスバッファ１４１において、データの読み出し命令に対しては、センスバッファ１５１が機能し、ＧＤＢ（ＧＤＢ０、ＧＤＢ１）に送出された読み出しデータ（Ｒｄａｔａ０／１）を受け取り、Ｉ／Ｏデータバッファ１３１に送出する。また、センスバッファ１５１は、ＤＱＭ入力バッファ１３２から出力されるマスク／ディセーブル信号（ＭＡＳＫ０）を入力し、当該ＭＡＳＫ０信号の信号レベルに応じて、データの読み出しディセーブル動作を行う。
【００２５】
一方、ライトアンプ＆センスバッファ１４１において、データの書き込み命令に対しては、ライトアンプ１５２が機能し、Ｉ／Ｏデータバッファ１３１から出力された書き込みデータ（Ｗｄａｔａ）を受け取り、ＧＤＢ（ＧＤＢ０、ＧＤＢ１）に送出する。ライトアンプ１５２もまた、ＤＱＭ入力バッファ１３２から出力されるマスク／ディセーブル信号（ＭＡＳＫ０）を入力し、当該ＭＡＳＫ０信号の信号レベルに応じて、データの書き込みマスク動作を行う。
【００２６】
なお、ＳＤＲＡＭのようなＤＲＡＭにおいては、通常、１つのデータの信号レベルを、２つの信号レベルの比較によって確定するため、ＧＤＢに送出されるデータの信号レベルは、ＧＤＢ０およびＧＤＢ１の２つの信号に基づいて定まり、ここでは、ＧＤＢ１に送出される信号のレベルに対するＧＤＢ０の信号レベルを、Ｉ／Ｏデータバッファ１３１に入出力されるデータの信号レベルとして説明をする。
【００２７】
以下に、センスバッファ１５１について詳細に説明する。図１９は、センスバッファ１５１の回路構成を示す説明図である。図１９において、センスバッファ１５１は、２つのトランスファゲートＳＷ１００およびＳＷ１０１と、３つのスイッチング素子（ここでは、ＦＥＴ素子）ＴＲ１００、ＴＲ１０１およびＴＲ１０２と、３つのインバータ１６１、１６３および１６６と、３つのＮＡＮＤゲート１６２、１６４および１６５とから構成される。
【００２８】
また、センスバッファ１５１に接続されるＧＤＢ０およびＧＤＢ１上には、センスアンプ１０４が接続されており、このセンスアンプからＧＤＢ０およびＧＤＢ１にデータが送出される。
【００２９】
センスバッファ１５１から出力される読み出しデータＲｄａｔａ０信号およびＲｄａｔａ１信号（Ｒｄａｔａ０／１）はともに同じ信号レベルを示し、この信号がＩ／Ｏデータバッファ１３１に入力される。センスバッファ１５１において、Ｒｄａｔａ０信号は、ＮＡＮＤゲート１６４から出力され、Ｒｄａｔａ１信号は、インバータ１６６から出力される。インバータ１６６は、その入力端子をＮＡＮＤゲート１６５の出力端子と接続している。また、ＮＡＮＤゲート１６４の一方の入力端子は、ＮＡＮＤゲート１６５の出力端子に接続しており、ＮＡＮＤゲート１６５の一方の入力端子は、ＮＡＮＤゲート１６４の出力端子に接続している。よって、Ｒｄａｔａ０／１の信号レベルは、ＮＡＮＤゲート１６４および１６５の他方の入力端子にそれぞれ入力される信号の信号レベルに依存して定まる。
【００３０】
ＮＡＮＤゲート１６４の他方の入力端子は、トランスファゲートＳＷ１００の一方の接点端子とスイッチング素子ＴＲ１００のＤ端子に接続されている。また、ＮＡＮＤゲート１６５の他方の入力端子は、トランスファゲートＳＷ１０１の一方の接点端子とスイッチング素子ＴＲ１０１のＤ端子に接続されている。トランスファゲートＳＷ１００およびＳＷ１０１の他方の接点端子は、ともに“Ｈ”レベルを示す電源端子に接続されているので、ＮＡＮＤゲート１６４および１６５の他方の入力端子に入力される信号のレベルは、トランスファゲートＳＷ１００およびＳＷ１０１と、スイッチング素子ＴＲ１００およびＴＲ１０１のＯＮ／ＯＦＦ状態によって決定される。すなわち、トランスファゲートＳＷ１００およびＳＷ１０１と、スイッチング素子ＴＲ１００およびＴＲ１０１のＯＮ／ＯＦＦ状態によって、Ｒｄａｔａ０信号およびＲｄａｔａ１信号（Ｒｄａｔａ０／１）の信号レベルが決定される。
【００３１】
トランスファゲートＳＷ１００およびＳＷ１０１はともに制御端子を、インバータ１６３の出力端子に接続している。また、ＮＡＮＤゲート１６２の出力端子とインバータ１６３の入力端子は、互いに接続されている。ＮＡＮＤゲート１６２は、一方の入力端子からデータの読み出し命令を示す制御信号（ＲＥＡＤ）を入力し、他方の入力端子からインバータ１６１の出力信号を入力する。インバータ１６１は、ＤＱＭ入力バッファ１３２から出力されるＭＡＳＫ０信号を入力し、その反転信号を出力する。よって、ＮＡＮＤゲート１６２から出力される信号のレベル、すなわち、ＲＥＡＤ信号とＭＡＳＫ０信号に応じて、トランスファゲートＳＷ１００およびＳＷ１０１のＯＮ／ＯＦＦが制御される。
【００３２】
一方、スイッチング素子ＴＲ１００は、そのＧ端子をＧＤＢ０に接続しており、スイッチング素子ＴＲ１０１は、そのＧ端子をＧＤＢ１に接続している。すなわち、スイッチング素子ＴＲ１００およびＴＲ１０１は、それぞれＧＤＢ０およびＧＤＢ１上に送出される信号の信号レベルに応じて、ＯＮ／ＯＦＦ制御される。ここで、スイッチング素子ＴＲ１００およびＴＲ１０１は、ともにそのＳ端子を、スイッチング素子ＴＲ１０２のＤ端子に接続している。また、スイッチング素子ＴＲ１０２は、そのＳ端子を、“Ｌ”レベルを示す電位に接続しており、スイッチング素子ＴＲ１００がＯＮ状態、すなわちスイッチング素子ＴＲ１００のＧ端子に、スイッチング素子ＴＲ１００のスレショルドレベル以上（ここでは、“Ｈ”レベル）の信号が入力され、かつ、スイッチング素子ＴＲ１０２がＯＮ状態、すなわちスイッチング素子ＴＲ１０２のＧ端子に、スイッチング素子ＴＲ１０２のスレショルドレベル以上（ここでは、“Ｈ”レベル）の信号が入力された場合には、スイッチング素子ＴＲ１００のＤ端子は、“Ｌ”レベルの電位となる。すなわち、ＮＡＮＤゲート１６４の他方の入力端子に“Ｌ”レベルの信号が入力される。
【００３３】
また、スイッチング素子ＴＲ１０１がＯＮ状態、すなわちスイッチング素子ＴＲ１０１のＧ端子に、スイッチング素子ＴＲ１０１のスレショルドレベル以上（ここでは、“Ｈ”レベル）の信号が入力され、かつ、スイッチング素子ＴＲ１０２がＯＮ状態、すなわちスイッチング素子ＴＲ１０２のＧ端子に、スイッチング素子ＴＲ１０２のスレショルドレベル以上（ここでは、“Ｈ”レベル）の信号が入力された場合には、スイッチング素子ＴＲ１０１のＤ端子は、“Ｌ”レベルの電位となる。すなわち、ＮＡＮＤゲート１６５の他方の入力端子に“Ｌ”レベルの信号が入力される。
【００３４】
スイッチング素子ＴＲ１０２のＧ端子には、インバータ１６３の出力端子がされており、スイッチング素子ＴＲ１０２は、前記したＲＥＡＤ信号およびＭＡＳＫ０信号に応じて、ＯＮ／ＯＦＦ制御される。
【００３５】
すなわち、データ読み出し時、ＲＥＡＤ信号が“Ｈ”レベルになると、トランジスタＴＲ１０２がオンし、ＴＲ１００およびＴＲ１０１からなる差動増幅回路が活性化されて、ＧＤＢ１およびＧＤＢ０のデータをＲｄａｔａ０およびＲｄａｔａ１として出力する。しかし、データ読み出し時であっても、マスク信号ＭＡＳＫ０が“Ｈ”レベルであると、ＴＲ１０２はオフとなり、ＧＤＢ１およびＧＤＢ０のデータは、差動増幅回路から出力されない。
【００３６】
図２０は、センスバッファ１５１に入出力する信号（ＧＤＢ０およびＧＤＢ１上に送出された信号、ＲＥＡＤ信号、ＭＡＳＫ０信号、Ｒｄａｔａ０信号、Ｒｄａｔａ１信号）のタイムチャートである。
【００３７】
まず、第１のＲＥＡＤ信号のパルス発生期間（期間（１））詳しくはパルス立ち上がり時において、ＭＡＳＫ０信号が“Ｌ”レベルを示す場合、すなわちデータの読み出しディセーブル動作をおこなわない場合、ＧＤＢ０上の信号が“Ｈ”レベルを示す際、すなわち同時にＧＤＢ１上の信号が“Ｌ”レベルを示す際に、ＮＡＮＤゲート１６２の出力は“Ｌ”レベルを示し、インバータ１６３は“Ｈ”レベルを示して、トランスファゲートＳＷ１００およびＳＷ１０１はともにＯＮ状態となる。さらに、スイッチング素子ＴＲ１０２がＯＮ状態となる。そして、ＧＤＢ０上の信号が“Ｈ”レベルを示すことにより、スイッチング素子ＴＲ１００がＯＮ状態となって、ＮＡＮＤゲート１６４の他方の入力端子には、“Ｌ”レベルの信号が入力される。すなわち、ＮＡＮＤゲート１６４は、“Ｈ”レベルの信号をＲｄａｔａ０信号として出力する。
【００３８】
また、ＧＤＢ１上の信号が“Ｌ”レベルを示すことにより、スイッチング素子ＴＲ１０１がＯＦＦ状態となって、ＮＡＮＤゲート１６５の他方の入力端子には、トランスファゲートＳＷ１０１によって供給される“Ｈ”レベルの信号が入力される。ここで、ＮＡＮＤゲート１６５の一方の入力端子は、ＮＡＮＤゲート１６４の出力が示す“Ｈ”レベルの信号を入力するので、ＮＡＮＤゲート１６５は、“Ｌ”レベルの信号を出力する。ＮＡＮＤゲート１６５から出力された信号は、インバータ１６６において反転され、Ｒｄａｔａ１信号として出力されるので、この場合、Ｒｄａｔａ１信号もまた、Ｒｄａｔａ０信号と同じく“Ｈ”レベルを示す。
【００３９】
つぎに、第２のＲＥＡＤ信号のパルス発生期間（期間（２））詳しくはパルス立ち上がり時においては、ＭＡＳＫ０信号が“Ｌ”レベルを示した状態で、かつＧＤＢ０上の信号が“Ｌ”レベルを示す際、すなわち同時にＧＤＢ１上の信号が“Ｈ”レベルを示す際に、ＮＡＮＤゲート１６２の出力（“Ｌ”レベル）およびインバータ１６３の出力（“Ｈ”レベル）は変化せずに、トランスファゲートＳＷ１００およびＳＷ１０１はともにＯＮ状態を示し、スイッチング素子ＴＲ１０２がＯＮ状態となったままである。期間（１）と異なる点は、ＧＤＢ０上の信号が“Ｌ”レベルを示すことにより、スイッチング素子ＴＲ１００がＯＦＦ状態となり、ＮＡＮＤゲート１６４の他方の入力端子に、トランスファゲートＳＷ１００によって供給される“Ｈ”レベルの信号が入力されることである。
【００４０】
また、ＧＤＢ１上の信号が“Ｌ”レベルを示すことにより、スイッチング素子ＴＲ１０１がＯＮ状態となって、ＮＡＮＤゲート１６５の他方の入力端子には、“Ｌ”レベルの信号が入力される。すなわち、ＮＡＮＤゲート１６５は、“Ｈ”レベルの信号を出力する。ＮＡＮＤゲート１６５から出力された信号は、インバータ１６６において反転され、Ｒｄａｔａ１信号として出力されるので、この場合、Ｒｄａｔａ１信号は、“Ｌ”レベルを示す。ここで、ＮＡＮＤゲート１６４の一方の入力端子は、ＮＡＮＤゲート１６５の出力が示す“Ｈ”レベルの信号を入力するので、ＮＡＮＤゲート１６４は、“Ｌ”レベルの信号を、Ｒｄａｔａ０信号として出力する。
【００４１】
したがって、ＭＡＳＫ０信号が“Ｌ”レベルを示す場合、すなわちデータの読み出しディセーブル動作をおこなわない場合は、Ｒｄａｔａ０信号およびＲｄａｔａ１信号（Ｒｄａｔａ０／１）は、ＧＤＢ０上に送出された信号と同じ信号レベルを示して、Ｉ／Ｏデータバッファ１３１に送出される。
【００４２】
つづいて、第３のＲＥＡＤ信号のパルス発生期間（期間（３））詳しくはパルス立ち上がり時において、ＭＡＳＫ０信号が“Ｈ”レベルを示す場合、すなわちデータの読み出しディセーブル動作をおこなう場合、ＧＤＢ０上の信号が“Ｈ”レベルを示す際、すなわち同時にＧＤＢ１上の信号が“Ｌ”レベルを示す際には、ＮＡＮＤゲート１６２の出力は、“Ｈ”レベルを示し、インバータ１６３は、“Ｌ”レベルを示すので、トランスファゲートＳＷ１００およびＳＷ１０１は、ともにＯＦＦ状態となる。さらに、スイッチング素子ＴＲ１０２がＯＦＦ状態となる。そして、ＧＤＢ０上の信号が“Ｈ”レベルを示すことにより、スイッチング素子ＴＲ１００がＯＮ状態となるが、スイッチング素子ＴＲ１０２もＯＦＦ状態となっており、また、トランスファゲートＳＷ１００から“Ｈ”レベルの電位も供給されないため、ＮＡＮＤゲート１６４の他方の入力端子に入力される信号のレベルは不確定となる。
【００４３】
また、ＧＤＢ１上の信号が“Ｌ”レベルを示すことにより、スイッチング素子ＴＲ１００がＯＦＦ状態となるが、トランスファゲートＳＷ１０１から“Ｈ”レベルの電位は供給されないため、ＮＡＮＤゲート１６５の他方の入力端子に入力される信号のレベルは不確定となる。
【００４４】
したがって、ＮＡＮＤゲート１６４および１６５の出力は変化せず、すなわちＲｄａｔａ０信号およびＲｄａｔａ１信号のレベルは変更されない。これにより、読み出しデータのディセーブル動作が達成される。図２０においては、点線で示す部分が、ディセーブル動作により出力されない信号である。
【００４５】
つづく第４のＲＥＡＤ信号のパルス発生期間（期間（４））詳しくはパルス立ち上がり時においては、再びＭＡＳＫ０信号は“Ｌ”レベルを示し、期間（２）と同様な状態となる。
【００４６】
つぎに、ライトアンプ１５２について詳細に説明する。図２１は、ライトアンプ１５２の回路構成を示す説明図である。図２１において、ライトアンプ１５２は、２つのトランスファゲートＳＷ１１０およびＳＷ１１１と、５つのインバータ１７１、１７３、１７４、１７５および１７６と、１つのＮＡＮＤゲート１７２とから構成される。
【００４７】
また、ライトアンプ１５２に接続されるＧＤＢ０およびＧＤＢ１は、センスアンプ１０４に接続されており、ＧＤＢ０およびＧＤＢ１上に送出される書き込み信号によりセンスアンプ１０４にデータを書き込む。
【００４８】
Ｉ／Ｏデータバッファ１３１から出力される書き込みデータＷｄａｔａは、ライトアンプとしてのインバータ１７４に入力され、その信号レベルが反転されて出力される。インバータ１７４の出力端子は、トランスファゲートＳＷ１１０の一方の接点端子およびインバータ１７５の入力端子に接続されている。ここで、トランスファゲートＳＷ１１０の他方の接点端子はＧＤＢ１に接続されており、トランスファゲートＳＷ１１０がＯＮ状態を示す場合に、Ｗｄａｔａ信号のレベルを反転させた信号をＧＤＢ１上に送出する。
【００４９】
インバータ１７５の出力端子は、トランスファゲートＳＷ１１１の一方の接点端子に接続されている。また、トランスファゲートＳＷ１１１の他方の接点端子はＧＤＢ０に接続されており、トランスファゲートＳＷ１１１がＯＮ状態を示す場合に、Ｗｄａｔａ信号と同じレベルの信号をＧＤＢ０上に送出する。
【００５０】
したがって、これらインバータ１７４および１７５によって、１つの書き込みデータＷｄａｔａから、互いにレベルの反転した２つの信号をそれぞれＧＤＢ０およびＧＤＢ１上に送出することが可能となっている。
【００５１】
そして、トランスファゲートＳＷ１１０の一方の制御端子は、インバータ１７３の出力端子と接続し、他方の制御端子は、インバータ１７６の出力端子と接続している。また、インバータ１７６の入力端子は、インバータ１７３の出力端子と接続しているので、トランスファゲートＳＷ１１０は、インバータ１７３の出力する信号のレベルに応じてＯＮ／ＯＦＦ制御される。
【００５２】
また、トランスファゲートＳＷ１１１の一方の制御端子も、インバータ１７３の出力端子と接続し、他方の制御端子も、インバータ１７６の出力端子と接続している。よって、トランスファゲートＳＷ１１１も、トランスファゲートＳＷ１１０と同様に、インバータ１７３の出力する信号のレベルに応じてＯＮ／ＯＦＦ制御される。
【００５３】
インバータ１７３の入力端子は、ＮＡＮＤゲート１７２の出力端子と接続している。また、ＮＡＮＤゲート１７２は、一方の入力端子からデータの書き込み命令を示す制御信号（ＷＥ）を入力し、他方の入力端子からインバータ１７１の出力信号を入力する。インバータ１７１は、ＤＱＭ入力バッファ１３２から出力されるＭＡＳＫ０信号を入力し、その反転信号を出力する。よって、ＮＡＮＤゲート１７２から出力される信号のレベル、すなわち、ＲＥＡＤ信号とＭＡＳＫ０信号に応じて、トランスファゲートＳＷ１１０およびＳＷ１１１のＯＮ／ＯＦＦが制御される。
【００５４】
したがって、ＧＤＢ０およびＧＤＢ１上の信号のレベルは、Ｗｄａｔａ信号と、ＷＥ信号と、ＭＡＳＫ０信号に応じて変化する。すなわち、データ書き込み時、ＷＥ信号が“Ｈ”レベルになると、トランスゲートＳＷ１１０およびＳＷ１１１はオンして、ライトアンプ１７４から出力された書き込みデータは、ＧＤＢ１およびＧＤＢ０へ送出される。一方、この時マスク信号ＭＡＳＫ０が“Ｌ”レベルであると、ＳＷ１１０およびＳＷ１１１はオフとなり、ライトアンプ１７４からＧＤＢ１およびＧＤＢ０への書き込みデータの送出は禁止される。
【００５５】
図２２は、ライトアンプ１５２に入出力する信号（Ｗｄａｔａ信号、ＷＥ信号、ＭＡＳＫ０信号、ＧＤＢ０およびＧＤＢ１上に送出された信号）のタイムチャートである。
【００５６】
まず、第１のＷＥ信号のパルス発生期間（期間（１））詳しくはパルス立ち上がり時において、ＭＡＳＫ０信号が“Ｌ”レベルを示す場合、すなわちデータの書き込みマスク動作をおこなわない場合、Ｗｄａｔａ信号が“Ｌ”レベルを示す際に、ＮＡＮＤゲート１７２の出力は、“Ｌ”レベルを示し、インバータ１７３は“Ｈ”レベルを示して、トランスファゲートＳＷ１１０およびＳＷ１１１は、ともにＯＮ状態となる。
【００５７】
Ｗｄａｔａ信号は、“Ｌ”レベルを示しているので、インバータ１７４により反転された“Ｈ”レベルを示す信号が、トランスファゲートＳＷ１１０を介してＧＤＢ１上に送出される。また、インバータ１７４から出力された“Ｈ”レベルを示す信号は、インバータ１７５に入力されて反転され、“Ｌ”レベルを示す信号としてトランスファゲートＳＷ１１１を介してＧＤＢ０上に送出される。
【００５８】
つぎに、第２のＷＥ信号のパルス発生期間（期間（２））詳しくはパルス立ち上がり時においては、ＭＡＳＫ０信号が“Ｌ”レベルを示した状態で、かつＷｄａｔａ信号が“Ｈ”レベルを示す際に、ＮＡＮＤゲート１７２の出力（“Ｌ”レベル）およびインバータ１７３の出力（“Ｈ”レベル）は変化せずに、トランスファゲートＳＷ１００およびＳＷ１０１はともにＯＮ状態を示す。期間（１）と異なる点は、Ｗｄａｔａ信号が“Ｈ”レベルを示すことにより、インバータ１７４により反転された“Ｌ”レベルを示す信号が、トランスファゲートＳＷ１１０を介してＧＤＢ１上に送出され、インバータ１７５によりさらに反転された“Ｈ”レベルを示す信号が、トランスファゲートＳＷ１１１を介してＧＤＢ０上に送出されることである。
【００５９】
つづいて、第３のＷＥ信号のパルス発生期間（期間（３））詳しくはパルス立ち上がり時において、ＭＡＳＫ０信号が“Ｈ”レベルを示す場合、すなわちデータの書き込みマスク動作をおこなう場合、Ｗｄａｔａ信号が“Ｌ”レベルを示す際に、ＮＡＮＤゲート１７２の出力は、ＷＥ信号のレベルにかかわらず、“Ｈ”レベルを示し、インバータ１７３は“Ｌ”レベルを示して、トランスファゲートＳＷ１１０およびＳＷ１１１は、ともにＯＦＦ状態となる。よって、インバータ１７４および１７５から出力される信号は、それぞれＧＤＢ１およびＧＤＢ０上に送出されない。すなわち、Ｗｄａｔａ信号を書き込みデータとしてＧＤＢに送出することができず、これにより、書き込みデータのマスク動作が達成される。図２２においては、点線で示す部分が、マスク動作により入力されない信号である。
【００６０】
つづく第４のＷＥ信号のパルス発生期間（期間（４））詳しくはパルス立ち上がり時においては、再びＭＡＳＫ０信号は“Ｌ”レベルを示し、期間（２）と同様な状態となる。
【００６１】
以上に説明したセンスバッファ１５１において、ＤＱＭ入力バッファ１３２から出力されるマスク／ディセーブル信号（ＭＡＳＫ０）を入力し、読み出しデータのディセーブル動作をおこなうものとしたが、読み出しデータのディセーブル動作は、Ｉ／Ｏデータバッファ１３１を制御することによっても可能である。
【００６２】
図２３は、ライトアンプ＆センスバッファ１４１と、ディセーブル動作を可能としたＩ／Ｏデータバッファ１３１ａと、ＤＱＭ入力バッファ１３２とにおける結線を示す説明図である。図２３においては、特にデータ入出力端子ＤＱ０にかかわる構成を示しているが、他のデータ入出力端子ＤＱ１〜ＤＱ１５に関しても同様な構成である。
【００６３】
図２３のライトアンプ＆センスバッファ１４１において、ライトアンプ１５２は、図２１および図２２において説明したとおりの構成および動作を示すが、センスバッファ１５１ａは、図１９のセンスバッファ１５１において、ＭＡＳＫ０信号の入力をおこなわず、インバータ１６１およびＮＡＮＤゲート１６２からなる構成を、ＲＥＡＤ信号を入力して、反転させた信号をインバータ１６３とトランスファゲートＳＷ１００およびＳＷ１０１の他方の制御端子に入力するインバータに置き換える必要がある。
【００６４】
よって、図２３に示すように、Ｉ／Ｏデータバッファ１３１ａは、ＤＱＭ入力バッファ１３２から出力されるマスク／ディセーブル信号（ＭＡＳＫ０）を入力し、当該ＭＡＳＫ０信号の信号レベルに応じて、データの読み出しディセーブル動作を行う。
【００６５】
以下に、Ｉ／Ｏデータバッファ１３１ａについて詳細に説明する。図２４は、Ｉ／Ｏデータバッファ１３１ａの回路構成を示す説明図である。特に、図２４は、読み出しデータをデータ入出力端子に出力する際に機能する回路構成を示している。図２４において、Ｉ／Ｏデータバッファ１３１ａは、２つのトランスファゲートＳＷ１２０およびＳＷ１２１と、２つのスイッチング素子（ここでは、ＦＥＴ素子）ＴＲ１２０およびＴＲ１２１と、８つのインバータ１８１、１８４〜１９０と、１つのＮＡＮＤゲート１８２と、１つのＮＯＲゲート１８３とから構成される。
【００６６】
Ｉ／Ｏデータバッファ１３１ａは、センスバッファ１５１ａから出力される読み出しデータＲｄａｔａ０およびＲｄａｔａ１（ともに同じ信号レベルを示す）を入力し、ＤＱＭ入力バッファ１３２から出力されるＭＡＳＫ０信号が“Ｌ”レベルの場合、そのＲｄａｔａ０およびＲｄａｔａ１の示す信号に応じてデータ入出力端子ＤＱに読み出しデータを出力する。一方、ＭＡＳＫ０信号が“Ｈ”レベルの場合、Ｒｄａｔａ０およびＲｄａｔａ１は、ＮＡＮＤゲート１８２およびＮＯＲゲート１８３を通過することを阻止され、ＴＲ１２０およびＴＲ１２１は共にオフとなって、ＤＱ０はハイインピーダンス（Ｈｉ−ｚ）状態となる。
【００６７】
まず、Ｉ／Ｏデータバッファ１３１ａにおいて、Ｒｄａｔａ０信号は、ＮＡＮＤゲート１８２の一方の入力端子に入力される。ＮＡＮＤゲート１８２の他方の入力端子は、インバータ１８１の出力端子に接続されている。また、インバータ１８１は、ＭＡＳＫ０信号を入力し、その反転信号を出力する。よって、ＮＡＮＤゲート１８２は、ＭＡＳＫ０信号が“Ｌ”レベルを示す場合に、Ｒｄａｔａ０信号に対するインバータとして機能する。
【００６８】
ＮＡＮＤゲート１８２の出力端子は、トランスファゲートＳＷ１２０の一方の接点端子に入力しており、トランスファゲートＳＷ１２０の他方の接点端子は、インバータ１８５の入力端子に接続されている。インバータ１８５は、トランスファゲートＳＷ１２０から入力される信号の反転信号を出力し、インバータ１８９に入力する。ここで、インバータ１８５は、その出力端子をインバータ１８６の入力端子と接続し、その入力端子をインバータ１８６の出力端子と接続している。すなわち、インバータ１８５とインバータ１８６とからなる構成により、トランスファゲートＳＷ１２０の他方の接点端子から出力される信号に対するラッチ機能が果たされる。
【００６９】
そして、インバータ１８５の出力端子は、インバータ１８９の入力端子に接続しており、インバータ１８５から出力された信号は、インバータ１８９によって反転される。インバータ１８９の出力端子は、スイッチング素子ＴＲ１２０のＧ端子に接続している。スイッチング素子ＴＲ１２０はＧ端子における信号レベルに応答してＯＮ／ＯＦＦする。
【００７０】
一方、Ｒｄａｔａ１信号は、ＮＯＲゲート１８３の一方の入力端子に入力される。また、ＮＯＲゲート１８３の他方の入力端子は、ＭＡＳＫ０信号を入力する。よって、ＮＯＲゲート１８３は、ＭＡＳＫ０信号が“Ｌ”レベルを示す場合に、Ｒｄａｔａ１信号に対するインバータとして機能する。
【００７１】
ＮＯＲゲート１８３の出力端子は、トランスファゲートＳＷ１２１の一方の接点端子に入力しており、トランスファゲートＳＷ１２１の他方の接点端子は、インバータ１８７の入力端子に接続されている。インバータ１８７は、トランスファゲートＳＷ１２１から入力される信号の反転信号を出力し、インバータ１９０に入力する。ここで、インバータ１８７は、その出力端子をインバータ１８８の入力端子と接続し、その入力端子をインバータ１８８の出力端子と接続している。すなわち、インバータ１８７とインバータ１８８とからなる構成により、トランスファゲートＳＷ１２１の他方の接点端子から出力される信号に対するラッチ機能が果たされる。
【００７２】
そして、インバータ１８７の出力端子は、インバータ１９０の入力端子に接続しており、インバータ１８７から出力された信号は、インバータ１９０によって反転される。インバータ１９０の出力端子は、スイッチング素子ＴＲ１２１のＧ端子に接続している。スイッチング素子ＴＲ１２１はＧ端子における信号レベルに応答してＯＮ／ＯＦＦする。
【００７３】
そして、スイッチング素子ＴＲ１２０は、そのＤ端子を“Ｈ”レベルを示す電位ＶＣＣに接続しており、そのＳ端子を、データ入出力端子ＤＱ０およびスイッチング素子ＴＲ１２１のＤ端子に接続している。また、スイッチング素子ＴＲ１２１は、そのＳ端子を“Ｌ”レベルを示す電位ＶＳＳに接続している。よって、スイッチング素子ＴＲ１２１がＯＮ状態となった場合には、データ入出力端子ＤＱ０に出力される信号は、ＶＳＳと同じ電位である“Ｌ”レベルを示す。また、スイッチング素子ＴＲ１２０がＯＮ状態となり、かつスイッチング素子ＴＲ１２１がＯＦＦ状態となる場合に、データ入出力端子ＤＱ０に出力される信号は、ＶＣＣと同じ電位である“Ｈ”レベルを示す。
【００７４】
また、Ｉ／Ｏデータバッファ１３１ａには、前述したクロック信号（ＣＬＫ）が入力されており、トランスファゲートＳＷ１２０およびＳＷ１２１のそれぞれの一方の制御端子には、このクロック信号（ＣＬＫ）が入力されている。そして、トランスファゲートＳＷ１２０およびＳＷ１２１のそれぞれの他方の制御端子には、インバータ１８４の出力端子が接続されており、インバータ１８４の入力端子には、上記クロック信号（ＣＬＫ）が入力される。よって、トランスファゲートＳＷ１２０およびＳＷ１２１はともに、クロック信号（ＣＬＫ）に同期してＯＮ／ＯＦＦを繰り返す。
【００７５】
したがって、データ入出力端子ＤＱ０に出力される信号のレベルは、ＣＬＫ信号と、ＭＡＳＫ０信号と、Ｒｄａｔａ０信号と、Ｒｄａｔａ１信号に応じて変化する。
【００７６】
図２５は、Ｉ／Ｏデータバッファ１３１ａに入出力する信号（ＣＬＫ信号、ＭＡＳＫ０信号、Ｒｄａｔａ０信号、Ｒｄａｔａ１信号）のタイムチャートである。
【００７７】
図２５において、まず、第１のＣＬＫ信号のパルス発生期間（期間（１））詳しくはパルス立ち上がり時は、トランスファゲートＳＷ１２０およびＳＷ１２１は、ともにＯＮ状態となり、ＭＡＳＫ０信号が“Ｌ”レベルを示す場合、すなわちデータの読み出しディセーブル動作をおこなわない場合、かつＲｄａｔａ０信号が“Ｌ”レベルを示す際、すなわち同時にＲｄａｔａ１信号もまた“Ｌ”レベルを示す状態を示す。この場合、インバータ１８１の出力は“Ｈ”レベルを示して、ＮＡＮＤゲート１８２の出力は“Ｈ”レベルを示し、トランスファゲートＳＷ１２０の一方の接点端子に入力される。トランスファゲートＳＷ１２０はＯＮ状態であるので、ＮＡＮＤゲート１８２の出力（“Ｈ”レベル）は、そのままインバータ１８５に入力される。
【００７８】
インバータ１８５から出力される信号は、反転されて“Ｌ”レベルとなり、つづくインバータ１８９に入力される。この“Ｌ”レベルの信号は、インバータ１８９で反転されて結局“Ｈ”レベルの信号となり、スイッチング素子ＴＲ１２０をＯＦＦ状態にする。
【００７９】
また、ＮＯＲゲート１８３の出力は“Ｈ”レベルを示し、トランスファゲートＳＷ１２１の一方の接点端子に入力される。トランスファゲートＳＷ１２１もまたＯＮ状態であるので、ＮＯＲゲート１８３の出力（“Ｈ”レベル）は、そのままインバータ１８７に入力される。
【００８０】
インバータ１８７から出力される信号は、反転されて“Ｌ”レベルとなり、つづくインバータ１９０に入力される。この“Ｌ”レベルの信号は、インバータ１９０において反転されて“Ｈ”レベルの信号となり、スイッチング素子ＴＲ１２１をＯＮ状態にする。
【００８１】
こうして、スイッチング素子ＴＲ１２０がＯＦＦ状態、スイッチング素子ＴＲ１２１がＯＮ状態となるので、データ入出力端子ＤＱ０に出力される信号のレベルは、ＶＳＳと同電位である“Ｌ”レベルを示す。すなわち、Ｒｄａｔａ０信号（Ｒｄａｔａ１信号）の示すレベルの信号が、データ入出力端子ＤＱ０に出力される。
【００８２】
つぎに、第２のＣＬＫ信号のパルス発生期間（期間（２））詳しくはパルス立ち上がり時は、トランスファゲートＳＷ１２０およびＳＷ１２１は、ともにＯＮ状態となり、ＭＡＳＫ０信号が“Ｌ”レベルを示したままで、Ｒｄａｔａ０信号が“Ｈ”レベルを示す状態、すなわち同時にＲｄａｔａ１信号もまた“Ｈ”レベルを示す状態である。この場合、Ｒｄａｔａ０信号およびインバータ１８１の出力はともに“Ｈ”レベルを示すので、ＮＡＮＤゲート１８２の出力は“Ｌ”レベルを示して、トランスファゲートＳＷ１２０の一方の接点端子に入力される。トランスファゲートＳＷ１２０はＯＮ状態であるので、ＮＡＮＤゲート１８２の出力（“Ｌ”レベル）は、そのままインバータ１８５に入力される。
【００８３】
インバータ１８５から出力される信号は、反転されて“Ｈ”レベルとなり、つづくインバータ１８９に入力される。この“Ｈ”レベルの信号は、インバータ１８９で反転されて結局“Ｌ”レベルの信号となり、スイッチング素子ＴＲ１２０をＯＮ状態にする。
【００８４】
また、ＮＯＲゲート１８３は、Ｒｄａｔａ１信号が“Ｈ”レベルを示し、ＭＡＳＫ０信号が“Ｌ”レベルを示すので、“Ｌ”レベルの信号を出力して、トランスファゲートＳＷ１２１の一方の接点端子に入力される。トランスファゲートＳＷ１２１もまたＯＮ状態であるので、ＮＯＲゲート１８３の出力（“Ｌ”レベル）は、そのままインバータ１８７に入力される。
【００８５】
インバータ１８７から出力される信号は、反転されて“Ｈ”レベルとなり、つづくインバータ１９０に入力される。この“Ｈ”レベルの信号は、インバータ１９０において反転されて“Ｌ”レベルの信号となり、スイッチング素子ＴＲ１２１をＯＦＦ状態にする。
【００８６】
こうして、スイッチング素子ＴＲ１２０がＯＮ状態、スイッチング素子ＴＲ１２１がＯＦＦ状態となるので、データ入出力端子ＤＱ０に出力される信号のレベルは、ＶＣＣと同電位である“Ｈ”レベルを示す。すなわち、Ｒｄａｔａ０信号（Ｒｄａｔａ１信号）の示すレベルの信号が、データ入出力端子ＤＱ０に出力される。
【００８７】
つづいて、第３のＣＬＫ信号のパルス発生期間（期間（３））詳しくはパルス立ち上がり時は、トランスファゲートＳＷ１２０およびＳＷ１２１は、ともにＯＮ状態となり、ＭＡＳＫ０信号が“Ｈ”レベルを示す場合、すなわちデータの読み出しディセーブル動作をおこなう場合、かつＲｄａｔａ０信号が“Ｌ”レベルを示す際、すなわち同時にＲｄａｔａ１信号もまた“Ｌ”レベルを示す状態である。この場合、Ｒｄａｔａ０信号およびインバータ１８１の出力はともに“Ｌ”レベルを示すので、ＮＡＮＤゲート１８２の出力は“Ｈ”レベルを示して、トランスファゲートＳＷ１２０の一方の接点端子に入力される。トランスファゲートＳＷ１２０はＯＮ状態であるので、ＮＡＮＤゲート１８２の出力（“Ｈ”レベル）は、そのままインバータ１８５に入力される。
【００８８】
インバータ１８５から出力される信号は、反転されて“Ｌ”レベルとなり、つづくインバータ１８９に入力される。この“Ｌ”レベルの信号は、インバータ１８９で反転されて結局“Ｈ”レベルの信号となり、スイッチング素子ＴＲ１２０をＯＦＦ状態にする。
【００８９】
また、ＮＯＲゲート１８３は、Ｒｄａｔａ１信号が“Ｌ”レベルを示し、ＭＡＳＫ０信号が“Ｈ”レベルを示すので、“Ｌ”レベルの信号を出力して、トランスファゲートＳＷ１２１の一方の接点端子に入力される。トランスファゲートＳＷ１２１もまたＯＮ状態であるので、ＮＯＲゲート１８３の出力（“Ｌ”レベル）は、そのままインバータ１８７に入力される。
【００９０】
インバータ１８７から出力される信号は、反転されて“Ｈ”レベルとなり、つづくインバータ１９０に入力される。この“Ｈ”レベルの信号は、インバータ１９０において反転されて“Ｌ”レベルの信号となり、スイッチング素子ＴＲ１２１をＯＦＦ状態にする。
【００９１】
こうして、スイッチング素子ＴＲ１２０およびＴＲ１２１はともにＯＦＦ状態となり、データ入出力端子ＤＱ０に出力される信号は、ハイインピーダンス（Ｈｉ−ｚ）状態となる。すなわち、データ入出力端子ＤＱ０に出力される信号のレベルは不確定となり、これにより、読み出しデータのディセーブル動作が達成される。
【００９２】
つづく第４のＣＬＫ信号のパルス発生期間（期間（４））詳しくはパルス立ち上がり時は、再びＭＡＳＫ０信号が“Ｌ”レベルを示し、期間（２）と同様な状態となる。
【００９３】
以上に説明したＳＤＲＡＭのように、複数ビットのデータ入出力端子を備え、かつデータの書き込み／読み出しの可否を選択可能なマスク／ディセーブル端子を備えた半導体記憶装置を含めた半導体記憶装置の動作を確認するための試験は、一般に、半導体記憶装置の各端子に端子接続ピンを接続するＩＣテスタを使用しておこなわれている。
【００９４】
【発明が解決しようとする課題】
しかしながら、ＩＣテスタが使用可能なドライバやコンパレータの数すなわち端子接続ピンの数には限りがあり、同時に試験をおこなえる半導体記憶デバイスの数は制限される。特に、上記のようなマスク／ディセーブル端子を備える半導体記憶デバイスを試験する場合には、すべての半導体記憶デバイスの入出力データを試験するためには、各半導体記憶デバイスのすべてのマスク／ディセーブル端子に対して試験用の端子接続ピンを用意しなければならず、同時に試験をおこなえる半導体記憶デバイスの数は制限されることになっていた。
【００９５】
図２６は、従来の半導体記憶装置のＩＣテスタによる試験動作を示す説明図であり、上述した従来の半導体記憶装置をＩＣテスタによって試験をする場合の当該ＩＣテスタの接続状態を示すものである。図示は省略するが、ＩＣテスタにおいては、通常、複数の半導体記憶デバイスをそれぞれソケットに装着し、同時に試験をおこなうことで、試験時間の短縮を図っている。
【００９６】
図２６に示すように、２つの半導体記憶デバイス１９１および１９２の同時試験をおこなう場合、各半導体記憶デバイスのデータ入出力端子ＤＱ０〜ＤＱ１５は、共通のデータバスラインに接続され、／ＲＡＳ、／ＣＡＳおよび／ＷＥ端子もまた、共通の制御コマンドラインに接続されるので、それら共通のデータバスラインおよび共通の制御コマンドラインに必要なＩＣテスタの接続端子ピン数は、各データ入力端子ＤＱ０〜ＤＱ１５用として１６個、および／ＲＡＳ、／ＣＡＳおよび／ＷＥ端子用として３個となる。
【００９７】
したがって、データバスラインおよび制御コマンドラインに必要な接続端子ピン数は、同時に試験をおこなう半導体記憶デバイスの数によって変化しない。一方、マスク／ディセーブル端子は、各半導体記憶デバイスに対してそれぞれ２つずつ備わっており、各半導体記憶デバイスのマスク／ディセーブル端子を個別に制御する必要があるので、それぞれのＤＱＭＬおよびＤＱＭＵ端子に接続する合計４個の接続端子ピンをさらに用意しなければならない。２つの半導体デバイス１９１および１９２のマスク／ディセーブル端子２つずつを接続すると合計２３個のピンが必要となるので、例えば、ＩＣテスタにおいて使用可能な接続端子ピン数が２３個とすると、このＩＣテスタでは、３つ以上の半導体デバイスを接続して同時に試験をすることはできないことになる。
【００９８】
このように、マスク／ディセーブル端子を備えた複数の半導体記憶デバイスを同時に試験するには、マスク／ディセーブル端子を備えていない半導体記憶デバイスを試験する場合と比較して、ＩＣテスタのドライバ／コンパレータを、（各半導体記憶デバイスのマスク／ディセーブル端子の数）×（試験する半導体記憶デバイスの数）で計算される個数分がさらに必要となる。これにより、同時に試験可能な半導体記憶デバイスの数が減少してしまい、試験時間を多く費やすことになるといった問題点があった。特に、大量の半導体記憶デバイスの試験をおこなう場合には、上記問題は、顕著なものになっていた。
【００９９】
この問題を解決するために、ＩＣテスタにおいて、ドライバ／コンパレータの数を増やすことや、データバスラインを増設すること、またはあらかじめ十分な数のドライバ／コンパレータを備えたＩＣテスタを使用することなどの対応が考えられるが、一般的に、そのようなオプションやＩＣテスタは高価であり、設備投資コストの増大につながるため余り現実的ではない。
【０１００】
本発明は、上記に鑑みてなされたものであって、現在使用しているＩＣテスタを用いて、一度により多くの半導体記憶デバイスの試験を可能にして、利便性、特に試験をおこなう際の利便性を高めた半導体記憶装置を提供することを目的とする。
【０１０１】
【課題を解決するための手段】
上述した課題を解決し、目的を達成するために、請求項１の発明にかかる半導体記憶装置にあっては、複数のデータ入出力端子と、複数のマスク／ディセーブル端子と、を有し、各マスク／ディセーブル端子に割り当てられた前記データ入出力端子から入出力されるデータの書き込み／読み出しを前記マスク／ディセーブル端子に印加されるマスク／ディセーブル制御信号に応答して禁止するマスク／ディセーブル動作をおこなうことが可能な半導体記憶装置において、前記マスク／ディセーブル端子に対する前記データ入出力端子の割り当てを変更する割り当て変更手段を備えたことを特徴とする。
【０１０２】
この請求項１の発明によれば、マスク／ディセーブル端子ごとに書き込み／読み出しを禁止するデータ入出力端子の割り当てを変更することができ、１のマスク／ディセーブル端子の使用が禁止されても、当該１のマスク／ディセーブル端子に割り当てられたデータ入出力端子のマスク／ディセーブル動作を他のマスク／ディセーブル端子で制御することが可能になる。
【０１０３】
また、請求項２の発明にかかる半導体記憶装置にあっては、複数のデータ入出力端子と、複数のマスク／ディセーブル端子と、を有し、各マスク／ディセーブル端子に割り当てられた前記データ入出力端子から入出力されるデータの書き込み／読み出しを禁止するマスク／ディセーブル動作をおこなう半導体記憶装置において、入力される複数の動作モード信号を判別する判別手段と、前記判別手段による判別の結果、前記判別手段により判別された動作モード信号に基づいて前記マスク／ディセーブル端子に対する前記データの割り当てを変更する割り当て変更手段と、を備えたことを特徴とする。また、請求項３の発明にかかる半導体記憶装置にあっては、請求項２の発明において、前記第２の動作モードは試験モードであることを特徴とする。
【０１０４】
また、請求項４の発明にかかる半導体記憶装置にあっては、請求項２の発明において、前記半導体記憶装置のデータ入出力端子は、前記第１および第２のデータ入出力端子群で構成され、前記第２の動作モード時、前記第１のマスク／ディセーブル端子に印加する前記マスク／ディセーブル制御信号で、前記第１および第２のデータ入出力端子群の前記マスク／ディセーブル動作を制御するように構成されていることを特徴とする。
【０１０５】
これら請求項２〜４の発明によれば、第２の動作モード（試験モード）の際、第１のマスク／ディセーブル端子で、第１および第２のデータ入出力端子群の両方のマスク／ディセーブル動作を制御することができるようになり、第２の動作モード時に使用するマスク／ディセーブル端子の数を削減することができ、以ってＩＣテスタに同時に試験することができる半導体記憶デバイスの数を増やすことができる。
【０１０６】
また、請求項５の発明にかかる半導体記憶装置にあっては、請求項２の発明において、さらに、前記第１および第２のデータ入出力端子のデータをメモリセルアレイ部にそれぞれ書き込みおよび該メモリセルアレイ部からのデータを該第１および第２のデータ入出力端子にそれぞれ読み出すための第１および第２の書き込み／読み出し制御回路部を有し、前記変更手段は、前記判別手段からの動作モード信号に応答して、前記第１および第２のマスク／ディセーブル端子と前記第１および第２の書き込み／読み出し制御回路部相互間の接続関係を選択的に切替えるように構成されていることを特徴とする。
【０１０７】
また、請求項６の発明にかかる半導体記憶装置にあっては、請求項５の発明において、前記第１および第２の書き込み／読み出し制御回路部の各々は、前記データ入出力端子のデータを取込みおよび前記データ入出力端子にデータを出力するためのＩ／Ｏデータバッファ回路と、該Ｉ／Ｏデータバッファ回路からのデータを受け、それを増幅してデータバスへ出力し、該データバスに伝送されたデータをセンスして前記Ｉ／Ｏデータバッファ回路へ伝送するライトアンプ／センスバッファ回路を有し、前記変更手段は前記ライトアンプ／センスバッファ回路を制御することを特徴とする。
【０１０８】
また、請求項７の発明にかかる半導体記憶装置にあっては、請求項６の発明において、前記変更手段は、さらに前記Ｉ／Ｏデータバッファ回路も制御するように構成されていることを特徴とする。
【０１０９】
これら請求項５〜７の発明によれば、変更手段により第１および第２のマスク／ディセーブル端子と第１および第２の書き込み／読み出し制御回路部相互間の接続関係を切替えることで請求項２に記載されている動作モードに基づくデータ入出力端子群とマスク／ディセーブル端子との対応関係の変更を容易に実施することができる。
【０１１０】
【発明の実施の形態】
以下に、本発明にかかる半導体記憶装置の実施の形態を図面に基づいて詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。また、この実施の形態においては、本発明にかかる半導体記憶装置を、外部クロックに同期して動作するＳＤＲＡＭを例として説明する。
【０１１１】
図１は、本発明にかかる半導体記憶装置をパッケージした半導体記憶デバイス（特に、この実施の形態においては、パッケージされたＳＤＲＡＭ）のＩＣテスタによる試験における、ＩＣテスタと各半導体記憶デバイス１〜４との結線を示す説明図である。ＩＣテスタにおいては、通常、複数の半導体記憶デバイスをそれぞれソケットに装着し、同時に試験をおこなうことで、試験時間の短縮を図っている。
【０１１２】
図２６に記載の従来例と異なる点は、従来は、ＩＣテスタから各デバイスに対しＤＱＭＬ信号とＤＱＭＵ信号を供給しているのに対し、本発明では図１に示すごとくＩＣテスタは各デバイスに対し１つのＤＱＭ信号（例えばＤＱＭＵ信号）のみしか供給しない。
【０１１３】
図１において、半導体記憶デバイスの１６個のデータ入出力端子ＤＱ０〜ＤＱ１５は共用のデータバスラインに接続され、／ＲＡＳ、／ＣＡＳおよび／ＷＥ端子もまた、共用の制御コマンドラインに接続されるので、この段階で、ＩＣテスタにおいて１９個の接続端子ピンが必要となる。
【０１１４】
これに加えて、各半導体記憶デバイスのマスク／ディセーブル端子に接続するための接続端子ピンが必要とされるが、本発明にかかる半導体記憶デバイスにおいては、２つのうちの１つのマスク／ディセーブル端子の接続のみで試験動作を可能としているので、ＩＣテスタの使用可能な接続端子ピン数が２３個であるとすると、残りの４個の接続端子ピンのそれぞれに、各半導体記憶デバイスのマスク／ディセーブル端子を割り当てることができる。
【０１１５】
したがって、図１に示すように、半導体記憶デバイス１〜４の各ＤＱＭＵ端子がＩＣテスタに接続され、各ＤＱＭＬ端子は接続されない。これにより、ＩＣテスタにおいて使用可能な接続端子ピン数が２３個である場合に、従来の半導体記憶デバイスを同時に２つ使用した試験を可能としたが、本実施の形態によれば、その半導体記憶デバイスを同時に４つ使用した試験を可能とする。このように、本実施の形態にかかる半導体記憶デバイスは、ＩＣテスタにおいて同時に試験できる個数を、従来と比較して倍増させることができるので、ＩＣテスタに対して新たな投資をすることなく、大幅な試験時間の短縮と試験コストの削減が図ることができる。
【０１１６】
ここで、ＤＱＭＬ信号とＤＱＭＵ信号のうち一方だけしか各デバイスに供給しなければ、複数のデータ入出力端子のうち半数についてマスク／ディセーブル動作制御ができなくなってしまうが、本発明では、試験モード時、ＩＣテスタから供給する１つのＤＱＭ信号（例えばＤＱＭＵ信号）でデバイス全てのデータ入出力端子のマスク／ディセーブル動作制御をおこなえるように構成することで、前述の不具合を解消している。その構成について、以下に詳述する。
【０１１７】
（実施の形態１）
図２は、実施の形態１にかかる半導体記憶装置の概略構成を示すブロック図である。図２において、半導体記憶装置であるＳＤＲＡＭ１０は、従来の技術において説明したＳＤＲＡＭと同様に、ＭＰＵによってそのＭＰＵのアドレス空間よりも大きな容量のメモリを管理できるメモリ・バンク方式が採用された場合のＳＤＲＡＭを示している。
【０１１８】
従来の図１３と異なる点は、テストモードデコーダ２６およびＤＱＭ切り替え回路２７を設け、通常モード時は、外から入力されるＤＱＭＬ信号およびＤＱＭＵ信号を、それぞれそのままＭＡＳＫ０信号およびＭＡＳＫ１信号として各バンクに与え、試験モード時は、ＤＱＭＬ信号およびＤＱＭＵ信号のうちの一方をＭＡＳＫ０’信号およびＭＡＳＫ１信号の両方に与え、それらを各バンクに供給している点である。
【０１１９】
図２において、ＳＤＲＡＭ１０は、記憶単位となるメモリセルをマトリクス状に配置させたメモリアレイを、２つのバンク（バンク０、バンク１）に分割している。また、各バンクは、複数のブロックに分割している。そして、各ブロックは、ロウデコーダ１２およびコラムデコーダ１３を備え、これらデコーダにより、各ブロックの担うメモリアレイ１１から１つのメモリセルを選択する。
【０１２０】
ここで、ロウデコーダ１２は、ロウアドレス信号２０を受けて、行方向のメモリセルを特定するワード線（図示せず）から１つを選択する回路である。また、コラムデコーダ１３は、コラムアドレス信号２１を受けて、列方向のメモリセルを特定するビット線（図示せず）から１つを選択する回路である。また、各ビット線上には、メモリセルに蓄えられた電荷を増幅させるセンスアンプ１４が接続されている。
【０１２１】
例えば、１ＭビットのＳＤＲＡＭを例にとると、バンク０およびバンク１は、それぞれ６４ｋバイト（５１２ｋビット）を有し、各バンクは、１２８ｋビットのメモリ容量（１２８ｋのメモリセル）を有するブロックに４分割される。この場合、各ブロックのロウデコーダは、５１２個のロウアドレスから１つのワード線を特定し、コラムデコーダ／センスアンプは、２５６個のコラムアドレスから１つのビット線を特定する。
【０１２２】
バンク０またはバンク１において、データの読み出し命令を受け、ロウデコーダ１２およびコラムデコーダ１３によって特定されたメモリセルのデータは、グローバルデータバス（ＧＤＢ）１６を経由してライトアンプ／センスバッファ１５（ただし、この場合、センスバッファが機能する）に入力する。ＳＤＲＡＭ１０では、複数ビットのデータ入出力を可能としているので、例えば１６ビットのデータ入出力の場合、入力されるロウアドレス信号２０およびコラムアドレス信号２１に対して特定されるメモリセルの２バイト（１６ビット）分のデータをライトアンプ／センスバッファ１５に蓄積してパラレル出力を可能としている。
【０１２３】
ライトアンプ／センスバッファ１５に蓄積された読み出しデータは、Ｉ／Ｏデータバッファ／レジスタ１７に導かれ、Ｉ／Ｏデータバッファ／レジスタ１７のデータ入出力端子ＤＱ０〜ＤＱｎ（上の例では、ｎ＝１５）から出力される。
【０１２４】
一方、バンク０またはバンク１において、データの書き込み命令を受けると、Ｉ／Ｏデータバッファ／レジスタ１７のデータ入出力端子ＤＱ０〜ＤＱｎ（上の例では、ｎ＝１５）から入力された書き込みデータは、ライトアンプ／センスバッファ１５（ただし、この場合、ライトアンプが機能する）に導かれる。ライトアンプ／センスバッファ１５に導かれたデータは、続いてＧＤＢ１６を経由し、ロウデコーダ１２およびコラムデコーダ１３により特定されたメモリセルに書き込まれる。
【０１２５】
前述したデータの読み出しの場合と同様に、例えば１６ビットのデータ入出力の場合、入力されるロウアドレス信号２０およびコラムアドレス信号２１によって特定されるメモリセルに、ライトアンプ／センスバッファ１５に蓄積された２バイト（１６ビット）分のデータを入力することができる。
【０１２６】
ロウアドレス信号２０およびコラムアドレス信号２１は、アドレスバッファ／レジスタ＆バンクセレクト１８のアドレス端子Ａ０〜Ａｎから入力される信号に基づいて生成される。実際には、ロウアドレス信号２０およびコラムアドレス信号２１は、アドレス端子Ａ０〜Ａｎに入力されるアドレス信号を、アクティブ命令信号と、読み出し／書き込み命令信号によるラッチタイミングによって時分割（マルチプレクス）で取り込むことにより生成される。なお、アドレスの最上位ビットであるＡｎは、バンク０かバンク１かを選択するためのバンクセレクト用として使用される。
【０１２７】
また、バンク０およびバンク１には、ＲＡＳ信号３０、ＣＡＳ信号３１およびＷＥ信号３２が入力され、これら３つの信号の組み合わせによって、データの書き込み命令や読み出し命令等の制御命令を判別する。特に、この制御命令によって、ライトアンプ／センスバッファ１５の機能が決定される。
【０１２８】
例えば、制御命令が書き込み命令を示す場合、ライトアンプ／センスバッファ１５は、ライトアンプとして機能し、Ｉ／Ｏデータバッファ／レジスタ１７より複数ビットのデータを取り込み、取り込んだデータを、ＧＤＢ１６を経由させてセンスアンプ１４またはメモリアレイ１１に転送する。一方、制御命令が読み出し命令を示す場合、ライトアンプ／センスバッファ１５は、センスバッファとして機能し、ＧＤＢ１６を経由してセンスアンプ１４またはメモリアレイ１１からデータを取り込み、取り込んだデータをＩ／Ｏデータバッファ／レジスタ１７に転送する。
【０１２９】
バンク０およびバンク１に入力されるＲＡＳ信号３０、ＣＡＳ信号３１およびＷＥ信号３２は、制御信号ラッチ２３から出力される。制御信号ラッチ２３は、コマンドデコーダ２２からコマンド信号３５を入力し、コマンド信号３５が示す制御命令をラッチして、そのラッチした制御命令を、ＲＡＳ信号３０、ＣＡＳ信号３１およびＷＥ信号３２の３つの信号の組み合わせで表せるように各信号を生成して出力する。
【０１３０】
コマンドデコーダ２２は、／ＣＳ信号、／ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号を入力し、各信号の組み合わせから制御命令を決定し、その制御命令を示すコマンド信号３５を出力する。また、コマンドデコーダ２２は、／ＣＳ信号、／ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号の組み合わせからデータのアクセスモードを決定し、そのアクセスモードを示すモード信号３６を出力する。このモード信号３６は、モードレジスタ２４に入力される。
【０１３１】
モードレジスタ２４は、モード信号３６と、アドレスバッファ／レジスタ＆バンクセレクト１８によって中継されるアドレス信号Ａ０〜Ａｎとを入力して一時的に記憶する。コラムアドレスカウンタ１９は、モードレジスタ２４に記憶されたモード信号とアドレス信号から、連続読み出しモード等のアクセスモードを判別し、アクセスモードに応じたコラムアドレス信号２１を生成して出力する。
【０１３２】
ＳＤＲＡＭ１０は、例えばＭＰＵのシステムクロックといった外部から与えられる同期信号（ＣＬＫ）によって動作し、高速に動作することを特徴としている。クロックバッファ２５は、その外部から与えられるクロック信号（ＣＬＫ）およびそのクロック信号の出力を制御するクロックイネーブル信号（ＣＫＥ）を入力し、入力したクロック信号を上記した各回路に供給している。
【０１３３】
クロックバッファ２５は、入力したクロックイネーブル信号をコマンドデコーダ２２、アドレスバッファ／レジスタ＆バンクセレクト１８およびＩ／Ｏデータバッファ／レジスタ１７に入力しており、これら回路を動作させない場合にクロック信号の供給を停止させることで、消費電力の低減を実現している。
【０１３４】
Ｉ／Ｏデータバッファ／レジスタ１７は、マスク／ディセーブル端子からマスク／ディセーブル信号を入力する。特に、Ｉ／Ｏデータバッファ／レジスタ１７は、ＤＱＭＵ端子から、データ信号ＤＱ０〜ＤＱｎの上位ビットに対するマスク／ディセーブルをおこなうための信号をＤＱＭＵ信号として入力する。また、ＤＱＭＬ端子から、データ信号ＤＱ０〜ＤＱｎの下位ビットに対してマスク／ディセーブルをおこなうための信号をＤＱＭＬ信号として入力する。
【０１３５】
さらに、本発明のＳＤＲＡＭ１０においては、テストモードデコーダ２６およびＤＱＭ切り替え回路（マスク／ディセーブル切り替え回路）２７を備えており、このテストモードデコーダ２６およびＤＱＭ切り替え回路２７が、ＩＣテスタによる試験時にＤＱＭＬ信号またはＤＱＭＵ信号の一方に基づいてＭＡＳＫ０’信号およびＭＡＳＫ１信号を出力する。ここで、テストモードデコーダ２６は、コマンドデコーダ２２において／ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号の組み合わせにより決定されて出力されるテスト命令信号（ＴＣＳ信号）３７と、アドレスバッファ／レジスタ＆バンクセレクト１８に入力されるアドレス信号Ａ０〜Ａｎの一部または全てを入力し、テスト信号３８をＤＱＭ切り替え回路２７へ出力する。
【０１３６】
なお、テスト命令信号（ＴＣＳ信号）３７は、ＩＣテスタによる半導体記憶装置の試験をおこなうための動作モード信号であり、半導体記憶装置がＩＣテスタに装着された際に、ＩＣテスタ側からテストモードを示す／ＲＡＳ信号、／ＣＡＳ信号および／ＷＥ信号が送信されることによって、コマンドデコーダ２２から出力される信号である。
【０１３７】
また、アドレスバッファ／レジスタ＆バンクセレクト１８からテストモードデコーダ２６に与えられるアドレス信号は、具体的にどのような試験を行うのかを指示する。テストモードデコーダ２６は、コマンドデコーダ２２から試験モードを示すテスト命令信号３７を受け、かつアドレスバッファ／レジスタ＆バンクセレクト１８より書き込みマスク／読み出しディセーブル試験を指示する信号を受け取ると、テスト信号３８を活性化する。
【０１３８】
ＤＱＭ切り替え回路２７は、テストモードデコーダ２６から出力されるテスト信号３８と、Ｉ／Ｏデータバッファ／レジスタ１７を介して入力されるＤＱＭＬ信号（ＭＡＳＫ０）およびＤＱＭＵ信号（ＭＡＳＫ１）とを入力し、テスト信号３８の信号レベルに応じて、通常時は、ＭＡＳＫ０信号およびＭＡＳＫ１信号をそのまま出力し、テスト時は、テスト信号３８およびＭＡＳＫ０信号またはＭＡＳＫ１信号に基づいてＤＱＭＬ信号（ＭＡＳＫ０’）またはＤＱＭＵ信号（ＭＡＳＫ１’）を擬似的に出力する。なお、図２の実施例では、ＤＱＭ切り替え回路２７は、ＭＡＳＫ１信号を通常時、テスト時にかかわらずそのまま出力するが、ＭＡＳＫ０信号は、通常時はそのまま出力し、テスト時は、テスト信号３８およびＭＡＳＫ１信号に基づいて、ＭＡＳＫ０’信号を生成するようになっている。
【０１３９】
ＤＱＭ切り替え回路２７から出力されるＭＡＳＫ０’信号およびＭＡＳＫ１信号は、バンク０およびバンク１に送信され、各バンクのライトアンプ／センスバッファ１５に入力される。ＭＡＳＫ１信号が“Ｈ”レベルを示し、かつバンク０およびバンク１に与えられる制御命令が書き込み命令を示す場合には、ライトアンプ／センスバッファ１５は、データ信号ＤＱ０〜ＤＱｎの上位ビットに相当するデータに対してマスクすなわち書き込み禁止の状態となる。また、ＭＡＳＫ０’信号が“Ｈ”レベルを示し、かつバンク０およびバンク１に与えられる制御命令が書き込み命令を示す場合には、ライトアンプ／センスバッファ１５は、データ信号ＤＱ０〜ＤＱｎの下位ビットに相当するデータに対してマスクすなわち書き込み禁止の状態となる。
【０１４０】
ＭＡＳＫ１信号が“Ｈ”レベルを示し、かつバンク０およびバンク１に与えられる制御命令が読み出し命令を示す場合には、ライトアンプ／センスバッファ１５は、データ信号ＤＱ０〜ＤＱｎの上位ビットに相当するデータに対してディセーブルすなわち読み出し禁止の状態となる。また、ＭＡＳＫ０’信号が“Ｈ”レベルを示し、かつバンク０およびバンク１に与えられる制御命令が読み出し命令を示す場合には、ライトアンプ／センスバッファ１５は、データ信号ＤＱ０〜ＤＱｎの下位ビットに相当するデータに対してディセーブルすなわち読み出し禁止の状態となる。
【０１４１】
なお、実際のＳＤＲＡＭには、メモリセルに書き込まれたデータをビット線に読み出し、センスアンプにより増幅して再書き込みをおこなう動作、所謂リフレッシュをおこなうためのリフレッシュコントローラを必要とするが、図２においては、ＳＤＲＡＭの動作を容易に理解するため、それを省略している。
【０１４２】
図３は、実施の形態１にかかる半導体記憶装置をパッケージした半導体記憶デバイスの概観図であり、図２のＳＤＲＡＭ１０をパッケージ化した状態（特に、ＳＤＲＡＭデバイスと称する）を示している。図３において、ＳＤＲＡＭデバイスは、５０ピンの端子から構成されている。
【０１４３】
５０ピンの端子のうち、ＤＱ０〜ＤＱ１５は、データ入出力端子であり、図２に示したＩ／Ｏデータバッファ／レジスタ１７に接続され、１６ビットのパラレル入出力を可能としている。また、Ａ０〜Ａ１０は、アドレス端子であり、Ａ１１は、前述したバンクセレクト用の端子である。Ａ０〜Ａ１１端子は、図２に示したアドレスバッファ／レジスタ＆バンクセレクト１８に接続される。
【０１４４】
／ＷＥ、／ＣＡＳおよび／ＲＡＳは、ＳＤＲＡＭの制御クロックを入力するための端子である。／ＷＥ端子は、データの書き込み／読み出し動作に関与し、／ＣＡＳ端子は、コラムアドレスのラッチに関与し、／ＲＡＳ端子は、ロウアドレスのラッチに関与する。また、／ＣＳは、ＳＤＲＡＭデバイスを複数個使用してＳＤＲＡＭモジュールを構成した場合に、各ＳＤＲＡＭデバイスを活性状態にするためのチップセレクト端子である。以上の／ＷＥ、／ＣＡＳ、／ＲＡＳおよび／ＣＳの４つの端子から入力される信号は図２に示したコマンドデコーダ２２に導かれ、各信号の組み合わせにより、上述した制御命令やアクセスモードといったＳＤＲＡＭの動作モードを決定する。
【０１４５】
ＣＬＫおよびＣＫＥは、図２に示したクロックバッファ２５に接続される端子であり、それぞれＳＤＲＡＭの同期クロック信号（ＣＬＫ）およびそのクロックイネーブル信号（ＣＫＥ）を与える。ＤＱＭＬおよびＤＱＭＵは、マスク／ディセーブル端子であり、図２に示したＩ／Ｏデータバッファ／レジスタ１７に接続される。図３に示すＳＤＲＡＭデバイスにおいては、ＤＱＭＬ端子が、データ入出力端子ＤＱ０〜７のマスク／ディセーブルを制御し、ＤＱＭＵ端子が、データ入出力端子ＤＱ８〜１５のマスク／ディセーブルを制御する。
【０１４６】
図４は、実施の形態１にかかる半導体記憶装置のうち、Ｉ／Ｏデータバッファ／レジスタ１７、ＤＱＭ切り替え回路２７およびライトアンプ／センスバッファ１５のより詳細な構成を説明する図である。図４は、特に、前述した図１８〜２２に示したライトアンプ＆センスバッファ１４１とＩ／Ｏデータバッファ１３１にそれぞれ相当するライトアンプ＆センスバッファ５１とＩ／Ｏデータバッファ４１を採用した構成を示している。以下は、図４を用いて、ＳＤＲＡＭ１０のデータ入出力の動作およびＤＱＭ切り替え回路２７における動作を詳細に説明するものである。
【０１４７】
図２に示したＩ／Ｏデータバッファ／レジスタ１７は、実際には、図４に示すように、ＤＱ０〜ＤＱ１５のデータ入出力端子に接続されたＩ／Ｏデータバッファ４１と、ＤＱＭＬおよびＤＱＭＵのマスク／ディセーブル端子にそれぞれ接続されたＤＱＭ入力バッファ４２およびＤＱＭ入力バッファ４３に細分化される。
【０１４８】
また、図２に示したライトアンプ／センスバッファ１５も、実際には、図４に示すように、ＤＱ０〜ＤＱ１５のデータ入出力端子にそれぞれ対応したライトアンプ＆センスバッファ５１に細分化される。また、ＤＱＭ入力バッファ４２は、ＤＱＭ切り替え回路２７に接続されており、ＤＱＭ入力バッファ４３は、データ入出力端子ＤＱ８〜ＤＱ１５に対応した８つのライトアンプ＆センスバッファ５１と、ＤＱＭ切り替え回路２７とに接続されている。
【０１４９】
ＤＱＭ切り替え回路２７は、入力信号の１つとしてテストモードデコーダ２６からテスト信号３８を入力し、信号の出力先としてデータ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆センスバッファ５１に接続されている。したがって、ＤＱＭ切り替え回路２７は、ＤＱＭ入力バッファ４２から出力されるＤＱＭＬ信号（ＭＡＳＫ０）と、ＤＱＭ入力バッファ４３から出力されるＤＱＭＵ信号（ＭＡＳＫ１）と、テストモードデコーダ２６から出力されるテスト信号３８とを入力し、データ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆センスバッファ５１に対してＭＡＳＫ０’信号を出力する。
【０１５０】
ここで、ＤＱＭ切り替え回路２７は、２つのトランスファゲートＳＷ０およびＳＷ１と、１つのインバータ６０とから構成される。トランスファゲートＳＷ０の一方の接点端子は、ＭＡＳＫ０信号を入力する入力端子すなわちＤＱＭ入力バッファ４２に接続され、他方の接点端子は、ＤＱ０〜ＤＱ７に対応したＤＱＭＬ信号であるＭＡＳＫ０’を出力する出力端子すなわちデータ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆センスバッファ５１に接続されている。
【０１５１】
また、トランスファゲートＳＷ１の一方の接点端子は、ＭＡＳＫ１信号を入力する入力端子、すなわちＤＱＭ入力バッファ４３に接続され、他方の接点端子は、トランスファゲートＳＷ０の他方の接点端子とともに、ＭＡＳＫ０’を出力する出力端子、すなわちデータ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆センスバッファ５１に接続されている。
【０１５２】
さらに、トランスファゲートＳＷ０の一方の制御端子は、インバータ６０の出力端子と接続され、他方の制御端子は、テスト信号３８の入力端子と接続されている。また、トランスファゲートＳＷ１の一方の制御端子は、テスト信号の入力端子と接続され、他方の制御端子は、インバータ６０の出力端子と接続されている。インバータ６０の入力端子はテスト信号３８の入力端子に接続されている。
【０１５３】
図５は、テスト信号３８の信号レベルとトランスファゲートＳＷ０およびＳＷ１のＯＮ／ＯＦＦ状態との関係を示す説明図である。このような構成において、図５に示すように、テスト信号３８が“Ｌ”レベルを示す場合、すなわち通常動作時には、トランスファゲートＳＷ０はＯＮ状態となり、ＤＱＭ入力バッファ４２から出力されたＭＡＳＫ０信号がそのままＤＱＭＬ信号として、データ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆センスバッファ５１に入力される。この場合、トランスファゲートＳＷ１はＯＦＦ状態を示し、ＤＱＭ入力バッファ４３から出力されたＭＡＳＫ１信号は、ＤＱＭ切り替え回路２７から出力されない。
【０１５４】
一方、テスト信号３８が“Ｈ”レベルを示す場合、すなわちテスト時には、トランスファゲートＳＷ０はＯＦＦ状態となり、ＤＱＭ入力バッファ４２から出力されたＭＡＳＫ０信号は、ＤＱＭ切り替え回路２７から出力されない。この場合、トランスファゲートＳＷ１はＯＮ状態を示し、ＤＱＭ入力バッファ４３から出力されたＭＡＳＫ１信号がそのままＤＱＭＬ信号として、データ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆センスバッファ５１に入力される。
【０１５５】
テスト信号３８が“Ｌ”レベルを示す場合すなわち通常のデータの書き込み／読み出し動作において、バンク詳しくはライトアンプ＆センスバッファ５１にデータの書き込み命令が与えられた場合、データ入出力端子ＤＱ０〜ＤＱ１５に入力された各データは、それぞれ対応するＩ／Ｏデータバッファ４１を介してライトアンプ＆センスバッファ５１に入力され、ＧＤＢに送出される。
【０１５６】
この際、ＤＱＭＬ端子から入力されるマスク／ディセーブル信号が“Ｈ”レベルを示す場合すなわちＤＱＭ切り替え回路２７から出力されるＤＱＭＬ信号が“Ｈ”レベルを示す場合には、データの書き込み禁止を意味し、ＤＱ０〜ＤＱ７に対応するライトアンプ＆センスバッファ５１からＧＤＢへのデータ送出はおこなわれない。また、同様に、ＤＱＭＵ端子から入力されるマスク／ディセーブル信号が“Ｈ”レベルを示す場合には、ＤＱ８〜ＤＱ１５に対応するライトアンプ＆センスバッファ５１からＧＤＢへのデータ送出はおこなわれない。
【０１５７】
また、テスト信号３８が“Ｌ”レベルを示す場合すなわち通常のデータの書き込み／読み出し動作において、バンク詳しくはライトアンプ＆センスバッファ５１にデータの読み出し命令が与えられた場合、ロウアドレス信号およびコラムアドレス信号によって順次に特定されるメモリセルのデータは、センスアンプを介してＧＤＢに送出され、各ＧＤＢに接続されたライトアンプ＆センスバッファ５１に入力される。各ライトアンプ＆センスバッファ５１に入力されたデータは、それぞれ対応するＩ／Ｏデータバッファ４１に送出され、データ入出力端子ＤＱ０〜ＤＱ１５から出力される。
【０１５８】
この際、ＤＱＭＬ端子から入力されるマスク／ディセーブル信号が“Ｈ”レベルを示す場合すなわちＤＱＭ切り替え回路２７から出力されるＤＱＭＬ信号が“Ｈ”レベルを示す場合には、データの読み出しの禁止を意味し、ＤＱ０〜ＤＱ７に対応するライトアンプ＆センスバッファ５１からＩ／Ｏデータバッファ４１へのデータ送出はおこなわれない。また、同様に、ＤＱＭＵ端子から入力されるマスク／ディセーブル信号が“Ｈ”レベルを示す場合には、ＤＱ８〜ＤＱ１５に対応するライトアンプ＆センスバッファ５１からＩ／Ｏデータバッファ４１へのデータ送出はおこなわれない。
【０１５９】
一方、テスト信号３８が“Ｈ”レベルを示すテスト時には、ＤＱＭ入力バッファ４３から送出されるＤＱＭＵ信号が、データ入出力端子ＤＱ０〜ＤＱ１５に対応したすべてのライトアンプ＆センスバッファ５１に入力されるので、このＤＱＭＵ信号のみで、すべてのデータ入出力端子のマスク／ディセーブル制御をおこなうことができる。すなわち、テスト時にＩＣテスタから各半導体記憶デバイスのＤＱＭＬ端子に対し、制御信号を送出する必要がなくなる。一方、テスト信号３８が“Ｌ”レベルを示す通常動作時には、従来どおりに、ＤＱＭＬ信号およびＤＱＭＵ信号の各信号レベルによって、それぞれに分担されたデータ入出力端子のマスク／ディセーブル制御をおこなうことができる。これは、ＩＣテスタを使用した半導体記憶デバイスの試験において、マスク／ディセーブル動作のために割り当てられるコンパレータ／ドライバの数を半減させたことを意味する。
【０１６０】
以上に説明した実施の形態１においては、ライトアンプ＆センスバッファ５１のうち、データの読み出しに対するディセーブル動作をセンスバッファが担い、データの書き込みに対するマスク動作をライトアンプが担うものとして説明を行ったが、図２３〜２５に示したように、データの読み出しに対するディセーブル動作をＩ／Ｏデータバッファが担い、データの書き込みに対するマスク動作をライトアンプが担う構成としてもよい。すなわち、図４に示すライトアンプ＆センスバッファ５１のセンスバッファと、Ｉ／Ｏデータバッファ４１を、それぞれ図２３に示すセンスバッファ１５１ａとＩ／Ｏデータバッファ１３１ａに替えることができる。
【０１６１】
図６は、Ｉ／Ｏデータバッファにおいてディセーブル動作を可能とするＩ／Ｏデータバッファ４１ａと、ライトアンプのみにマスク／ディセーブル信号が供給されるライトアンプ＆センスバッファ５１と、ＤＱＭ切り替え回路２７との間の結線関係に注目したより詳細な構成を説明する図である。図６において、図４と異なる点は、ＤＱＭ切り替え回路２７から出力されるＭＡＳＫ０’信号が、データ入出力端子ＤＱ０〜ＤＱ７に対応するライトアンプ＆センスバッファ５１だけでなく、データ入出力端子ＤＱ０〜ＤＱ７に対応するＩ／Ｏデータバッファ４１ａにも供給されている点と、ＤＱＭ入力バッファから出力されるＭＡＳＫ１信号が、データ入出力端子ＤＱ８〜ＤＱ１５に対応するライトアンプ＆センスバッファ５１だけでなく、データ入出力端子ＤＱ８〜ＤＱ１５に対応するＩ／Ｏデータバッファ４１ａにも供給されている点である。
【０１６２】
これにより、書き込みデータのマスク動作に関しては、ライトアンプ＆センスバッファ５１（特に、ライトアンプ）が担い、読み出しデータのディセーブル動作に関しては、Ｉ／Ｏデータバッファ４１ａが担うことが可能になる。
【０１６３】
以上に説明した実施の形態１にかかる半導体記憶装置によれば、データのマスク／ディセーブル動作をおこなうためのマスク／ディセーブル端子を複数個備えた半導体記憶装置において、データの書き込み／読み出し等の制御命令を構成するための複数の入力信号の組み合わせから、ＩＣテスタ等による試験をおこなうためのテストモードを判断し、該テストモードを示すテスト信号を出力するテストモードデコーダと、前記テスト信号がアクティブ状態を示す場合に、複数個のマスク／ディセーブル端子のうちの１つのマスク／ディセーブル端子のみを使用することで、すべてのデータのマスク／ディセーブル動作を可能とするＤＱＭ切り替え回路とを備えているので、ＩＣテスタにおいてマスク／ディセーブル動作の試験のために使用するコンパレータ／ドライバの数を減らすことができ、同時に試験可能な半導体記憶装置の数を増加させることができる。これにより、本実施の形態にかかる半導体記憶装置は、試験時間の大幅な短縮と試験コストの削減を達成させることができる。
【０１６４】
（実施の形態２）
つぎに、実施の形態２にかかる半導体記憶装置について説明する。実施の形態１との相違点は、テストモードデコーダ２６よりＤＱＭ切り替え回路９０に対し、テスト信号３８とテスト命令信号３９を供給するようにした点と、ＤＱＭ切り替え回路９０の構成をそれに合わせて修正した点である。図７は、実施の形態２にかかる半導体記憶装置の概略構成を示すブロック図である。図７において、実施の形態２にかかる半導体記憶装置であるＳＤＲＡＭ４０は、テストモードデコーダ２６が、コマンドデコーダ２２から入力されるテスト命令信号（ＴＣＳ信号）３７とアドレスバッファ／レジスタ＆バンクセレクト１８から出力されるアドレス信号の一部によって、テスト信号３８およびテスト命令信号（ＴＣＳ信号）３９を生成し、ＤＱＭ切り替え回路９０が、これらのテスト信号３８およびテスト命令信号３９を入力する。
【０１６５】
図８は、実施の形態２にかかる半導体記憶装置の要部構成を示す説明図であり、ＳＤＲＡＭ４０のデータ入出力部およびＤＱＭ切り替え回路９０のより具体的な構成を示すものである。図８は、特に、前述した図１８〜２２に示したライトアンプ＆センスバッファ１４１とＩ／Ｏデータバッファ１３１にそれぞれ相当するライトアンプ＆センスバッファ５４とＩ／Ｏデータバッファ４４を採用した構成を示している。図８において、データ入出力端子ＤＱ０〜ＤＱ１５に入力される各データ信号は、それぞれのデータ入出力端子に対応するＩ／Ｏデータバッファ４４に入力され、ＤＱＭＬ端子およびＤＱＭＵ端子にそれぞれ入力されるＤＱＭＬ信号およびＤＱＭＵ信号は、ＤＱＭＬ端子およびＤＱＭＵ端子にそれぞれに対応するＤＱＭ入力バッファ４５およびＤＱＭ入力バッファ４６に入力される。
【０１６６】
ＤＱＭ切り替え回路９０においては、さらに、入力信号として、テストモードデコーダ２６より、テスト信号３８およびＴＣＳ信号３９を入力する。ＤＱＭ切り替え回路９０は、これらＭＡＳＫ０信号、ＭＡＳＫ１信号、テスト信号３８およびＴＣＳ信号３９に応じて、ライトアンプ＆センスバッファ５４に対するマスク／ディセーブル信号となるＭＡＳＫ０’信号およびＭＡＳＫ１’信号を出力する。
【０１６７】
ＤＱＭ切り替え回路９０から出力されるＭＡＳＫ０’信号は、データ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆センスバッファ５４に入力される。このＭＡＳＫ０’信号の信号レベルによって、データ入出力端子ＤＱ０〜ＤＱ７に入出力されるデータのマスク／ディセーブル動作をおこなうことができる。また、ＤＱＭ切り替え回路９０から出力されるＭＡＳＫ１’信号は、データ入出力端子ＤＱ８〜ＤＱ１５に対応した８つのライトアンプ＆センスバッファ５４に入力される。このＭＡＳＫ１’信号の信号レベルによって、データ入出力端子ＤＱ８〜ＤＱ１５に入出力されるデータのマスク／ディセーブル動作をおこなうことができる。
【０１６８】
図９は、ＤＱＭ切り替え回路９０の回路構成を示す説明図である。図９において、ＤＱＭ切り替え回路９０は、４つのトランスファゲートＳＷ１０〜ＳＷ１３と、３つのインバータ７１、７３および７５と、２つのＮＡＮＤゲート７２および７４とから構成される。
【０１６９】
インバータ７５は、その入力端子をテスト信号３８の入力端子に接続しており、その反転信号を出力する。トランスファゲートＳＷ１０の一方の接点端子は、ＭＡＳＫ０信号を入力する入力端子すなわちＤＱＭ入力バッファ４５に接続され、他方の接点端子は、ＭＡＳＫ０’信号を出力する出力端子すなわちデータ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆センスバッファ５４に接続されている。
【０１７０】
また、トランスファゲートＳＷ１１の一方の接点端子は、ＭＡＳＫ１信号を入力する入力端子すなわちＤＱＭ入力バッファ４６に接続され、他方の接点端子は、ＭＡＳＫ１’信号を出力する出力端子すなわちデータ入出力端子ＤＱ８〜ＤＱ１５に対応した８つのライトアンプ＆センスバッファ５４に接続されている。
【０１７１】
さらに、トランスファゲートＳＷ１０の一方の制御端子は、インバータ７５の出力端子と接続し、他方の制御端子は、テスト信号３８の入力端子と接続している。また、トランスファゲートＳＷ１１も同様に、一方の制御端子は、インバータ７５の出力端子と接続し、他方の制御端子は、テスト信号３８の入力端子と接続している。
【０１７２】
図１０は、テスト信号３８の信号レベルとトランスファゲートＳＷ１０〜ＳＷ１３のＯＮ／ＯＦＦ状態との関係を示す説明図である。図１０に示すように、テスト信号３８が“Ｌ”レベルを示す場合（つまり、通常動作時）、トランスファゲートＳＷ１０およびトランスファゲートＳＷ１１はＯＮ状態を示し、トランスファゲートＳＷ１０は、ＭＡＳＫ０信号をそのままＭＡＳＫ０’信号として出力し、トランスファゲートＳＷ１１は、ＭＡＳＫ１信号をそのままＭＡＳＫ１’信号として出力する。
【０１７３】
一方、テスト信号３８が“Ｈ”レベルを示す場合（つまり、テストモード時）、トランスファゲートＳＷ１０およびトランスファゲートＳＷ１１はＯＦＦ状態を示し、トランスファゲートＳＷ１０は、ＭＡＳＫ０信号をＭＡＳＫ０’信号として出力しない。また、トランスファゲートＳＷ１１においても、ＭＡＳＫ１信号をＭＡＳＫ１’信号として出力しない。
【０１７４】
また、トランスファゲートＳＷ１２の一方の接点端子は、ＮＡＮＤゲート７４の出力端子に接続され、他方の接点端子は、トランスファゲートＳＷ１３の一方の接点端子およびＭＡＳＫ０’信号を出力する出力端子に接続されている。トランスファゲートＳＷ１３の一方の接点端子は、トランスファゲートＳＷ１２の他方の接点端子に接続され、他方の接点端子は、ＭＡＳＫ１’信号を出力する出力端子に接続されている。
【０１７５】
さらに、トランスファゲートＳＷ１２の一方の制御端子は、テスト信号３８の入力端子と接続し、他方の制御端子は、インバータ７５の出力端子と接続している。また、トランスファゲートＳＷ１３も同様に、一方の制御端子は、インバータ７５の出力端子と接続し、他方の制御端子は、テスト信号３８の入力端子と接続している。
【０１７６】
したがって、図１０に示すように、テスト信号３８が“Ｌ”レベルを示す場合（通常動作時）、トランスファゲートＳＷ１２はＯＦＦ状態を示し、ＮＡＮＤゲート７４からの信号は、ＭＡＳＫ０’信号、ＭＡＳＫ１’信号として送出されない。
【０１７７】
一方、テスト信号３８が“Ｈ”レベルを示す場合（テスト時）、トランスファゲートＳＷ１２およびトランスファゲートＳＷ１３はともにＯＮ状態を示し、トランスファゲートＳＷ１２は、ＮＡＮＤゲート７４から入力された信号をＭＡＳＫ０’信号として出力し、また、トランスファゲートＳＷ１３は、ＮＡＮＤゲート７４から出力された信号をＭＡＳＫ１’信号として出力する。この時、ＴＣＳ信号３９は“Ｈ”レベルとなっており、これによりＮＡＮＤゲート７２の出力は“Ｈ”レベルに固定され、ＮＡＮＤゲート７４は、インバータ７３の出力信号に対するインバータとして機能する。したがって、ＭＡＳＫ０’信号およびＭＡＳＫ１’信号は、ＤＱＭ入力バッファ４６の出力信号であるＭＡＳＫ１信号と同じ論理レベルを示す。
【０１７８】
したがって、以上に説明したトランスファゲートＳＷ１０〜ＳＷ１３の動作において、テスト信号３８が“Ｌ”レベルを示す場合（通常動作時）は、トランスファゲートＳＷ１０およびＳＷ１１がＯＮ状態となり、トランスファゲートＳＷ１２およびＳＷ１３がＯＦＦ状態となるので、ＤＱＭ切り替え回路に入力されたＭＡＳＫ０信号は、そのままＭＡＳＫ０’信号として出力し、ＭＡＳＫ１信号は、そのままＭＡＳＫ１’信号として出力する。
【０１７９】
また、テスト信号３８が“Ｈ”レベルを示す場合（テスト時）は、トランスファゲートＳＷ１０およびＳＷ１１がＯＦＦ状態となり、トランスファゲートＳＷ１２およびＳＷ１３がＯＮ状態となるので、ＭＡＳＫ０’信号およびＭＡＳＫ１’信号として出力される信号は、ともにＮＡＮＤゲート７４から出力される信号のレベルに依存して変化する。
【０１８０】
つぎに、ＮＡＮＤゲート７４の出力信号のレベルを決定するＮＡＮＤゲート７２、インバータ７１および７３の動作について説明する。まず、ＮＡＮＤゲート７４の一方の入力端子は、ＮＡＮＤゲート７２の出力端子に接続され、他方の入力端子は、インバータ７３の出力端子に接続されている。そして、ＮＡＮＤゲート７２の一方の入力端子は、ＭＡＳＫ０信号を入力する入力端子に接続され、他方の入力端子は、インバータ７１の出力端子に接続されている。インバータ７１は、前述したテストモードデコーダから出力されるＴＣＳ信号３９を入力し、その反転信号を出力する。また、インバータ７３は、ＭＡＳＫ０信号を入力し、その反転信号を出力する。
【０１８１】
まず、ＴＣＳ信号３９が“Ｈ”レベルを示す場合すなわち半導体記憶装置をテストモードとして動作させる場合、インバータ７１の出力は、“Ｌ”レベルを示すので、ＮＡＮＤゲート７２の出力は、ＭＡＳＫ０信号のレベルに関係なく、“Ｈ”レベルを示す。この状態において、ＭＡＳＫ１信号が“Ｈ”レベルを示す場合は、インバータ７３の出力は“Ｌ”レベルを示すので、ＮＡＮＤゲート７４の出力は、“Ｈ”レベルを示す。
【０１８２】
また、同じくＴＣＳ信号３９が“Ｈ”レベルを示す状態において、ＭＡＳＫ１信号が“Ｌ”レベルを示す場合は、インバータ７３の出力は“Ｈ”レベルを示すので、ＮＡＮＤゲート７４の出力は、“Ｌ”レベルを示す。すなわち、ＴＣＳ信号３９が“Ｈ”レベルを示す場合には、ＭＡＳＫ１信号がそのままＮＡＮＤゲート７４から出力される。
【０１８３】
なお、実施の形態２においては、テスト信号３８が“Ｈ”レベルを示す場合すなわち半導体記憶装置をテストモードとして動作させる場合は、ＤＱＭ入力バッファ４６を介してＭＡＳＫ１信号を入力するＤＱＭＵ端子を、ＩＣテスタのコンパレータ／ドライバに割り当てる端子として使用することができ、ＤＱＭＬ端子は使用せずにＤＱＭＵ端子のみにマスク／ディセーブル信号を与えることで、ＩＣテスタにおいて試験動作のために割り当てられるコンパレータ／ドライバの数を半減させることができる。
【０１８４】
以上に説明した実施の形態２においては、ライトアンプ＆センスバッファ５４のうち、データの読み出しに対するディセーブル動作をセンスバッファが担い、データの書き込みに対するマスク動作をライトアンプが担うものとして説明を行ったが、図２３〜２５に示したように、データの読み出しに対するディセーブル動作をＩ／Ｏデータバッファが担い、データの書き込みに対するマスク動作をライトアンプが担う構成としてもよい。すなわち、図８に示すライトアンプ＆センスバッファ５４のセンスバッファと、Ｉ／Ｏデータバッファ４４を、それぞれ図２３に示すセンスバッファ１５１ａとＩ／Ｏデータバッファ１３１ａに替えることができる。
【０１８５】
図１１は、Ｉ／Ｏデータバッファにおいてディセーブル動作を可能とするＩ／Ｏデータバッファ４４ａと、ライトアンプのみにマスク／ディセーブル信号が供給されるライトアンプ＆センスバッファ５４と、ＤＱＭ切り替え回路９０との間の結線関係に注目したより詳細な構成を説明する図である。図１１において、図８と異なる点は、ＤＱＭ切り替え回路９０から出力されるＭＡＳＫ０’信号が、データ入出力端子ＤＱ０〜ＤＱ７に対応するライトアンプ＆センスバッファ５４だけでなく、データ入出力端子ＤＱ０〜ＤＱ７に対応するＩ／Ｏデータバッファ４４ａにも供給されている点と、ＤＱＭ切り替え回路９０から出力されるＭＡＳＫ１’信号が、データ入出力端子ＤＱ８〜ＤＱ１５に対応するライトアンプ＆センスバッファ５４だけでなく、データ入出力端子ＤＱ８〜ＤＱ１５に対応するＩ／Ｏデータバッファ４４ａにも供給されている点である。
【０１８６】
これにより、書き込みデータのマスク動作に関しては、ライトアンプ＆センスバッファ５４（特に、ライトアンプ）が担い、読み出しデータのディセーブル動作に関しては、Ｉ／Ｏデータバッファ４４ａが担うことが可能になる。
【０１８７】
以上に説明した実施の形態２にかかる半導体記憶装置によれば、データのマスク／ディセーブル動作をおこなうためのマスク／ディセーブル端子を複数個備えた半導体記憶装置において、データの書き込み／読み出し等の制御命令を構成するための複数の入力信号の組み合わせからＩＣテスタ等による試験をおこなうためのテストモードを判断して該テストモードを示すテスト信号およびテスト命令信号を出力するテストモードデコーダと、前記テスト信号およびテスト命令信号がアクティブ状態を示す場合に、複数個のマスク／ディセーブル端子のうちの１つのマスク／ディセーブル端子のみ使用することですべてのデータのマスク／ディセーブル動作を可能とするＤＱＭ切り替え回路とを備えているので、ＩＣテスタにおいてマスク／ディセーブル動作の試験のために使用するコンパレータ／ドライバの数を減らすことができ、同時に試験可能な半導体記憶装置の数を増加させることができる。これにより、本発明にかかる半導体記憶装置は、試験時間の大幅な短縮と試験コストの削減を達成させることができる。
【０１８８】
また、ＤＱＭ切り替え回路を、論理ゲートと、トランスファゲートとによって構成しているので、半導体記憶装置内の構成要素として高集積に組み込むことが可能になり、半導体記憶装置のサイズを圧迫せず、また、高速な動作を実現することができる。
【０１８９】
（実施の形態３）
つぎに、実施の形態３にかかる半導体記憶装置について説明する。実施の形態２と異なる点は、テストモードデコーダ２６よりＤＱＭ切り替え回路に、テスト信号３８と２つのテスト命令信号６７、６８を供給するようにし、テスト命令信号６７が“Ｈ”レベルを示すとき、ＤＱＭＬ信号をＭＡＳＫ０’信号、ＭＡＳＫ１’信号として供給し、テスト命令信号６８が“Ｈ”レベルを示すとき、ＤＱＭＵ信号をＭＡＳＫ０’信号、ＭＡＳＫ１’信号として供給し、つまり、テスト命令信号６７、６８により、テスト時に使用するマスク／ディセーブル端子（ＤＱＭＬまたはＤＱＭＵ）を選択できるように構成した点である。図１２は、実施の形態３にかかる半導体記憶装置の概略構成を示すブロック図である。図１２において、実施の形態３にかかる半導体記憶装置であるＳＤＲＡＭ５０は、コマンドデコーダ２２から２つのテスト命令信号（ＴＣＳ１信号、ＴＣＳ２信号）が出力され、テストモードデコーダ２６においてこのＴＣＳ１信号６５およびＴＣＳ２信号６６と、アドレスバッファ／レジスタ＆バンクセレクト１８よりアドレスの一部を入力することで、テスト信号３８と、これらＴＣＳ１信号およびＴＣＳ２信号（特に、ＴＣＳ１信号６７およびＴＣＳ２信号６８と称する）とを出力し、これら３つの信号がＤＱＭ切り替え回路９１に入力される。なお、テストモードデコーダ２６におけるテスト信号３８は、例えばＴＣＳ１信号６５とＴＣＳ２信号６６のいずれか一方が“Ｈ”レベルを示す場合に、“Ｈ”レベルを示して出力される。また、ＴＣＳ１信号６７とＴＣＳ２信号６８のどちらかを“Ｈ”レベルにするかは、コマンドデコーダ２２からＴＣＳ１信号６５、ＴＣＳ２信号６６を出力するかわりに、テストモードデコーダ２６に入力されるアドレス信号で切り換えてもよい。
【０１９０】
図１３は、実施の形態３にかかる半導体記憶装置の要部構成を示す説明図であり、ＳＤＲＡＭ５０のデータ入出力部およびＤＱＭ切り替え回路９１の構成を詳細に説明するためのものである。図１３は、特に、前述した図１８〜２２に示したライトアンプ＆センスバッファ１４１とＩ／Ｏデータバッファ１３１にそれぞれ相当するライトアンプ＆センスバッファ５７とＩ／Ｏデータバッファ４７を採用した構成を示している。図１３において、データ入出力端子ＤＱ０〜ＤＱ１５に入力される各データ信号は、それぞれのデータ入出力端子に対応するＩ／Ｏデータバッファ４７に入力され、ＤＱＭＬ端子およびＤＱＭＵ端子にそれぞれ入力されるＤＱＭＬ信号およびＤＱＭＵ信号は、ＤＱＭＬ端子およびＤＱＭＵ端子にそれぞれに対応するＤＱＭ入力バッファ４８およびＤＱＭ入力バッファ４９に入力される。
【０１９１】
ＤＱＭ入力バッファ４８は、マスク／ディセーブル信号としてＭＡＳＫ０信号を出力し、そのＭＡＳＫ０信号は、ＤＱＭ切り替え回路９１に入力される。また、ＤＱＭ入力バッファ４９は、マスク／ディセーブル信号としてＭＡＳＫ１信号を出力し、そのＭＡＳＫ１信号もまた、ＤＱＭ切り替え回路９１に入力される。
【０１９２】
ＤＱＭ切り替え回路９１においては、さらに、入力信号として、テストモードデコーダ２６より、テスト信号３８、ＴＣＳ１信号６７およびＴＣＳ２信号６８を入力する。ＤＱＭ切り替え回路９１は、これらＭＡＳＫ０信号、ＭＡＳＫ１信号、テスト信号３８、ＴＣＳ１信号６７およびＴＣＳ２信号６８に応じて、ライトアンプ＆センスバッファ５７に対するマスク／ディセーブル信号となるＭＡＳＫ０’信号およびＭＡＳＫ１’信号を出力する。
【０１９３】
ＤＱＭ切り替え回路９１から出力されるＭＡＳＫ０’信号は、データ入出力端子ＤＱ０〜ＤＱ７に対応した８つのライトアンプ＆センスバッファ５７に入力される。このＭＡＳＫ０’信号の信号レベルによって、データ入出力端子ＤＱ０〜ＤＱ７に入出力されるデータのマスク／ディセーブル動作をおこなうことができる。
【０１９４】
また、ＤＱＭ切り替え回路９１から出力されるＭＡＳＫ１’信号は、データ入出力端子ＤＱ８〜ＤＱ１５に対応した８つのライトアンプ＆センスバッファ５７に入力される。このＭＡＳＫ１’信号の信号レベルによって、データ入出力端子ＤＱ８〜ＤＱ１５に入出力されるデータのマスク／ディセーブル動作をおこなうことができる。
【０１９５】
図１４は、ＤＱＭ切り替え回路９１の回路構成を示す説明図である。図１４において、ＤＱＭ切り替え回路９１は、４つのトランスファゲートＳＷ１０〜ＳＷ１３と、３つのＮＡＮＤゲート８１、８２および８３と、１つのインバータ８４とから構成される。
【０１９６】
インバータ８４は、その入力端子をテスト信号３８の入力端子に接続しており、その反転信号を出力する。トランスファゲートＳＷ１０〜ＳＷ１３の構成および動作は、実施の形態２において説明したと図９と同様であるので、ここではその説明を省略する。
【０１９７】
したがって、図１４に示すトランスファゲートＳＷ１０〜ＳＷ１３と、テスト信号３８との関係は、図１０に示した内容と同様の内容になる。したがって、トランスファゲートＳＷ１０〜ＳＷ１３の動作において、テスト信号３８が“Ｌ”レベルを示す場合（通常動作時）は、トランスファゲートＳＷ１０およびＳＷ１１がＯＮ状態となり、トランスファゲートＳＷ１２およびＳＷ１３がＯＦＦ状態となるので、ＤＱＭ切り替え回路９１に入力されたＭＡＳＫ０信号は、そのままＭＡＳＫ０’信号として出力し、ＭＡＳＫ１信号は、そのままＭＡＳＫ１’信号として出力する。
【０１９８】
また、テスト信号３８が“Ｈ”レベルを示す場合（テスト時）は、トランスファゲートＳＷ１０およびＳＷ１１がＯＦＦ状態となり、トランスファゲートＳＷ１２およびＳＷ１３がＯＮ状態となるので、ＭＡＳＫ０’信号およびＭＡＳＫ１’信号として出力される信号は、ともにＮＡＮＤゲート８３から出力される信号のレベルに依存して変化する。
【０１９９】
つぎに、ＮＡＮＤゲート８３の出力信号のレベルを決定するＮＡＮＤゲート８１および８２の動作について説明する。まず、ＮＡＮＤゲート８３の一方の入力端子は、ＮＡＮＤゲート８１の出力端子に接続され、他方の入力端子は、ＮＡＮＤゲート８２の出力端子に接続されている。そして、ＮＡＮＤゲート８１の一方の入力端子は、ＭＡＳＫ０信号を出力するＤＱＭ入力バッファ４８の出力端子に接続され、他方の入力端子は、前述したテストモードデコーダから出力されるＴＣＳ１信号６７を入力する入力端子に接続されている。ＮＡＮＤゲート８２は、一方の入力端子を、ＭＡＳＫ１信号を出力するＤＱＭ入力バッファ４９の出力端子に接続し、他方の入力端子を、前述したテストモードデコーダから出力されるＴＣＳ２信号６８を入力する入力端子に接続している。
【０２００】
まず、ＴＣＳ１信号６７が“Ｌ”レベルを示す場合、ＮＡＮＤゲート８１の出力は、ＭＡＳＫ０信号のレベルに関係なく、“Ｈ”レベルを示す。この状態において、ＴＣＳ２信号６８が“Ｈ”レベルを示す場合に限り、ＭＡＳＫ１信号の反転信号がＮＡＮＤゲート８２の出力となる。ＮＡＮＤゲート８１の出力が“Ｈ”レベルを示しているので、ＮＡＮＤゲート８２の出力は、再度ＮＡＮＤゲート８３で反転される。すなわち、テスト信号３８が“Ｈ”レベルを示す場合で、ＴＣＳ１信号６７を“Ｌ”レベルとし、ＴＣＳ２信号６８を“Ｈ”レベルとすることで、ＭＡＳＫ１信号がそのままＭＡＳＫ０’信号およびＭＡＳＫ１’信号として出力される。
【０２０１】
つぎに、ＴＣＳ２信号６８が“Ｌ”レベルを示す場合、ＮＡＮＤゲート８２の出力は、ＭＡＳＫ１信号のレベルに関係なく、“Ｈ”レベルを示す。この状態において、ＴＣＳ１信号６７が“Ｈ”レベルを示す場合に限り、ＭＡＳＫ０信号が反転されてＮＡＮＤゲート８１の出力となる。ＮＡＮＤゲート８２の出力が“Ｈ”レベルを示しているので、ＮＡＮＤゲート８１の出力は、再度ＮＡＮＤゲート８３で反転される。すなわち、テスト信号３８が“Ｈ”レベルを示す場合で、ＴＣＳ１信号６７を“Ｈ”レベルとし、ＴＣＳ２信号６８を“Ｌ”レベルとすることで、ＭＡＳＫ０信号がそのままＭＡＳＫ０’信号およびＭＡＳＫ１’信号として出力される。
【０２０２】
このように、実施の形態３におけるＤＱＭ切り替え回路９１の動作は、ＴＣＳ１信号６７とＴＣＳ２信号６８に与える信号レベルによって、ＭＡＳＫ０信号すなわちＤＱＭＬ信号を、ＤＱ０〜ＤＱ１５のすべてのデータに対してマスク／ディセーブル動作をおこなわせるマスク／ディセーブル信号として利用するか、ＭＡＳＫ１信号すなわちＤＱＭＵ信号を、ＤＱ０〜ＤＱ１５のすべてのデータに対してマスク／ディセーブル動作をおこなわせるマスク／ディセーブル信号として利用するかの選択が可能になる。したがって、ＤＱＭＵ端子またはＤＱＭＬ端子の一方の端子のみを、ＩＣテスタのコンパレータ／ドライバに割り当てる端子として使用し、試験時、マスク／ディセーブル動作をおこなわせることができ、使用するコンパレータ／ドライバの数を減少させることが可能になる。
【０２０３】
以上に説明した実施の形態３においては、ライトアンプ＆センスバッファ５７のうち、データの読み出しに対するディセーブル動作をセンスバッファが担い、データの書き込みに対するマスク動作をライトアンプが担うものとして説明を行ったが、図２３〜２５に示したように、データの読み出しに対するディセーブル動作をＩ／Ｏデータバッファが担い、データの書き込みに対するマスク動作をライトアンプが担う構成としてもよい。すなわち、図１３に示すライトアンプ＆センスバッファ５７のセンスバッファと、Ｉ／Ｏデータバッファ４７を、それぞれ図２３に示すセンスバッファ１５１ａとＩ／Ｏデータバッファ１３１ａに替えることができる。
【０２０４】
また、図１５は、Ｉ／Ｏデータバッファにおいてディセーブル動作を可能とするＩ／Ｏデータバッファ４７ａと、ライトアンプのみにマスク／ディセーブル信号が供給されるライトアンプ＆センスバッファ５７と、ＤＱＭ切り替え回路９１との間の結線関係に注目したより詳細な構成を説明する図である。図１５において、図１３と異なる点は、ＤＱＭ切り替え回路９１から出力されるＭＡＳＫ０’信号が、データ入出力端子ＤＱ０〜ＤＱ７に対応するライトアンプ＆センスバッファ５７だけでなく、データ入出力端子ＤＱ０〜ＤＱ７に対応するＩ／Ｏデータバッファ４７ａにも供給されている点と、ＤＱＭ切り替え回路９１から出力されるＭＡＳＫ１’信号が、データ入出力端子ＤＱ８〜ＤＱ１５に対応するライトアンプ＆センスバッファ５７だけでなく、データ入出力端子ＤＱ８〜ＤＱ１５に対応するＩ／Ｏデータバッファ４７ａにも供給されている点である。
【０２０５】
これにより、書き込みデータのマスク動作に関しては、ライトアンプ＆センスバッファ５７（特に、ライトアンプ）が担い、読み出しデータのディセーブル動作に関しては、Ｉ／Ｏデータバッファ４７ａが担うことが可能になる。
【０２０６】
以上に説明したように、実施の形態３にかかる半導体記憶装置によれば、データのマスク／ディセーブル動作をおこなうためのマスク／ディセーブル端子を複数個備えた半導体記憶装置において、データの書き込み／読み出し等の制御命令を構成するための複数の入力信号の組み合わせからＩＣテスタ等による試験をおこなうためのテストモードを判断して該テストモードを示すテスト信号および複数のテスト命令信号を出力するテストモードデコーダと、前記テスト信号および複数のテスト命令信号がアクティブ状態を示す場合に、複数個のマスク／ディセーブル端子のうちのいずれか１つのマスク／ディセーブル端子を選択して使用することですべてのデータのマスク／ディセーブル動作を可能とするＤＱＭ切り替え回路とを備えているので、ＩＣテスタにおいてマスク／ディセーブル動作の試験のために使用するコンパレータ／ドライバの数を減らすことができ、同時に試験可能な半導体記憶装置の数を増加させることができる。これにより、本発明にかかる半導体記憶装置は、試験時間の大幅な短縮と試験コストの削減を達成させることができる。
【０２０７】
また、ＤＱＭ切り替え回路を、論理ゲートと、トランスファゲートとによって構成しているので、半導体記憶装置内の構成要素として高集積に組み込むことが可能になり、半導体記憶装置のサイズを圧迫せず、また、高速な動作を実現することができる。
【０２０８】
また、実施の形態１〜３において、２つのマスク／ディセーブル端子を備えた半導体記憶装置について説明したが、このマスク／ディセーブル端子は、３つ以上でも良く、その場合、上記したトランスファゲートおよび論理ゲートの構成を一部変更するのみで、１つのマスク／ディセーブル端子によるすべてのデータ入出力のマスク／ディセーブル動作をおこなわせることができる。
【０２０９】
さらに、実施の形態１〜３において、半導体記憶装置をＳＤＲＡＭを基本構成として説明したが、通常のＤＲＡＭ、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ等を基本構成とすることができ、複数のマスク／ディセーブル端子を備えた構成であれば、その種類を問わない。
【０２１０】
【発明の効果】
以上説明したように、請求項１にかかる発明によれば、マスク／ディセーブル端子ごとに書き込み／読み出しを禁止するデータ入出力端子の割り当てを変更することができ、１のマスク／ディセーブル端子の使用が禁止されても、当該１のマスク／ディセーブル端子に割り当てられたデータ入出力端子のマスク／ディセーブル動作を他のマスク／ディセーブル端子で制御することができ、試験装置の資源を効率的に使用できることから、複数のマスク／ディセーブル端子を備えた半導体記憶装置に対して同時に試験をおこなえる数を増大させることが可能となり、試験時間の短縮および試験コストの削減が図ることができる等、利便性、特に試験をおこなう際の利便性を高めた半導体記憶装置が得られるという効果を奏する。
【０２１１】
また、請求項２〜４にかかる発明によれば、第２の動作モード（試験モード）の際、第１のマスク／ディセーブル端子で、第１および第２のデータ入出力端子群の両方のマスク／ディセーブル動作を制御することができるようになり、第２の動作モード時に使用するマスク／ディセーブル端子の数を削減することができ、以ってＩＣテスタに同時に試験することができる半導体記憶デバイスの数を増やすことができるので、請求項１にかかる発明と同様に利便性、特に試験をおこなう際の利便性を高めた半導体記憶装置が得られるという効果を奏する。
【０２１２】
また、請求項５〜７の発明によれば、変更手段により第１および第２のマスク／ディセーブル端子と第１および第２の書き込み／読み出し制御回路部相互間の接続関係を切替えることで請求項２に記載されている動作モードに基づくデータ入出力端子群とマスク／ディセーブル端子との対応関係の変更を容易に実施することができるので、請求項２にかかる発明と同様に利便性、特に試験をおこなう際の利便性を高めた半導体記憶装置が得られるという効果を奏する。
【図面の簡単な説明】
【図１】実施の形態１にかかる半導体記憶デバイスとＩＣテスタとの結線を示す説明図である。
【図２】実施の形態１にかかる半導体記憶装置の概略構成を示すブロック図である。
【図３】実施の形態１にかかる半導体記憶装置をパッケージした半導体記憶デバイスの概観図である。
【図４】実施の形態１にかかる半導体記憶装置の詳細な構成を説明する図である。
【図５】実施の形態１にかかる半導体記憶装置のテスト信号の信号レベルとトランスファゲートＳＷ０およびＳＷ１のＯＮ／ＯＦＦ状態との関係を示す説明図である。
【図６】実施の形態１にかかる半導体記憶装置においてディセーブル動作を可能とするＩ／Ｏデータバッファを採用した詳細な構成を説明する図である。
【図７】実施の形態２にかかる半導体記憶装置の概略構成を示すブロック図である。
【図８】実施の形態２にかかる半導体記憶装置の要部構成を示す説明図である。
【図９】実施の形態２にかかる半導体記憶装置のＤＱＭ切り替え回路の回路構成を示す説明図である。
【図１０】実施の形態２にかかる半導体記憶装置のテスト信号の信号レベルとトランスファゲートＳＷ１０〜ＳＷ１３のＯＮ／ＯＦＦ状態との関係を示す説明図である。
【図１１】実施の形態２にかかる半導体記憶装置においてディセーブル動作を可能とするＩ／Ｏデータバッファを採用した詳細な構成を説明する図である。
【図１２】実施の形態３にかかる半導体記憶装置の概略構成を示すブロック図である。
【図１３】実施の形態３にかかる半導体記憶装置の要部構成を示す説明図である。
【図１４】実施の形態３にかかる半導体記憶装置のＤＱＭ切り替え回路の回路構成を示す説明図である。
【図１５】実施の形態３にかかる半導体記憶装置においてディセーブル動作を可能とするＩ／Ｏデータバッファを採用した詳細な構成を説明する図である。
【図１６】従来の半導体記憶装置の概略構成を示すブロック図である。
【図１７】従来における半導体記憶装置の要部を示す説明図である。
【図１８】従来における半導体記憶装置の要部間の結線を示す説明図である。
【図１９】従来における半導体記憶装置のセンスバッファの回路構成を示す説明図である。
【図２０】従来における半導体記憶装置のセンスバッファに入出力する信号のタイムチャートである。
【図２１】従来における半導体記憶装置のライトアンプの回路構成を示す説明図である。
【図２２】従来における半導体記憶装置のライトアンプに入出力する信号のタイムチャートである。
【図２３】従来における半導体記憶装置の要部間の結線を示す説明図である。
【図２４】従来における半導体記憶装置のＩ／Ｏデータバッファの回路構成を示す説明図である。
【図２５】従来における半導体記憶装置のＩ／Ｏデータバッファに入出力する信号のタイムチャートである。
【図２６】従来の半導体記憶装置のＩＣテスタによる試験動作を示す説明図である。
【符号の説明】
１，２，３，４ 半導体記憶デバイス
１０，４０，５０ ＳＤＲＡＭ
１１ メモリアレイ
１２ ロウデコーダ
１３ コラムデコーダ
１４ センスアンプ
１５，５１，５４，５７ ライトアンプ／センスバッファ
１６ グローバルデータバス（ＧＤＢ）
１７ Ｉ／Ｏデータバッファ／レジスタ
１８ アドレスバッファ／レジスタ＆バンクセレクト
１９ コラムアドレスカウンタ
２２ コマンドデコーダ
２３ 制御信号ラッチ
２４ モードレジスタ
２５ クロックバッファ
２６ テストモードデコーダ
２７，９０，９１ ＤＱＭ切り替え回路
４１，４４，４７ Ｉ／Ｏデータバッファ
４２，４３，４５，４６，４８，４９ ＤＱＭ入力バッファ

Claims (3)

1. 複数のデータ入出力端子と、
   複数のマスク／ディセーブル端子と、
   前記複数のデータ入出力端子に対応して設けられ、書き込みデータをアンプするとともに読出データをセンスする複数のライトアンプ／センスバッファとを有し、
   各マスク／ディセーブル端子に割り当てられた前記データ入出力端子から入出力されるデータの書き込み／読み出しを前記マスク／ディセーブル端子に印加されるマスク／ディセーブル制御信号に応答して禁止するマスク／ディセーブル動作をおこなうことが可能な半導体記憶装置において、
   前記マスク／ディセーブル端子に対する前記データ入出力端子の割り当てを変更する割り当て変更手段を備え、
   前記割り当て変更手段は、
   第１の動作モードのときには、前記マスク／ディセーブル端子から前記マスク／ディセーブル制御信号をそのまま前記ライトアンプ／センスバッファに供給し、
   第２の動作モードのときには、前記マスク／ディセーブル端子から前記マスク／ディセーブル信号の少なくとも一部を変更して前記ライトアンプ／センスバッファに供給することを特徴とする半導体記憶装置。
2. 第１のデータ入出力端子群と、
   第２のデータ入出力端子群と、
   第１のデータ入出力端子群に対応する第１のマスク／ディセーブル端子と、
   第２のデータ入出力端子群に対応する第２のマスク／ディセーブル端子と、
   前記複数のデータ入出力端子に対応して設けられ、書き込みデータをアンプするとともに読み出しデータをセンスする複数のライトアンプ／センスバッファと、を有し、
   各マスク／ディセーブル端子に割り当てられた前記データ入出力端子から入出力されるデータの書き込み／読み出しを前記マスク／ディセーブル端子に印加されるマスク／ディセーブル制御信号に応答して禁止するマスク／ディセーブル動作を行うことが可能な半導体記憶装置において、
   第１の動作モード時においては、前記第１のマスク／ディセーブル端子からのマスク／ディセーブル制御信号を第１のデータ入出力端子群に対応するライトアンプ／センスバッファに供給するとともに、前記第２のマスク／ディセーブル端子からのマスク／ディセーブル制御信号を第２のデータ入出力端子群に対応するライトアンプ／センスバッファに供給し、
   第２の動作モード時においては、前記第１のマスク／ディセーブル端子からのマスク／ディセーブル制御信号を第２のデータ入出力群に対応するライトアンプ／センスバッファに供給することを特徴とする半導体装置。
3. 第１のデータ入出力端子群と、
   第２のデータ入出力端子群と、
   第１のデータ入出力端子群に対応する第１のマスク／ディセーブル端子と、
   第２のデータ入出力端子群に対応する第２のマスク／ディセーブル端子と、
   前記複数のデータ入出力端子に対応して設けられ、書き込みデータをアンプするとともに読み出しデータをセンスする複数のライトアンプ／センスバッファと、を有し、
   各マスク／ディセーブル端子に割り当てられた前記データ入出力端子から入出力されるデータの書き込み／読み出しを前記マスク／ディセーブル端子に印加されるマスク／ディセーブル制御信号に応答して禁止するマスク／ディセーブル動作を行うことが可能な半導体記憶装置において、
   第１の動作モード時においては、前記第１のマスク／ディセーブル端子からのマスク／ディセーブル制御信号を第１のデータ入出力端子群に対応するライトアンプ／センスバッファに供給するとともに、前記第２のマスク／ディセーブル端子からのマスク／ディセーブル制御信号を第２のデータ入出力端子群に対応するライトアンプ／センスバッファに供給し、
   第２の動作モード時においては、前記第１のマスク／ディセーブル端子からのマスク／ディセーブル制御信号に対して演算を施して第２のデータ入出力端子群に対応するライトアンプ／センスバッファに供給して、前記マスク／ディセーブル端子に対する前記データ入出力端子の割り当てを変更することを特徴とする半導体記憶装置。

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