JP2006066020A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2006066020A JP2006066020A JP2004250631A JP2004250631A JP2006066020A JP 2006066020 A JP2006066020 A JP 2006066020A JP 2004250631 A JP2004250631 A JP 2004250631A JP 2004250631 A JP2004250631 A JP 2004250631A JP 2006066020 A JP2006066020 A JP 2006066020A
- Authority
- JP
- Japan
- Prior art keywords
- input
- signal
- read
- data
- active
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
Abstract
【解決手段】 ライトデータを外部から入力してバッファリングするための入力バッファ(202)と、リード動作中は入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると入力バッファを活性状態にする制御回路(501〜506)とを有する半導体記憶装置が提供される。
【選択図】 図5
Description
ライトデータを外部から入力してバッファリングするための入力バッファと、
リード動作中は前記入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると前記入力バッファを活性状態にする制御回路と
を有する半導体記憶装置。
(付記2)
さらに、ライトデータを外部から入力及びリードデータを外部に出力するためのデータ端子を有し、
前記リードデータマスク信号は、前記データ端子をハイインピーダンス状態にするための信号である付記1記載の半導体記憶装置。
(付記3)
前記入力バッファは、前記データ端子がハイインピーダンス状態になった後、外部からライトコマンドと共に入力されるライトデータをバッファリングする付記2記載の半導体記憶装置。
(付記4)
前記制御回路は、リードコマンドが外部から入力されると、前記入力バッファを非活性状態にする付記3記載の半導体記憶装置。
(付記5)
前記制御回路は、前記リードコマンドの入力に応じたアウトプットイネーブル信号が入力されると、前記入力バッファを非活性状態にする付記4記載の半導体記憶装置。
(付記6)
前記制御回路は、アクティブコマンドが外部から入力されると、前記入力バッファを活性状態にする付記4記載の半導体記憶装置。
(付記7)
前記アクティブコマンドはロウアドレスと共に入力され、前記リードコマンド及び前記ライトコマンドはコラムアドレスと共に入力される付記6記載の半導体記憶装置。
(付記8)
前記アクティブコマンド、前記リードコマンド及び前記ライトコマンドは、バンクアドレスと共に入力される付記7記載の半導体記憶装置。
(付記9)
前記制御回路は、リードコマンドが外部から入力されると、前記入力バッファを非活性状態にする付記1記載の半導体記憶装置。
(付記10)
前記制御回路は、アクティブコマンドが外部から入力されると、前記入力バッファを活性状態にする付記1記載の半導体記憶装置。
(付記11)
リード動作中はラッチ用クロック信号を非活性状態にし、その後にリードデータマスク信号が入力されるとラッチ用クロック信号を活性状態にする制御回路と、
前記ラッチ用クロック信号に同期して、外部から入力されるライトデータをラッチするためのラッチ回路と
を有する半導体記憶装置。
(付記12)
さらに、ライトデータを外部から入力及びリードデータを外部に出力するためのデータ端子を有し、
前記リードデータマスク信号は、前記データ端子をハイインピーダンス状態にするための信号である付記11記載の半導体記憶装置。
(付記13)
前記ラッチ回路は、前記データ端子がハイインピーダンス状態になった後、外部からライトコマンドと共に入力されるライトデータをラッチする付記12記載の半導体記憶装置。
(付記14)
前記制御回路は、リードコマンドが外部から入力されると、前記ラッチ用クロック信号を非活性状態にする付記13記載の半導体記憶装置。
(付記15)
前記制御回路は、前記リードコマンドの入力に応じたアウトプットイネーブル信号が入力されると、前記ラッチ用クロック信号を非活性状態にする付記14記載の半導体記憶装置。
(付記16)
前記制御回路は、アクティブコマンドが外部から入力されると、前記ラッチ用クロック信号を活性状態にする付記14記載の半導体記憶装置。
(付記17)
前記アクティブコマンドはロウアドレスと共に入力され、前記リードコマンド及び前記ライトコマンドはコラムアドレスと共に入力される付記16記載の半導体記憶装置。
(付記18)
前記アクティブコマンド、前記リードコマンド及び前記ライトコマンドは、バンクアドレスと共に入力される付記17記載の半導体記憶装置。
(付記19)
前記制御回路は、リードコマンドが外部から入力されると、前記ラッチ用クロック信号を非活性状態にする付記11記載の半導体記憶装置。
(付記20)
前記制御回路は、アクティブコマンドが外部から入力されると、前記ラッチ用クロック信号を活性状態にする付記11記載の半導体記憶装置。
(付記21)
さらに、ライトデータを外部から入力してバッファリングするための入力バッファを有し、
前記ラッチ回路は、前記入力バッファによりバッファリングされたライトデータをラッチし、
前記制御回路は、リード動作中は前記入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると前記入力バッファを活性状態にする付記11記載の半導体記憶装置。
201〜203 入力バッファ
204,205 フリップフロップ
211,212,214 インバータ
213 NAND回路
501 NOR回路
502,506 インバータ
503〜505 NAND回路
Claims (10)
- ライトデータを外部から入力してバッファリングするための入力バッファと、
リード動作中は前記入力バッファを非活性状態にし、その後にリードデータマスク信号が入力されると前記入力バッファを活性状態にする制御回路と
を有する半導体記憶装置。 - さらに、ライトデータを外部から入力及びリードデータを外部に出力するためのデータ端子を有し、
前記リードデータマスク信号は、前記データ端子をハイインピーダンス状態にするための信号である請求項1記載の半導体記憶装置。 - 前記入力バッファは、前記データ端子がハイインピーダンス状態になった後、外部からライトコマンドと共に入力されるライトデータをバッファリングする請求項2記載の半導体記憶装置。
- 前記制御回路は、リードコマンドが外部から入力されると、前記入力バッファを非活性状態にする請求項1記載の半導体記憶装置。
- 前記制御回路は、アクティブコマンドが外部から入力されると、前記入力バッファを活性状態にする請求項1記載の半導体記憶装置。
- リード動作中はラッチ用クロック信号を非活性状態にし、その後にリードデータマスク信号が入力されるとラッチ用クロック信号を活性状態にする制御回路と、
前記ラッチ用クロック信号に同期して、外部から入力されるライトデータをラッチするためのラッチ回路と
を有する半導体記憶装置。 - さらに、ライトデータを外部から入力及びリードデータを外部に出力するためのデータ端子を有し、
前記リードデータマスク信号は、前記データ端子をハイインピーダンス状態にするための信号である請求項6記載の半導体記憶装置。 - 前記ラッチ回路は、前記データ端子がハイインピーダンス状態になった後、外部からライトコマンドと共に入力されるライトデータをラッチする請求項7記載の半導体記憶装置。
- 前記制御回路は、リードコマンドが外部から入力されると、前記ラッチ用クロック信号を非活性状態にする請求項6記載の半導体記憶装置。
- 前記制御回路は、アクティブコマンドが外部から入力されると、前記ラッチ用クロック信号を活性状態にする請求項6記載の半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004250631A JP2006066020A (ja) | 2004-08-30 | 2004-08-30 | 半導体記憶装置 |
US11/012,148 US7359253B2 (en) | 2004-08-30 | 2004-12-16 | Semiconductor memory device with input buffer |
US12/054,961 US7548465B2 (en) | 2004-08-30 | 2008-03-25 | Low current consumption semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004250631A JP2006066020A (ja) | 2004-08-30 | 2004-08-30 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006066020A true JP2006066020A (ja) | 2006-03-09 |
Family
ID=35942819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004250631A Pending JP2006066020A (ja) | 2004-08-30 | 2004-08-30 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7359253B2 (ja) |
JP (1) | JP2006066020A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7280054B2 (en) * | 2004-12-02 | 2007-10-09 | Nokia Corporation | Integrated circuit interface that encodes information using at least one input signal sampled at two consecutive edge transitions of a clock signal |
US9383809B2 (en) | 2013-11-13 | 2016-07-05 | Qualcomm Incorporated | System and method for reducing memory I/O power via data masking |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07177015A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 同期型半導体装置用パワーカット回路 |
JPH11273341A (ja) * | 1998-03-18 | 1999-10-08 | Hitachi Ltd | 半導体装置及びデータ処理システム |
JP2001093283A (ja) * | 1999-09-20 | 2001-04-06 | Fujitsu Ltd | 半導体集積回路 |
JP2002074953A (ja) * | 2000-09-04 | 2002-03-15 | Fujitsu Ltd | 同期式半導体記憶装置、及びその入力情報のラッチ制御方法 |
JP2002074952A (ja) * | 2000-08-31 | 2002-03-15 | Fujitsu Ltd | 同期型半導体記憶装置及びその入力回路の制御方法 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960003526B1 (ko) * | 1992-10-02 | 1996-03-14 | 삼성전자주식회사 | 반도체 메모리장치 |
JPH09320258A (ja) | 1996-05-28 | 1997-12-12 | Hitachi Ltd | Sdram、メモリモジュール、及びデータ処理装置 |
JPH11203890A (ja) * | 1998-01-05 | 1999-07-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2000011648A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 同期型半導体装置 |
JP3918317B2 (ja) * | 1998-09-08 | 2007-05-23 | 富士通株式会社 | 半導体記憶装置 |
JP3708729B2 (ja) * | 1998-11-18 | 2005-10-19 | 富士通株式会社 | 半導体記憶装置 |
JP2000163961A (ja) * | 1998-11-26 | 2000-06-16 | Mitsubishi Electric Corp | 同期型半導体集積回路装置 |
JP2004103061A (ja) * | 2002-09-05 | 2004-04-02 | Renesas Technology Corp | 半導体記憶装置 |
-
2004
- 2004-08-30 JP JP2004250631A patent/JP2006066020A/ja active Pending
- 2004-12-16 US US11/012,148 patent/US7359253B2/en not_active Expired - Fee Related
-
2008
- 2008-03-25 US US12/054,961 patent/US7548465B2/en not_active Expired - Fee Related
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07177015A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | 同期型半導体装置用パワーカット回路 |
JPH11273341A (ja) * | 1998-03-18 | 1999-10-08 | Hitachi Ltd | 半導体装置及びデータ処理システム |
JP2001093283A (ja) * | 1999-09-20 | 2001-04-06 | Fujitsu Ltd | 半導体集積回路 |
JP2002074952A (ja) * | 2000-08-31 | 2002-03-15 | Fujitsu Ltd | 同期型半導体記憶装置及びその入力回路の制御方法 |
JP2002074953A (ja) * | 2000-09-04 | 2002-03-15 | Fujitsu Ltd | 同期式半導体記憶装置、及びその入力情報のラッチ制御方法 |
Also Published As
Publication number | Publication date |
---|---|
US20060044879A1 (en) | 2006-03-02 |
US7548465B2 (en) | 2009-06-16 |
US7359253B2 (en) | 2008-04-15 |
US20080181023A1 (en) | 2008-07-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5228468B2 (ja) | システム装置およびシステム装置の動作方法 | |
JP2697633B2 (ja) | 同期型半導体記憶装置 | |
EP1705663B1 (en) | Semiconductor memory and system apparatus | |
JP2010170596A (ja) | 半導体記憶装置 | |
JP2006190434A (ja) | 半導体記憶素子のクロック生成装置およびクロック生成方法 | |
WO2014129438A1 (ja) | 半導体装置 | |
KR100799946B1 (ko) | 반도체 메모리 및 그 제어 방법 | |
KR100377840B1 (ko) | 반도체 기억 장치 | |
KR100676425B1 (ko) | 동기형 반도체 기억 장치 및 그 입력 회로의 제어 방법 | |
KR100721726B1 (ko) | 동기식 반도체 기억 장치 및 그 입력 정보의 래치 제어 방법 | |
JP2011048876A (ja) | 半導体記憶装置及びその制御方法 | |
JP4672374B2 (ja) | 半導体メモリ装置におけるデータサンプリング方法及びそのデータサンプリング回路 | |
JP4750526B2 (ja) | 半導体記憶装置 | |
US8213246B2 (en) | Semiconductor device | |
JP2006066020A (ja) | 半導体記憶装置 | |
KR100798795B1 (ko) | 내부 어드레스 생성장치 및 그의 구동방법 | |
JP2003317477A (ja) | 半導体記憶装置 | |
JP2005141845A (ja) | 半導体装置 | |
JPH11297072A (ja) | 半導体記憶装置とその制御方法 | |
KR20110045394A (ko) | 반도체 메모리 장치 및 그 구동 방법 | |
US7755969B2 (en) | Address receiving circuit for a semiconductor apparatus | |
JP2004355801A (ja) | 半導体装置 | |
KR20060040396A (ko) | 반도체 메모리 장치의 모드 레지스터 셋 신호 발생장치 | |
JP2013137844A (ja) | 半導体装置とその調整方法 | |
JP2008117461A (ja) | 半導体集積回路装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070803 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080731 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100615 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100622 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100820 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110524 |