JP2008117461A - 半導体集積回路装置 - Google Patents

Abstract

【課題】同期式ＳＲＡＭ等の半導体集積回路装置において、簡易な構成で低消費電力化を図ることができる技術を提供する。
【解決手段】複数のメモリセルとワード線とビット線とを含むメモリセルアレイ１０１と、ロウデコーダ１０２と、カラムデコーダ１０３と、センスアンプ／アウトプットラッチ１０４とを備え、ロウアドレス（Ａｉｎ（ｒｏｗ））が変化したことを検出するアドレス遷移検出回路１０８を有し、前記複数のメモリセルからのデータ読み出し時に、アドレス遷移検出回路１０８によりロウアドレスの変化が検出されない場合、前記ワード線が動作しない機能を有することを特徴とする。
【選択図】図１

Description

本発明は、半導体集積回路装置に関し、特に、同期式ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の構成に適用して有効な技術に関する。

半導体メモリ等の半導体集積回路装置においては、例えば、特許文献１に記載される技術などがある。

特許文献１の技術は、半導体メモリ回路を非同期型／同期型のメモリとして機能させる第１／第２モードの設定手段と、アドレス信号の変化を検出してＡＴＤ信号を出力するＡＴＤ回路と、第１モードの設定時には上記ＡＴＤ回路を活性化すると共に上記アドレス信号をＡＴＤ回路へ出力し、第２モードの設定時には上記ＡＴＤ回路を非活性化する制御回路と、上記ＡＴＤ回路より出力されるＡＴＤ信号又は外部より入力されるクロック信号に基づいてビットラインのプリチャージを行うプリチャージ回路と、第１モードの設定時には、上記ＡＴＤ回路より出力されるＡＴＤ信号を上記プリチャージ回路に出力し、第２モードの設定時には外部より入力されるクロック信号を上記プリチャージ回路に出力するゲート回路とを備えるものである。
特開平１１−２３８３８０号公報

ところで、前記のような半導体集積回路装置の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。

例えば、特許文献１の技術は、上記半導体メモリ回路を同期型に設定した時、ＡＴＤ回路を非活性にして低消費電力化を図っているが、画像・音声データ等のシーケンシャルアクセスが多いＳＲＡＭの場合、ランダムアクセスを行っているため低消費電力化が不十分であり、また、回路も大規模化してしまう。

そこで、本発明の目的は、同期式ＳＲＡＭ等の半導体集積回路装置において、簡易な構成で低消費電力化を図ることができる技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明による半導体集積回路装置は、複数のメモリセルとワード線とビット線とを含むメモリセルアレイと、ロウデコーダと、カラムデコーダと、センスアンプとを備え、一部のアドレスが変化したことを検出する検出回路を有し、前記複数のメモリセルからのデータ読み出し時に、前記検出回路によりアドレスの変化が検出されない場合、前記ワード線が動作しない機能を有することを特徴とするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。

同期式ＳＲＡＭ等の半導体集積回路装置において、簡易な構成で低消費電力化を図ることが可能となる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

図１は本発明の一実施の形態による半導体集積回路装置の構成例を示すブロック図、図２は図１に示したロウデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）及びメモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ Ａｒｒａｙ）の構成例を示す回路図、図３は図１に示したセンスアンプ（Ｓｅｎｓｅ Ａｍｐ．）、アウトプットラッチ（Ｏｕｔｐｕｔ Ｌａｔｃｈ）及びカラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）の構成例を示す回路図、図４は図１に示したコントロール回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔｓ）の構成例を示す回路図、図５は図３に示したセンスアンプの構成例を示す回路図、図６は図１及び図３に示したマルチプレクサ、ラッチ及びＤ型フリップフロップの真理値表を示す図である。

まず、図１により、本実施の形態による半導体集積回路装置の構成の一例を説明する。本実施の形態の半導体集積回路装置は、例えば同期式ＳＲＡＭ１００とされ、周知の半導体製造技術によって１個の半導体チップ上に形成されている。

この同期式ＳＲＡＭ１００は、例えば、メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ Ａｒｒａｙ）１０１と、ロウデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）１０２と、カラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）１０３と、センスアンプ（Ｓｅｎｓｅ Ａｍｐ．）／アウトプットラッチ（Ｏｕｔｐｕｔ Ｌａｔｃｈ）１０４と、コントロール回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔｓ）１０５と、複数のロウアドレス保持回路１０６と、前サイクルＷＥＮ回路１０７と、複数の入力ラッチ（Ｌａｔｃｈ）１０９と、ＮＯＲゲート１１２と、などから構成されている。複数のロウアドレス保持回路１０６のそれぞれは、アドレス遷移検出回路１０８と、入力ラッチ１０９と、などから構成されている。アドレス遷移検出回路１０８は、マルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ）１１１と、Ｄ型フリップフロップ（Ｄ−ＦＦ）１１０と、ＥＸ−ＮＯＲゲート１１３と、などから構成されている。前サイクルＷＥＮ回路１０７は、マルチプレクサ１１１と、リセット付きＤ型フリップフロップ（Ｄ−ＦＦ）１１４と、などから構成されている。

複数の入力ラッチ１０９のそれぞれのデータ入力端子には、チップイネーブル信号ＣＥＮ、ライトイネーブル信号ＷＥＮ、ロウアドレス信号Ａｉｎ（ｒｏｗ）、カラムアドレス信号Ａｉｎ（ｃｏｌｕｍｎ）が入力され、それぞれの信号状態を保持するようになっている。

リセット付きＤ型フリップフロップ（Ｄ−ＦＦ）１１４のリセット入力端子には、スタンバイ信号ＲＳが入力され、スタンバイ信号ＲＳによりリセット付きＤ型フリップフロップ（Ｄ−ＦＦ）１１４がリセットされるようになっている。

コントロール回路１０５には、外部クロック信号ＣＬＫ、前サイクルＷＥＮ回路１０７の出力信号（ｐｒｅｖｉｏｕｓ ＷＥＮ）、ラッチＣＥＮ信号（ｌａｔｃｈｅｄ ＣＥＮ）、ラッチＷＥＮ信号（ｌａｔｃｈｅｄ ＷＥＮ）、ＮＯＲゲート１１２の出力信号であるアドレストランジション信号（ａｄｄ−ｔｒａｎｓｉｔｉｏｎ）が入力され、インターナルクロック信号（ｉｎｔｅｒｎａｌ ｃｌｏｃｋ）、ワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）が出力されている。

ロウデコーダ１０２には、複数のラッチロウアドレス信号（ｌａｔｃｈｅｄ ａｄｄ）、ワードクロック信号が入力され、ワード線信号（ｗｏｒｄ ｌｉｎｅ）が出力されている。

カラムデコーダ１０３には、ラッチカラムアドレス信号（ｌａｔｃｈｅｄ ａｄｄ）が入力され、カラムセレクト信号（ｃｏｌｕｍｎ ｓｅｌｅｃｔ）が出力されている。

アドレス遷移検出回路１０８は、現在のロウアドレス信号Ａｉｎが、前サイクルと比較して変化（遷移）したことを検出する回路である。また、前サイクルＷＥＮ回路１０７は、前サイクルのライトイネーブル信号ＷＥＮの状態を保持する回路である。

次に、図２により、ロウデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）１０２及びメモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ Ａｒｒａｙ）１０１の構成の一例を説明する。

メモリセルアレイ１０１は、例えば、複数のメモリセル２０１から構成され、それぞれのメモリセル２０１がマトリクス状に配置されている。それぞれのメモリセル２０１は、一般的なＳＲＡＭのメモリセルであり、ワード線（ｗｏｒｄ ｌｉｎｅ）とビット線（ｂｉｔ−ｌｉｎｅ（Ｔ／Ｂ））に接続されている。

ロウデコーダ１０２は、例えば、複数のＡＮＤゲート２０２とインバータ２０３などから構成され、ロウアドレス保持回路１０６でラッチされたラッチロウアドレス信号（ｌａｔｃｈｅｄ ａｄｄ）により、複数のワード線のうちのいずれかが選択されるようになっている。

次に、図３により、センスアンプ（Ｓｅｎｓｅ Ａｍｐ．）／アウトプットラッチ（Ｏｕｔｐｕｔ Ｌａｔｃｈ）１０４及びカラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）１０３の構成の一例を説明する。

センスアンプ（Ｓｅｎｓｅ Ａｍｐ．）／アウトプットラッチ（Ｏｕｔｐｕｔ Ｌａｔｃｈ）１０４は、例えば、複数のプリチャージ回路３０１と、複数のセンスアンプ３０２と、複数のマルチプレクサ３０３と、複数の出力ラッチ３０４と、などから構成されている。

プリチャージ回路３０１は、メモリセルからのデータ読み出し前に、ビットラインプリチャージ信号（ｂｉｔ−ｌｉｎｅ ｐｒｅｃｈａｒｇｅ）により、ビット線をプリチャージするものである。

センスアンプ３０２は、データ読み出し時に、ビット線上のデータ信号を増幅するものである。センスアンプ３０２は、図５に示すように、差動増幅型であり、センスアンプクロック（ｓｅｎｓｅ ａｍｐ ｃｌｏｃｋ）により動作開始する。

マルチプレクサ３０３は、カラムデコーダ１０３により、複数のセンスアンプ出力データを選択するものである。カラムデコーダ１０３には、ラッチカラムアドレス信号（ｌａｔｃｈｅｄ ａｄｄ）が入力される。

出力ラッチ３０４は、Ｑラッチ信号により、読み出しデータを保持するものである。

次に、図４により、コントロール回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔｓ）１０５の構成の一例を説明する。

コントロール回路１０５は、例えば、ディレイ回路（Ｄｅｌａｙ）４０１と、複数のＮＡＮＤゲート４０２と、インバータ４０３と、ＮＯＲゲート４０４と、などから構成される。入力ラッチ１０９を制御するインターナルクロック信号（ｉｎｔｅｒｎａｌ ｃｌｏｃｋ）は、外部クロック信号ＣＬＫに基づいて生成され、ワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）と外部クロック信号ＣＬＫの長いほうのパルス幅となる。メモリセルアレイ１０１を制御するワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）は、外部クロック信号ＣＬＫと、ラッチＣＥＮ信号（ｌａｔｃｈｅｄ ＣＥＮ）と、アドレストランジション信号（ａｄｄ−ｔｒａｎｓｉｔｉｏｎ）と、ラッチＷＥＮ信号（ｌａｔｃｈｅｄ ＷＥＮ）と、前サイクルＷＥＮ信号（ｐｒｅｖｉｏｕｓ ＷＥＮ）に基づいて生成され、メモリセルアレイ１０１を読み出し／書き込みするのに足りる時間のパスル幅となる。

次に、図６により、本実施の形態による半導体集積回路装置の構成要素であるマルチプレクサ、ラッチ及びＤ型フリップフロップについて説明する。図６（ａ）は、図１で示したマルチプレクサ（Ｍｕｌｔｉｐｌｅｘｅｒ）１１１および図３で示したマルチプレクサ３０３の真理値表を示す。図６（ｂ）は、図１で示した入力ラッチ（Ｌａｔｃｈ）１０９の真理値表を示す。図６（ｃ）は、図１で示したＤ型フリップフロップ（Ｄ ｆｌｉｐ ｆｌｏｐ）１１０の真理値表を示す。図６（ｄ）は、図１で示したリセット付きＤ型フリップフロップ（Ｄ ｆｌｉｐ ｆｌｏｐ ｗｉｔｈ ｒｅｓｅｔ）１１４の真理値表を示す。

図７は、本発明の一実施の形態による半導体集積回路装置の動作を示す動作波形図である。

次に、図７により、同期式ＳＲＡＭ１００のメモリ動作を説明する。前述のように、まず、メモリセルアレイ１０１を制御するワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）は、外部クロック信号ＣＬＫに同期してクロック動作を開始し、メモリセルアレイ１０１を読み出し／書き込みするのに足りる時間だけのパルス幅とする。このパルス幅は、図４のディレイ回路（Ｄｅｌａｙ）４０１で調整する。

入力ラッチ１０９を制御するインターナルクロック信号（ｉｎｔｅｒｎａｌ ｃｌｏｃｋ）は、外部クロック信号ＣＬＫに同期して動作を開始し、ワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）と外部クロック信号ＣＬＫの長いほうのパルス幅を生成する。

ワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）は、図２のロウデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）１０２に入力され メモリセル２０１を活性化するワード線（ｗｏｒｄ ｌｉｎｅ）を制御する。

ワード線で選択されたメモリセル情報は、ビット線（ｂｉｔ ｌｉｎｅ）に出力され、図３のセンスアンプ（Ｓｅｎｓ Ａｍｐ．）３０２で増幅される。

このとき、ビットラインプリチャージ信号（ｂｉｔ−ｌｉｎｅ ｐｒｅｃｈａｒｇｅ）はＨｉｇｈとなり、ビット線の信号量（振幅）を大きくし、センスアンプ３０２で増幅しやすくする。センスアンプ３０２は、図５のようなラッチ型のセンスアンプである。

図５のセンスアンプ３０２の制御信号（ｓｅｎｓｅ ａｍｐ ｃｌｏｃｋ）は、ワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）で制御される。

センスアンプ３０２で増幅された信号は、図３のカラムデコーダ１０３で選択され、
図３の出力ラッチ３０４に取り込まれ、出力端子Ｑに出力される。

出力ラッチ３０４を制御する信号（Ｑ ｌａｔｃｈ）は、ワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）で制御されるが、出力端子Ｑのホールド時間を確保する為に外部クロック信号ＣＬＫの開始から遅らせる。

ラッチ型のセンスアンプ３０２に情報を保持しておき、センスアンプ３０２に保持された情報を出力すればよい場合は、メモリセルアレイ１０１を活性化して増幅することを止めて、どのセンスアンプの情報を出力するかを切り替えるのみとする。

このような機能を実現する為に、メモリセルアレイ１０１を活性化する条件を図１０に示す。

スタンバイ信号ＲＳがＨｉｇｈの時、メモリセル情報を保持する省電力モードとなる。ＲＳは非同期信号である。ＮＯＰは、ＲＳがＬｏｗ、ＣＥＮがＨｉｇｈで、読み出し（Ｒｅａｄ）も書き込み（Ｗｒｉｔｅ）も行わない状態である。Ｒｅａｄは、ＲＳがＬｏｗ、ＣＥＮがＬｏｗ、ＷＥＮがＨｉｇｈで、メモリセル情報の読み出しを行う状態である。Ｗｒｉｔｅは、ＲＳがＬｏｗ、ＣＥＮがＬｏｗ、ＷＥＮがＬｏｗで、メモリセルへ情報書き込みを行う状態である。

ロウアドレス信号が変化した時は、新たにメモリセルアレイを活性化し、情報を読み出す必要がある。書き込み（Ｗｒｉｔｅ）時は、メモリセルアレイ１０１に書き込む必要があるので、メモリセルアレイを活性化する必要がある。非動作（ＮＯＰ）やスタンバイ（ＲＳ）の時は、動作しないので、メモリセルアレイ１０１を活性化する必要がない。また、読み出し（Ｒｅａｄ）でも、前サイクルが書き込み（Ｗｒｉｔｅ）やスタンバイ（ＲＳ）の時は、センスアンプ情報が破壊されるので、メモリセルアレイ１０１を活性化し、情報を読み出す必要がある。前サイクルが非動作（ＮＯＰ）の時は、ＮＯＰの前のサイクルのファンクションに依存する。

このように、当該サイクル以外に、前サイクルのファンクションにも依存する制御が必要である。

図４のコントロール回路１０５は、上記動作を制御する回路である。

図４のコントロール回路１０５において、ロウアドレス信号の変化を検出するアドレストランジション信号（ａｄｄ−ｔｒａｎｓｉｔｉｏｎ）、現サイクルの動作モードを表すラッチＷＥＮ信号（ｌａｔｃｈｅｄ ＷＥＮ）、ＮＯＰを除いた前サイクルの動作モードを表す前サイクルＷＥＮ信号（ｐｒｅｖｉｏｕｓ ＷＥＮ）のうち、いずれかがＬｏｗになった時、当該サイクルが読み出し又は書き込みであることを示すラッチＣＥＮ信号（ｌａｔｃｈｅｄ ＣＥＮ）がＬｏｗであれば、外部クロック信号ＣＬＫに同期して、ワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）が生成される。

アドレストランジション信号（ａｄｄ−ｔｒａｎｓｉｔｉｏｎ）がＨｉｇｈ、かつラッチＷＥＮ信号（ｌａｔｃｈｅｄ ＷＥＮ）がＨｉｇｈ、かつ前サイクルＷＥＮ信号（ｐｒｅｖｉｏｕｓ ＷＥＮ）がＨｉｇｈであれば、ラッチＣＥＮ信号（ｌａｔｃｈｅｄ ＣＥＮ）がＬｏｗであってもワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）が生成されない。

前サイクルＷＥＮ信号（ｐｒｅｖｉｏｕｓ ＷＥＮ）は、図１の前サイクルＷＥＮ回路１０７で生成される。ラッチＣＥＮ信号（ｌａｔｃｈｅｄ ＣＥＮ）がＬｏｗの時は、ラッチＷＥＮ信号（ｌａｔｃｈｅｄ ＷＥＮ）を取り込み、次サイクルの制御に使う。ＮＯＰすなわちラッチＣＥＮ信号（ｌａｔｃｈｅｄ ＣＥＮ）がＨｉｇｈの時は、前サイクルの前サイクルＷＥＮ信号（ｐｒｅｖｉｏｕｓ ＷＥＮ）情報を保持する。この情報の取り込みは、外部クロック信号ＣＬＫに同期したインターナルクロック信号（ｉｎｔｅｒｎａｌ ｃｌｏｃｋ）の立下りで行う。また、スタンバイ信号（ＲＳ）がＬｏｗの時は、リセット付きＤ型フリップフロップ１１４がリセットされ、前サイクルＷＥＮ信号（ｐｒｅｖｉｏｕｓ ＷＥＮ）がＬｏｗとなる。

アドレストランジション信号（ａｄｄ−ｔｒａｎｓｉｔｉｏｎ）は、図１のアドレス遷移検出回路１０８とＮＯＲゲート１１２とで生成される。ラッチＣＥＮ信号（ｌａｔｃｈｅｄ ＣＥＮ）がＬｏｗの時は、ラッチロウアドレス信号（ｌａｔｃｈｅｄ ａｄｄ）を取り込み、Ｄ型フリップフロップ１１０の出力である前サイクルロウアドレス信号（ｐｒｅｖｉｏｕｓ ｌａｗ ａｄｄｒｅｓｓ）に記憶する。ＮＯＰすなわちラッチＣＥＮ信号（ｌａｔｃｈｅｄ ＣＥＮ）がＨｉｇｈの時は、前サイクルの前サイクルロウアドレス信号（ｐｒｅｖｉｏｕｓ ｌａｗ ａｄｄｒｅｓｓ）情報を保持する。この情報の取り込みは、外部クロック信号ＣＬＫに同期したインターナルクロック信号（ｉｎｔｅｒｎａｌ ｃｌｏｃｋ）の立下りで行う。インターナルクロック信号（ｉｎｔｅｒｎａｌ ｃｌｏｃｋ）がＬｏｗのとき、アドレス入力のラッチはスルー状態であり、インターナルクロック信号（ｉｎｔｅｒｎａｌ ｃｌｏｃｋ）がＨｉｇｈで確定する。

このラッチロウアドレス信号（ｌａｔｃｈｅｄ ａｄｄ）と前サイクルロウアドレス信号（ｐｒｅｖｉｏｕｓ ｌａｗ ａｄｄｒｅｓｓ）とをＥＸ−ＮＯＲゲート１１３で比較し、同じならＬｏｗ、異なっていればＨｉｇｈを出力する。

これらの制御を、全てのロウアドレス保持回路１０６で実施し、ＥＸ−ＮＯＲゲート１１３出力のＮＯＲをＮＯＲゲート１１２で取ると、全てのロウアドレス（Ａｉｎ）が、前サイクルと異なっていればアドレストランジション信号（ａｄｄ−ｔｒａｎｓｉｔｉｏｎ）がＬｏｗ、全く同一ならばアドレストランジション信号（ａｄｄ−ｔｒａｎｓｉｔｉｏｎ）がＨｉｇｈとなる。

図８は、本発明の一実施の形態による半導体集積回路装置の動作を示す動作波形図である。次に、図８により、同期式ＳＲＡＭ１００の動作を説明する。

図８において、書き込みｗｒｉｔｅ（Ａ０）、読み出しｒｅａｄ（Ａ１）、ＮＯＰ（Ａ２）、読み出しｒｅａｄ（Ａ３＝Ａ１）、読み出しｒｅａｄ（Ａ４）、書き込みｗｒｉｔｅ（Ａ５）の順番に動作するものとする。

この時、読み出しｒｅａｄ（Ａ３＝Ａ１）では、ロウアドレスがＮＯＰ前の（Ａ１）と変わっていないので、ワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）が立ち上がらず、ワード線（Ｗｏｒｄ Ｌｉｎｅ）は、動作しない。

図９は、図１に示したセンスアンプ（Ｓｅｎｓｅ Ａｍｐ．）、アウトプットラッチ（Ｏｕｔｐｕｔ Ｌａｔｃｈ）及びカラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）の別の構成例を示す回路図である。以上の説明では、ビット線（ｂｉｔ ｌｉｎｅ）ごとにセンスアンプ（Ｓｅｎｓｅ Ａｍｐ．）３０２を配置したが、図９に示すように、複数のビット線を纏めてセンスアンプ（Ｓｅｎｓｅ Ａｍｐ．）３０２を接続することも現実的な手法である。この場合は、複数のビット線（ｂｉｔ ｌｉｎｅ）からセンスアンプ（Ｓｅｎｓｅ Ａｍｐ．）３０２を選択するカラムアドレスも、ロウアドレスと同様に、変化した時はワードクロック信号（ｗｏｒｄ ｃｌｏｃｋ）を生成する。

したがって、本実施の形態の半導体集積回路装置によれば、前サイクルと比較してロウアドレスが変化しない時は、ワード線が動作しないので、低消費電力化を図ることができる。特に、画像・音声データなどのようにシーケンシャルアクセスの多いメモリの場合は、低消費電力化の効果が大きい。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、前記実施の形態においては、ＳＲＡＭについて説明したが、これに限定されるものではなく、ＲＯＭ、フラッシュメモリ、ＤＲＡＭなどの他のメモリについても適用可能である。

本発明は、半導体集積回路装置、電子機器等の製造業において利用可能である。

本発明の一実施の形態による半導体集積回路装置の構成例を示すブロック図である。 図１に示したロウデコーダ（Ｒｏｗ Ｄｅｃｏｄｅｒ）及びメモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ Ａｒｒａｙ）の構成例を示す回路図である。 図１に示したセンスアンプ（Ｓｅｎｓｅ Ａｍｐ．）、アウトプットラッチ（Ｏｕｔｐｕｔ Ｌａｔｃｈ）及びカラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）の構成例を示す回路図である。 図１に示したコントロール回路（Ｃｏｎｔｒｏｌ Ｃｉｒｃｕｉｔｓ）の構成例を示す回路図である、 図３に示したセンスアンプ（Ｓｅｎｓｅ Ａｍｐ．）の構成例を示す回路図である。 （ａ），（ｂ），（ｃ），（ｄ）は、図１及び図３に示したマルチプレクサ、ラッチ及びＤ型フリップフロップの真理値表を示す図である。 本発明の一実施の形態による半導体集積回路装置の動作を示す動作波形図である。 本発明の一実施の形態による半導体集積回路装置の動作を示す動作波形図である。 図１に示したセンスアンプ（Ｓｅｎｓｅ Ａｍｐ．）、アウトプットラッチ（Ｏｕｔｐｕｔ Ｌａｔｃｈ）及びカラムデコーダ（Ｃｏｌｕｍｎ Ｄｅｃｏｄｅｒ）の別の構成例を示す回路図である。 本発明の一実施の形態による半導体集積回路装置において、メモリセルアレイを活性化する条件を示す図である。

符号の説明

１００ 同期式ＳＲＡＭ
１０１ メモリセルアレイ
１０２ ロウデコーダ
１０３ カラムデコーダ
１０４ センスアンプ／アウトプットラッチ
１０５ コントロール回路
１０６ ロウアドレス保持回路
１０７ 前サイクルＷＥＮ回路
１０８ アドレス遷移検出回路
１０９ 入力ラッチ
１１０ Ｄ型フリップフロップ
１１１，３０３ マルチプレクサ
１１２，４０４ ＮＯＲゲート
１１３ ＥＸ−ＮＯＲゲート
１１４ リセット付きＤ型フリップフロップ
２０１ メモリセル
２０２ ＡＮＤゲート
２０３，４０３ インバータ
３０１ プリチャージ回路
３０２ センスアンプ
３０４ 出力ラッチ
４０１ ディレイ回路
４０２ ＮＡＮＤゲート

Claims (7)

1. 複数のメモリセルとワード線とビット線とを含むメモリセルアレイと、ロウデコーダと、カラムデコーダと、センスアンプとを備えた半導体集積回路装置であって、
   一部のアドレスが変化したことを検出する検出回路を有し、
   前記複数のメモリセルからのデータ読み出し時に、前記検出回路により前記アドレスの変化が検出されない場合、前記ワード線を動作させないことを特徴とする半導体集積回路装置。
2. 請求項１記載の半導体集積回路装置において、
   前記検出回路は、NOPを除いた前サイクルのロウアドレスを保持する第１の保持回路を有し、
   前記第１の保持回路に保持されたNOPを除いた前サイクルの一部アドレスと現サイクルの当該アドレスとを比較することを特徴とする半導体集積回路装置。
3. 請求項２記載の半導体集積回路装置において、
   前記第１の保持回路は、クロック信号のアサートで前記アドレスを保持し、前記クロック信号のネゲートで前記ロウアドレスを取り込むことを特徴とする半導体集積回路装置。
4. 請求項１記載の半導体集積回路装置において、
   NOPを除いた前サイクルの動作状態を保持する第２の保持回路を有することを特徴とする半導体集積回路装置。
5. 請求項４記載の半導体集積回路装置において、
   前記第２の保持回路は、前サイクルの動作状態として、読み出し、書き込み、又はスタンバイの情報を保持することを特徴とする半導体集積回路装置。
6. 請求項５記載の半導体集積回路装置において、
   前記第２の保持回路の出力により、前記メモリセルの活性化が制御されることを特徴とする半導体集積回路装置。
7. 請求項１記載の半導体集積回路装置において、
   前記半導体集積回路装置は、同期式ＳＲＡＭであることを特徴とする半導体集積回路装置。

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