JP2009151903A - 半導体記憶装置 - Google Patents
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Abstract
【課題】セルフリフレッシュのエントリ時に、オートリフレッシュとならず直接にセルフリフレッシュのモードにてリフレッシュが開始される半導体記憶装置を提供する。
【解決手段】本発明の半導体記憶装置は、メモリセルに対して行うリフレッシュとして、オートリフレッシュとセルフリフレッシュとのモードを有し、コマンドからリフレッシュモードを検出し、モードを示す種別データを出力し、リフレッシュ開始を示すリフレッシュ信号を出力するコマンドデコーダと、種別データが設定されるモードレジスタと、モードレジスタに設定された種別データで、リフレッシュ信号の遅延の有無を選択し、選択結果にてリフレッシュ信号を遅延させ、または遅延させずにリフレッシュ開始信号として出力する信号選択回路と、モードレジスタに設定された種別データを、リフレッシュ開始信号にて読み込み、種別データに対応するリフレッシュ処理を行う制御回路とを有する。
【選択図】 図１
【解決手段】本発明の半導体記憶装置は、メモリセルに対して行うリフレッシュとして、オートリフレッシュとセルフリフレッシュとのモードを有し、コマンドからリフレッシュモードを検出し、モードを示す種別データを出力し、リフレッシュ開始を示すリフレッシュ信号を出力するコマンドデコーダと、種別データが設定されるモードレジスタと、モードレジスタに設定された種別データで、リフレッシュ信号の遅延の有無を選択し、選択結果にてリフレッシュ信号を遅延させ、または遅延させずにリフレッシュ開始信号として出力する信号選択回路と、モードレジスタに設定された種別データを、リフレッシュ開始信号にて読み込み、種別データに対応するリフレッシュ処理を行う制御回路とを有する。
【選択図】 図１
Description
本発明は、 本発明は、半導体記憶装置に関し、特に、セルフリフレッシュ動作を行う半導体記憶装置に関する。
近年、半導体記憶装置（ＤＲＡＭ）が携帯情報端末に用いられるようになってきた。携帯情報端末においては、バッテリーから電源電圧を供給するので、連続して長時間の使用を可能とするため、少しでも消費電力を低減することが求められる（例えば、特許文献１参照）。
すなわち、図５に示すように、半導体記憶装置内のメモリ領域全てのメモリセルのリフレッシュを行うオートリフレッシュだけでなく、携帯情報端末に使用する際、より消費電力を低減するため、リフレッシュを行うメモリ領域、例えばリフレッシュ対象のバンクを設定することができるパーシャルセルフリフレッシュ（以下、セルフリフレッシュとする）機能を有する半導体記憶装置が実用化されている。
そのため、半導体記憶装置には、オートリフレッシュ及びパーシャルリフレッシュの２つのリフレッシュモードの機能が搭載されている。
特開平９−７３６７号公報
すなわち、図５に示すように、半導体記憶装置内のメモリ領域全てのメモリセルのリフレッシュを行うオートリフレッシュだけでなく、携帯情報端末に使用する際、より消費電力を低減するため、リフレッシュを行うメモリ領域、例えばリフレッシュ対象のバンクを設定することができるパーシャルセルフリフレッシュ（以下、セルフリフレッシュとする）機能を有する半導体記憶装置が実用化されている。
そのため、半導体記憶装置には、オートリフレッシュ及びパーシャルリフレッシュの２つのリフレッシュモードの機能が搭載されている。
従来の半導体記憶装置においては、外部からのコマンドをコマンドデコーダ２が解釈し、モードレジスタ３にリフレッシュモードを示す種別データを書き込み、リフレッシュモードをエントリする構成となっている。
しかしながら、上記モードレジスタ３は、種別データが書き込まれて設定される際、種別データが書き込まれてから、設定された種別データを出力するまでに遅延時間が存在している。
コマンドデコーダ２は、外部から入力されたリフレッシュコマンドからリフレッシュ種別データを検出すると、この種別をモードレジスタ３に設定するタイミングと、制御回路４に対してリフレッシュ信号ＭＲＥＦを出力するタイミングとを同期して行っている。
しかしながら、上記モードレジスタ３は、種別データが書き込まれて設定される際、種別データが書き込まれてから、設定された種別データを出力するまでに遅延時間が存在している。
コマンドデコーダ２は、外部から入力されたリフレッシュコマンドからリフレッシュ種別データを検出すると、この種別をモードレジスタ３に設定するタイミングと、制御回路４に対してリフレッシュ信号ＭＲＥＦを出力するタイミングとを同期して行っている。
制御回路４に対して種別データが出力されるタイミングが、制御回路４にリフレッシュ信号ＭＲＥＦが入力されるタイミングに対して、モードレジスタ３に種別データ入力され出力されるまでの遅延時間分遅れることにより、モードレジスタ３の設定が制御回路４に伝達される前に、前記リフレッシュ信号ＭＲＥＦが制御回路４に入力される。
このため、リフレッシュモードをエントリした時点において、オートリフレッシュの種別モードが制御回路４に設定されることとなり、オートリフレッシュを行った後に、次にリフレッシュコマンドによりセルフリフレッシュのコマンドが再度エントリされるまで、オートリフレッシュのリフレッシュモードで動作する。
このため、リフレッシュモードをエントリした時点において、オートリフレッシュの種別モードが制御回路４に設定されることとなり、オートリフレッシュを行った後に、次にリフレッシュコマンドによりセルフリフレッシュのコマンドが再度エントリされるまで、オートリフレッシュのリフレッシュモードで動作する。
したがって、オートリフレッシュのモードから、セルフリフレッシュのモードに変化する際、オートリフレッシュのモードにおいて、少なくとも半導体記憶装置全てのメモリセルが一回リフレッシュされた段階、すなわち、１サイクル分のリフレッシュ処理が行われた後、セルフリフレッシュのモードに変化する構成となっている。
上述した構成により、制御回路４は、オートリフレッシュが行われているとき、リフレッシュモードをオートリフレッシュからセルフリフレッシュに変更するリフレッシュコマンドが入力された場合、半導体記憶装置全てのメモリセルに対するリフレッシュが終了していない場合、終了していないメモリセルに対するリフレッシュが終了するまで、リフレッシュモードをセルフリフレッシュのモードに変更できない構成となっている。
上述した構成により、制御回路４は、オートリフレッシュが行われているとき、リフレッシュモードをオートリフレッシュからセルフリフレッシュに変更するリフレッシュコマンドが入力された場合、半導体記憶装置全てのメモリセルに対するリフレッシュが終了していない場合、終了していないメモリセルに対するリフレッシュが終了するまで、リフレッシュモードをセルフリフレッシュのモードに変更できない構成となっている。
このため、従来の半導体記憶装置においては、オートリフレッシュの最中に、セルフリフレッシュを行うリフレッシュコマンドが入力されたとしても、セルフリフレッシュの対象になっているメモリセルが長時間リフレッシュされない（特にダイレクトオートリフレッシュ機能を有する同期型半導体記憶装置）という問題がある。
また、従来の半導体記憶装置においては、オートリフレッシュの最中に、セルフリフレッシュを行うリフレッシュコマンドが入力されたとしても、全てのメモリセルのリフレッシュが終了しないとセルフリフレッシュのモードに変化しないため、セルフリフレッシュのエントリ直後からリフレッシュ対象のメモリ領域を限定した電流削減効果が得られない問題がある。
また、従来の半導体記憶装置においては、オートリフレッシュの最中に、セルフリフレッシュを行うリフレッシュコマンドが入力されたとしても、全てのメモリセルのリフレッシュが終了しないとセルフリフレッシュのモードに変化しないため、セルフリフレッシュのエントリ直後からリフレッシュ対象のメモリ領域を限定した電流削減効果が得られない問題がある。
本発明は、このような事情に鑑みてなされたもので、セルフリフレッシュのエントリ時に、オートリフレッシュとならず直接にセルフリフレッシュのモードにてリフレッシュが開始される半導体記憶装置を提供することを目的とする。
本発明の半導体記憶装置は、メモリセルに対して行うリフレッシュとして、オートリフレッシュとパーシャルセルフリフレッシュとの２つのリフレッシュモードを有する半導体記憶装置であり、入力されるコマンドから前記リフレッシュモードを検出し、前記リフレッシュモードを検出し、該リフレッシュモードを示す種別データを出力するとともに、リフレッシュの開始を示すリフレッシュ信号を出力するコマンドデコーダと、前記種別データが設定されるモードレジスタと、該モードレジスタに設定された前記種別データにより、前記リフレッシュ信号の遅延の有無を選択し、該選択結果により前記リフレッシュ信号を遅延させ、または遅延させずにリフレッシュ開始信号として出力する信号選択回路と、前記モードレジスタに設定された種別データを、前記リフレッシュ開始信号により読み込み、該種別データに対応するリフレッシュ処理を行う制御回路とを有することを特徴とする。
本発明の半導体記憶装置は、前記信号選択回路が、前記種別データがオートリフレッシュを示す場合、リフレッシュ信号を遅延させずにリフレッシュ開始信号として出力し、前記種別データがパーシャルセルフリフレッシュを示す場合、前記リフレッシュ信号を遅延させてリフレッシュ信号として出力することを特徴とする。
本発明の半導体記憶装置は、前記信号選択回路が、前記種別データがパーシャルセルフリフレッシュを示す場合、前記リフレッシュ信号の出力終了後に、前記リフレッシュ信号が前記リフレッシュ開始信号として出力される遅延時間に設定されていることを特徴とする。
以上説明したように、本発明によれば、セルフリフレッシュ（パーシャルセルフリフレッシュ）及びオートリフレッシュ（特に、ダイレクトオートリフレッシュ）のいずれかのリフレッシュを行う制御回路に対して、セルフリフレッシュの場合、リフレッシュ開始信号が制御回路に遅延して入力されても、セルフリフレッシュの動作を示す種別データがモードレジスタに設定され、モードレジスタから制御回路に入力される種別データが変更された後、制御回路に対してリフレッシュ信号が遅延されたリフレッシュ開始信号が入力されるため、確実にリフレッシュモードのエントリが制御回路に対して伝達され、セルフリフレッシュをエントリした時点から、セルフリフレッシュが開始され、消費電流を低減でき、かつリフレッシュされないメモリを発生させることが無くなるという効果が得られる。
すなわち、本発明によれば、オートリフレッシュからセルフリフレッシュのリフレッシュモードに変更する際、オートリフレッシュの構成にてリフレッシュが開始されないように、制御回路の判定タイミング（モードレジスタから種別データを読み込むタイミング）を遅延させてずらすことにより、セルフリフレッシュのエントリ時に、オートリフレッシュが開始することを抑制することができる。
以下、本発明の一実施形態による半導体記憶装置を図面を参照して説明する。図１は同実施形態による半導体装置の構成例を示すブロック図である。
この図において、図５に示す従来の装置と同一の部分には同一の符号を付し、説明されているものについてはその説明を省略する。本実施形態が図５の従来の装置と異なる点は、信号選択回路１３が設けられている点である。
本実施形態の半導体記憶装置は、クロック生成回路１、コマンドデコーダ２、モードレジスタ３、制御回路４、ロウアドレスバッファ５、カラムアドレスバッファ６、ロウデコーダ７、センスアンプ８カラムデコーダ９、データ制御回路１０、ラッチ１１、入出力バッファ１２及び信号選択回路１３を有している。
この図において、図５に示す従来の装置と同一の部分には同一の符号を付し、説明されているものについてはその説明を省略する。本実施形態が図５の従来の装置と異なる点は、信号選択回路１３が設けられている点である。
本実施形態の半導体記憶装置は、クロック生成回路１、コマンドデコーダ２、モードレジスタ３、制御回路４、ロウアドレスバッファ５、カラムアドレスバッファ６、ロウデコーダ７、センスアンプ８カラムデコーダ９、データ制御回路１０、ラッチ１１、入出力バッファ１２及び信号選択回路１３を有している。
クロック生成回路１は、外部から入力されるクロック信号ＣＫと、その反転信号であるクロック信号／ＣＫと、クロックイネーブル信号ＣＫＥにより、リフレッシュ信号ＭＲＥＦを生成するイネーブル信号ＰＣＬＫＣＫＥを生成し、コマンドレジスタ２及び信号選択回路１３へ出力する。
コマンドデコーダ２は、外部から入力されるコマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ及び／ＷＥ等により、読み出し、書き込み及びリフレッシュの種別を検出して、各回路に出力する。ここで、コマンドデコーダ２は、リフレッシュコマンドが入力されると、リフレッシュモードの種別を示す種別データをモードレジスタ３に書き込むとともに、リフレッシュのコマンドが入力された際、上記イネーブル信号ＰＣＬＫＣＫＥに同期して、リフレッシュ信号ＭＲＥＦを出力する。また、コマンドデコーダ２は、上記種別データとリフレッシュ信号ＭＲＥＦを同期させて出力する。
モードレジスタ３は、コマンドデコーダ２から出力される種別データをラッチして保持し、保持した種別データを制御回路４及び信号選択回路１３へ出力する。
コマンドデコーダ２は、外部から入力されるコマンド信号／ＣＳ、／ＲＡＳ、／ＣＡＳ及び／ＷＥ等により、読み出し、書き込み及びリフレッシュの種別を検出して、各回路に出力する。ここで、コマンドデコーダ２は、リフレッシュコマンドが入力されると、リフレッシュモードの種別を示す種別データをモードレジスタ３に書き込むとともに、リフレッシュのコマンドが入力された際、上記イネーブル信号ＰＣＬＫＣＫＥに同期して、リフレッシュ信号ＭＲＥＦを出力する。また、コマンドデコーダ２は、上記種別データとリフレッシュ信号ＭＲＥＦを同期させて出力する。
モードレジスタ３は、コマンドデコーダ２から出力される種別データをラッチして保持し、保持した種別データを制御回路４及び信号選択回路１３へ出力する。
信号選択回路１３は、コマンドデコーダ２から入力されるリフレッシュ信号ＭＲＥＦを、上記種別データにより、遅延させずにスルーにて出力するか、または内部の遅延回路にて遅延させて出力するかを判定し、種別データがセルフリフレッシュを示す場合、リフレッシュ信号ＭＲＥＦを遅延させてリフレッシュ開始信号ＲＲＥＦとして出力し、種別データがオートリフレッシュを示す場合、リフレッシュ信号ＭＲＥＦを遅延させずにリフレッシュ開始信号ＲＲＥＦとして出力する。
制御回路４は、信号選択回路１３から入力されるリフレッシュ開始信号ＲＲＥＦにより、モードレジスタ３から出力される種別データを読み込み、この種別データに対応するリフレッシュモードにより、メモリセルアレイ（バンクＢ０、Ｂ１、Ｂ２及びＢ３）のリフレッシュを行う。
制御回路４は、信号選択回路１３から入力されるリフレッシュ開始信号ＲＲＥＦにより、モードレジスタ３から出力される種別データを読み込み、この種別データに対応するリフレッシュモードにより、メモリセルアレイ（バンクＢ０、Ｂ１、Ｂ２及びＢ３）のリフレッシュを行う。
アドレス信号としてアドレス信号Ａ（カラムアドレス及びロウアドレス）、アドレス信号ＢＡ０及びＢＡ１が図示しないアドレスバッファから入力される。
図示しないバンクアドレスデコーダにより、アドレス信号ＢＡ０、ＢＡ１により、バンクＢ０、Ｂ１、Ｂ２及びＢ３のいずれかのバンクが選択される。ここで、各バンクは、ロウアドレスにて選択される複数のワード線と、カラムアドレスにて選択される複数のビット線との交点にメモリセルが配置されている。
パーシャルセルフリフレッシュの場合、コマンドデコーダ２に対してリフレッシュするバンク（１つでも、複数でも保持する必要のあるバンク）を設定することができ、バンク全てではなく選択したバンクのみのリフレッシュを行い消費電力を低減することができる。
図示しないバンクアドレスデコーダにより、アドレス信号ＢＡ０、ＢＡ１により、バンクＢ０、Ｂ１、Ｂ２及びＢ３のいずれかのバンクが選択される。ここで、各バンクは、ロウアドレスにて選択される複数のワード線と、カラムアドレスにて選択される複数のビット線との交点にメモリセルが配置されている。
パーシャルセルフリフレッシュの場合、コマンドデコーダ２に対してリフレッシュするバンク（１つでも、複数でも保持する必要のあるバンク）を設定することができ、バンク全てではなく選択したバンクのみのリフレッシュを行い消費電力を低減することができる。
ロウアドレスバッファ５は、外部から入力されたロウアドレスに対応してバンク内のワード線を選択する。また、ロウアドレスバッファ５は、リフレッシュサイクルの場合、内部のカウンタによりロウアドレスをインクリメント（１ずつ加算）して、各メモリセルのリフレッシュ動作を行うメモリセルのワード線を選択する。
カラムアドレスバッファ６は、外部から入力されたカラムアドレスに対応してバンク内のビット線を選択する。また、カラムアドレスバッファ６は、リフレッシュサイクルの場合、内部のカウンタによりカラムアドレスをインクリメント（１ずつ加算）して、各メモリセルのリフレッシュ動作を行うメモリセルのビット線を選択する。
カラムアドレスバッファ６は、外部から入力されたカラムアドレスに対応してバンク内のビット線を選択する。また、カラムアドレスバッファ６は、リフレッシュサイクルの場合、内部のカウンタによりカラムアドレスをインクリメント（１ずつ加算）して、各メモリセルのリフレッシュ動作を行うメモリセルのビット線を選択する。
ロウデコーダ７は、バンククＢ０、Ｂ１、Ｂ２及びＢ３それぞれに設けられており、ロウアドレスバッファ５から入力されるロウアドレスに対応したワード線を選択して活性化する。
カラムデコーダ９は、バンククＢ０、Ｂ１、Ｂ２及びＢ３それぞれに設けられており、カラムアドレスバッファ６から入力されるカラムアドレスに対応したビット線を選択して活性化する。
センスアンプ９は、カラムアドレスにて選択され、メモリセルに蓄積されたデータが出力されたビット線と、基準電位のビット線との電圧差を増幅して、メモリセルに記憶されたデータを読み出す。また、センスアンプ９は、リフレッシュ動作の場合、選択されたメモリセルのデータを一旦読み出すことにより、再書き込みを行うことにより、各メモリセルのリフレッシュ動作を行う。
カラムデコーダ９は、バンククＢ０、Ｂ１、Ｂ２及びＢ３それぞれに設けられており、カラムアドレスバッファ６から入力されるカラムアドレスに対応したビット線を選択して活性化する。
センスアンプ９は、カラムアドレスにて選択され、メモリセルに蓄積されたデータが出力されたビット線と、基準電位のビット線との電圧差を増幅して、メモリセルに記憶されたデータを読み出す。また、センスアンプ９は、リフレッシュ動作の場合、選択されたメモリセルのデータを一旦読み出すことにより、再書き込みを行うことにより、各メモリセルのリフレッシュ動作を行う。
データ制御回路９は、データの書き込み及び読み出し処理を制御、すなわちデータの書き込みの場合、入出力バッファ１２から入力されるデータを一旦ラッチ１１に保持させ、カラムデコーダ９及びセンスアンプ８を介して、各メモリセルに書き込み、一方、データの読み出しの場合、メモリセルからセンスアンプ８及びカラムデコーダ９を介して読み出したデータを、一旦ラッチ１１に保持させ、入出力バッファ１２から出力させる。
次に、図１における本実施形態における信号選択回路１３の説明を図２を参照して行う。図２は、信号選択回路１３の構成例を示す回路の概念図である。
信号選択回路１３は、リフレッシュ信号ＭＲＥＦを遅延させる遅延部２００と、この遅延部２００により遅延させたリフレッシュ信号ＭＲＥＦ、または遅延部２００を通過した（遅延した）リフレッシュ信号ＭＲＥＦを出力するか、あるいは遅延部２００を通過させずに（遅延していない）リフレッシュ信号ＭＲＥＦを遅延を出力するかを、種別データＭodeＡにより選択する選択部２０１とから構成されている。
すなわち、リフレッシュモードがセルフリフレッシュの場合、制御回路４に入力されるリフレッシュ開始信号を遅延させることになる。
信号選択回路１３は、リフレッシュ信号ＭＲＥＦを遅延させる遅延部２００と、この遅延部２００により遅延させたリフレッシュ信号ＭＲＥＦ、または遅延部２００を通過した（遅延した）リフレッシュ信号ＭＲＥＦを出力するか、あるいは遅延部２００を通過させずに（遅延していない）リフレッシュ信号ＭＲＥＦを遅延を出力するかを、種別データＭodeＡにより選択する選択部２０１とから構成されている。
すなわち、リフレッシュモードがセルフリフレッシュの場合、制御回路４に入力されるリフレッシュ開始信号を遅延させることになる。
遅延部２００は、インバータ１０１〜１１１、ナンド回路１１４〜１１６、ディレイ回路１１７及び１１８、ｐチャネル型ＭＯＳトランジスタ１２２、ｎチャネル型ＭＯＳトランジスタ１２３から構成されている。
選択部２０１は、インバータ１１２及び１１３、アンド回路１１９及び１２０、ノア回路１２１から構成されている。
ここで、例えば、モードレジスタ３から入力される種別データＭodeＡが「Ｈ」レベルである場合、リフレッシュがセルフリフレッシュ（リフレッシュ信号ＭＲＥＦが遅延される）であり、種別データＭodeＡが「Ｌ」レベルである場合、リフレッシュがオートリフレッシュ（リフレッシュ信号ＭＲＥＦが遅延されない）であるとする。
選択部２０１は、インバータ１１２及び１１３、アンド回路１１９及び１２０、ノア回路１２１から構成されている。
ここで、例えば、モードレジスタ３から入力される種別データＭodeＡが「Ｈ」レベルである場合、リフレッシュがセルフリフレッシュ（リフレッシュ信号ＭＲＥＦが遅延される）であり、種別データＭodeＡが「Ｌ」レベルである場合、リフレッシュがオートリフレッシュ（リフレッシュ信号ＭＲＥＦが遅延されない）であるとする。
遅延部２００は、イネーブル信号ＰＣＬＫＣＫＥが入力され、かつ種別データＭodeＡが「Ｈ」レベルで入力された場合、イネーブル信号ＰＣＬＫＣＫＥに同期したリフレッシュ信号ＭＲＥＦをラッチし、イネーブル信号ＰＣＬＫＣＫＥが出力が終了した後（「Ｈ」レベルのパルスの周期が終了した後）、リフレッシュ開始信号ＲＲＥＦが出力されるように遅延される。
選択部２０１は、入力される種別データＭodeＡが「Ｈ」レベルの場合、遅延したリフレッシュ信号ＭＲＥＦを選択してリフレッシュ開始信号ＲＲＥＦとして出力し、一方、種別データＭodeＡが「Ｌ」レベルの場合、遅延しないリフレッシュ信号ＭＲＥＦを選択してリフレッシュ開始信号ＲＲＥＦとして出力する。
選択部２０１は、入力される種別データＭodeＡが「Ｈ」レベルの場合、遅延したリフレッシュ信号ＭＲＥＦを選択してリフレッシュ開始信号ＲＲＥＦとして出力し、一方、種別データＭodeＡが「Ｌ」レベルの場合、遅延しないリフレッシュ信号ＭＲＥＦを選択してリフレッシュ開始信号ＲＲＥＦとして出力する。
次に、図３及び図４を用いて信号選択回路１３の動作を説明する。図３及び図４は図２の信号選択回路１３の動作例を示すタイミングチャートである。リフレッシュの状態はオートリフレッシュのモードであり、モードレジスタ３には、リフレッシュモードの種別データとして、オートリフレッシュを示す「Ｌ」レベルが書き込まれている。
・オートリフレッシュがエントリされる場合
時刻ｔ０において、コマンドデコーダ２は、オートリフレッシュを示すコマンドがクロックＣＫに同期して入力され、かつイネーブル信号ＰＣＬＫＣＫＥが入力されると、リフレッシュ信号ＭＲＥＦを出力するとともに、モードレジスタ３に対して、「Ｌ」レベルの種別データＭodeＡを書き込む。
遅延回路２００は、イネーブル信号ＰＣＬＫＣＫＥとともに、リフレッシュ信号ＭＲＥＦが入力され、イネーブル信号ＰＣＬＫＣＫＥのパルスを用いて遅延される。
・オートリフレッシュがエントリされる場合
時刻ｔ０において、コマンドデコーダ２は、オートリフレッシュを示すコマンドがクロックＣＫに同期して入力され、かつイネーブル信号ＰＣＬＫＣＫＥが入力されると、リフレッシュ信号ＭＲＥＦを出力するとともに、モードレジスタ３に対して、「Ｌ」レベルの種別データＭodeＡを書き込む。
遅延回路２００は、イネーブル信号ＰＣＬＫＣＫＥとともに、リフレッシュ信号ＭＲＥＦが入力され、イネーブル信号ＰＣＬＫＣＫＥのパルスを用いて遅延される。
しかしながら、選択回路２０１は、選択信号として入力されている種別データＭodeＡが「Ｌ」レベルであるため、遅延されていないリフレッシュ信号ＭＲＥＦを、リフレッシュ開始信号ＲＲＥＦとして出力する。
そして、制御回路４は、上記リフレッシュ開始信号ＲＲＥＦが入力されることにより、モードレジスタ３に記憶されている「Ｌ」レベルの種別データＭodeＡを読み込み、ロウアドレスバッファ５、カラムアドレスバッファ６及びセンスアンプ８を駆動して、オートリフレッシュの動作を開始する。
そして、制御回路４は、上記リフレッシュ開始信号ＲＲＥＦが入力されることにより、モードレジスタ３に記憶されている「Ｌ」レベルの種別データＭodeＡを読み込み、ロウアドレスバッファ５、カラムアドレスバッファ６及びセンスアンプ８を駆動して、オートリフレッシュの動作を開始する。
・セルフリフレッシュ（パーシャルセルフリフレッシュ）がエントリされる場合
時刻ｔ０において、コマンドデコーダ２は、セルフリフレッシュを示すコマンドがクロックＣＫに同期して入力され、かつイネーブル信号ＰＣＬＫＣＫＥが入力されると、リフレッシュ信号ＭＲＥＦを出力するとともに、モードレジスタ３に対して、「Ｈ」レベルの種別データＭodeＡを書き込む。
遅延回路２００は、イネーブル信号ＰＣＬＫＣＫＥとともに、リフレッシュ信号ＭＲＥＦが入力され、イネーブル信号ＰＣＬＫＣＫＥのパルスを用いて遅延される。
時刻ｔ０において、コマンドデコーダ２は、セルフリフレッシュを示すコマンドがクロックＣＫに同期して入力され、かつイネーブル信号ＰＣＬＫＣＫＥが入力されると、リフレッシュ信号ＭＲＥＦを出力するとともに、モードレジスタ３に対して、「Ｈ」レベルの種別データＭodeＡを書き込む。
遅延回路２００は、イネーブル信号ＰＣＬＫＣＫＥとともに、リフレッシュ信号ＭＲＥＦが入力され、イネーブル信号ＰＣＬＫＣＫＥのパルスを用いて遅延される。
このとき、選択回路２０１は、モードレジスタ３に設定された種別データＭodeＡの「Ｈ」レベルが入力されるため、遅延回路２００により遅延されたリフレッシュ信号ＭＲＥＦをリフレッシュ開始信号ＲＲＥＦとして出力するする状態となる。
しかしながら、遅延回路２００は、リフレッシュ信号ＭＲＥＦを遅延している状態のため、リフレッシュ開始信号ＲＲＥＦを出力していない。
しかしながら、遅延回路２００は、リフレッシュ信号ＭＲＥＦを遅延している状態のため、リフレッシュ開始信号ＲＲＥＦを出力していない。
時刻ｔ１において、リフレッシュ信号ＭＲＥＦが遅延されてノードＮｅｔＡに伝達され、すなわち、ディレイ回路１１７の遅延時間Δｔ１遅れて、ノードＮｅｔＡのレベルが「Ｌ」レベルから「Ｈ」レベルに変化する。
時刻ｔ２において、ノードＮｅｔＡのレベルが遅延されてノードＮｅｔＢに伝達され、すなわち、ディレイ回路１１８の遅延時間Δｔ２遅れて、ノードＮｅｔＢのレベルが「Ｌ」レベルから「Ｈ」レベルに変化する。
時刻ｔ３において、選択回路２０１は、自身の遅延時間Δｔ３遅れて、遅延回路２００の出力、すなわちノードＮｅｔＢの「Ｌ」レベルから「Ｈ」レベルへの変化をリフレッシュ開始信号ＲＲＥＦとして出力する。
時刻ｔ２において、ノードＮｅｔＡのレベルが遅延されてノードＮｅｔＢに伝達され、すなわち、ディレイ回路１１８の遅延時間Δｔ２遅れて、ノードＮｅｔＢのレベルが「Ｌ」レベルから「Ｈ」レベルに変化する。
時刻ｔ３において、選択回路２０１は、自身の遅延時間Δｔ３遅れて、遅延回路２００の出力、すなわちノードＮｅｔＢの「Ｌ」レベルから「Ｈ」レベルへの変化をリフレッシュ開始信号ＲＲＥＦとして出力する。
そして、制御回路４は、上記リフレッシュ開始信号ＲＲＥＦが入力されることにより、モードレジスタ３に記憶されている「Ｈ」レベルの種別データＭodeＡを読み込み、ロウアドレスバッファ５、カラムアドレスバッファ６及びセンスアンプ８を駆動して、リフレッシュコマンドの入力と同時に設定されたバンクに対して、セルフリフレッシュの動作を開始する。
上述した構成により、本実施形態の半導体記憶装置は、セルフリフレッシュモードにてリフレッシュするリフレッシュコマンドが入力された際、モードレジスタ３の設定が外部からエントリされるリフレッシュモードに変更される時間分、制御回路４に入力されるリフレッシュ開始信号ＲＲＥＦを遅延させるため、モードレジスタ３の設定が変更された後にリフレッシュ動作を開始するので、従来のように、セルフリフレッシュをエントリしたにもかかわらず、エントリ時点においてオートリフレッシュにてリフレッシュされることを防止することができる。
すなわち、オートリフレッシュとセルフリフレッシュとのリフレッシュする際のアドレッシングの違いにより、エントリ時点において長期間リフレッシュされないビットの発生や、電流削減の処理が行われないことなどを防止することができる。
すなわち、オートリフレッシュとセルフリフレッシュとのリフレッシュする際のアドレッシングの違いにより、エントリ時点において長期間リフレッシュされないビットの発生や、電流削減の処理が行われないことなどを防止することができる。
１…クロック生成回路
２…コマンドデコーダ
３…モードレジスタ
４…制御回路
５…ロウアドレスバッファアドレス
６…カラムアドレスバッファアドレス
７…ロウデコーダ
８…センスアンプ
９…カラムデコーダ
１０…データ制御回路
１１…ラッチ
１２…入出力バッファ
１３…信号選択回路
１０１，１０２，１０３，１０４，１０５，１０６…インバータ
１０７，１０８，１０９，１１０，１１１，１１２，１１３…インバータ
１１４，１１５，１１６…ナンド回路
１１７，１１８…ディレイ回路
１１９，１２０…アンド回路
１２１…ノア回路
Ｂ０，Ｂ１，Ｂ２，Ｂ３…バンク
２…コマンドデコーダ
３…モードレジスタ
４…制御回路
５…ロウアドレスバッファアドレス
６…カラムアドレスバッファアドレス
７…ロウデコーダ
８…センスアンプ
９…カラムデコーダ
１０…データ制御回路
１１…ラッチ
１２…入出力バッファ
１３…信号選択回路
１０１，１０２，１０３，１０４，１０５，１０６…インバータ
１０７，１０８，１０９，１１０，１１１，１１２，１１３…インバータ
１１４，１１５，１１６…ナンド回路
１１７，１１８…ディレイ回路
１１９，１２０…アンド回路
１２１…ノア回路
Ｂ０，Ｂ１，Ｂ２，Ｂ３…バンク
Claims (3)
- メモリセルに対して行うリフレッシュとして、オートリフレッシュとパーシャルセルフリフレッシュとの２つのリフレッシュモードを有する半導体記憶装置であり、
入力されるコマンドから前記リフレッシュモードを検出し、該リフレッシュモードを示す種別データを出力するとともに、リフレッシュの開始を示すリフレッシュ信号を出力するコマンドデコーダと、
前記種別データが設定されるモードレジスタと、
該モードレジスタに設定された前記種別データにより、前記リフレッシュ信号の遅延の有無を選択し、該選択結果により前記リフレッシュ信号を遅延させ、または遅延させずにリフレッシュ開始信号として出力する信号選択回路と、
前記モードレジスタに設定された種別データを、前記リフレッシュ開始信号により読み込み、該種別データに対応するリフレッシュ処理を行う制御回路と
を有することを特徴とする半導体記憶装置。 - 前記信号選択回路が、前記種別データがオートリフレッシュを示す場合、リフレッシュ信号を遅延させずにリフレッシュ開始信号として出力し、前記種別データがパーシャルセルフリフレッシュを示す場合、前記リフレッシュ信号を遅延させてリフレッシュ信号として出力することを特徴とする請求項１記載の半導体記憶装置。
- 前記信号選択回路が、前記種別データがパーシャルセルフリフレッシュを示す場合、前記リフレッシュ信号の出力終了後に、前記リフレッシュ信号が前記リフレッシュ開始信号として出力される遅延時間に設定されていることを特徴とする請求項２に記載の半導体記憶装置。
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|---|---|---|---|
| JP2007331149A JP2009151903A (ja) | 2007-12-21 | 2007-12-21 | 半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007331149A JP2009151903A (ja) | 2007-12-21 | 2007-12-21 | 半導体記憶装置 |
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| JPH09288614A (ja) * | 1996-04-22 | 1997-11-04 | Mitsubishi Electric Corp | 半導体集積回路装置、半導体記憶装置およびそのための制御回路 |
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2008
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