JPH09288614A - 半導体集積回路装置、半導体記憶装置およびそのための制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＤＲＡＭ内蔵プロセサのキャッシュヒット率
を高くし、消費電力を小さくする。 【解決手段】 ＤＲＡＭは、互いに独立に活性／非活性
が駆動されるバンク（１−１〜１−Ｎ）を含む。それら
のバンク（１−１〜１−Ｎ）は、各々互いに独立に動作
するロウコントローラ（６−１〜６−Ｎ）により活性／
非活性が制御されるため、バンクのそれぞれにおいてペ
ージ（ワード線）を選択状態とすることができ、ページ
ヒット率を高くすることができ、応じてページミス時に
おけるアレイプリチャージ動作回数を低減し、消費電力
を小さくすることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置お
よびそのための制御回路に関し、特にプロセサと半導体
記憶装置が同一半導体チップ（基板）上に集積化された
回路装置における記憶装置へのアクセスを効率的に行な
うための構成に関する。

【０００２】

【従来の技術】図４０は、従来のメインメモリ内蔵マイ
クロプロセサの構成を概略的に示す図である。図４０に
おいて、従来のマイクロプロセサでは、メインメモリと
してのダイナミック・ランダム・アクセス・メモリＤＲ
ＡＭと、プロセサとしての中央演算処理装置ＣＰＵとが
同一半導体チップ上に集積化される。このマイクロプロ
セサは、さらに、ＤＲＡＭとＣＰＵとの間でのデータ転
送を効率的に行なうために、ＣＰＵが比較的頻繁にアク
セスするデータ／命令を格納するためのＳＲＡＭ（スタ
ティック・ランダム・アクセス・メモリ）キャッシュＳ
ＣＨと、ＣＰＵが使用するデータを待ち行列化して格納
するデータキューＤＴＱと、ＣＰＵが実行する命令を待
ち行列化して格納する命令キューＩＴＱと、ＳＲＡＭキ
ャッシュＳＣＨに格納されるデータのアドレスを格納す
るタグメモリＴＧＭと、ＣＰＵからのアクセス要求に従
って、タグメモリＴＧＭを参照し、必要とされるデータ
／命令がＳＲＡＭキャッシュＳＣＨに格納されているか
を判定し、該判定結果に従って必要な制御を行なうメモ
リコントローラＭＣＬを含む。

【０００３】メモリコントローラＭＣＬは、命令キュー
ＩＴＱ、データキューＤＴＱおよびＳＲＡＭキャッシュ
ＳＣＨのデータの書込／読出動作を制御し、かつＤＲＡ
Ｍに対するデータ／命令の書込／読出を制御する。ＤＲ
ＡＭと命令キューＩＴＱ，データキューＤＴＱおよびＳ
ＲＡＭキャッシュＳＣＨはデータバスＤＢＳにより相互
接続される。メモリコントローラＭＣＬは、ＤＲＡＭコ
ントロールバスＣＢＳを介してＤＲＡＭに必要な動作を
指令するコマンドを送出し、かつＤＲＡＭのアクセスさ
れるメモリ位置を指定するアドレスをＤＲＡＭアドレス
バスＡＢＳを介して出力する。次に動作について簡単に
説明する。

【０００４】ＣＰＵからのアクセス要求に従って、メモ
リコントローラＭＣＬは、このアクセス要求とともに与
えられたアドレス信号に従ってタグメモリＴＧＭを参照
し、ＣＰＵがアクセス要求するデータがＳＲＡＭキャッ
シュＳＣＨに存在するか否かを判定する。タグメモリＴ
ＧＭには、ＳＲＡＭキャッシュＳＣＨに格納された複数
のキャッシュブロックそれぞれのアドレス（キャッシュ
ブロック（セット）アドレス）がタグアドレス位置に格
納されている。メモリコントローラＭＣＬは、ＣＰＵか
ら与えられたアドレス信号のうちこのキャッシュブロッ
クアドレス（セットアドレス）とタグアドレスとをタグ
メモリＴＧＭへ与える。タグメモリＴＧＭはこの与えら
れたタグアドレスに従って対応のキャッシュブロックア
ドレス（セットアドレス）を読出し、メモリコントロー
ラＭＣＬから与えられたセットアドレスと読出したセッ
トアドレスが一致しているか否かを判定する。両者が一
致している場合には、キャッシュヒットを示す信号ＣＨ
をアサートする。一方、これらのアドレスが一致しない
場合には、タグメモリＴＧＭからのキャッシュヒット信
号ＣＨはネゲート状態とされる。メモリコントローラＭ
ＣＬは、このタグメモリＴＧＭから与えられるキャッシ
ュヒット／ミス指示信号ＣＨに従って、必要とされるデ
ータ転送の制御を行なう。キャッシュヒットの場合に
は、メモリコントローラＭＣＬは、このＣＰＵがアクセ
ス要求する命令／データを命令キューＩＴＱまたはデー
タキューＤＴＱへＳＲＡＭキャッシュＳＣＨから転送す
る。次いで、この命令キューＩＴＱまたはデータキュー
ＤＴＱから命令またはデータをＣＰＵへ与える。一方、
この転送の後、メモリコントローラＭＣＬは、必要に応
じて、命令キューＩＴＱまたはデータキューＤＴＱへ、
ＳＲＡＭキャッシュＳＣＨから該アクセス要求されたキ
ャッシュブロックの残りの命令／データを転送する。

【０００５】キャッシュミスの場合には、キューＩＴＱ
またはＤＴＱに利可能な命令／データが存在しないと、
メモリコントローラＭＣＬは、ＣＰＵに対しキャッシュ
ミスであり、必要とされる命令／データが与えられない
ことを知らせ、ＣＰＵの動作を一時中断させる。メモリ
コントローラＭＣＬは、ＤＲＡＭコントロールバスＣＢ
ＳおよびＤＲＡＭアドレスバスＡＢＳを介してＤＲＡＭ
へアクセスし、ＣＰＵがアクセス要求したデータを含む
キャッシュブロックをＳＲＡＭキャッシュＳＣＨへデー
タバスＤＢＳを介して転送する。このデータ転送時また
ＤＲＡＭから命令キューＩＴＱまたはデータキューＤＴ
Ｑへ命令／データが転送される。命令／データの判別
は、ＣＰＵからメモリコントローラＭＣＬへ与えられる
ビットにより判別される。このＤＲＡＭから命令キュー
ＩＴＱまたはデータキューＤＴＱおよびＳＲＡＭキャッ
シュＳＣＨへのデータ転送時、キューに命令／データが
存在するときには、メモリコントローラＭＣＬは、ＣＰ
Ｕに対し命令キューＩＴＱまたはデータキューＤＴＱへ
のアクセスを許可する。キューを利用することによりキ
ャッシュミスのペナルティを低減する。

【０００６】上述のように、ＣＰＵのアクセスするアド
レス位置に局所性が存在すること（１つの処理において
は、連続アドレスが逐次アクセスされる）を利用して、
ＳＲＡＭキャッシュＳＣＨに格納されるキャッシュブロ
ックの必要なデータを命令キューＩＴＱおよびデータキ
ューＤＴＱへそれぞれ待ち行列して格納しておくことに
より、必要とされるデータをＣＰＵへ高速で転送するこ
とができる。

【０００７】またＤＲＡＭおよびＣＰＵを同じ半導体チ
ップ上に集積化して形成しておくことにより、ＤＲＡＭ
と命令キューＩＴＱ、データキューＤＴＱおよびＳＲＡ
ＭキャッシュＳＣＨの間のデータ転送を高速で行なうこ
とができる。すなわち、内部データバスＤＢＳは、半導
体チップ上に配設されており、ディスクリートなＤＲＡ
Ｍを用いる場合に比べて、データバスＤＢＳの配線容量
が小さく、高速でデータ転送を行なうことができる。ま
た、ディスクリートなＤＲＡＭを用いる場合、データ転
送はそのデータ入出力ピン端子の数により制限される
が、ビット幅の広い内部データバスＤＢＳを用いること
により、大量のデータ／命令を同時に転送することがで
き、高速データ転送が実現される。

【０００８】図４１は、図４０に示すＤＲＡＭの内部構
成を概略的に示す図である。図４１において、ＤＲＡＭ
は、クロック信号Ｐ１に同期して、メモリコントローラ
からＤＲＡＭコントロールバスＣＢＳを介して与えられ
るコマンドをラッチするコマンドラッチ９００と、クロ
ック信号Ｐ１に同期して、メモリコントローラからＤＲ
ＡＭアドレスバスＡＢＳを介して与えられるアドレス信
号をラッチするアドレスラッチ９０１と、コマンドラッ
チ９００でラッチされたコマンドをデコードし、このデ
コード結果に従って必要な制御信号を生成するＤＲＡＭ
ロウコントローラ９０２と、ＤＲＡＭロウコントローラ
９０２からのロウアドレスラッチ指示信号ＲＡＬに応答
して、アドレスラッチ９０１から与えられる内部アドレ
スＡｄをラッチするロウアドレスラッチ（ロウ・ラッ
チ）９０３と、ロウアドレスラッチ９０３からのロウア
ドレス信号ＲＡをプリデコードして、行選択信号Ｘを出
力するロウプリデコーダ９０４と、コマンドラッチ９０
０からのコマンドをデコードし、デコード結果に従って
列選択に関連する制御信号を出力するＤＲＡＭコラムコ
ントローラ９０６と、ＤＲＡＭコラムコントローラ９０
６からのコラムアドレスラッチ指示信号ＣＡＬに応答し
て、アドレスラッチ９０１から与えられる内部アドレス
信号Ａｄをラッチするコラムアドレスラッチ（コラム・
ラッチ）９０８と、コラムアドレスラッチ９０８からの
内部コラムアドレス信号ＣＡをプリデコードして、列選
択信号Ｙを出力するコラムプリデコーダ９１０と、ダイ
ナミック型メモリセルが行列状に配列されるＤＲＡＭア
レイ９１２を含む。このＤＲＡＭアレイ９１２は、また
選択メモリセルのデータの検知および増幅、書込／読出
などを行なう周辺制御回路をも含む。

【０００９】ＤＲＡＭロウコントローラ９０２からの行
選択動作に関連するロウ系制御信号はＤＲＡＭアレイ９
１２に含まれるロウ系制御回路に与えられ、ＤＲＡＭコ
ラムコントローラ９０６からのコラム系制御信号は、Ｄ
ＲＡＭアレイ９１２に含まれるコラム選択に関連する動
作を行なうコラム系制御回路へ与えられる。

【００１０】また、ロウプリデコーダ９０４からのプリ
デコード信号Ｘおよびコラムプリデコーダ９１０からの
プリデコード信号Ｙは、それぞれＤＲＡＭアレイ９１２
において設けられた図示しないロウデコーダおよびコラ
ムデコーダによりさらにデコードされ、対応の行および
列が選択される。

【００１１】この図４１に示すＤＲＡＭは、クロック信
号Ｐ１に同期して、コマンドおよびアドレス信号の取込
を行なっており、またデータの出力タイミングもこのク
ロック信号Ｐ１により決定される。次に動作について簡
単に説明する。

【００１２】メモリコントローラ（図４０参照）からの
コントロール信号はコマンドの形で出力され、クロック
信号Ｐ１に同期してコマンドラッチ９００にラッチされ
る。一方、メモリコントローラからのアドレス信号は、
クロック信号Ｐ１に同期してアドレスラッチ９０１にラ
ッチされる。このコマンドがＤＲＡＭアレイ９１２にお
ける行選択動作活性化を指示するコマンド（すなわちワ
ード線活性化のためのコマンド）の場合を考える。ＤＲ
ＡＭコントローラ９０２は、このコマンドラッチ９００
から与えられるロウアクティブコマンドをデコードし、
ロウアドレスラッチ指示信号ＲＡＬを活性状態とし、ロ
ウアドレスラッチ９０３にこのアドレスラッチ９０１か
ら与えられたアドレス信号Ａｄをラッチさせる。このロ
ウアドレスラッチ９０３によりラッチされた内部ロウア
ドレス信号ＲＡは、ロウプリデコーダ９０４によりプリ
デコードされ（この活性化タイミングはＤＲＡＭロウコ
ントローラ９０２により決定される）、ＤＲＡＭアレイ
９１２に含まれるロウデコーダへ与えられる。ＤＲＡＭ
アレイ９１２においては、この図示しないロウデコーダ
がプリデコード信号Ｘをさらにデコードして、対応の行
（ワード線）を選択状態とする。これにより、ＤＲＡＭ
アレイ９１２が活性状態とされる。この後、ＤＲＡＭロ
ウコントローラ９０２からのロウ系制御信号に従って、
ＤＲＡＭアレイ９１２に含まれる図示しないセンスアン
プにより、選択された行上のメモリセルのデータの検知
および増幅が行なわれる。

【００１３】一方、メモリコントローラから与えられた
コマンドがデータの書込を示すライトコマンドまたは読
出を示すリードコマンドの場合を考える。この場合は、
既にＤＲＡＭアレイ９１２は活性状態とされ、行（ワー
ド線）が選択状態とされており、この選択ワード線に接
続されるメモリセルデータはセンスアンプにより検知増
幅された後にラッチされている。

【００１４】リードコマンドまたはライトコマンドが与
えられた場合には、ＤＲＡＭコラムコントローラ９０６
が、このコマンドをデコードし、コラムアドレスラッチ
指示信号ＣＡＬを活性状態とし、コラムアドレスラッチ
９０８に、アドレスラッチ９０１から与えられた内部ア
ドレス信号Ａｄをラッチさせる。次いで、コラムプリデ
コーダ９１０がコラムアドレスラッチ９０８から与えら
れた内部コラムアドレス信号ＣＡをプリデコードし、Ｄ
ＲＡＭアレイ９１２に含まれる図示しないコラムデコー
ダへ与える。この図示しないコラムデコーダがコラムプ
リデコード信号Ｙをデコードし、ＤＲＡＭアレイ９１２
の対応列を選択する。この選択列に対し、データバスＤ
ＢＳを介してデータの書込または読出が実行される。こ
のデータの書込／読出は、ＤＲＡＭアレイ９１２に含ま
れる図示しない書込回路および読出回路により実行され
る（これらの書込／読出回路の制御はコラム系制御信号
により行なわれる）。

【００１５】このデータバスＤＢＳ上のデータの書込／
読出は、クロック信号Ｐ１に同期して実行される。コマ
ンドおよびアドレス信号の入力およびデータの書込／読
出をクロック信号Ｐ１に同期して実行することにより、
信号のスキューによるタイミングマージンを考慮する必
要がなく、メモリセル選択動作を早いタイミングで行な
うことができ、応じてアクセス時間が短縮される。また
データの書込／読出をクロック信号Ｐ１に同期して行な
うことにより、データの書込／読出速度がこのクロック
信号Ｐ１により決定され、高速でデータの書込／読出す
なわち高速データ転送を行なうことができる。

【００１６】

【発明が解決しようとする課題】今、図４２（Ａ）に示
すように、ＤＲＡＭアレイ９１２のあるページのデータ
ブロックＤｓを、別のページへ転送するコピー動作を行
なう場合を考える。ここで、「ページ」とは、ＤＲＡＭ
アレイ９１２における、ワード線に対応する。すなわ
ち、今、図４２（Ａ）に示すように、ワード線ＷＬｓ上
のデータブロックＤｓを、別のワード線ＷＬｄ上に転送
する動作を考える。ここで、主記憶更新アルゴリズムと
しては、ＳＲＡＭキャッシュへデータが書込まれたとき
にはＤＲＡＭ９１２の対応のアドレス位置へもデータが
書込まれる（ライトスルー）ものを想定する。すなわ
ち、キャッシュミス時において、ＳＲＡＭキャッシュか
らＤＲＡＭ９１２へのデータブロックの転送は行なわれ
ない。次にこのデータブロック転送動作を図４２（Ｂ）
に示すタイミングチャート図を参照して説明する。

【００１７】ワード線ＷＬｓ上の別のデータブロックが
ＳＲＡＭキャッシュに格納されている場合を考える。Ｃ
ＰＵからのアクセス要求が行なわれると、データブロッ
クＤｓはＳＲＡＭキャッシュ内に格納されていないた
め、キャッシュミスとなる。この場合は、「ページヒッ
ト」であり、ＤＲＡＭコントローラは、リードコマンド
ＤＲＴを発生する。この入力コマンドＤＲＴに従って、
ＤＲＡＭコラムコントローラ９０６から与えられるコラ
ムアドレスラッチ指示信号ＣＡＬが一旦非活性状態とさ
れ、コラムアドレスラッチ９０８はラッチ状態から解放
され、スルー状態とされる。したがって、コラムアドレ
スラッチ９０８（図４１参照）からは、このリードコマ
ンドＤＲＴと同時に与えられるコラムアドレス信号ＣＡ
ｓが出力される。このコラムアドレス信号ＣＡｓは、再
びコラムアドレスラッチ指示信号ＣＡＬが活性状態とさ
れると、コラムアドレスラッチ９０８によりラッチされ
る。このラッチされたコラムアドレス信号ＣＡｓに従っ
て、コラムプリデコーダ９１０およびコラムデコーダに
従って列選択動作が行なわれ、この選択状態とされたワ
ード線ＷＬｓ上のコラムアドレスＣＡｓが指定するデー
タブロックがＤＲＡＭアレイ９１２内の内部データバス
であるグローバルＩＯバスＧＩＯ上に読出される。この
グローバルＩＯバスＧＩＯ上に読出されたデータブロッ
クＤｓは、ＤＲＡＭアレイ９１２の図示しない入出力回
路により、クロック信号Ｐ１に同期して読出されてデー
タバスＤＢＳ上に出力される。この読出されたデータブ
ロックＤｓは、データキューへ転送され、次いでＣＰＵ
内の汎用レジスタに格納される。

【００１８】次に、ＣＰＵは再びアクセス要求を出力す
る。メモリコントローラは、この新たなアクセス要求は
別のページを指定しているため、プリチャージコマンド
ＰＣＧを発生してＤＲＡＭへ与える。ＤＲＡＭにおいて
は、このプリチャージコマンドＰＣＧに従って、ＤＲＡ
Ｍロウコントローラの制御の下に、ＤＲＡＭアレイ９１
２が非活性状態とされる（選択ワード線ＷＬｓが非選択
状態とされる）。また、ＤＲＡＭアレイ９１２内の各回
路がプリチャージ状態に復帰する。ここで、以下の説明
においては、「アレイの活性化」は、「ＤＲＡＭアレイ
のワード線が選択状態へ駆動されてセンスアンプにより
メモリセルデータがラッチされている」状態を示し、
「アレイが非活性化される」は、アレイの各信号線が所
定のプリチャージ電位に復帰する状態を示す。

【００１９】このプリチャージコマンドＰＣＧが与えら
れた後、所定のＲＡＳプリチャージ期間ｔＲＰに対応す
るクロックサイクル経過後、ロウ系活性化コマンド（ア
クティブコマンド）ＡＣＴを発生するとともに、コピー
先のロウアドレス（ページアドレス）を出力する。この
アクティブコマンドＡＣＴに従って、ＤＲＡＭロウコン
トローラ９０２は、ロウアドレスラッチ指示信号ＲＡＬ
を一旦非活性状態として、ロウアドレス信号ＲＡｄをロ
ウアドレスラッチ９０３にラッチさせる。次いで、この
取込まれたロウアドレス信号ＲＡｄに従って、対応のペ
ージ（ワード線）ＷＬｄが選択状態へ駆動される。

【００２０】次いで、ＲＡＳ−ＣＡＳ遅延時間に対応す
るクロックサイクル経過後、メモリコントローラからラ
イトコマンドＤＷＴが発生されてＤＲＡＭへ与えられ
る。ＤＲＡＭにおいては、このライトコマンドＤＷＴに
従って、コラムアドレスラッチ指示信号ＣＡＬが一旦非
活性状態とされ、ライトコマンドＤＷＴとともに与えら
れたコラムアドレス信号ＣＡｄが取込まれて、列選択動
作が行なわれる。このライトコマンドと同時に、ＣＰＵ
は、その汎用レジスタに格納していたデータ（Ｄｄ）を
データバスＤＢＳ上に送出する。このデータバスＤＢＳ
上のデータは、ライトコマンドＤＷＴに従って装置内部
へ取込まれ、ＤＲＡＭグローバルＩＯバスＧＩＯ上に転
送される。次いでこのコラムアドレス信号ＣＡｄに従っ
て選択された列ＣＬｄへ、グローバルＩＯバスＧＩＯか
らのデータＤｄが転送され、ワード線ＷＬｄ上の選択メ
モリセルへデータＤｄが書込まれる。

【００２１】上述のように、ＤＲＡＭは、バンク数が１
つの場合、データコピーのために、あるメモリアドレス
位置から別のメモリアドレス位置へデータを転送する場
合、このコピー先とコピー元とが同一ページに存在しな
い場合には、一旦ＤＲＡＭをプリチャージ状態に復帰さ
せた後に活性化を行なう必要がある。したがって、ＤＲ
ＡＭ内のプリチャージ動作およびページ選択動作を行な
う必要があり、高速でデータ転送を行なうことができな
くなるため、システム性能が低下するという問題があっ
た。

【００２２】また、ＤＲＡＭアレイのプリチャージ動作
およびワード線選択動作（アレイ活性化動作）を行なう
必要があり、ＤＲＡＭアレイにおける信号線の充放電が
行なわれるため、消費電力が大きくなるという問題があ
った。また、ＤＲＡＭは、単一バンク構成の場合、ＤＲ
ＡＭにおいて選択状態とされているページは１つであ
り、ページヒット率を大きくすることができないという
問題があった。

【００２３】それゆえ、この発明の目的は、ページヒッ
ト率を改善することのできる半導体記憶装置およびその
制御回路を提供することである。

【００２４】この発明の他の目的は、必要とされるデー
タのアクセスを高速で行なうことができる半導体記憶装
置およびそのための制御回路を提供することである。

【００２５】

【課題を解決するための手段】請求項１に係る半導体集
積回路装置は、与えられたデータの処理を行なうための
演算処理ユニットと、この演算処理ユニットと同一半導
体チップ上に形成され、この演算処理ユニットのための
データおよび命令の少なくとも一方を格納するためのメ
モリユニットを備える。このメモリユニットは、互いに
独立に活性／非活性が行なわれる複数のバンクを備え
る。

【００２６】請求項２に係る半導体記憶装置は、各々が
行列状に配列される複数のメモリセルを有する複数のメ
モリブロックを有するメモリアレイと、これら複数のメ
モリブロック各々に対応して設けられ、これら複数のメ
モリブロック各々の活性／非活性化を互いに独立に行な
うためのバンク制御回路手段と、これら複数のメモリブ
ロック共通にメモリアレイと同一チップ上に設けられ、
選択メモリブロックとデータの授受を行なうための内部
データバスと、この内部データバスと半導体記憶装置外
部との間でデータの授受を行なうためのデータ入出力回
路手段とを備える。

【００２７】請求項３に係る半導体記憶装置は、行列状
に配列される複数のメモリセルを有するメモリセルアレ
イと、このメモリセルアレイの行を指定するアドレス信
号を受けて内部アドレス信号を発生しかつラッチするア
ドレスバッファ手段と、このアドレスバッファ手段から
の内部アドレス信号をデコードして対応の行を選択状態
へと駆動するための行選択／駆動手段とを備える。この
行選択／駆動手段は、該デコード結果をラッチするため
のラッチ手段を含む。

【００２８】請求項４に係る半導体記憶装置は、各々が
行列状に配列される複数のメモリセルを有する複数のメ
モリブロックと、アドレス信号を受けかつラッチして内
部アドレス信号を出力するアドレス発生手段と、これら
複数のメモリブロック各々に対応して設けられ、ブロッ
ク指定信号に応答して活性化され、アドレス発生手段か
らの内部アドレス信号をデコードして対応のメモリブロ
ックの行を選択状態へ駆動する行選択／駆動手段とを備
える。この行選択／駆動手段の各々は、デコード結果を
ラッチするラッチ手段を含む。

【００２９】請求項５に係る半導体記憶装置は、各々が
行列状に配列される複数のメモリセルを有しかつ互いに
並列して配置される複数のメモリブロックと、これら複
数のメモリブロックの隣接メモリブロックに共有される
ように配置され、かつ各々が対応のメモリブロックの選
択行のメモリセルのデータを検知し増幅するための複数
のセンスアンプ帯と、複数のメモリブロック各々を互い
に独立に駆動して、メモリブロックの行選択動作の活性
／非活性化を行なうための行選択制御手段を備える。こ
の行選択制御手段は、メモリブロック指定信号とセンス
アンプ帯活性化信号とに応答して、対応のメモリブロッ
クのセンスアンプ帯の活性化および対応のメモリブロッ
クの非活性化に応答して、この対応のセンスアンプ帯を
共有するメモリブロックおよび該センスアンプ帯を非活
性状態へと駆動する手段と、この非活性手段による非活
性化に応答して、対応のメモリブロックの行選択動作を
起動する手段を含む。

【００３０】請求項６に係る半導体記憶装置は、各々が
行列状に配列される複数のメモリセルを有する複数のメ
モリブロックと、これら複数のメモリブロック各々を互
いに独立に活性化／非活性化を行なうための制御手段を
備える。この制御手段は装置起動に応答してこれら複数
のメモリブロック各々を活性状態へ駆動する手段を含
む。

【００３１】請求項７に係る半導体集積回路装置は、各
々が行列状に配列される複数のメモリセルを有しかつ各
々が互いに独立に活性／非活性状態へ駆動される複数の
メモリブロックを有するメモリユニットと、これら複数
のメモリブロック各々において、最も新しくアクセスさ
れたデータブロックの位置を示すタグアドレスを、対応
のメモリブロックが活性状態にあるか否かを示すフラグ
とともに各メモリブロック各々に対応して格納する手段
を備える。

【００３２】請求項８に係る制御回路は、各々が互いに
独立に活性／非活性状態に駆動されかつ各々が複数のペ
ージを有する複数のメモリブロックを有する半導体記憶
装置のためのものであり、各前記メモリブロックにおい
て選択状態とされたページを指定するページアドレスを
格納するためのページメモリ手段と、メモリブロック指
定信号を含むリフレッシュ指示信号に応答して、指定さ
れたメモリブロックを非活性状態とした後に、この指定
されたバンクのリフレッシュを行なわせるためのリフレ
ッシュ制御手段を備える。このリフレッシュ制御手段
は、リフレッシュ完了後ページメモリ手段に格納された
ページアドレスに従って該リフレッシュされたメモリブ
ロックの対応のページを選択状態へ駆動するための手段
を含む。

【００３３】請求項９に係る制御回路は、各々が互いに
独立に活性／非活性状態へ駆動されかつ各々が複数のペ
ージを有する複数のメモリブロックを有する半導体記憶
装置のためのものであり、各メモリブロックにおいて選
択状態とされたページを指定するページアドレスを格納
するためのページメモリ手段と、メモリブロック指定信
号を含むリフレッシュ指示信号に応答して、指定された
メモリブロックを非活性状態とした後に該指定されたメ
モリブロックのリフレッシュを行なわせるためのリフレ
ッシュ制御手段を備える。このリフレッシュ制御手段
は、リフレッシュ完了後、該リフレッシュされたメモリ
ブロックを、アクセス指示が次に与えられるまでプリチ
ャージ状態に保持するための手段を含む。

【００３４】請求項１０に係るアドレス割付回路は、各
々が互いに独立に活性／非活性状態へ駆動されかつ各々
が複数のページを有する複数のバンクを有しかつプロセ
サからのアクセスを受ける半導体記憶装置のためのもの
であり、プロセサアドレス空間において連続したページ
を指定するページアドレスは、これら複数のバンクの互
いに異なるバンクを指定するようにプロセサからのアド
レスを変換してアドレスマッピングを行なう回路手段を
含む。

【００３５】請求項１１に係るアドレス割付回路は、請
求項１０のアドレスマッピング回路は、与えられた多ビ
ットアドレス信号のビット位置をシフトするためのシフ
ト回路と、このシフト回路におけるシフトビット数を示
すシフトデータを格納するレジスタと、このシフト回路
におけるシフト動作をマスクするビット位置を示すマス
クデータを格納するマスクレジスタとを備える。シフト
回路はこのシフトデータおよびマスクデータに従って与
えられた多ビットアドレス信号のビット位置をシフトす
る。

【００３６】請求項１２に係るアドレス割付回路は、請
求項１０または１１のアドレスマッピング回路は、プロ
セサアドレス空間を複数のサブアドレス空間に分割し、
各サブアドレス空間において連続するページを指定する
アドレスは異なるバンクのページを指定するようにアド
レス変換を行なってアドレスマッピングを実現する手段
を含む。

【００３７】請求項１３に係るアドレス割付回路は、請
求項１０または１１のアドレスマッピング回路は、プロ
セサアドレス空間の複数のサブアドレス空間に分割し、
各サブアドレス空間ごとにアドレスマッピング態様を異
ならせるようにプロセサアドレスを変換する手段を含
む。

【００３８】請求項１４に係るキャッシュヒット／ミス
判定回路は、各々が互いに独立に活性／非活性状態へ駆
動されかつ各々が複数のページを有する複数のバンクを
有する半導体記憶装置へのアクセスのヒット／ミスを判
定するための回路であって、バンク各々において選択状
態とされているページを指定するページアドレスを格納
するページアドレスエリアと、バンク各々において最も
最近アクセスされたページ上のデータブロックを指定す
るタグアドレスを格納するタグメモリエリアとを有する
タグ／ページアドレス格納手段と、与えられたアドレス
に従って、タグメモリエリアから対応のタグアドレスを
読出しかつ与えられたアドレスに従って指定されたバン
クの対応のページアドレスをタグ／ページアドレス格納
手段から読出す手段と、与えられたアドレスのタグアド
レスに対応するブロックアドレスとタグアドレスメモリ
エリアから読出されたタグアドレスとの一致／不一致を
判別して、その判定結果に従ってキャッシュヒット／ミ
スを示す信号を出力するキャッシュヒット判定手段と、
ページアドレスメモリエリアから読出されたページアド
レスと与えられたアドレスに含まれるこのページアドレ
スに対応するアドレスとの一致／不一致を判定して、ペ
ージヒット／ミスを示す信号を出力するページヒット判
定手段を備える。

【００３９】請求項１５に係るキャッシュヒット／ミス
判定回路は、請求項１４のページヒット判定手段が、キ
ャッシュヒット判定手段の判定動作と並行して判定動作
を行なう。

【００４０】半導体記憶装置を複数のバンク構成とする
ことにより、各バンクにおいてページサイズが制限され
ても、同時に選択状態とされるページの数が増加し、ペ
ージヒット率が高くなる。

【００４１】また行選択／駆動手段にアドレス信号のデ
コード結果をラッチする回路を設けておくことにより、
メモリブロックにおいて互いに独立に行（ワード線）を
選択状態へ駆動することができる。また、専用のラッチ
回路を別に設ける必要がなく、装置規模の増大が抑制さ
れる。

【００４２】センスアンプ帯を共有する場合に、隣接メ
モリブロックを非活性状態とした後にメモリブロックを
選択状態へ駆動することにより、センスアンプ帯び競合
によるデータの破壊が防止され、正確なページデータを
選択状態とすることができる。また内部で隣接メモリブ
ロックを非選択状態へ駆動するだけであり、外部からこ
のプリチャージ用のコマンドを与える必要がなく、アク
セスタイムおよび消費電力が低減される。

【００４３】装置起動時に複数のメモリブロックを活性
状態とすることにより、起動時にメモリブロックが不安
定な状態で保持された状態でのアクセスが防止され、誤
動作を抑制し、正確なデータの格納を行なうことができ
る。

【００４４】またメモリブロックそれぞれのタグアドレ
スに対応のメモリブロックが選択状態にあるか否かを示
すフラグをリンクすることにより、非選択状態のメモリ
ブロックを識別して容易に選択状態へと駆動することが
でき、制御が容易となる。

【００４５】また各メモリブロックを活性状態とするこ
とにより、複数のページが選択状態とされ、ページヒッ
ト率が改善される。

【００４６】セルフリフレッシュ時においてリフレッシ
ュ完了後リフレッシュされたメモリブロックを再びリフ
レッシュ前のページ選択状態へ駆動することにより、リ
フレッシュによるページヒット率低下を抑制することが
できる。

【００４７】またリフレッシュ完了後対応のメモリブロ
ックをプリチャージ状態に保持しておくことにより、ペ
ージミスが一旦生じるだけで、このリフレッシュされた
メモリブロックの対応のページが選択状態とされるた
め、ページヒット率の低下を抑制しつつ、リフレッシュ
の制御が容易となる。

【００４８】またアドレスマッピングを、連続ページを
指定するページアドレスを異なるバンクのページを指定
するようにマッピングを行なうことにより、プロセサの
アクセスの局所性の特徴から、ページヒット率を大幅に
改善することができる。またプロセサアドレス空間を複
数のサブアドレス空間に分割し各サブアドレス空間ごと
にアドレスマッピング態様を異ならせることにより、各
サブアドレスにおける最適なページ選択を実現すること
ができ、ページヒット率を改善することができる。

【００４９】タグアドレスとページアドレスとをともに
格納することにより、装置規模の増大を伴うことなくペ
ージヒット／ミスの判定を容易に行なうことができる。

【００５０】またページヒット判定動作とキャッシュヒ
ット判定を同時に並行して行なうことにより、キャッシ
ュヒット／ページヒット時におけるアクセスペナルティ
を小さくすることができる。

【００５１】

【発明の実施の形態】本発明は、図４０に示すプロセサ
とＤＲＡＭとが同一半導体チップ上に形成された半導体
集積回路装置のＤＲＡＭのための改良を対象とするが、
ディスクリートなＤＲＡＭに対しても同様適用可能であ
る。

【００５２】［実施の形態１］図１は、この発明に従う
半導体記憶装置としてのＤＲＡＭの全体の構成を概略的
に示す図である。プロセサは示していないが同一チップ
上に形成される。図１において、ＤＲＡＭアレイは、複
数個（Ｎ個）のバンク１−１〜１−Ｎを含む。このバン
ク１−１〜１−Ｎの各々は、メモリセルが行列状に配置
されるメモリブロックおよびサブメモリブロックを選択
状態へ駆動するための周辺回路を含む。

【００５３】ＤＲＡＭは、さらに、クロック信号Ｐ１に
同期して、外部から（メモリコントローラから）のＤＲ
ＡＭコントロールバスＣＢＳを介して与えられるコマン
ド（制御信号の状態の組合せ）をラッチするコマンドラ
ッチ２と、クロック信号Ｐ１に同期してＤＲＡＭアドレ
スバスＡＢＳを介して外部から（メモリコントロールか
ら）与えられるアドレス信号に含まれるバンクアドレス
をラッチするバンクアドレスラッチ３と、クロック信号
Ｐ１に同期してＤＲＡＭアドレスバスＡＢＳを介して与
えられる残りのアドレス信号をラッチするアドレスラッ
チ４を含む。バンクアドレスラッチ３からバンクアドレ
ス信号ＢＡが出力され、アドレスラッチ４から内部アド
レス信号Ａｄが出力される。バンクアドレス信号ＢＡ
は、バンク１−１〜１−Ｎのいずれかを指定する。内部
アドレス信号Ａｄは、バンク１−１〜１−Ｎのそれぞれ
におけるロウ（行）およびコラム（列）を指定する。

【００５４】ＤＲＡＭは、さらに、バンク１−１〜１−
Ｎそれぞれに対応して設けられ、バンクアドレス信号Ｂ
Ａに従って選択状態とされてコマンドラッチ２から与え
られたコマンドをデコードし、対応のバンクを選択状態
へ駆動するための制御信号およびロウアドレスラッチ指
示信号ＲＡＬ１〜ＲＡＬＮを出力するロウコントローラ
６−１〜６−Ｎと、バンク１−１〜１−Ｎそれぞれに対
応して設けられ、ロウアドレスラッチ指示信号ＲＡＬ１
〜ＲＡＬＮそれぞれに従って活性化されてアドレスラッ
チ４から与えられたアドレス信号Ａｄをラッチするロウ
アドレスラッチ８−１〜８−Ｎと、バンク１−１〜１−
Ｎそれぞれに対応して設けられ、対応のロウアドレスラ
ッチ８−１〜８−Ｎから与えられたロウアドレス信号を
プリデコードしてプリデコード信号を出力するロウプリ
デコーダ１０−１〜１０−Ｎを含む。ロウアドレスラッ
チ８−１〜８−Ｎは、対応のロウアドレス指示信号ＲＡ
Ｌ１〜ＲＡＬＮが活性状態のときにラッチ状態とされ
る。ロウプリデコーダ１０−１〜１０−Ｎは、対応のロ
ウコントローラ６−１〜６−Ｎからの活性化信号に応答
して活性状態とされてプリデコード動作を行なう。この
ロウプリデコーダ１０−１〜１０−Ｎからのロウプリデ
コード信号はバンク１−１〜１−Ｎそれぞれに設けられ
たロウデコーダ（ワード線ドライバを含む）へ与えられ
る。

【００５５】コラム選択部については図面を簡略化する
ために示していないが、ＤＲＡＭアレイの構成にもよる
が、同様に各バンク１−１〜１−Ｎそれぞれに対応して
コラムアドレスラッチが設けられ、またコラムプリデコ
ーダが設けられてもよい。コラムデコーダはバンク共通
に設けられてもよい。各バンクのデータ入出力部がバン
クアドレス信号に従って選択的に活性状態とされればよ
い。

【００５６】図２は、アドレス信号の構成を示す図であ
る。図２において、アドレスは、バンクを指定するバン
クアドレスＢＡと、バンク内のロウ（ページ）を指定す
るロウアドレスＲＡと、バンク内のコラムを指定するコ
ラムアドレスＣＡを含む。バンクアドレスＢＡを用いる
ことにより、各バンクに対し互いに独立にロウ（以下、
単にページと称す）を指定することができる。

【００５７】図３は、図１に示すＤＲＡＭの動作の一例
を示すタイミングチャート図である。図３においては、
先の図４２に示す動作と同様、ＤＲＡＭアレイのあるデ
ータを別のページの部分へコピーする場合の動作を示
す。

【００５８】以下、図１および図３を参照してこのデー
タ転送動作について説明する。時刻ｔ１において、アク
ティブコマンドＡＣＴがバンクアドレスＢＡとともに与
えられる。バンクアドレスＢＡはバンク１−１を指定す
るアドレスＢＡ１とする。この状態においては、バンク
１−１に対応して設けられたロウコントローラ６−１が
活性状態とされ、ロウアドレスラッチ指示信号ＲＡＬ１
を所定期間非活性状態とする。これによりロウアドレス
ラッチ８−１が活性状態とされ、アドレスラッチ４から
のアドレスＡｄを取込みロウアドレス信号ＲＡ１を生成
する。バンク１−１においては、またロウコントローラ
６−１の制御の下に活性化され、ワード線ＷＬ１が選択
状態とされる。

【００５９】時刻ｔ２において、アクティブコマンドＡ
ＣＴがバンクアドレスＢＡ２とともに与えられる。この
バンクアドレスＢＡ２は、バンク１−２を指定する。こ
の状態においては、ロウコントローラ６−２が活性化さ
れ、ロウアドレスラッチ指示信号ＲＡＬ２が所定期間非
活性状態とされ、ロウアドレスラッチ８−２がスルー状
態とされ、このアドレスラッチから与えられたアドレス
信号Ａｄを取込みかつラッチして内部ロウアドレス信号
ＲＡ２を生成する。バンク１−２においては、ロウコン
トローラ６−２の制御の下に、メモリブロックが活性状
態とされ、対応のワード線ＷＬ２が選択状態とされる。

【００６０】したがってこの状態においては、バンク１
−１および１−２それぞれにおいてワード線ＷＬ１およ
びＷＬ２が選択状態とされており、ＤＲＡＭにおいて２
ページが選択状態とされている。

【００６１】ＣＰＵからのデータ転送指示に従ってアク
セス要求が与えられる。外部に設けられたメモリコント
ローラはこのＣＰＵからの要求に従って、ページ／ヒッ
ト／ミスの判定を行なう。ページヒットの場合、メモリ
コントローラはリードコマンドＤＲＴをバンクアドレス
ＢＡ１およびコラムアドレスＣＡ１とともに与える。
（バンク１−１においては）図示しないコラムコントロ
ーラが動作し、バンク１−１における列を選択状態と
し、対応の読出データＤをデータバスＤＢＳ上に出力す
る。時刻ｔ４において、メモリコントローラは、再びＣ
ＰＵからのアクセス要求に従ってページヒット／ミスの
判定を行なう。データ転送先がワード線ＷＬ２上の位置
にあれば、ページヒットであり、メモリコントローラは
データ書込指示のライトコマンドＤＷＴをバンクアドレ
スＢＡ２およびコラムアドレスＣＡ２とともに与える。
この時刻ｔ４に与えられたライトコマンドに従ってデー
タバスＤＢＳ上のデータＤがバンク１−２のコラムアド
レスＣＡ２が指定する位置に格納される。

【００６２】通常、コラムアドレスは、キャッシュブロ
ックを指定し、ＤＲＡＭページ上の複数のメモリセルデ
ータを同時に選択するように構成される。ＣＰＵアドレ
スの所定数の最下位アドレスビットがキャッシュブロッ
クサイズに応じて無視されれば、ＤＲＡＭにおいて、複
数のデータビットからなるデータブロックを同時に選択
することができる。

【００６３】図３においては、ＣＡＳレイテンシ（リー
ドコマンドが与えられてから有効データが出力されるま
でに必要とされるクロックサイクル数）は２に設定され
ている。したがって、リードコマンドＤＲＴが与えられ
てから２クロックサイクル目にライトコマンドＤＷＴを
与えることにより、データバスＤＢＳ上に読出されたデ
ータが即座にＤＲＡＭ内に書込まれる。したがって、Ｃ
ＰＵは、データキューを介して汎用レジスタ内にデータ
ブロックを格納する必要がなく、高速のデータ転送を行
なうことができる。

【００６４】複数のバンク構成とすることにより、ＤＲ
ＡＭ内において、複数のページを同時に選択状態とする
ことができる（コントローラを各バンクそれぞれに独立
にバンクアドレスＢＡに従って活性化することができる
ため）。これにより、ページヒット率を改善することが
でき、ＣＰＵアクセス時間を低減することができ、シス
テム性能を高くすることができる。特に、ＤＲＡＭ内に
おいてコピー動作（１つのページから別のページへのデ
ータ転送を行なうとき）を行なう場合、このコピー元お
よびコピー先がともにページヒットの状態においては、
ＤＲＡＭアレイのプリチャージ動作（非活性化）および
アクティブ動作（活性化）を行なう必要はなく、キャッ
シュミス時のペナルティおよび消費電力を低減すること
ができ（高速で必要とされるデータを読出すことがで
き）、またプリチャージ／アクティブ（非活性／活性動
作による充放電）を行なう必要がなく、消費電力を低減
することができる。

【００６５】［実施の形態２］図４は、この発明の実施
の形態２に従うＤＲＡＭのロウ選択系制御部の構成を概
略的に示す図である。図４において、ロウ系制御回路６
は、図１に示すコマンドラッチから与えられるコマンド
をデコードするコマンドデコーダ６０と、図１に示すバ
ンクアドレスラッチから与えられるバンクアドレスＢＡ
をデコードし、バンク指定信号を発生するバンクデコー
ダ６１と、コマンドデコーダ６０からのデコード結果に
従って、必要とされる制御信号を発生するグローバルロ
ウコントローラ６２と、バンク１２−１〜１２−Ｎそれ
ぞれに対応して設けられ、バンクデコーダ６１からのバ
ンク指定信号に応答して活性化され、グローバルロウコ
ントローラ６２からの制御信号を対応のバンクへ伝達
し、対応のバンクの活性／非活性化を行なうラッチ付き
バンクロウコントローラ６３−１〜６３−Ｎを含む。

【００６６】グローバルロウコントローラ６２は、コマ
ンドデコーダ６０から与えられるデコード結果（動作モ
ード指定信号）に従って所定のタイミングで必要とされ
る制御信号、すなわちワード線駆動信号、センスアンプ
活性化信号、およびビット線プリチャージ／イコライズ
信号などを発生する。ラッチ付きバンクロウコントロー
ラ６３−１〜６３−Ｎは、バンクデコーダ６１からのバ
ンク指定信号が指定するバンクに対して設けられたもの
のみが活性状態とされ、グローバルロウコントローラ６
２からの制御信号に従って対応のバンクを駆動する。

【００６７】この図４に示すように、コマンドデコーダ
のデコード結果に従ってバンク１２−１〜１２−Ｎに共
通に制御信号を発生し、この制御信号をバンクデコーダ
６１の制御信号に従って選択的に伝達することにより、
各バンクに対して共通に必要とされる回路部分を１つと
することができ、回路占有面積を低減することができ
る。バンク１２−１〜１２−Ｎは、それぞれ独立に駆動
されるため、ラッチ付きバンクロウコントローラ６３−
１〜６３−Ｎは、その構成は後に詳細に説明するが、そ
の出力をラッチする機能を備える。これにより、グロー
バルロウコントローラ６２からの制御信号が発生されて
他バンクが駆動うされても、非選択バンクは影響を受け
ることなく、対応のバンクの状態を維持することができ
る。

【００６８】図５は、ロウアドレス発生部の構成を概略
的に示す図である。図５において、ロウアドレス発生部
は、与えられたアドレス信号Ａｄをロウアドレスラッチ
指示信号ＲＡＬに応答してラッチするロウアドレスラッ
チ８と、ロウアドレスデコードイネーブル信号ＲＡＤＥ
に従ってこのロウアドレスラッチ８から与えられたロウ
アドレスＲＡをプリデコードし、プリデコード信号Ｘ
Ａ，ＸＢを発生するロウプリデコーダ１０と、バンク１
２−１〜１２−Ｎそれぞれに対応して設けられ、バンク
指定信号ＲＢＳおよびプリチャージ信号（バンク指定信
号を含むＺＲＤＰ）に従ってこのロウプリデコーダ１０
から与えられたプリデコード信号ＸＡ，ＸＢに従って対
応のバンクのワード線（行）を選択状態へ駆動するロウ
デコーダ／ドライバ２０−１〜２０−Ｎを含む。

【００６９】ロウアドレスラッチ８およびロウプリデコ
ーダ１０をバンク１２−１〜１２−Ｎに共通に設けるこ
とにより、ロウアドレスラッチおよびロウプリデコーダ
の占有面積を低減することができる。ロウアドレスラッ
チ８およびロウプリデコーダ１０がバンク１２−１〜１
２−Ｎに共通に設けられているため、ロウデコーダ／ド
ライバ２０−１〜２０−Ｎは、以下に詳細に説明するよ
うに、デコード結果をラッチするためのラッチ回路を備
えている。

【００７０】図６は、図５に示すロウデコーダ／ドライ
バ２０−１〜２０−Ｎの構成の一例を示す図である。図
６においては、バンク１２−ｉ（ｉ＝１〜Ｎ）の所定数
のワード線ＷＬ０、ＷＬ１、…に対して設けられたロウ
デコーダ／ドライバを代表的に示す。

【００７１】図６において、ロウデコーダ／ドライバ２
０−ｉは、所定数のワード線グループに共通に設けられ
たデコード回路部と、このデコード回路部の出力と、ワ
ード線ドライバ信号に従って各ワード線を選択状態へ駆
動するワードドライバ回路部とを含む。

【００７２】ロウデコード回路部は、高電圧ＶＰＰ印加
ノードとノードＮａの間に接続され、そのゲートにプリ
チャージ指示信号ＺＲＤＰｉを受けるｐチャネルＭＯＳ
トランジスタＰＱ１と、ノードＮａと接地電位供給ノー
ドとの間に互いに直列に接続されるｎチャネルＭＯＳト
ランジスタＮＱ１、ＮＱ２およびＮＱ３を含む。ＭＯＳ
トランジスタＮＱ１およびＮＱ２のゲートへは、それぞ
れ図５に示すロウプリデコーダ１０からのプリデコード
信号ＸＡ，ＸＢが与えられる。ＭＯＳトランジスタＮＱ
３のゲートへは、ロウバンク指定信号ＲＢＳｉが与えら
れる。

【００７３】ロウデコード回路部は、さらに、ノードＮ
ａの電位をラッチするためのインバータＩＶ１およびＩ
Ｖ２と、インバータＩＶ１の出力信号を伝達するｎチャ
ネルＭＯＳトランジスタＮＱ４を含む。インバータＩＶ
１は、その出力がインバータＩＶ２の入力に結合され、
インバータＩＶ２の出力がインバータＩＶ１の入力に結
合される。インバータＩＶ１およびＩＶ２は、高電圧Ｖ
ＰＰを一方動作電源電圧として動作する。ＭＯＳトラン
ジスタＮＱ４は、そのゲートに高電圧ＶＰＰを受ける。
このＭＯＳトランジスタＮＱ４は、ワード線駆動信号Ｒ
ＸＮが伝達されたときに、ドライバに含まれるＭＯＳト
ランジスタのセルフブートストラップ機能による昇圧電
圧が、インバータＩＶ１およびＩＶ２へ悪影響を及ぼす
のを防止する。

【００７４】ワードドライバ回路部は、ワード線ＷＬ
０，ＷＬ１、…それぞれに対応して設けられる。ワード
線ＷＬ０に対してのワード線ドライバは、ワード線駆動
信号ＲＸＮ０を受け、ＭＯＳトランジスタＮＱ４からの
信号電位に従ってワード線ＷＬ０上へワード線駆動信号
ＲＸＮ０を伝達するｎチャネルＭＯＳトランジスタＮＱ
５と、ワード線ＷＬ０と接地電位供給ノードとの間に接
続され、かつそのゲートがノードＮａに接続されるｎチ
ャネルＭＯＳトランジスタＮＱ６を含む。ワード線ＷＬ
１に対してのワード線ドライバは、ＭＯＳトランジスタ
ＮＱ４からの伝達される信号電位に従ってワード線駆動
信号ＲＸＮ１をワード線ＷＬ１に伝達するｎチャネルＭ
ＯＳトランジスタＮＱ７と、ノードＮａ上の信号電位に
応答してワード線ＷＬ１を接地電位レベルへ放電するｎ
チャネルＭＯＳトランジスタＮＱ８を含む。

【００７５】ロウデコード回路部分が同時に選択状態と
するワード線の数は、適当な数に定められる。ワード線
駆動信号ＲＸＮ０、ＲＸＮ１、…は、後にその発生方法
は詳細に説明するが、所定のロウアドレス信号ビット
（例えば最下位２ビット）をデコードし、そのデコード
結果に従って生成される。ワード線駆動信号ＲＸＮ０，
ＲＸＮ１は、高電圧ＶＰＰレベルである（活性化時）。

【００７６】図７は、図６に示すロウデコーダ／ドライ
バ回路の動作を示すタイミングチャート図である。以
下、図７を参照して図６に示すロウデコーダ／ドライバ
回路の動作について簡単に説明する。

【００７７】時刻ｔ０においてアクティブコマンドＡＣ
Ｔが与えられ、またバンクアドレスＢＡは、メモリバン
ク１２−ｉを指定するアドレスＢＡｉに設定される。こ
のときまたロウアドレスＲＡが確定状態とされ、プリデ
コード動作が行なわれる。このアクティブコマンドＡＣ
ＴとバンクアドレスＢＡｉに従って、バンク指定信号Ｒ
ＢＳｉが活性状態のＨレベルとされる。プリチャージ指
示信号ＺＲＤＰｉは、Ｈレベルの非活性状態を維持して
いる。この状態においては、ＭＯＳトランジスタＰＱ１
は非導通状態にあり、またＭＯＳトランジスタＮＱ３
が、バンク指定信号ＲＢＳｉに応答して導通する。確定
状態とされたロウアドレスＲＡのプリデコード結果によ
り、アドレスプリデコード信号ＸＡ，ＸＢが選択状態の
Ｈレベルとされると、ノードＮａは、ＭＯＳトランジス
タＮＱ１〜ＮＱ３を介して接地電位レベルと放電され
る。このノードＮａ上の接地電位レベルの電位は、イン
バータＩＶ１により反転されて高電圧ＶＰＰレベルとな
り、ＭＯＳトランジスタＮＱ５が導通状態とされる。Ｍ
ＯＳトランジスタＮＱ６は、ノードＮａ上の接地電位レ
ベルの電位により非導通状態となる。ＭＯＳトランジス
タＮＱ７も同様、導通状態とされ、ＭＯＳトランジスタ
ＮＱ８は非導通状態とされる。

【００７８】ワード線駆動信号ＲＸＮ０，ＲＸＮ１，…
が、ロウアドレスＲＡと、後に説明するグローバルワー
ド線駆動信号ＲＸＴに従って選択的に活性状態とされ
る。今、ワード線駆動信号ＲＸＮ０が選択状態とされた
と想定する。この状態においては、ワード線ＷＬ０の電
位が、ワード線駆動信号ＲＸＮ０に従って高電圧ＶＰＰ
レベルとされる。ワード線ＷＬ１は、非選択状態の接地
電位レベルのワード線駆動信号ＲＸＮ１が伝達され、接
地電位レベルに保持される。これらの動作により、メモ
リバンク１２−ｉにおいては、ワード線ＷＬ０が選択状
態に保持され、このワード線ＷＬ０に接続されるメモリ
セルのデータの検知、増幅およびラッチが図示しないセ
ンスアンプにより行なわれる。

【００７９】時刻ｔ１において、再びアクティブコマン
ドＡＣＴおよびバンクアドレスＢＡｊが与えられる。こ
のバンクアドレスＢＡｊは、メモリバンク１２−ｉと異
なるメモリバンク１２−ｊを指定している。したがっ
て、この状態においては、バンク指定信号ＲＢＳｉは非
活性状態のＬレベルを保持しており、またプリチャージ
指示信号ＺＲＤＰｉもＨレベルを維持しているため、ノ
ードＮａの電位は、インバータＩＶ１およびＩＶ２によ
りラッチされて接地電位レベルを維持している。したが
って他のメモリバンクにおけるアレイ（メモリブロッ
ク）活性動作と独立に、このメモリバンク１２−ｉにお
けるワード線ＷＬ０は選択状態を維持する。

【００８０】時刻ｔ２において、プリチャージコマンド
ＰＲＧが与えられ、またバンクアドレスＢＡｉが与えら
れる。このプリチャージコマンドＰＲＧおよびバンクア
ドレスＢＡｉに従って、プリチャージ指示信号ＺＲＤＰ
ｉが所定期間Ｌレベルの活性状態とされる。ロウバンク
指定信号ＲＢＳｉは、ロウ選択時に活性化されるため、
プリチャージ時接地電位レベルの非活性状態にある。し
たがってＭＯＳトランジスタＮＱ３は非導通状態にあ
り、一方ＭＯＳトランジスタＰＱ１が導通し、ノードＮ
ａは、高電圧ＶＰＰレベルに充電される。このノードＮ
ａの充電により、インバータＩＶ１の出力信号は接地電
位レベルのＬレベルとされ、ＭＯＳトランジスタＮＱ５
が非導通とされる。一方、ＭＯＳトランジスタＮＱ６が
導通し、高電圧レベルのワード線ＷＬ０を、接地電位レ
ベルへと放電する。ワード線ＷＬ１も、同様に、ＭＯＳ
トランジスタＮＱ８へ接地電位レベルと駆動される。

【００８１】このとき、また後に詳細に説明するが、ワ
ード線駆動信号ＲＸＮ０も非選択状態を示す接地電位レ
ベルへと放電される。

【００８２】上述のように、ロウデコーダ部に、そのデ
コード結果をラッチするラッチ回路（インバータＩＶ１
およびＩＶ２）を設けることにより、プリデコード信号
ＸＡ，ＸＢをメモリバンク１２−１〜１２−Ｎそれぞれ
に設けられたロウデコーダ／ドライバ２０−１〜２１−
Ｎへ共通に与えてもロウデコーダ／ドライバ２０−１〜
２１−Ｎを互いに独立に駆動することができる。これに
より、プリデコーダは共通化されるため、また、ラッチ
は小さなインバータラッチであり小占有面積のメモリバ
ンク構成を実現することができる。

【００８３】図８（Ａ）−（Ｃ）は、ワード線駆動信号
ＲＸＮを発生する部分の構成を示す図である。図８
（Ａ）において、グローバルロウコントローラ６２は、
コマンドデコーダ６０から与えられるアレイ活性化信号
φＡＣＴに応答して、所定期間活性状態とされるタイミ
ング信号ＲＸＴを生成するＲＸＴ発生回路６２ａと、ロ
ウデコーダから与えられるロウアドレスビットＲＡ０，
ＲＡ１とＲＸＴ発生回路６２ａからのタイミング信号Ｒ
ＸＴに従ってグローバルワード線ドライバ信号ＲＸＦ０
〜ＲＸＦ３を生成するグローバルドライバ６２ｂを含
む。グローバルドライバ６２ｂは、このロウアドレスビ
ットＲＡ０およびＲＡ１をデコードし、そのデコード結
果に従ってグローバルワード線ドライバ信号ＲＸＦ０〜
ＲＸＦ３を生成する。これらのグローバルワード線ドラ
イバ信号ＲＸＦ０〜ＲＸＦ３は、バンクロウコントロー
ラ６３−１〜６３−Ｎへ共通に与えられる。

【００８４】図８（Ａ）においては、メモリバンク１２
−ｉに設けられたバンクコントローラ６３−ｉを代表的
に示す。バンクコントローラ６３−ｉは、アレイ活性化
信号φＡＣＴとバンクデコーダ６１から与えられた対応
のバンク指定信号ＲＢＳとを受けて、バンク指定信号Ｒ
ＢＳｉを生成するゲート回路６３−ｉａと、コマンドデ
コーダ６０から与えられるアレイプリチャージ指示信号
φＰＲＧとバンクデコーダ６１から与えられるバンク指
定信号ＲＢＳとを受けて、バンクプリチャージ指示信号
ＺＲＤＰｉを生成するゲート回路６３−ｉｂと、バンク
指定信号ＲＢＳｉおよびバンクプリチャージ指示信号Ｚ
ＲＤＰｉとグローバルワード線ドライバ信号ＲＸＦ０〜
ＲＸＦ３に従ってワード線ドライバ信号ＲＸＮ０〜ＲＸ
Ｎ３を生成するローカルドライバ６３−ｉｃを含む。こ
のローカルドライバ６３−ｉｃはラッチ機能を有し、パ
ンク指定信号ＲＢＳｉの活性化時、グローバルドライバ
６２ｂから与えられるグローバルワード線ドライバ信号
ＲＸＦ０〜ＲＸＦ３に従って対応のメモリバンクへ与え
られるワード線ドライバ信号ＲＸＮ０〜ＲＸＮ３を生成
してラッチする。ローカルドライバ６３−ｉｃは、ま
た、アレイプリチャージ指示信号ＺＲＤＰｉが活性状態
とされると、これらのワード線ドライバ信号ＲＸＮ０〜
ＲＸＮ３を非活性状態とする。

【００８５】図８（Ｂ）は、図８（Ａ）に示すグローバ
ルドライバ６２ｂの構成を示すブロック図である。図８
（Ｂ）において、グローバルドライバ６２ｂは、タイミ
ング信号ＲＸＴとロウアドレスビット／ＲＡ０，／ＲＡ
１を受けてグローバルワード線ドライバ信号ＲＸＦ０を
生成するゲート回路６２ｂａと、タイミング信号ＲＸＴ
とロウアドレスビットＲＡ０，／ＲＡ１とを受けてグロ
ーバルワード線ドライバ信号ＲＸＦ１を生成するゲート
回路６２ｂｂと、タイミング信号ＲＸＴとロウアドレス
ビット／ＲＡ０，ＲＡ１を受けてグローバルワード線ド
ライバ信号ＲＸＦ２を生成するゲート回路６２ｂｃと、
タイミング信号ＲＸＴとロウアドレスビットＲＡ０，Ｒ
Ａ１とを受けて、グローバルワード線ドライバ信号ＲＸ
Ｆ３を生成するゲート回路６２ｂｄを含む。これらのゲ
ート回路６２ｂａ〜６２ｂｄの各々は、与えられた信号
がともにＨレベルのときに対応のグローバルワード線ド
ライバ信号を“Ｈ”レベルへ駆動する。したがって、ア
レイ活性化時においては、グローバルワード線ドライバ
信号ＲＸＦ０〜ＲＸＦ３のいずれか１つがＨレベルの活
性状態とされ、残りの３つのグローバルワード線ドライ
バ信号は非選択状態のＬレベルとされる。

【００８６】図８（Ｃ）は、図８（Ａ）に示すローカル
ドライバ６３−ｉｃの構成を概略的に示す図である。図
８（Ｃ）において、ローカルドライバ６３−ｉｃは、高
電圧ＶＰＰ印加ノードとノードＮｂの間に接続され、そ
のゲートにバンクプリチャージ指示信号ＺＲＤＰｉを受
けるｐチャネルＭＯＳトランジスタＰＱ２と、ノードＮ
ｂと接地ノードとの間に互いに直列に接続されるｎチャ
ネルＭＯＳトランジスタＮＱ９およびＮＱ１０を含む。
ＭＯＳトランジスタＮＱ９は、そのゲートにグローバル
ワード線ドライバ信号ＲＸＦ０を受け、ＭＯＳトランジ
スタＮＱ１０は、そのゲートにバンク指定信号ＲＢＳｉ
を受ける。

【００８７】ローカルドライバ６３−ｉｃは、さらに、
ノードＮｂ上の信号電位を受けるインバータＩＶ３と、
インバータＩＶ３の出力を反転してインバータＩＶ３の
入力へ伝達するインバータＩＶ４と、インバータＩＶ３
の出力を反転するインバータＩＶ５と、インバータＩＶ
５の出力を反転するインバータＩＶ６を含む。これらの
インバータＩＶ３〜ＩＶ６は、高電圧ＶＰＰを一方導通
電源電圧として動作する。この図８（Ｃ）に示す回路が
信号ＲＸＮ１〜ＲＸＮ３に対してもそれぞれ設けられ
る。

【００８８】プリチャージコマンドが与えられた場合に
は、プリチャージ指示信号ＺＲＤＰｉがＬレベルの活性
状態とされ、ＭＯＳトランジスタＰＱ２が導通状態とな
る。このとき、バンク指定信号ＲＢＳｉはゲート回路６
３−ｉａによりＬレベルの非活性状態である。さらに、
ＭＯＳトランジスタＮＱ１０は、非導通状態を維持し、
ノードＮｂは、高電圧ＶＰＰレベルに充電される。した
がって、ワード線ドライバ信号ＲＸＮ０は、非選択状態
のＬレベルとなる。

【００８９】アクティブコマンドが与えられて、バンク
指定信号ＲＢＳｉがＨレベルとされると、ＭＯＳトラン
ジスタＮＱ１０が導通状態となる。このとき、プリチャ
ージ指示信号ＺＲＤＰｉは、非導通状態にある。したが
って、ノードＮｂの電位は、グローバルワード線ドライ
バ信号ＲＸＦ０がＨレベルのときには、接地電位レベル
となり、一方グローバルワード線ドライバ信号ＲＸＦ０
がＬレベルのときには、ノードＮｂは、高電圧ＶＰＰレ
ベルを保持する。これにより、グローバルワード線ドラ
イバ信号ＲＸＦ０がＨレベルのときには、ワード線ドラ
イバ信号ＲＸＮ０が高電圧ＶＰＰレベルとなり、一方、
グローバルワード線ドライバ信号ＲＸＦ０がＬレベルの
ときには、ワード線ドライバ信号ＲＸＮ０がＬレベルと
される。このノードＮｂ上の電位は、インバータＩＶ３
およびＩＶ４によりラッチされる。信号ＺＲＤＰｉおよ
びＲＢＳｉは、所定期間活性状態とされるだけである。
したがって、ワード線ドライブ信号ＲＸＮ０が活性状態
のときに、グローバルワード線ドライバ信号ＲＸＦ０が
Ｌレベルとされた場合でも、制御信号ＺＲＤＰｉおよび
ＲＢＳｉが非活性状態にあれば（他のメモリバンクが指
定されたとき）、このワード線ドライブ信号ＲＸＮ０
は、選択状態を維持する。また逆に、ワード線ドライブ
信号ＲＸＮ０が非選択状態のときに、グローバルワード
線ＲＸＦ０がＨレベルとされても、このワード線ドライ
ブ信号ＲＸＮ０は、Ｌレベルを維持する。これらは、他
のワード線ドライバ信号ＲＸＮ１〜ＲＸＮ３においても
同様である。

【００９０】ビット線プリチャージ／イコライズ指示信
号およびセンスアンプ活性化信号等に対しても、この図
８（Ａ）〜（Ｃ）に示すような、グローバル／ローカル
回路構成とすることにより、共通回路部分を１つにする
ことができ、回路占有面積を大幅に低減することができ
る。これらの信号の発生部は、図８（Ｃ）に示すような
構成を備える。信号ＲＸＦ０を、別のロウ系制御信号で
置換えればよい。

【００９１】以上のように、この発明の実施の形態２に
従えば、ロウデコーダ内部にデコード結果をラッチする
ラッチ回路を設けているため、ロウアドレスラッチおよ
びロウアドレスプリデコーダをメモリバンクに対し共通
に設けることができ、回路占有面積を低減することがで
きる。また制御信号発生部を、グローバル／ローカル回
路構成とし、ローカルコントローラにおいてラッチ回路
を各制御信号に対して設けておくことにより、メモリバ
ンクそれぞれに対して、ロウ系制御回路を設ける必要が
なく、回路占有面積が低減される。

【００９２】なお、ロウデコーダが同時に選択状態とす
るワード線の数は４でなく、任意の数であってもよい。

【００９３】またロウデコーダの構成は、別の構成であ
ってもよく、デコード結果をラッチする機能を備えてい
ればよい。

【００９４】［実施の形態３］図９は、ＤＲＡＭ外部に
設けられるタグメモリの構成を示す図である。図９にお
いて、このタグメモリは、バンク♯１〜♯Ｎ（メモリバ
ンク１２−１〜１２−Ｎそれぞれに対応）に対するペー
ジアドレスを格納するページアドレスメモリ７０と、各
バンクに対するタグアドレス（キャッシュブロックを示
すアドレス）を格納するタグアドレスメモリ７２を含
む。このＤＲＡＭ外部に、ページアドレスを格納する領
域７０を設けておくことにより、先の実施の形態２にお
けるように、各バンクそれぞれがデコード結果のラッチ
を行ない、各バンクコントローラがロウアドレス信号
（ページアドレス）をラッチする機能を備えていない場
合においても、外部の（同一チップ上の）メモリコント
ローラは、各バンクにおける選択状態の（最も新しくア
クセスされた）ページを識別することができる。

【００９５】この外部のメモリコントローラは、スター
トアップ時（電源投入時またはシステムリセット時）、
ＤＲＡＭすべてのバンクを活性状態に保持する。電源投
入時において、各バンクをプリチャージ状態に保持する
場合、電源投入時のノイズなどにより、バンク内部が誤
った状態に信号線電位が設定された場合、誤動作の原因
となる。またシステムリセット時においても、単に各バ
ンクをプリチャージ状態に復帰させただけでは、不十分
なプリチャージ状態により、内部信号線が完全なプリチ
ャージ状態に復帰せず、誤動作が生じる可能性がある。
そこで、全バンクに対しアクティブコマンドを発行して
すべてのバンクを活性状態に保持し、各バンクにおいて
１つのページを選択状態とすることにより、確実に非選
択状態の信号線を非選択状態に、選択状態とされる信号
線は選択状態へ駆動することにより、信号線が誤った電
位に保持されるのを防止し、誤動作を抑制する。

【００９６】すなわち、図１０に示すように、メモリコ
ントローラは、システムスタートアップが指定されたか
否かを判定し（ステップＳ１）、システムスタートアッ
プが指定されたと判定した場合には、ＤＲＡＭの全バン
クを活性化する（ステップＳ２）。このシステムスター
トアップか否かは、電源投入検出信号およびＣＰＵから
のシステムリセット信号により判別される。このスター
トアップ検出時に、バンクを順次活性状態とする場合、
スタートアップ時のための専用の制御シーケンスが必要
とされる。すなわち、システムスタートアップ時、バン
クアドレスを順次変化させてバンクを活性化することに
なるが、この場合、すべてのバンクが活性状態とされた
か否かを判別する必要が生じる。また、オートリフレッ
シュ時、リフレッシュすべきバンクがアクティブ状態に
あるか否かを識別する必要が生じる。そこで、図１１に
示すように、外部に設けられたページアドレスメモリ７
０またはタグアドレスメモリ７２に対し各バンクごとに
バンクの活性／非活性化を示すビットＰ／Ａを格納する
領域７４を設ける。この活性／非活性判別領域７４は、
システムリセット時、プリチャージ状態にセットされ
る。この領域７４のビットＰ／Ａ♯１〜Ｐ／Ａ♯Ｎのプ
リチャージ状態へのセットは、ハードウェア的に行なわ
れてもよく、またメモリコントローラの制御の下にソフ
トウェア的に実行されてもよい。この領域７４にプリチ
ャージステータスビットＰ／Ａ♯１〜Ｐ／Ａ♯Ｎを格納
することにより、各バンク♯１〜♯Ｎがプリチャージ状
態にあるかアクティブ状態にあるかを容易に識別するこ
とができる。したがって、バンクへのアクセス時（リフ
レッシュ指示を含む）、対応のバンクへは、アクティブ
コマンド（またはリフレッシュコマンド）を与えてもよ
いのか、またプリチャージコマンドを与えてもよいのか
を判別することができる。したがって、システムスター
トアップ時の制御と通常動作モード時における制御を同
じシーケンスで実現することができ、制御回路の構成お
よびスタートアップ時のシーケンス制御が容易となる。

【００９７】図１２は、この発明の実施の形態３に従う
システムスタートアップシーケンスを示すフロー図であ
る。まず、システムスタートアップが指定されたか否か
を判別する（ステップＳ１０）。このシステムスタート
アップが指定された場合には、プリチャージステータス
領域７４のビットＰ／Ａ♯１〜Ｐ／Ａ♯Ｎをすべてプリ
チャージ状態を示す状態に初期化する（ステップＳ１
１）。次いで、メモリコントローラは、このシステムス
タートアップが検出されると、領域７４の各ビットＰ／
Ａ♯１〜Ｐ／Ａ♯Ｎを順次探索する。そしてまず最初の
ビットＰ／Ａが初期値であるか否かを判別する（ステッ
プＳ１２）。ビットＰ／Ａが初期値である場合、メモリ
コントローラは、対応のメモリバンクは初めてアクセス
されると判定し、アクティブコマンドを与える（ステッ
プＳ１３）。この場合のページアドレスは適当なアドレ
スでよい。このバンクの活性化の後、メモリコントロー
ラは領域７４の対応のビットＰ／Ａをリセットし、アク
ティブ状態にあることを示す。次いで、メモリコントロ
ーラは、その領域７４のビットＰ／Ａがすべて探索され
たか否かを判別する。バンクアドレス番号♯１〜♯Ｎを
順次増分し、このアドレス値を最大バンクアドレス値と
比較することによりこれは判定される（ステップＳ１
５）。すべてのバンクの活性化が完了され、領域７４の
ビットＰ／Ａ♯１〜Ｐ／Ａ♯Ｎがすべてリセットされて
いる場合には、メモリコントローラは初期化シーケンス
を終了する。一方、ステップＳ１５において、すべての
バンクの活性化が完了していない場合には、バンクアド
レスを増分し（Ｓ１６）、再びステップＳ１２へ戻る。

【００９８】このプリチャージステータスビットＰ／Ａ
を各バンクごとに設け、この値をスタートアップ時に初
期値にセットしておくことにより、メモリバンクに対す
る最初のアクセスはアレイプリチャージ動作ではなく、
アレイ活性化動作であることが容易に識別される。この
プリチャージステータスビットＰ／Ａを利用することに
より、メモリコントローラは、ＤＲＡＭの各バンクがプ
リチャージ状態にあることを知ることができ、次いで、
アクティブコマンドを与えて、正確に各バンクをアレイ
活性化状態に維持することが可能となる。したがって、
システムスタートアップ時において、プリチャージコマ
ンドを各バンクへ与えてプリチャージ状態にした後にア
クティブコマンドを各バンクへ与えるまたは各バンクご
とにプリチャージコマンドおよびアクティブコマンドを
与える必要がなく、制御が容易となりまたシステムスタ
ートアップ動作も容易となる。

【００９９】さらに、このプリチャージステータスビッ
トＰ／Ａを用いることにより、後に説明するセンスアン
プ帯を共有するバンク活性／非活性の識別およびバンク
活性の制御が容易となり、このプリチャージステータス
ビットＰ／Ａは、通常動作シーケンス時においても利用
することが可能となり、アクセス制御が容易とされる。

【０１００】また、プリチャージステータスビットＰ／
Ａにより、オートリフレッシュ時、リフレッシュすべき
バンクはプリチャージ／アクティブいずれの状態にある
かを容易に識別でき、オートリフレッシュコマンドの発
行が容易となる。

【０１０１】［実施の形態４］図１３は、この発明の実
施の形態４に従うＤＲＡＭの要部の構成を示す図であ
る。図１３において、コマンドデコーダ６０は、セルフ
リフレッシュコマンドＺＳＲＦおよびオートリフレッシ
ュコマンドＡＲＦを受けてデコードするコマンドデコー
ダ６０ａを含む。このコマンドデコーダ６０ａは、セル
フリフレッシュコマンドＺＳＲＦが与えられたときに、
セルフリフレッシュ指示信号φＳＲＦを所定期間活性状
態（Ｈレベル）とし、オートリフレッシュコマンドＡＲ
Ｆが与えられたときには、コマンドデコーダ６０ａは、
オートリフレッシュ指示信号φＡＲＦを所定期間Ｈレベ
ルとする。通常、セルフリフレッシュ動作時には、この
ＤＲＡＭ内蔵プロセサが何ら動作しない「スリープ状
態」に保持されるため、特定の信号を用いてセルフリフ
レッシュコマンドＺＳＲＦを与える場合、このコマンド
を構成する信号はすべてＬレベルに保持される。このセ
ルフリフレッシュコマンドＺＳＲＦがＬレベルの活性状
態の間、このＤＲＡＭにおいて内部でセルフリフレッシ
ュ動作が実行される。オートリフレッシュコマンドＡＲ
Ｆは、複数の信号の状態の組合せにより与えられる。

【０１０２】グローバルロウコントローラ６２は、コマ
ンドデコーダ６０ａからのセルフリフレッシュ指示信号
φＳＲＦおよびオートリフレッシュ指示信号φＡＲＦに
従ってリフレッシュ動作に必要とされる制御を行なうリ
フレッシュコントローラ６２ｃと、リフレッシュコント
ローラ６２ｃの制御の下に、セルフリフレッシュ動作時
起動されて所定の時間間隔でセルフリフレッシュ要求を
出力するタイマ６２ｄと、リフレッシュコントローラ６
２ｃの制御の下に、リフレッシュアドレスを生成するア
ドレスカウンタ６２ｅを含む。このアドレスカウンタ６
２ｅは、リフレッシュバンクアドレスおよびリフレッシ
ュロウアドレス（ページアドレス）両者を生成する。１
回のリフレッシュ動作完了時に、このアドレスカウンタ
６２ｅのカウント値が増分される。このアドレスカウン
タ６２ｅの増分態様は、１つのバンクにおいて、各ペー
ジが順次リフレッシュされ、１つのバンクのすべてのペ
ージがリフレッシュされた後に次のバンクのリフレッシ
ュが行なわれるようにリフレッシュアドレスが発生され
るように構成されてもよい。また、各バンクごとに順次
同じページがリフレッシュされるように構成されてもよ
い。

【０１０３】ＤＲＡＭはさらに、リフレッシュコントロ
ーラ６２ｃの制御の下に、リフレッシュ動作時、メモリ
コントローラから与えられるアドレスＡｄおよびバンク
アドレスＢＡに代えて、アドレスカウンタ６２ｅからの
リフレッシュアドレスを選択するマルチプレクサ７０を
含む。このマルチプレクサ７０により選択されたアドレ
スおよびバンクアドレスは、アドレスラッチ４およびバ
ンクアドレスラッチ３へそれぞれ与えられる。

【０１０４】図１４は、図１３に示すリフレッシュコン
トローラの構成を概略的に示す図である。図１４におい
て、リフレッシュコントローラ６２ｃは、オートリフレ
ッシュ指示信号φＡＲＦとセルフリフレッシュ指示信号
φＳＲＦとタイマ６２ｄからのリフレッシュ要求信号φ
ＲＦＴとを受けるＯＲゲート６２ｅと、ＯＲゲート６２
ｅの出力信号を所定期間遅延する遅延回路６２ｆと、遅
延回路６２ｆの出力信号とアレイ活性化指示信号φＡＣ
Ｔを受けるＯＲ回路６２ｇと、ＯＲ回路６２ｇの出力信
号φＡＣＴａを所定時間遅延する遅延回路６２ｈと、遅
延回路６２ｈの出力信号とＯＲ回路６２ｅの出力信号と
プリチャージ指示信号φＰＲＧを受けるＯＲ回路６２ｉ
を含む。ＯＲ回路６２ｇからの信号φＡＣＴａは、図８
（Ａ）に示すアレイ活性化指示信号φＡＣＴの代わりに
用いられ、またＯＲ回路６２ｉからの信号φＰＲＧａ
は、図８（Ａ）に示すプリチャージ指示信号φＰＲＧに
代えて用いられる。遅延回路６２ｆは、アレイをプリチ
ャージするのに必要とされる時間（ＲＡＳプリチャージ
時間）に対応する期間与えられた信号を遅延する。遅延
回路６２ｈは、活性化信号φＡＣＴａを、メモリセルが
選択されてセンスアンプが動作し、このセンスアンプに
より増幅されたデータがメモリセルへ再び書込まれるま
でに必要とされる時間（ＲＡＳ活性化期間（ｔＲＡ
Ｓ））、信号φＡＣＴａを遅延する。遅延回路６２ｆお
よび６２ｈは、クロック信号（Ｐ１）をカウントするカ
ウンタで構成されてもよい。カウンタを用いて遅延回路
６２ｆおよび６２ｈを実現する場合、与えられた信号が
活性状態とされると、このカウンタが起動し、所定のカ
ウント値をカウントしたときに活性状態のカウントアッ
プ信号を出力する。グローバルロウコントローラ６２ｃ
は、さらに、遅延回路６２ｈの出力信号を所定時間さら
に遅延する遅延回路６２ｊを含む。この遅延回路６２ｊ
からの出力信号φＰＰＡは、後に説明する様に、プリチ
ャージステータスビットＰ／Ａをセルフリフレッシュ時
に変更するタイミングを与える。したがって遅延回路６
２ｊは、セルフリフレッシュ動作モード時においてのみ
活性状態とされる構成とされてもよい。また、オートリ
フレッシュコマンドが先の実施の形態３に示す様にリフ
レッシュバンクがプリチャージ状態のときに発行される
のであれば、オートリフレッシュ時、すぐに信号φＡＣ
Ｔａが活性化されてもよい。

【０１０５】図１５は、図１３および図１４に示す構成
のオートリフレッシュ時における動作を示すタイミング
チャート図である。次にこのオートリフレッシュ時の動
作を図１５を参照して説明する。

【０１０６】オートリフレッシュコマンドＡＲＦが与え
られると、コマンドデコーダ６０ａからオートリフレッ
シュ指示信号φＡＲＦが所定期間Ｈレベルの活性状態と
される。このオートリフレッシュ指示信号φＡＲＦに従
って、ＯＲ回路６２ｉおよび６２ｉを介して、プリチャ
ージ指示信号φＰＲＧａが所定期間活性状態とされる。

【０１０７】一方、リフレッシュコントローラ６２ｃ
は、このオートリフレッシュ指示信号φＡＲＦに従って
アドレスカウンタ６２ｅのカウント値をマルチプレクサ
７０に選択するように指令する。したがって、マルチプ
レクサ７０を介してリフレッシュアドレスがアドレスラ
ッチ４およびバンクアドレスラッチ３へ与えられる。リ
フレッシュされるべきバンク（リフレッシュバンク）に
対し、このリフレッシュバンクアドレスに従ってプリチ
ャージ動作が行なわれる。すなわち、リフレッシュバン
クにおいて、選択状態にあったワード線が非選択状態へ
駆動される。他のノンリフレッシュバンクにおいては、
アレイ活性化状態を維持している。遅延回路６２ｆの有
する遅延時間ｔＲＰが経過すると、ＯＲ回路６２ｇのア
レイ活性化信号φＡＣＴａが所定期間活性状態とされ
る。この状態においても、バンクアドレスラッチ３およ
びアドレスラッチ４にはリフレッシュアドレスがラッチ
されている。したがってこのリフレッシュアドレスに従
って、リフレッシュバンクにおいて新たにページ（ワー
ド線ＷＬ）が選択状態へ駆動される。遅延回路６２ｈが
有する遅延時間（ｔＲＡＳ）の間に、リフレッシュアド
レスが指定するページのメモリセルのリフレッシュが実
行される。このリフレッシュが完了すると、遅延回路６
２ｈの出力信号がＨレベルの活性状態とされ、ＯＲ回路
６２ｉから出力されるプリチャージ活性化信号φＰＲＧ
ａが再び所定期間活性状態とされる。このプリチャージ
活性化信号φＰＲＧａの活性化に応答して、プリチャー
ジ動作が行なわれ、リフレッシュされたページが非選択
状態へと駆動され、リフレッシュバンクがプリチャージ
状態に復帰する。これらの一連の動作が完了すると、リ
フレッシュコントローラ６２ｃは、アドレスカウンタ６
２ｅのカウント値を更新する。

【０１０８】上述の動作により、オートリフレッシュコ
マンドＡＲＦを与えることにより、ＤＲＡＭ内部で、リ
フレッシュバンクのプリチャージ、リフレッシュおよび
プリチャージが順次実行される。ただし、この場合、プ
リチャージステータスビットＰ／Ａはオートリフレッシ
ュ時には参照していない。ビットＰ／Ａを参照する場
合、オートリフレッシュ指示後即座にページ選択が行な
われる。

【０１０９】図１６は、図１３および図１４に示す構成
のセルフリフレッシュ動作時の動作を示すタイミングチ
ャート図である。以下、図１３、１４および図１６を参
照してセルフリフレッシュ動作について説明する。

【０１１０】セルフリフレッシュコマンドＺＳＲＦ（Ｌ
レベルの信号）が与えられると、コマンドデコーダ６２
ａは、セルフリフレッシュ指示信号φＳＲＦを所定期間
Ｈレベルの活性状態とする。リフレッシュコントローラ
６２ｃは、このセルフリフレッシュ指示信号φＳＲＦの
活性化に応答してタイマ６２ｄを起動する。ＯＲ回路６
２ｅは、このセルフリフレッシュ指示信号φＳＲＦの活
性化に応答して所定期間活性状態となる信号を出力し、
応じてＯＲ回路６２ｉからのアレイプリチャージ信号φ
ＰＲＧａが所定期間活性状態のＨレベルとされる。

【０１１１】このセルフリフレッシュ動作時において
も、リフレッシュコントローラ６２ｃは、アドレスカウ
ンタ６２ｅおよびマルチプレクサ７０を制御し、アドレ
スラッチ４およびバンクアドレスラッチ３へリフレッシ
ュアドレスおよびリフレッシュバンクアドレスをそれぞ
れラッチさせている。したがって、このアレイプリチャ
ージ信号φＰＲＧａの活性化により、リフレッシュバン
クのプリチャージが実行され、選択状態にあったページ
（ワード線）が非選択状態へと駆動される。

【０１１２】次いで、オートリフレッシュ動作時と同様
にして、遅延回路６２ｆの有する遅延時間経過後アレイ
活性化信号φＡＣＴａが所定期間活性状態のＨレベルと
されると、リフレッシュアドレスおよびリフレッシュバ
ンクに従って、ページの選択およびリフレッシュが実行
される。

【０１１３】遅延回路６２ｈの出力信号がＨレベルに立
上がると、ＯＲ回路６２ｉからのアレイプリチャージ信
号φＰＲＧａが再びＨレベルの活性状態とされ、リフレ
ッシュページが非選択状態へと駆動される。次いで、遅
延回路６２ｊの出力信号φＰＰＡが活性状態とされ、後
に詳細に説明するリフレッシュバンクのプリチャージス
テータスビットＰ／Ａがプリチャージ状態を示す状態に
設定される。

【０１１４】次いで、タイマ６２ｄが所定の時間をカウ
ントアップすると、リフレッシュ要求信号φＲＦＴを所
定期間活性状態のＨレベルとする。これにより、再びア
レイ活性化信号φＡＣＴａが所定期間活性状態とされ
る。アドレスカウンタ６２ｅは、セルフリフレッシュ動
作の完了後、そのカウント値が更新されている。したが
って、この新たに発生したアレイ活性化信号φＡＣＴａ
に応答して、次のリフレッシュアドレスおよびリフレッ
シュバンクアドレスに従ってプリチャージ動作、アレイ
活性化動作およびアレイプリチャージ動作が再び繰返さ
れる。このプリチャージ動作完了後、再びアドレスカウ
ンタ６２ｅのカウント値が更新される。以降、セルフリ
フレッシュ指示コマンドＺＳＲＦが活性状態の間このリ
フレッシュ動作が繰返し実行され、各リフレッシュ動作
ごとにリフレッシュバンクのプリチャージステータスビ
ットＰ／Ａがプリチャージ状態にセットされる。

【０１１５】図１７は、プリチャージステータスビット
制御部の構成を概略的に示す図である。図１７におい
て、プリチャージステータスビット制御部７８は、メモ
リコントローラから与えられるコマンドをデコードする
コマンドデコーダ７８ａと、コマンドデコーダ７８ａの
コマンドデコード結果に従って、データをセットするデ
ータ設定回路７８ｂと、コマンドデコーダ７８ａからの
デコード結果に従ってメモリエリア７４へのビットの書
込／読出を制御する書込／読出制御回路７８ｃと、書込
／読出制御回路７８ｃの制御の下に、バンクアドレスラ
ッチ３から与えられるバンクアドレスＢＡａをデコード
するバンクデコーダ７８ｄと、バンクデコーダ７８ｄの
出力信号に従って書込／読出制御部７８ｃの制御の下に
メモリエリア７４の対応のビット位置を選択するビット
セレクタ７８ｅを含む。

【０１１６】コマンドデコーダ７８ａは、与えられたコ
マンドが、セルフリフレッシュコマンドであるか、オー
トリフレッシュコマンドであるか、プリチャージコマン
ドであるかおよびアクティブコマンドであるか否かを判
定する。データ設定回路７８ｂは、プリチャージコマン
ドおよびオートリフレッシュコマンドおよびセルフリフ
レッシュコマンドが与えられたときには、ビットをプリ
チャージ状態を示す値（“０”）に設定し、アクティブ
コマンドが与えられたときには、アクティブ状態を示す
値（“１”）にデータを設定する。ＤＲＡＭとプロセ
サ、メモリコントローラはすべて同一チップ上に集積化
されているため、ＤＲＡＭのバンクアドレスラッチから
のバンクアドレスＢＡａをこのビット制御部７８へ伝達
しても、特に問題は生じない。

【０１１７】この書込／読出制御部７８ｃは、コマンド
デコーダ７８ａがセルフリフレッシュモードを指定する
ときには、図１４に示す遅延回路６２ｊからの信号φＰ
ＰＡに従ってメモリエリア７４へのデータの書込を行な
う。このときまたバンクデコーダ７８ｄおよびビットセ
レクタ７８ｅも、信号φＰＰＡに応答して書込／読出制
御部７８ｃの制御の下に動作を実行する。次に、この図
１７に示すプリチャージステータスビット制御部７８の
動作を、その動作を示すフロー図である図１８を参照し
て説明する。

【０１１８】コマンドデコーダ７８ａは、与えられたコ
マンドがセルフリフレッシュモードを指定するセルフリ
フレッシュコマンドであるか否かを判定する（ステップ
Ｓ２０）。セルフリフレッシュコマンドが与えられた場
合には、書込／読出制御部７８ｃは、メモリエリア７４
へのステータスビット書込タイミングの指定するトリガ
信号として信号φＰＰＡを選択する（ステップＳ２
１）。一方、セルフリフレッシュコマンド以外のコマン
ドが与えられた場合には、コマンドデコーダ７８ａから
の出力信号に従って、書込／読出制御部７８ｃは、この
メモリエリア７４へのプリチャージステータスビットの
書込／読出タイミングを規定するトリガ信号として、こ
のコマンドが与えられたタイミングを選択する（ステッ
プＳ２２）。次いで、このタイミングを決定した後に、
与えられたコマンドがアクティブコマンドであるか否か
の判定を行なう（ステップＳ２３）。ステップＳ２３に
おいて、アクティブコマンドが与えられたと判定される
と、データ設定回路７８ｂには、アクティブ状態を示す
データ“１”が設定される（ステップＳ２４）。一方、
ステップＳ２３においてアクティブコマンド以外のコマ
ンド、すなわちプリチャージコマンド、またはオートリ
フレッシュコマンドが与えられたと判定された場合、お
よびステップＳ２０においてセルフリフレッシュコマン
ドが与えられたと判定された場合には、データ設定回路
７８ｂには、プリチャージ状態を示すデータ“０”が設
定される（ステップＳ２５）。ステップＳ２４およびス
テップＳ２５の後、書込／読出制御部７８ｃは、トリガ
信号が与えられると、バンクデコーダ７８ｄおよびビッ
トセレクタ７８ｅを活性状態とし、メモリエリア７４に
おける対応のビット位置（エントリ）を選択し、この選
択されたエントリへデータ設定回路７８ｂにより設定さ
れたデータの書込を行なう（ステップＳ２６）。

【０１１９】上述のようにして、バンクが通常動作モー
ド時およびリフレッシュ動作モード時に指定された場合
いずれにおいても、そのバンクの状態に対応したビット
値に対応のプリチャージステータスビットＰ／Ａの値を
設定することができる。

【０１２０】このＤＲＡＭは、通常すべてのバンクが選
択状態とされている。すなわち、各バンクにおいて、セ
ンスアンプを疑似キャッシュとして利用することによ
り、ページビット率を高くして、キャッシュミス／ペー
ジヒット時のペナルティを低減する。上述のように、リ
フレッシュが行なわれた後、リフレッシュバンクをプリ
チャージ状態に保持した場合、このリフレッシュバンク
がページアドレスメモリのページアドレスに基づいてペ
ージヒットした場合、プリチャージステータスビットＰ
／Ａの値を見ることにより、次にアクティブコマンドを
与えるべきか否かを識別することができページビット／
ミスを正確に判定できる。また、ページミス／キャッシ
ュミスのときにおいても、このアクセス要求されたバン
クに対する最初に発行すべきコマンドがプリチャージコ
マンドであるかアクティブコマンドとすべきかはこのプ
リチャージステータスビットＰ／Ａの値を見ることによ
り容易に識別することができる。

【０１２１】リフレッシュ動作完了後リフレッシュバン
クはプリチャージ状態を保持しているだけであり、メモ
リコントローラのリフレッシュ動作シーケンスが容易と
なる。また、多バンク構成であっても、確実に各ページ
を所定の周期でリフレッシュすることができる。

【０１２２】［実施の形態５］図１９は、この発明の実
施の形態５に従うメモリコントローラのリフレッシュ制
御部の構成を概略的に示す図である。図１９において、
メモリコントローラ９０（ＭＣＬ）は、クロック（Ｐ
１）をカウントし、所定のタイミングでリフレッシュ要
求信号を出力するタイマ９０ａと、タイマ９０ａからの
リフレッシュ要求信号に従ってリフレッシュ動作に必要
な制御を行なうリフレッシュコントローラ９０ｂと、リ
フレッシュコントローラ９０ｂの制御の下にコマンドを
発生するコマンド発生部９０ｃを含む。このコマンド発
生部９０ｃは、また図１７に示すプリチャージステータ
スビット制御部７８へも必要なコマンドを出力する。次
にこの図１９に示すメモリコントローラ９０の動作をそ
の動作フロー図である図２０を参照して説明する。

【０１２３】タイマ９０ａは、図示しないクロック信号
（Ｐ１）をカウントし、所定のカウント値ごとにリフレ
ッシュ要求信号を出力する。リフレッシュコントローラ
９０ｂは、このタイマ９０ａからリフレッシュ要求信号
が与えられたか否かを判定する（ステップＳ３０）。タ
イマ９０ａからリフレッシュ要求信号が与えられると、
リフレッシュコントローラ９０ｂは、コマンド発生部９
０ｃからオートリフレッシュコマンドを発生させてＤＲ
ＡＭへ与える（ステップＳ３１）。ＤＲＡＭにおいてオ
ートリフレッシュ動作が行なわれる。リフレッシュコン
トローラ９０ｂは、またコマンド発生部９０ｃを介して
コマンドを発行してページアドレスメモリエリアからリ
フレッシュバンクのページアドレスを読出させる（ステ
ップＳ３２）。ＤＲＡＭにおいてオートリフレッシュが
完了し、リフレッシュバンクがプリチャージ状態に復帰
すると、リフレッシュコントローラ９０ｂは、コマンド
発生部９０ｃに対してアクティブコマンドを与える。こ
のアクティブコマンドとともに、ページアドレスメモリ
エリアから読出されたページアドレスおよびＤＲＡＭか
ら読出されたリフレッシュバンクアドレスＢＡａ（図１
３参照）をＤＲＡＭへ与える。これにより、ＤＲＡＭに
おいて、リフレッシュ前に選択状態にあったページが再
び選択状態とされる（ステップＳ３４）。

【０１２４】図２１は、このページメモリエリア７０か
らのページアドレスによりリフレッシュバンクを再び活
性状態とするための構成を示す図である。図２１におい
て、ラッチ８１は、リフレッシュコントローラ９０ｂの
制御の下に、ＤＲＡＭからのバンクアドレスＢＡａをラ
ッチする。セレクタ８２ａは、リフレッシュコントロー
ラ９０ｂからの制御信号φＳＥＬに従ってラッチ８１に
ラッチされたバンクアドレスＢＡａおよびメモリコント
ローラから与えるバンクアドレスＢＡの一方を選択して
ＤＲＡＭバンクアドレスラッチへ与える。セレクタ８２
ｂは、リフレッシュコントローラから与えられる選択信
号φＳＥＬに従って、ページメモリエリア７０から読出
されたページアドレスＡｄ（Ｐ）およびメモリコントロ
ーラから与えられるアドレスＡｄ（Ｒ）の一方を選択し
てＤＲＡＭアドレスラッチへ与える。書込／読出回路８
０は、読出コントローラから与えられる書込／読出制御
信号Ｒ／Ｗに従って、ラッチ８１から与えられるバンク
アドレスＢＡａをアドレスとしてページメモリエリア７
０から対応のページアドレスを読出してセレクタ８２ｂ
へ与える。この書込／読出回路８０は、ページヒット／
ミス判定時におけるページメモリエリア７０からのペー
ジアドレスの読出および更新時においても利用される。
このページヒット／ミス判定時においては、ページメモ
リエリア７０へは、ラッチ８１からのバンクアドレスに
代えてメモリコントローラから与えられるバンクアドレ
スが与えられる。これにより、装置規模を増大させるこ
となく、リフレッシュ完了時においても、リフレッシュ
バンクを再びリフレッシュ前の状態に復帰させることが
できる。常時各バンクにおいては、ページが選択状態と
されているため、オートリフレッシュによるページヒッ
ト率の低下を抑制することができる。

【０１２５】以上のように、この発明の実施の形態５に
従えば、オートリフレッシュ完了後、リフレッシュバン
クを再びリフレッシュ前の状態に復帰させているため、
オートリフレッシュ動作によるページヒット率の低下を
抑制することができる。

【０１２６】［実施の形態６］図２２は、この発明の実
施の形態６に従うＤＲＡＭのアレイ部の構成を概略的に
示す図である。図２２において、ＤＲＡＭは、複数のメ
モリブロックＭ♯０〜Ｍ♯Ｎと、これらのメモリブロッ
クの間に配置されるセンスアンプ帯ＳＡ♯１〜ＳＡ♯Ｎ
と、メモリブロックＭ♯０外部に設けられるセンスアン
プ帯ＳＡ♯０およびメモリブロックＭ♯Ｎ外部に設けら
れるセンスアンプ帯ＳＡ♯Ｎ＋１と、メモリブロックＭ
♯０〜Ｍ♯Ｎそれぞれに対応して設けられるローカルバ
ンクドライブ回路Ｒ♯０〜Ｒ♯Ｎを含む。

【０１２７】メモリブロックＭ♯０〜Ｍ♯Ｎは、それぞ
れ行列状に配列される複数のダイナミック型メモリセル
を有する。センスアンプ帯ＳＡ♯０〜ＳＡ♯Ｎ＋１は、
対応のメモリブロックの各列に対応して設けられるセン
スアンプ回路を含む。センスアンプ回路は、活性化時対
応のメモリブロックの列上の電位を検知し増幅する。メ
モリブロックの間に配置されるセンスアンプ帯ＳＡ♯１
〜ＳＡ♯Ｎは、それぞれ対応の隣接メモリブロックによ
り共有される。ローカルバンクドライブ回路Ｒ♯０〜Ｒ
♯Ｎは、それぞれセンスアンプコントローラ回路および
ロウデコーダ、およびワード線ドライブ回路を含み、ロ
ーカルバンクコントローラからの制御信号に従って対応
のメモリブロックの活性／非活性化を実行する。

【０１２８】ＤＲＡＭは、さらに、メモリブロックＭ♯
０〜Ｍ♯Ｎに共通に設けられるコラムデコーダ１００
と、バンク選択信号φＢＡに従って、メモリブロックＭ
♯０〜Ｍ♯ＮをグローバルＩＯバスＧＩＯＢに接続する
バンク選択回路１０２と、このグローバルＩＯバスＧＩ
ＯＢとこのＤＲＡＭ外部との間でのデータの入出力を行
なうためのリード／ライト回路１０４を含む。グローバ
ルＩＯバスＧＩＯＢは、メモリブロックＭ♯０〜Ｍ♯Ｎ
に共通に配設され、選択されたバンク（メモリブロッ
ク）との間でデータの授受を行なう。

【０１２９】コラムデコーダ１００は、メモリブロック
Ｍ♯０〜Ｍ♯Ｎに共通に設けられており、このコラムデ
コーダ１００からの列選択信号は、図示しない列選択線
ＣＳＬ上に伝達される。この列選択線ＣＳＬはしたがっ
てメモリブロックＭ♯０〜Ｍ♯Ｎ上にわたって延在する
ように配置される。このコラムデコーダ１００は、リー
ドコマンドまたはライトコマンドが与えられたときに活
性状態とされる。バンク選択回路１０２へ与えられるバ
ンク指定信号φＢＡは、リードコマンドまたはライトコ
マンドが与えられるときのバンクアドレスに従って生成
される。したがって、データの書込／読出が行なわれる
ときにのみバンク選択回路１０２は選択バンクをグロー
バルＩＯバスＧＩＯＢに接続する。リード／ライト回路
１０４は、リードコマンドまたはライトコマンドが与え
られたときに活性状態とされる。

【０１３０】この図２２に示すアレイ配置において、１
つのバンクはメモリブロックと対応のローカルバンクド
ライブ回路とで構成される。センスアンプ帯が隣接する
メモリブロック（メモリバンク）により共有されるた
め、隣接メモリブロックは同時に選択状態とすることが
できない。したがって、隣接メモリブロック（メモリバ
ンク）において、一方はアクティブ状態（活性状態）に
あり、一方はプリチャージ状態（非活性状態）にある。
このメモリバンクの活性／非活性状態の識別は、先の実
施の形態において説明したプリチャージステータスビッ
トＰ／Ａにより管理される。

【０１３１】図２３は、図２２に示すメモリアレイの１
つのメモリブロック部の構成を概略的に示す図である。
図２３においては、メモリブロックＭ♯ｎの構成を示
す。メモリブロックＭ♯ｎは、各々に１行のメモリセル
が接続されるワード線ＷＬｎ０〜ＷＬｎＭと、各々に１
列のメモリセルが接続されるビット線対ＢＬｎ１，／Ｂ
Ｌｎ１、ＢＬｎ２，／ＢＬｎ２、ＢＬｎ３，／ＢＬｎ
３、ＢＬｎ４，および／ＢＬｎ４，…を含む。対をなす
ビット線対の間には、隣接するビット線対の一方のビッ
ト線が配設される。たとえば、ビット線対ＢＬｎ１およ
び／ＢＬｎ１の間に隣接ビット線対のビット線ＢＬｎ２
が配置される。ビット線対のピッチを広くすることによ
り、センスアンプのピッチを大きくし、センスアンプの
配置面積を確保する。

【０１３２】メモリブロックＭ♯ｎの偶数番号のビット
線対ＢＬｎ２，／ＢＬｎ２，…，ＢＬｎ４，／ＢＬｎ４
は、ビット線分離信号ＢＬＩ２ｎにより導通する分離ゲ
ートＢＴＧｎ１，ＢＴＧｎ２，…を介してセンスアンプ
回路ＳＡａ１，ＳＡａ２，…に接続される。奇数番号の
ビット線対ＢＬｎ１，／ＢＬｎ１，ＢＬｎ３，／ＢＬｎ
３，…は、ビット線分離信号ＢＬＩ２ｎ＋１に応答して
導通するビット線分離ゲートＢＴＧｎ１，ＢＴＧｎ３，
…を介してセンスアンプ回路ＳＡｂ１，ＳＡｂ２に接続
される。

【０１３３】センスアンプ回路ＳＡａ１およびＳＡａ
２，…は、隣接するメモリブロックＭ♯（ｎ−１）の偶
数番号または奇数番号のビット線対ＢＬａ１，／ＢＬａ
１，ＢＬａ２，／ＢＬａ２にビット線分離ゲートＢＴＧ
ａ１およびＢＴＧａ２，…を介して接続される。センス
アンプ回路ＳＡｂ１，ＳＡｂ２，…は、またビット線分
離信号ＢＬＩ２ｎ＋２に応答して導通するビット線分離
ゲートＢＴＧｂ１，ＢＴＧｂ２を介してメモリブロック
Ｍ♯ｎ＋１のビット線対ＢＬｂ１，／ＢＬｂ１，ＢＬｂ
２，／ＢＬｂ２に接続される。

【０１３４】メモリブロックＭ♯（ｎ−１）、Ｍ♯ｎ、
Ｍ♯（ｎ＋１）はそれぞれ互いに独立に駆動されるメモ
リバンクを構成する。メモリブロックＭ♯ｎの活性状態
のときには、ビット線分離信号ＢＬＩ２ｎおよびＢＬＩ
２ｎ＋１がＨレベルとされ、ビット線分離ゲートＢＴＧ
ｎ１，ＢＴＧｎ２，ＢＴＧｎ３，ＢＴＧｎ４，…は導通
してメモリブロックＭＢ♯ｎは、隣接するセンスアンプ
帯ＳＡ♯ｎ，ＳＡ♯ｎ＋１に含まれるセンスアンプ回路
ＳＡａ１，ＳＡａ２，ＳＡｂ１，ＳＡｂ２，…に接続さ
れる。したがってセンスアンプ帯ＳＡ♯ｎおよびＳＡ♯
ｎ＋１は、このメモリブロックＭ♯ｎの選択ワード線
（選択ページ）に含まれるメモリセルのデータを検知し
増幅しかつラッチしている。隣接メモリブロックＭ♯
（ｎ−１）およびＭ♯（ｎ＋１）は、センスアンプ帯Ｓ
Ａ♯ｎおよびＳＡ♯ｎ＋１から分離され、プリチャージ
状態にある（ビット線分離信号ＢＬＩ２ｎ−１およびＢ
ＬＩ２ｎ＋２は非活性状態のＬレベルにある）。

【０１３５】図２４は、図２３に示すセンスアンプ回路
の具体的構成を示す図である。図２４において、ビット
線対ＢＬ０，／ＢＬ０に対しセンスアンプ回路ＳＡ０が
設けられ、ビット線対ＢＬ１，／ＢＬ１にセンスアンプ
回路ＳＡ１が設けられる。センスアンプ回路ＳＡ０およ
びＳＡ１の各々は、ビット線イコライズ指示信号ＢＬＥ
Ｑｎに応答して活性化され、対応のビット線対（ＢＬ
０，／ＢＬ０およびＢＬ１，／ＢＬ１）を所定の電位
（中間電位ＶＢＬ）レベルへプリチャージしかつイコラ
イズするためのプリチャージ／イコライズ回路ＰＥと、
センスアンプ活性化信号／ＳＯＰｎおよびＳＯＮｎに応
答して活性化され、対応のビット線対の電位を差動的に
増幅しかつラッチするセンスアンプＳＡ（ＳＡ０，ＳＡ
１）と、コラムデコーダからの列選択信号ＣＳＬ（ＣＳ
Ｌ０，ＣＳＬ１）に応答して導通し、対応のビット線対
（ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１）をローカ
ルＩＯ線ＬＩＯｎおよび／ＬＩＯｎに接続するＩＯゲー
トＩＯＧ（ＩＯＧ０，ＩＯＧ１）を含む。

【０１３６】プリチャージ／イコライズ回路ＰＥは、ビ
ット線イコライズ指示信号ＢＬＥＱｎに応答して導通
し、中間電位ＶＢＬを対応のビット線対のビット線へ伝
達するｎチャネルＭＯＳトランジスタＴｒ１およびＴｒ
２と、ビット線イコライズ指示信号ＢＬＥＱｎに応答し
て導通し、対応のビット線対を電気的に短絡するｎチャ
ネルＭＯＳトランジスタＴｒ３を含む。

【０１３７】センスアンプＳＡ０およびＳＡ１の各々
は、交差結合されて対応のビット線対の高電位のビット
線を活性化時駆動するためのｐチャネルＭＯＳトランジ
スタＰＴ２およびＰＴ３と、センスアンプ活性化信号／
ＳＯＰｎに応答してこれらの交差結合されたｐチャネル
ＭＯＳトランジスタＰＴ２およびＰＴ３を活性化するた
めのｐチャネルＭＯＳトランジスタＰＴ１と、交差結合
されて対応のビット線対の電位を低電位のビット線を放
電するためのｎチャネルＭＯＳトランジスタＮＴ２およ
びＮＴ３と、センスアンプ活性化信号ＳＯＮｎに応答し
て導通し、交差結合されたｎチャネルＭＯＳトランジス
タＮＴ２，ＮＴ３を活性状態とするｎチャネルＭＯＳト
ランジスタＮＴ１を含む。

【０１３８】ＩＯゲートＩＯＧ０およびＩＯＧ１の各々
は、対応の列選択信号ＣＳＬ（ＣＳＬ０，ＣＳＬ１）に
応答して導通し、対応のビット線対をローカルＩＯ線対
ＬＩＯｎ，／ＬＩＯｎに接続するｎチャネルＭＯＳトラ
ンジスタＴｒａおよびＴｒｂを含む。

【０１３９】このローカルＩＯ線ＬＩＯｎおよび／ＬＩ
Ｏｎは、ワード線延在方向に沿って（ビット線延在方向
と垂直方向）対応のメモリブロック内を延在し、バンク
選択スイッチＢＳＷを介してグローバルＩＯ線ＧＩＯお
よび／ＧＩＯにそれぞれ接続される。このグローバルＩ
Ｏ線ＧＩＯおよび／ＧＩＯはグローバルＩＯバスＧＩＯ
Ｂに含まれるが、たとえばワード線シャント領域に配置
される。また、列選択信号ＣＳＬ０およびＣＳＬ１は、
図２２に示すコラムデコーダから発生され、この列選択
信号は複数のメモリブロック上にわたって伝達される
が、図２４においては、図面を簡略化するためにメモリ
ブロックＭＢ♯ｎに対してのみ与えられるように示され
る。ローカルＩＯ線ＬＩＯｎおよび／ＬＩＯｎは、通常
所定の電位（中間電位）にプリチャージされており、非
選択メモリブロックにおいて、ビット線対とローカルＩ
Ｏ線対とが接続されても何ら問題は生じない（非選択メ
モリブロックにおいてはビット線対がプリチャージ状態
の中間電位レベルにあるため）。これに代えて、列選択
信号ＣＳＬ（ＣＳＬ０，ＣＳＬ１）は、バンク指定信号
との論理積がとられて、選択メモリブロック（メモリバ
ンク）においてのみ、ビット線対とローカルＩＯ線対と
の接続が行なわれるように構成されてもよい。

【０１４０】図２５は、プリチャージ状態のバンクをア
クティブ状態に駆動する場合の動作シーケンスを概略的
に示す図である。図２５において、メモリブロック（バ
ンク）Ｍ♯ｎ−１およびメモリブロックＭ♯ｎ＋１がア
クティブ状態にあり、メモリブロックＭ♯ｎがプリチャ
ージ状態にある状態を想定する。センスアンプ帯ＳＡ♯
ｎ−１およびＳＡ♯ｎはメモリブロックＭ♯ｎ−１の選
択ページのメモリセルデータをラッチしている。一方、
センスアンプ帯ＳＡ♯ｎ＋１およびＳＡ♯ｎ＋２は、メ
モリブロックＭ♯ｎ＋１の選択ページのメモリセルデー
タをラッチしている。この状態において、メモリブロッ
クＭ♯ｎをアクティブ状態へ駆動する場合、メモリブロ
ックＭ♯ｎ−１およびＭ♯ｎ＋１をプリチャージ状態に
復帰させる。次いでメモリブロックＭ♯ｎをアクティブ
状態へ駆動する。この動作シーケンスを行なうことによ
り、シェアードセンスアンプ構成において、センスアン
プのラッチデータの破壊または活性状態のセンスアンプ
のラッチデータによる新たにアクティブ状態とされるメ
モリブロックの選択ページのデータの書換を防止するこ
とが可能となる。

【０１４１】図２６は、ＤＲＡＭのアクセス制御部の構
成を示す図である。図２６においては、各バンクごとに
プリチャージステータスビットＰ／Ａを格納するプリチ
ャージステータスビットメモリエリア７４とこのプリチ
ャージステータスビットメモリエリア７４に対するステ
ータスビットの読出を制御する読出制御部７８と、この
読出制御部７８に対する動作を制御するメモリコントロ
ーラ９０を含む。メモリコントローラ９０は、アクティ
ブコマンドを発行する必要があるか否かを判別するとと
もにその判別結果に従ってアクティブコマンドの発行を
行なうアクティブコントローラ９０ｄと、アクティブコ
ントローラ９０ｄの制御の下に、プリチャージステータ
スビットメモリエリア７４から読出されたプリチャージ
ステータスビットＰ／Ａの値を判定し該判定結果をアク
ティブコントローラ９０ｄへ伝達する判定回路９０ｅを
含む。この判定回路９０ｅは、プリチャージステータス
ビットメモリエリア７４から読出されたステータスビッ
トの値が“０”および“１”のいずれであるかを判別す
る。読出制御部７８は、図１７に示す読出／書込制御部
７８の構成に対応する。アクティブコントローラ９０ｄ
からこの図１７に示す制御部７８に含まれるコマンドデ
コーダへ与えられるコマンドがリフレッシュ動作時と異
なる。次にこの図２６に示す構成の動作を図２７に示す
フロー図を参照して説明する。

【０１４２】アクティブコントローラ９０ｄは、ＣＰＵ
からの指令に従って、アクティブコマンドを発行する必
要があるか否かを判別する（ステップＳ４０）。ＤＲＡ
Ｍへのアクティブコマンドの発行は、このＤＲＡＭをＣ
ＰＵのメインメモリとして利用しているため、キャッシ
ュミス／ページミスの場合である。このアクティブコマ
ンドを発行する必要がある場合、アクティブコントロー
ラ９０ｄは、読出制御部７８へプリチャージステータス
ピットＰ／Ａ読出指示を与えるとともに、アクセスすべ
きＤＲＡＭのバンクに隣接するバンクを指定するバンク
アドレスＢＡを読出制御部７８へ与える。読出制御部７
８は、この与えられたバンクアドレスにしたがって、プ
リチャージステータスビットメモリエリア７４から対応
のバンク（隣接バンク）のステータスビットＰ／Ａを順
次読出す（ステップＳ４１）。

【０１４３】判定回路９０ｅは、このプリチャージステ
ータスビットメモリエリア７４から読出されたステータ
スビットＰ／Ａの値に従って、隣接バンクが活性状態に
あるかプリチャージ状態（非活性状態）にあるかを判別
する（ステップＳ４２）。少なくとも一方の隣接バンク
が活性状態にあれば、アクティブコントローラ９０ｄ
は、この活性状態の隣接バンクに対しプリチャージコマ
ンドをその隣接バンクアドレスとともに発行して、ＤＲ
ＡＭへ与える。アクティブコントローラ９０ｄは、また
図示しない書込制御部（図１７参照）へコマンドを与
え、このプリチャージステータスビットメモリエリア７
４の活性状態の隣接バンクのプリチャージステータスビ
ットＰ／Ａをリセットし、プリチャージ状態を示す状態
に設定する（ステップＳ４３）。このステップ４３にお
いては、隣接するメモリバンク（たとえばメモリブロッ
クＭ＃ｎ−１およびＭ＃ｎ＋１）がともに活性状態の場
合には、両隣接バンクに対しプリチャージコマンドが順
次発行される。

【０１４４】隣接メモリバンクがともに非活性状態（プ
リチャージ状態）にあるかまたは活性状態の隣接バンク
に対するプリチャージが完了すると、アクセスすべき対
応のメモリバンクへのアクティブコマンドおよびアドレ
スを発行する（ステップＳ４４）。これにより、対応の
バンクが活性状態とされ、対応のページが選択状態とさ
れる。アクティブコントローラ９０ｄは、このアクティ
ブコマンド発行後、制御部７８へコマンドを与え、プリ
チャージステータスビットメモリエリア７４の対応のス
テータスフラグＰ／Ａをアクティブ状態を示す状態にセ
ットする（この構成は図１７参照）。

【０１４５】上述のように、メモリアレイがシェアード
センスアンプ構成を有する場合においても、プリチャー
ジステータスフラグ（ビット）を各バンクに対して保持
することにより、活性状態のメモリバンクがセンスアン
プを共有するのを防止することができ、正確にデータを
保持するマルチバンク構成のＤＲＡＭを実現することが
できる。

【０１４６】［実施の形態７］図２８（Ａ）−（Ｃ）
は、ＣＰＵページアドレス空間のメモリバンクへのマッ
ピング態様を示す図である。図２８（Ａ）において、Ｃ
ＰＵページアドレス空間は、ページアドレスＰＡＤ＃０
〜ＰＡＤ＃Ｍを含む。

【０１４７】ＤＲＡＭは、メモリバンクＢ＃０，Ｂ＃
１，…Ｂ＃ｎ−１，Ｂ＃ｎ，…を含む。連続するＣＰＵ
ページアドレスは、ＤＲＡＭにおいて、異なるバンクに
マッピングされる。すなわち、たとえばＣＰＵページア
ドレスＰＡＤ＃０は、メモリバンクＢ＃０にマッピング
され、次のＣＰＵページアドレスＰＡＤ＃１は、メモリ
バンクＢ＃１にマッピングされる。ＣＰＵページアドレ
スＰＡＤ＃ｎ−１およびＰＡＤ＃ｎは、それぞれメモリ
バンクＢ＃ｎ−１およびＢ＃ｎにマッピングされる。Ｄ
ＲＡＭにおいて、メモリブロックそれぞれに対応してセ
ンスアンプ帯が設けられており、隣接メモリブロックを
同時に活性状態とすることができる場合、すなわち隣接
メモリバンクを同時に活性状態とすることが可能な場合
には、連続するページをＤＲＡＭにおいてすべて選択状
態とすることができる。

【０１４８】ＣＰＵのアクセスには局所性がある。すな
わち、演算は逐次実行されており、各命令に従って、所
定の領域のデータの演算処理が行なわれる。したがっ
て、連続ページが続いてアクセスされる確率が高いた
め、バンクそれぞれをすべて活性状態しておくことによ
り、連続するページアドレスのページをすべてＤＲＡＭ
において選択状態とすることができる。したがってペー
ジヒット率を改善することができ、キャッシュミス時の
ペナルティを低減することができる。

【０１４９】図２８（Ｂ）は、ＣＰＵアドレスのメモリ
コントローラアドレス（ＤＲＡＭアドレス）への変換態
様の一例を示す図である。図２８（Ｂ）において、ＣＰ
Ｕアドレスは、アドレスビットＡ２１−Ａ０を含む。最
上位ビット（ＭＳＢ）はビットＡ２１であり、最下位ヒ
ット（ＬＳＢ）はビットＡ０である。ＣＰＵページアド
レスは、アドレスビットＡ２１−Ａ９を含む。メモリコ
ントローラアドレスは、バンクアドレスビットＢＡ３−
ＢＡ０、ロウアドレスビットＲＡ８−ＲＡ０を含む。メ
モリコントローラアドレスは、ＣＰＵアドレスビットＡ
８−Ａ０をコラムアドレスＣＡ８−ＣＡ０として用い
る。ＣＰＵアドレスビットＡ１２−Ａ９はメモリコント
ローラバンクアドレスビットＢＡ３−ＢＡ０に変換さ
れ、ＣＰＵアドレスビットＡ２１−Ａ１３は、メモリコ
ントローラロウアドレスビットＲＡ８−ＲＡ０に変換さ
れる。バンクアドレスは、４ビットＢＡ３−ＢＡ０で構
成され、１６個のバンクを指定する。したがって、ＣＰ
Ｕアドレスにおける連続ページアドレスは、隣接バンク
へ順次割当てられる。すなわち、図２８（Ｃ）に示すよ
うにＣＰＵアドレスのページアドレス０は、ＤＲＡＭの
バンク０に格納され、ＣＰＵアドレスのページアドレス
１は、ＤＲＡＭのバンク１に格納され、以降、ＣＰＵア
ドレスのページアドレス１５が、バンク１５に格納され
る。ＣＰＵアドレスのページアドレス１６は、再びバン
ク０に格納される。したがってこのアドレスの割当によ
り、ＣＰＵの連続するページアドレスをＤＲＡＭの連続
的に隣接するバンクへ割当てることができる。各バンク
を同時に活性状態とすることができるため、連続ページ
（最大１６）を同時に選択状態とすることができ、ペー
ジヒット率を改善することができる。なお、バンク０，
１，…１５は、図２８（Ａ）に示すＤＲＡＭのメモリバ
ンクＢ＃０、Ｂ＃１、…のそれぞれに対応する。

【０１５０】図２９は、図２８（Ａ）−（Ｃ）に示すア
ドレスマッピングの変換を実現するための構成を示す図
である。図２９において、アドレス変換部は、ＣＰＵア
ドレスビットＡ２１−Ａ９を受けて所定ビット数（４ビ
ット）最下位ビット方向へシフトするバレルシフタ１０
０ａと、ＣＰＵアドレスビットＡ８−Ａ０を受けて格納
するバッファレジスタ１００ｂを含む。バレルシフタ１
００ａからバンクアドレスビットＢＡ３−ＢＡ０，およ
びロウアドレスビットＲＡ８−ＲＡ０が出力され、バッ
ファレジスタ１００ｂからコラムアドレスビットＣＡ８
−ＣＡ０が出力される。バッファレジスタ１００ｂは、
与えられたデータをラッチし出力する機能を備える。こ
のバッファレジスタ１００ｂは、バレルシフタ１００ａ
におけるシフト動作とデータ出力タイミングとにアドレ
スビット出力タイミングを合わせるために設けられる。
バレルシフタ１００ａは、ＣＰＵアドレスビットＡ２１
−Ａ９を４ビット最下位方向にシフトし、アドレスビッ
トＡ１２−Ａ９をバンクアドレスビットＢＡ３−ＢＡ０
として出力し、かつＣＰＵアドレスビットＡ２１−Ａ１
３を、ロウアドレスビットＲＡ８−ＲＡ０として出力す
る。バレルシフタ１００ａを利用することにより、シフ
トビット数を調節することにより、任意のバンクの数に
容易に対応することができる。

【０１５１】［変更例］図３０（Ａ）は、この発明の実
施の形態７の変更例の構成を示す図である。図３０
（Ａ）において、ＤＲＡＭは、バンクＢ＃０−Ｂ＃Ｎ
と、隣接するメモリバンクに共有されるセンスアンプ帯
ＳＡ＃０−ＳＡ＃Ｎ＋１を含む。この図３０（Ａ）に示
すシェアードセンスアンプ構成の場合、隣接するメモリ
バンクを同時に選択状態とすることはできない。そこ
で、連続するＣＰＵページアドレスは、１つおきのバン
クに格納される。たとえば、ページアドレスＰＡＤ＃ｉ
はバンクＢ＃０に格納され、ページアドレスＰＡＤ＃ｉ
はバンクＢ＃０に格納され、次のページアドレスＰＡＤ
＃ｉ＋１はバンクＢ＃２に格納される。一方、ＣＰＵペ
ージアドレスＰＡＤ＃ｊがバンクＢ＃１に格納され、Ｃ
ＰＵページアドレスＰＡＤ＃ｊ＋１がバンクＢ＃３に格
納される。したがって、連続的に隣接するＣＰＵアドレ
スは、センスアンプ帯を共有しないメモリブロックにマ
ッピングされるため、これらの連続するＣＰＵページア
ドレスをＤＲＡＭにおいて同時に選択状態とすることが
でき、シェアードセンスアンプ構成のＤＲＡＭにおいて
も、連続するＣＰＵページアドレスを同時に選択状態と
することができ、ページヒット率を高くすることができ
る。図３０（Ｂ）は図３０（Ａ）に示すアドレスマッピ
ングを実現するためのアドレス変換態様を示す図であ
る。図３０（Ｂ）において、ＣＰＵアドレスビットは、
ビットＡ２１を最上位ビット（ＭＳＢ）とし、ビットＡ
０を最下位ビット（ＬＳＢ）とするビットＡ２１−Ａ０
を含む。ＣＰＵアドレスビットＡ２１−Ａ１３がＤＲＡ
ＭロウアドレスビットＲＡ８−ＲＡ０として用いられ、
ＣＰＵアドレスビットＡ１２−Ａ９がＤＲＡＭバンクア
ドレスビットＢＡ３−ＢＡ０として用いられる。ＣＰＵ
アドレスビットＡ８−Ａ０は、ＤＲＡＭコラムアドレス
ビットＣＡ８−ＣＡ０として用いられる。ＣＰＵアドレ
スビットＡ１２が、ＤＲＡＭバンクアドレスビットＢＡ
０に変換され、ＣＰＵアドレスビットＡ１１−Ａ９がＤ
ＲＡＭバンクアドレスビットＢＡ３−ＢＡ１にそれぞれ
変換される。バンクアドレスビットＢＡ１がＣＰＵペー
ジアドレスの最下位ビットＡ９に対応している。したが
って、図３０（Ｃ）に示すように、ＣＰＵアドレスのペ
ージ（アドレス）０〜７は、偶数番号のＤＲＡＭバンク
０，２，４，…１４に割当てられる。次いで、バンクア
ドレスビットＢＡ０が“１”とされ、ＣＰＵアドレス空
間のページアドレス８，９，…１５が、奇数番号のＤＲ
ＡＭバンク１，３，…１５に割当てられる。ＣＰＵの連
続するページアドレスは、１つおきのメモリバンクに割
当てられるため、シェアードセンスアンプ構成のマルチ
バンクＤＲＡＭにおいても、連続するページを同時に選
択状態とすることができる。

【０１５２】このアドレスの変換は、配線により実現す
ることができるが、後に詳細に説明するように、シフタ
アレイを用いて実現することができる。

【０１５３】以上のように、この発明の実施の形態７に
従えば、連続するＣＰＵページアドレスは、異なるバン
クに割当てるように構成したため、同時に連続するペー
ジをＤＲＡＭにおいて選択状態とすることができ、ペー
ジヒット率を高くすることができる。

【０１５４】［実施の形態８］図３１は、この発明の実
施の形態８に従うアドレスマッピングの構成を示す図で
ある。ＣＰＵアドレスは、ビットＡ２１−Ａ０を含む。
ＣＰＵアドレスビットＡ２１はバンクアドレスビットＢ
Ａ３に変換される。ＣＰＵアドレスビットＡ１１−Ａ９
は、バンクアドレスビットＢＡ２−ＢＡ０にそれぞれ変
換される。ＣＰＵアドレスビットＡ２０−Ａ１２は、Ｄ
ＲＡＭロウアドレスビットＲＡ８−ＲＡ０に変換され
る。ＣＰＵアドレスビットＡ８−Ａ０は、ＤＲＡＭコラ
ムアドレスビットＣＡ８−ＣＡ０として利用される。こ
のアドレスマッピングにより、ビットＡ２１が０の領域
は命令エリアとして利用し、ビットＡ２１が“１”の領
域はデータエリアとして利用される。

【０１５５】したがって、図３１（Ｂ）に示すように、
ＣＰＵアドレス空間のビットＡ２１が“０”である命令
エリアのアドレスは、ＤＲＡＭのバンクＢ＃０−Ｂ＃７
のアドレス位置にマッピングされる。一方ＣＰＵアドレ
スビットＡ２１が“１”のＣＰＵアドレス空間における
データエリアは、ＤＲＡＭバンクＢ＃８−Ｂ＃１５にマ
ッピングされる。バンクＢ＃０−Ｂ＃７において、連続
するＣＰＵページアドレスは、異なるバンク（隣接バン
ク）にマッピングされる。図３１（Ｂ）においては、バ
ンクＢ＃０にページアドレスＩ＃ｉの命令情報が格納さ
れ、バンクＢ＃１に、隣接するページアドレスＩ＃ｉ＋
１の情報が格納される。一方、データエリアに対応する
バンクＢ＃８−Ｂ＃１５においても、隣接するデータエ
リアのページアドレスは、隣接するバンクに割当てられ
る。バンクＢ＃８において、データ用のページアドレス
Ｄ＃ｊが割当てられ、バンクＢ＃９に隣接するデータ用
ページアドレスＤ＃ｊ＋１が割当てられる。したがって
このアドレスマッピングにおいても、命令エリアおよび
データエリアそれぞれにおいて、連続するページアドレ
スを異なるメモリバンクに割当てることにより、ページ
ヒット率を高くすることができる。命令エリアがアクセ
スされているときには、連続的に命令エリアの連続ペー
ジアドレスの情報がアクセスされる確率が高く、また逆
にデータエリアの情報がアクセスされている場合には、
連続的にデータエリアの連続ページアドレスの情報がア
クセスされる可能性が高いためである。したがって、命
令エリアおよびデータエリアそれぞれ別々に設けて各バ
ンクを振り分けることにより、ページヒット率を高くす
ることができる。

【０１５６】図３１（Ｃ）は、アドレスマッピングの他
の変更例を示す図である。図３１（Ｃ）において、ＣＰ
ＵアドレスビットＡ２１はＤＲＡＭバンクアドレスビッ
トＢＡ３に変換され、ＣＰＵアドレスビットＡ１０およ
びＡ９がバンクアドレスビットＢＡ２およびＢＡ１へそ
れぞれ変換され、ＣＰＵアドレスビットＡ１１が、バン
クアドレスビットＢＡ０に変換される。この構成は、先
の図３０（Ｂ）に示す構成と同様であり、命令エリアお
よびデータエリアにおいて、連続するページアドレス
は、１つおきのメモリバンクにマッピングされる。した
がってシェアードセンスアンプ構成のＤＲＡＭを用いて
も、命令エリアの情報およびデータエリアの情報それぞ
れに対するページヒット率を高くすることができる。

【０１５７】なお、この図３１（Ａ）および（Ｂ）にお
いては、ＣＰＵアドレス空間は２つのサブアドレス空間
（命令エリアおよびデータエリア）に分割されている
が、これはより多くのサブアドレス空間に分割されても
よい。

【０１５８】以上のように、この発明の実施の形態８に
従えば、ＣＰＵアドレス空間を複数のサブアドレス空間
に分割し、各サブアドレス空間を単位として、連続する
ページアドレスは異なるメモリバンクに割当てるように
構成したため、ページヒット率を大幅に改善することが
できる。

【０１５９】図３２は、上述のアドレス変換を実現する
ためのアドレス変換部の構成を示す図である。図３２に
おいて、アドレス変換部は、シフトビット数情報を格納
するシフトデータレジスタ１１０と、シフトに対しマス
クをかけるビット位置を示すマスクデータを格納するマ
スクデータレジスタ１１２と、シフトデータレジスタ１
１０に格納されるシフトビット数情報およびマスクデー
タレジスタ１１２に格納されるマスク位置情報をデコー
ドし、シフト制御信号を発生するデコーダ１１４と、デ
コーダ１１４からのシフト制御信号に従ってＣＰＵアド
レスビットＡ２１−Ａ０をシフトしてメモリコントロー
ラアドレス（ＤＲＡＭアドレス）ＢＡ３−ＢＡ０，ＲＡ
８−ＲＡ０およびＣＡ８−ＣＡ０を生成するシフタアレ
イ１１６を含む。シフタアレイ１１６は、その構成は後
に詳細に説明するが、内部に行列状に配置されるスイッ
チング素子（シフタ）を含み、デコーダ１１４からのシ
フト制御信号に従ってスイッチング要素を導通状態とし
て与えられたＣＰＵアドレスビットをシフトする。シフ
タアレイ１１６を用いて配線により固定的にアドレス変
換態様が決定される構成と異なり、用途に応じてフレキ
シブルなアドレス変換を実現することができる。

【０１６０】図３３は図３２に示すシフタアレイ１１６
のＤＲＡＭロウアドレスビットＲＡ８−ＲＡ０を生成す
る部分の構成を示す図である。図３３において、行方向
（図の水平方向）にロウアドレスビット伝達線ＲＡ８−
ＲＡ０が配線され、列方向（図の垂直方向）にデコーダ
１１４から与えられる制御信号を伝達する制御信号線φ
０−φ３が配線される。ここで、信号線とその上を伝達
される信号を同一の符号で示す。これらの信号線φ０−
φ３と信号線ＲＡ８−ＲＡ０の交差部にスイッチング素
子ＳＷが設けられる。このスイッチング素子ＳＷは、対
応の制御信号が活性状態とされたときに導通する。この
スイッチングマトリクスの対角線上に、ＣＰＵアドレス
ビットＡ２１−Ａ１２を伝達する信号線が配設される。
信号線Ａ２１は、信号線ＲＡ８と交差し、信号線Ａ２０
は、信号線ＲＡ７およびＲＡ８と交差し、信号線Ａ１９
は、信号線ＲＡ６、ＲＡ７およびＲＡ８と交差する。以
下同様に、信号線Ａ１７−Ａ１１が配設される。信号線
Ａｊは、任意のアドレスビットであり、必要とされるア
ドレス信号が与えられればよい。

【０１６１】制御信号φ０が活性状態とされたときに
は、アドレスビットＡ２１−Ａ１３がロウアドレスビッ
トＲＡ８−ＲＡ０として出力される。制御信号φ１が活
性状態のときには、アドレスビットＡ２０−Ａ１２がロ
ウアドレスビットＲＡ８−ＲＡ０として出力される。制
御信号φ２が活性状態とされると、ＣＰＵアドレスビッ
トＡ１９−Ａ１１が、ＤＲＡＭロウアドレスビットＲＡ
８−ＲＡ０として出力される。この図３３に示すような
スイッチングマトリクスによる信号伝播経路を切換える
ことにより、ＣＰＵアドレスビットを所定数容易にシフ
トさせることができる。また信号伝播遅延もスイッチン
グ素子ＳＷにおける遅延だけであり、高速でアドレス信
号ビットを伝達することができる。

【０１６２】なおこの図３３に示すシフタアレイの構成
は単なる一例であり、必要とされるシフトビット数に応
じて拡張することができる。制御信号φ０−φ３は、図
３２に示すシフトデータレジスタ１１０およびマスクデ
ータレジスタ１１２に格納される情報に従ってデコーダ
１１４から出力される。たとえば、マスクされるアドレ
スビットが存在しない場合には、シフトビット数１４が
指定され、デコーダ１１４が、制御信号φ０を活性状態
とする。マスクデータレジスタ１１２において、最上位
アドレスビットＡ２１をマスクすることが示され、また
は、シフトビット数が１３と指定されると、デコーダ１
１４は、制御信号φ１を活性状態とする。最上位の２ビ
ットのＡ２１およびＡ２０をマスクする場合において
は、シフトデータレジスタ１１２には、シフトビット数
データ１２が格納され、デコーダ１１４は、制御信号φ
２を活性状態とする。ここで、この図３３に示す配置に
おいては、連続するアドレスビットがシフトされている
ため、デコーダ１１４は、シフトデータレジスタ１１０
に格納されるシフトビット数情報に従って制御信号φ０
〜φ３…を発生するように構成されてもよい。

【０１６３】図３４は、図３２に示すシフタアレイ１１
６のバンクアドレス発生部の構成を示す図である。図３
４において、バンクアドレスビットＢＡ３は、ＣＰＵア
ドレスビットＡ２１およびＡ１２の一方を制御信号φ４
に従って選択するセレクタ１１８ａから出力される。バ
ンクアドレスビットＢＡ２は、制御信号φ５に応答して
ＣＰＵアドレスビットＡ２０およびＡ１１の一方を選択
するセレクタ１１８ｂから出力される。バンクアドレス
ビットＢＡ１およびＢＡ０は、ＣＰＵアドレスビットＡ
１０およびＡ９から生成される。セレクタ１１８ａは、
図３２に示すマスクデータレジスタ１１２において、最
上位アドレスビットＡ２１をマスクすべきことを示すと
きに制御信号φ４が活性状態とされてＣＰＵアドレスビ
ットＡ２１を選択する。ＣＰＵアドレスビットＡ２１の
マスクデータであり、シフト動作を受ける場合には、セ
レクタ１１８ａは、ＣＰＵアドレスビットＡ１２を選択
する。ＣＰＵアドレスビットＡ２０がマスクすべきこと
をマスクデータレジスタ１１２に格納されたデータによ
り判定された場合、デコーダ１１４（図３２参照）は制
御信号φ５を活性状態とする。セレクタ１１８ｂは、こ
の制御信号φ５の活性化に応答して、ＣＰＵアドレスビ
ットＡ２０を選択してバンクアドレスビットＢＡ２とし
て出力する。

【０１６４】この図３４に示す構成により、バンクアド
レスの変換を実現することができる。

【０１６５】なおこの図３４に示すバンクアドレス生成
部の構成では、メモリバンクは、隣接メモリバンクも同
時に活性状態とすることができる。ＤＲＡＭがシェアー
ドセンスアンプ構成を有する場合、この図３４に示すバ
ンクアドレスビットＢＡ３−ＢＡ０を更に適当にシフト
するように構成されればよい。このバンクアドレスビッ
トのシフトは、図３３に示すスイッチングマトリクスと
同様の構成を利用することができる。

【０１６６】以上のように、アドレス変換部の構成に、
スイッチングマトリクスからなるシフタアレイを用いて
いるため、適用される用途に応じてアドレス変換構成を
容易に変更することができ、フレキシブルなアドレス割
当を実現することができる。

【０１６７】またセレクタ１１８ａおよび１１８ｂは、
図３３に示すスイッチング装置ＳＷと同様の構成が用い
られればよく、この場合、ロウアドレスビットおよびバ
ンクアドレスビットにおける信号伝播遅延は互いに等し
くなる（スイッチング素子における遅延時間が同じた
め）。

【０１６８】［実施の形態９］図３５は、この発明の実
施の形態９におけるアドレスマッピングの構成を示す図
である。図３５において、ＣＰＵアドレス空間は、演算
処理のための命令およびデータを格納するためのメイン
メモリエリアと、画像データを格納するためのフレーム
メモリエリアとを含む。メインメモリエリアは、最上位
アドレスビットＡ２１が“０”のアドレス領域であり、
フレームメモリエリアは、最上位アドレスビットＡ２１
が“１”のアドレスエリアである。メインメモリエリア
は、さらに、命令を格納する命令エリアと、データを格
納するデータエリアとに分割される。命令エリアは、ア
ドレスビットＡ２０が“０”のアドレス領域であり、デ
ータエリアは、アドレスビットＡ２０が“１”の領域で
ある。

【０１６９】図３５に示すようなＣＰＵアドレス空間に
おけるアドレスマッピングを利用することにより、ＤＲ
ＡＭを画像処理用途にも利用することができ、プロセサ
ＣＰＵは、このＤＲＡＭに格納された画像データの演算
処理を行なうことができる。この画像データは、ラスタ
走査順序で入出力されるのが通例である。したがって、
各ページを１走査線に対応させた場合、連続したページ
が順次アクセスされる。したがってこの場合、フレーム
メモリエリアの連続ページは、各異なるバンクにマッピ
ングするのが効率的である。一方、メインメモリエリア
においては、命令およびデータそれぞれが局所性を持っ
てアクセスされる。したがって命令エリアの連続するペ
ージは異なるバンクにマッピングし、同様データエリア
の連続するページは異なるバンクにマッピングする。こ
のメインメモリエリアおよびフレームメモリエリアそれ
ぞれのページアドレスのＤＲＡＭアドレス空間への割当
は、先の実施の形態７ないし９に示す構成と同様の構成
を利用することができる。

【０１７０】図３６（Ａ）ないし（Ｃ）は、この発明の
実施の形態９におけるアドレスマッピングの変換態様を
示す図である。図３６（Ａ）において、最上位アドレス
ビットＡ２１が“０”に、ＣＰＵアドレス空間のメイン
メモリエリアが指定されるときには、ＣＰＵアドレスビ
ットＡ２１およびＡ２０ならびにＡ１０およびＡ９がＤ
ＲＡＭバンクアドレスビットＢＡ３−ＢＡ０として用い
られる。ＣＰＵアドレスビットＡ１９−Ａ１１が、ＤＲ
ＡＭロウアドレスビットＲＡ８−ＲＡ０として用いられ
る。ＣＰＵアドレスビットＡ８−Ａ０は、ＤＲＡＭコラ
ムアドレスビットＣＡ８−ＣＡ０として用いられる。こ
のアドレスマッピングの場合、図３６（Ｂ）に示すよう
に、バンクＢ＃０−Ｂ＃７がメインメモリエリアとして
用いられる。バンクアドレスビットＢＡ２が“０”、す
なわちＣＰＵアドレスビットＡ２０が“０”の命令エリ
アは、バンクＢ＃０−Ｂ＃３に割当てられる。一方、バ
ンクアドレスビットＢＡ２が“１”、すなわちＣＰＵア
ドレスビットＡ２０が“１”のデータエリアは、バンク
Ｂ＃４−Ｂ＃７に割当てられる。したがって、ＣＰＵア
ドレスビットＡ１０およびＡ９に従って、各エリアの４
バンクの１つのバンクが指定される。したがって連続ペ
ージアドレスを互いに異なるバンクにマッピングするこ
とができ、命令エリアおよびデータエリアそれぞれのペ
ージヒット率を改善することができる。

【０１７１】図３６（Ｃ）は、フレームメモリエリアの
アドレス変換態様を示す図である。このフレームメモリ
エリアに対しては、ＣＰＵアドレスビットＡ２１および
Ａ１１−Ａ９がバンクアドレスＢＡ３−ＢＡ０として用
いられる。この場合においては、図示しないバンクＢ＃
８−Ｂ＃１５が画像データ格納領域として用いられる。
８つのバンクは、ＣＰＵアドレスビットＡ１１−Ａ９に
より指定されるため、各バンクにおいて異なるページを
割当てることができ、画像データのヒット率を改善する
ことができる。

【０１７２】図３７は、このメモリエリアごとにアドレ
スマッピングを切換える構成を示す図である。図３７に
おいて、アドレス変換部は、ＣＰＵアドレスビットＡ２
１−Ａ０を受けて、シフト動作を行なってＤＲＡＭアド
レスビットＢＡ３−ＢＡ０，ＲＡ８−ＲＡ０およびＣＡ
８−ＣＡ０を生成するシフタアレイ１１６と、ＣＰＵ最
上位アドレスビットＡ２１を受けて、このシフタアレイ
１１６のシフト態様を制御する制御信号φを発生するデ
コーダ１１８を含む。シフタアレイ１１６は、先の図３
３および図３４に示す構成を利用することができる。こ
のＣＰＵ最上位アドレスビットＡ２１の値に従って、ア
ドレスマッピングを切換える制御信号が生成される。

【０１７３】デコーダ１１８は、また図３２に示すデコ
ーダ１１４と組合せて用いられてもよい。図３３および
図３４の関連で説明すれば、アドレスビットＡ２１が
“１”の場合には、図３３に示す制御信号φ１が活性状
態とされ、また制御信号φ４がビットＡ２１選択状態に
設定される。ビットＡ２１が“０”の場合には、図３３
に示す制御信号φ２が活性状態とされ、また制御信号φ
４およびφ５がビットＡ２１およびＡ２０を選択する状
態に設定される。このシフタアレイの構成を用いること
により、複雑な回路構成を利用することなく容易にアク
セスされるメモリエリアに応じてアドレス変換を実現す
ることができる。

【０１７４】なお、ＣＰＵアドレス空間の分割されるメ
モリエリアの数は、メインメモリエリアおよびフレーム
メモリエリアの２つに限定されず、より多くてもよい。

【０１７５】以上のように、この発明の実施の形態９に
従えば、ＣＰＵアドレス空間を複数のサブアドレス空間
に分割し、各サブアドレス空間ごとにアドレスマッピン
グ態様を変更しているため、各サブアドレス空間ごとに
最適な態様で隣接ページアドレスを同時に選択状態とす
ることができ、ページヒット率を改善することができ
る。

【０１７６】［実施の形態１０］図３８は、この発明の
実施の形態１０に従うＤＲＡＭのための制御回路の構成
を示す図である。図３８において、ＣＰＵアドレスの各
タグに対しセットアドレスを格納するタグメモリ１２２
と、このタグメモリ１２２を拡張して形成され（同一ア
レイを拡張して形成される）、各バンクごとに最も新し
く選択状態とされたページアドレスを格納するページア
ドレスメモリ１２４と、メモリコントローラ１２０から
与えられるセットアドレスとタグメモリ１２２から読出
されたセットアドレスの一致／不一致を判定する比較器
１２６と、メモリコントローラから与えられたページア
ドレスとページアドレスメモリ１２４から読出されたペ
ージアドレスの一致／不一致を判定する比較器１２８を
含む。タグメモリ１２２およびページアドレスメモリ１
２４は、メモリコントローラ１２０の制御のもとに同じ
タイミングでセットアドレスおよびページアドレスの読
出が行なわれ、比較器１２６および１２８は、同じタイ
ミングで並行にキャッシュヒットおよびページヒットの
判定をそれぞれ行なう。このメモリコントローラ１２０
から出力されるアドレスは、ＣＰＵアドレスであっても
よく、先の実施の形態において示す変換後のＤＲＡＭア
ドレスであってもよい。

【０１７７】図３９（Ａ）は、ＣＰＵアドレスとＤＲＡ
Ｍアドレスの対応関係を示す図である。図３９（Ａ）に
おいて、ＣＰＵアドレスは、タグアドレスと、セットア
ドレスと、ブロックアドレスとを含む。ＣＰＵアドレス
空間は、各々が所定数のセットを含む複数の領域に分割
される。この分割領域がタグアドレスにより指定され
る。セットアドレスで指定されるセットは、キャッシュ
ブロックと呼ばれる複数ビットのデータを含む。キャッ
シュブロックサイズは、１度のキャッシュミスサイクル
で転送されるデータのビット数で決定される。すなわ
ち、図３９（Ｂ）に示すように、ＤＲＡＭの１ページ
（バンク内の１本のワード線）には、複数のキャッシュ
ブロックが存在する。このＤＲＡＭの１ページ内のキャ
ッシュブロックは、タグアドレスおよびセットアドレス
により指定される。このキャッシュブロックのうち特定
のデータがＣＰＵのブロックアドレスにより指定され
る。したがって、図３９（Ｃ）に示すように、タグアド
レスが指定された場合、１つのメモリバンクＢ＃におい
て、ある領域が指定される（図３９（Ｃ）において斜線
で示す）。このタグアドレスで指定された領域内に指定
されるページが含まれる。

【０１７８】ＣＰＵからのアクセス要求が存在した場
合、メモリコントローラ１２０は、タグメモリ１２２へ
タグアドレスを与えかつページアドレスメモリ１２４へ
バンクアドレスを与える。タグメモリ１２２は、この与
えられたタグアドレスに対応する領域に格納されたセッ
トアドレスを読出して比較器１２６へ与える。比較器１
２６へは、またメモリコントローラ１２０からＣＰＵセ
ットアドレスが与えられている。比較器１２６は、与え
られた２つのセットアドレスが一致している場合には、
キャッシュヒット指示信号ＣＨを活性状態とし、両者が
不一致の場合には、キャッシュヒット指示信号をＣＨを
非活性状態とする。

【０１７９】一方、比較器１２８は、ページアドレスメ
モリ１２４から読出されたページアドレスおよびメモリ
コントローラ１２０から与えられたページアドレス（Ｄ
ＲＡＭロウアドレス）を比較し、両者が一致している場
合にはページヒット指示信号ＰＨを活性状態とし、両者
が不一致の場合にはページヒット指示信号ＰＨを非活性
状態に保持する。タグメモリ１２２およびページアドレ
スメモリ１２４を、同じメモリユニットとし、メモリコ
ントローラ１２０の制御のもとに並行してセットアドレ
スおよびページアドレスを読出してキャッシュヒット／
ミスおよびページヒット／ミスの判定を行なうことによ
り、キャッシュミス時においてページヒット／ミスの判
定を高速に行なうことができる。したがって、キャッシ
ュミス時において、ＤＲＡＭにおいてラッチされている
ページアドレス（ロウアドレス）を読出して新たにＣＰ
Ｕアドレスと比較する必要はなく、高速でページヒット
／ミスの判定を行なうことができる。またキャッシュヒ
ット／ミスの判定と並行してページヒット／ミスの判定
を行なっているため、ページヒット／ミス判定に要する
時間を十分にとることができ、このプロセサの動作周波
数を高くすることができる（ＤＲＡＭにおいてラッチさ
れた対応のロウアドレスを読出してその一致／不一致を
判定するのを高速で行なうのは困難であるため）。

【０１８０】なお、図３９（Ａ）に示すアドレスの対応
関係においては、ＣＰＵタグアドレスは、ＤＲＡＭバン
クアドレスとＤＲＡＭページアドレスの一部を含むよう
に構成している。しかしながら、タグメモリ１２２のタ
グアドレスはバンクアドレスと同じであってもよい。こ
の場合、メモリコントローラはタグアドレスおよびバン
クアドレスそれぞれ別々に送出する必要がなく、制御が
容易となる。

【０１８１】

【発明の効果】以上のように、この発明に従うＤＲＡＭ
内蔵マイクロプロセサに従えば、ＤＲＡＭをマルチバン
ク構成としており、各バンクにおいてページを効率的に
同時選択状態とすることができ、ページヒット率が向上
し、ページミス時にＤＲＡＭのプリチャージ／活性動作
を行なう必要が少なく、消費電力を低減することができ
る。

【図面の簡単な説明】

【図１】 この発明の実施の形態１に従うＤＡＲＭの要
部の構成を概略的に示す図である。

【図２】 この発明の実施の形態１に従うＤＡＲＭのア
ドレスの構成を示す図である。

【図３】 図１に示すＤＲＡＭの動作を示すタイミング
チャート図である。

【図４】 この発明の実施の形態２に従うＤＲＡＭの制
御部の構成を概略的に示す図である。

【図５】 この発明の実施の形態２に従うＤＲＡＭのロ
ウ選択系の構成を概略的に示す図である。

【図６】 図５に示すロウデコーダ／ドライバ部の構成
を概略的に示す図である。

【図７】 図５に示すロウ選択系の動作を示すタイミン
グチャート図である。

【図８】 （Ａ）は図６に示すワード線ドライブ信号の
発生部の構成を示し、（Ｂ）は図８（Ａ）のグローバル
ドライバ部の構成を示し、（Ｃ）は、（Ａ）に示すロー
カルドライバ部の構成を示す図である。

【図９】 この発明の実施の形態３に従う要部の構成を
概略的に示す図である。

【図１０】 この発明の実施の形態３に従うＤＲＡＭの
動作を示すフロー図である。

【図１１】 この発明の実施の形態３に従うタグメモリ
部の構成を概略的に示す図である。

【図１２】 この発明の実施の形態３に従うＤＲＡＭの
動作を示すフロー図である。

【図１３】 この発明の実施の形態４に従うＤＲＡＭの
制御部の構成を概略的に示す図である。

【図１４】 図１３に示すリフレッシュコントローラの
構成を概略的に示す図である。

【図１５】 この発明の実施の形態４におけるオートリ
フレッシュ時の動作を示す波形図である。

【図１６】 この発明の実施の形態４におけるセルフリ
フレッシュ時の動作を示す信号波形図である。

【図１７】 この発明のプリチャージステータスビット
更新部の構成を概略的に示す図である。

【図１８】 図１７に示すプリチャージステータスビッ
ト更新部の構成および動作を示すフロー図である。

【図１９】 この発明の実施の形態５に従うメモリコン
トローラ部の構成を概略的に示す図である。

【図２０】 図１９に示すメモリコントローラの動作を
示すフロー図である。

【図２１】 この発明の実施の形態６に従うメモリコン
トローラ部のアドレス切換部の構成を概略的に示す図で
ある。

【図２２】 この発明の実施の形態６に従うＤＲＡＭの
アレイ構成を概略的に示す図である。

【図２３】 図２２に示すメモリブロックおよびセンス
アンプ帯の構成を概略的に示す図である。

【図２４】 図２３に示すセンスアンプ帯の構成を概略
的に示す図である。

【図２５】 この発明の実施の形態６におけるメモリブ
ロックの活性化シーケンスを示す図である。

【図２６】 図２５に示す活性化シーケンスを実現する
ための制御部の構成を概略的に示す図である。

【図２７】 図２６に示す制御部の動作を示すフロー図
である。

【図２８】 （Ａ）ないし（Ｃ）はこの発明の実施の形
態７におけるアドレス変換態様を示す図である。

【図２９】 図２８（Ａ）ないし（Ｃ）に示すアドレス
変換を実現するための構成を概略的に示す図である。

【図３０】 （Ａ）ないし（Ｃ）はこの発明の実施の形
態７の変更例におけるアドレス変換態様を概略的に示す
図である。

【図３１】 この発明の実施の形態８におけるアドレス
変換態様を示す図である。

【図３２】 この発明の実施の形態８におけるアドレス
変換部の構成を概略的に示す図である。

【図３３】 図３２に示すシフタアレイ部の構成を概略
的に示す図である。

【図３４】 図３２に示すシフタアレイ部の構成を概略
的に示す図である。

【図３５】 この発明の実施の形態９におけるＣＰＵア
ドレス空間のアドレスマッピングを示す図である。

【図３６】 （Ａ）ないし（Ｃ）はこの発明の実施の形
態９におけるアドレス変換態様を示す図である。

【図３７】 図３６に示すアドレス変換態様を実現する
ための構成を概略的に示す図である。

【図３８】 この発明の実施の形態１０におけるメモリ
制御部の構成を概略的に示す図である。

【図３９】 （Ａ）ないし（Ｃ）は図３８に示すアドレ
ス制御部のアドレス対応関係を示す図である。

【図４０】 従来のＤＲＡＭ内蔵プロセサの構成を概略
的に示す図である。

【図４１】 図４０に示すＤＲＡＭの構成を概略的に示
す図である。

【図４２】 （Ａ）は、従来のＤＲＡＭ内蔵プロセサに
おけるデータ転送態様を示し、（Ｂ）は、（Ａ）のデー
タ転送時の動作を示すタイミングチャート図である。

【符号の説明】

１，１−１〜１−Ｎ バンク、２ コマンドラッチ、３
バンクアドレスラッチ、４ アドレスラッチ、６，６
−１〜６−Ｎ ロウコントローラ、８，８−１〜８−Ｎ
ロウアドレスラッチ、１０−１〜１０−Ｎ，１０ ロ
ウプリデコーダ、６０ コマンドデコーダ、６１ バン
クデコーダ、６２ グローバルロウコントローラ、６３
−１〜６３−Ｎ ラッチグローバルロウコントローラ、
１２−１〜１２−Ｎ バンク、２０−１〜２０−Ｎ ロ
ウデコーダ／ドライバ、ＩＶ１，ＩＶ２，ＩＶ３，ＩＶ
４ インバータ、６２ａ ＲＸＴ発生回路、６２ｂ グ
ローバルドライバ、６３−ｉｃ ローカルドライバ、６
０ａ コマンドデコーダ、６２ｃ リフレッシュコント
ローラ、６２ｅ アドレスカウンタ、６２ｄ タイマ、
７４ プリチャージステータスビットメモリエリア、７
８ プリチャージステータスビット更新制御部、９０
メモリコントローラ、９０ａ タイマ、９０ｂ リフレ
ッシュコントローラ、９０ｃ コマンド発生部、７０
ページメモリエリア、Ｍ＃０〜Ｍ＃Ｎ メモリブロッ
ク、ＳＡ＃０〜ＳＡ＃Ｎ＋１ センスアンプ帯、Ｒ＃０
〜Ｒ＃Ｎ ローカルバンクドライブ回路、１００ コラ
ムデコーダ、１０２ バンク選択回路、１０４ リード
／ライト回路、９０ｄ アクティブコントローラ、９０
ｅ 判定回路、１１６ シフタアレイ、１１４，１１８
デコーダ、１２２ タグメモリエリア、１２４ ページ
アドレスメモリエリア、１２０ メモリコントローラ、
１２０，１２８ 比較器。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 与えられたデータおよび命令に従って処
   理を行なうための演算処理ユニットと、 前記演算処理ユニットと同一半導体チップ上に形成さ
   れ、前記演算処理ユニットのためのデータおよび命令の
   少なくとも一方を格納するためのダイナミック・ランダ
   ム・アクセス・メモリを備え、前記ダイナミック・ラン
   ダム・アクセス・メモリは、互いに独立に活性／非活性
   状態への駆動が行なわれる複数のバンクを有する、半導
   体集積回路装置。
2. 【請求項２】 半導体記憶装置であって、 各々が行列状に配列される複数のメモリセルを有する複
   数のメモリブロックを有するメモリアレイと、 前記複数のメモリブロック各々に対応して設けられ、前
   記複数のメモリブロック各々の活性／非活性化を互いに
   独立に行なうためのバンク制御手段と、 前記複数のメモリブロック共通に前記メモリアレイと同
   一チップ上に設けられ、選択メモリブロックとデータの
   授受を行なうための内部データバスと、 前記内部データバスと前記半導体記憶装置外部との間で
   データの授受を行なうためのデータ入出力回路手段とを
   備える、半導体記憶装置。
3. 【請求項３】 行列状に配列される複数のメモリセルを
   有するメモリセルアレイと、 前記メモリセルアレイの行を指定するアドレス信号を受
   けて内部アドレス信号を発生しかつラッチするアドレス
   バッファ手段と、 前記アドレスバッファ手段からの内部アドレス信号をデ
   コードして対応の行を選択状態へと駆動するための行選
   択／駆動手段とを備え、前記行選択／駆動手段は、該デ
   コード結果をラッチするためのラッチ手段を含む、半導
   体記憶装置。
4. 【請求項４】 各々が行列状に配列される複数のメモリ
   セルを有する複数のメモリブロックと、 アドレス信号を受けかつラッチして内部アドレス信号を
   出力するアドレス発生手段と、 前記複数のメモリブロック各々に対応して設けられ、前
   記アドレス発生手段からのブロック指定信号に応答して
   選択的に活性化され、前記アドレス発生手段から与えら
   れた内部アドレス信号をデコードして対応のメモリブロ
   ックの行を選択状態へ駆動する行選択／駆動手段とを備
   え、前記行選択／駆動手段の各々は該デコードの結果得
   られた信号をラッチするためのラッチ手段を含む、半導
   体記憶装置。
5. 【請求項５】 各々が行列状に配列される複数のメモリ
   セルを有しかつ互いに並列して配置される複数のメモリ
   ブロックと、 前記複数のメモリブロックの隣接メモリブロックに共有
   されるように配置され、かつ各々が対応のメモリブロッ
   クの選択行のメモリセルのデータを検知し増幅するため
   の複数のセンスアンプ帯と、 前記複数のメモリブロック各々を互いに独立に駆動して
   メモリブロックの行選択動作の活性／非活性化を行なう
   ための行選択制御手段とを備え、 前記行選択制御手段は、メモリブロック指定信号とセン
   スアンプ帯活性化信号とに応答して、対応のメモリブロ
   ックのセンスアンプ帯の活性状態と対応のメモリブロッ
   クの非活性状態とに応答して、該対応のセンスアンプ帯
   を共有するメモリブロックおよび該対応のセンスアンプ
   帯を非活性状態へと駆動する手段と、これらの非活性状
   態への復帰に応答して前記メモリブロック指定信号が指
   定したメモリブロックの行選択動作を開始する手段とを
   含む、半導体記憶装置。
6. 【請求項６】 半導体記憶装置であって、 各々が行列状に配列される複数のメモリセルを有する複
   数のメモリブロックと、 前記複数のメモリブロック各々を互いに独立に活性／非
   活性化するための制御手段とを備え、前記制御手段は前
   記半導体記憶装置の起動に応答して前記複数のメモリブ
   ロック各々を活性状態へ駆動する手段を含む、半導体記
   憶装置。
7. 【請求項７】 各々が行列状に配列される複数のメモリ
   セルを有し、かつ各々が互いに独立に活性／非活性状態
   へ駆動される複数のメモリブロックを有するメモリユニ
   ットと、 前記複数のメモリブロック各々において選択状態とされ
   た行において最も新しくアクセスされたメモリセルブロ
   ック領域を示すタグアドレスと、該対応のメモリブロッ
   クが活性状態にあるか否かを示すフラグとを、各メモリ
   ブロック各々に対応して格納する手段とを備える、半導
   体集積回路装置。
8. 【請求項８】 各々が互いに独立に活性／非活性状態へ
   駆動されかつ各々が複数のページを有する複数のメモリ
   ブロックを含む半導体記憶装置のための制御回路であっ
   て、 各前記メモリブロック各々において選択状態とされたペ
   ージを指定するページアドレスを格納するためのページ
   アドレス格納手段と、 メモリブロック指定信号を含むリフレッシュ指示信号に
   応答して、指定されたメモリブロックを非活性状態とし
   た後に該指定されたメモリブロックのリフレッシュを行
   なわせるためのリフレッシュ制御手段とを備え、前記リ
   フレッシュ制御手段は、前記リフレッシュ完了後前記ペ
   ージアドレス格納手段に格納されたページアドレスに従
   って該リフレッシュされたメモリブロックの対応のペー
   ジを選択状態へ駆動するための手段を含む、半導体記憶
   装置のための制御回路。
9. 【請求項９】 各々が互いに独立に活性／非活性状態へ
   駆動されかつ各々が複数のページを有する複数のメモリ
   ブロックを有する半導体記憶装置のための制御回路であ
   って、 前記メモリブロック各々において選択状態とされたペー
   ジを指定するページアドレスを格納するためのページア
   ドレス格納手段と、 メモリブロック指定信号を含むリフレッシュ指示信号に
   応答して、指定されたメモリブロックを非活性状態とし
   た後に該指定されたメモリブロックのリフレッシュを行
   なわせるためのリフレッシュ制御手段とを備え、前記リ
   フレッシュ制御手段は前記リフレッシュ完了後、該リフ
   レッシュされたメモリブロックを、次にアクセス指示が
   与えられるまでプリチャージ状態に維持するための手段
   を含む、半導体記憶装置のための制御回路。
10. 【請求項１０】 各々が互いに独立に活性／非活性状態
    へ駆動可能でありかつ各々が複数のページを有する複数
    のバンクを有する半導体記憶装置のためのアドレス割付
    回路であって、 前記半導体記憶装置はプロセサからのアクセスを受け、 前記プロセサのアドレス空間において連続したページを
    指定するページアドレスは、前記複数のバンクの互いに
    異なるバンク内のページを指定するように前記プロセサ
    から与えられたアドレス信号を変換してアドレスマッピ
    ングを行なう回路手段を含む、半導体記憶装置のための
    アドレス割付回路。
11. 【請求項１１】 前記アドレスマッピング回路は、 与えられた多ビットアドレス信号のビットをシフトする
    ためのシフト回路と、 前記シフト回路におけるシフトビット数を示すシフトデ
    ータを格納するレジスタと、 前記シフト回路におけるシフト動作をマスクするビット
    位置を示すマスクデータを格納するマスクレジスタとを
    備え、 前記シフト回路は前記シフトデータおよびマスクデータ
    に従って与えられた多ビットアドレス信号のビットをシ
    フトする、請求項１０記載の半導体記憶装置のためのア
    ドレス割付回路。
12. 【請求項１２】 前記アドレスマッピング回路手段は、 前記プロセサのアドレス空間を複数のサブアドレス空間
    に分割し、各サブアドレス空間において連続するページ
    アドレスが異なるバンクのページを指定するようにアド
    レス変換してマッピングする手段を含む、請求項１０ま
    たは１１記載の半導体記憶装置のためのアドレス割付回
    路。
13. 【請求項１３】 前記アドレスマッピング回路手段は、 前記プロセサアドレス空間を複数のサブアドレス空間に
    分割し、各前記サブアドレス空間ごとにアドレス変換態
    様を異ならせる手段を含む、請求項１０または１１記載
    の半導体記憶装置のためのアドレス割付回路。
14. 【請求項１４】 各々が互いに独立に活性／非活性状態
    へ駆動され、かつ複数のページを有する複数のバンクを
    含む半導体記憶装置へのアクセスのヒット／ミスを判定
    するための回路であって、 前記バンク各々において選択状態とされているページを
    示すページアドレスを格納するページアドレスエリア
    と、各バンク各々において最も最近アクセスされたペー
    ジ上のデータブロックを指定するタグアドレスを格納す
    るタグメモリエリアとを有するタグ／ページアドレス格
    納手段と、 与えられたアドレスに従って前記タグメモリエリアから
    対応のタグアドレスを読出しかつ前記与えられたアドレ
    スに従って、指定されたバンクの対応のページアドレス
    を前記タグ／ページアドレス格納手段から読出す手段
    と、 前記与えられたアドレスの前記タグアドレスに対応する
    セットアドレスと前記タグ／ページアドレス格納手段か
    ら読出されたタグアドレスとの一致／不一致を判別して
    キャッシュヒット／ミスを示す信号を出力するキャッシ
    ュヒット判定手段と、 前記タグ／ページアドレス格納手段から読出されたペー
    ジアドレスと前記与えられたアドレスに含まれるページ
    アドレスの一致／不一致を判定してページヒット／ミス
    を示す信号を出力するページヒット判定手段を備える、
    半導体記憶装置のためのキャッシュヒット／ミス判定回
    路。
15. 【請求項１５】 前記ページヒット判定手段は、前記キ
    ャッシュヒット判定手段の判定動作と並行してその判定
    動作を行なう、請求項１４記載の半導体記憶装置のため
    のキャッシュヒット／ミス判定回路。