TWI700585B - 半導體裝置及包含該半導體裝置的記憶體系統 - Google Patents

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辛善惠
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    • G11C11/4096—Input/output [I/O] data management or control circuits, e.g. reading or writing circuits, I/O drivers or bit-line switches 

Abstract

一記憶體裝置，包含一第一記憶體庫，其包括第一記憶體區塊及第二記憶體區塊；一第二記憶體庫，其包括第三記憶體區塊及第四記憶體區塊；及一庫選擇單元，其適用於當施加一啟用指令時選擇一記憶體庫，該記憶體庫對應至該第一記憶體庫和該第二記憶體庫當中之一庫位址，其中被選擇的記憶體庫在一未被選擇之記憶體區塊的一字元線上執行列存取，並啟用藉由被選擇的記憶體庫之記憶體區塊當中之一區塊位址而選擇的一記憶體區塊的一字元線。

Description

半導體裝置及包含該半導體裝置的記憶體系統
本發明之示例性實施例係關於一種半導體裝置及一種包含該半導體裝置的記憶體系統。
本發明主張的優先權為在2014年11月27日向韓國智慧財產局提出申請的申請案，其韓國專利申請案號為10-2014-0167376，在此併入其全部參考內容。
一計算系統使用一記憶體裝置(例如動態隨機存取記憶體(DRAM))，以儲存藉由一中央處理單元(CPU)或一處理器而存取的資料。隨著科技發展，一計算系統需求更高效能。為了這個目的，記憶體裝置受到更高集成度及更高速度之限制。為了增加一記憶體裝置之操作速度，除了增加在記憶體裝置操作時的一時脈之頻率之外，有效率地驅動包含於記憶體裝置之電路的各種方法皆被討論。
一記憶體裝置可包含複數記憶體庫。參照圖1，一記憶體裝置可包含複數記憶體庫BK0至BK15、一訊號輸入/輸出電路110、及一全域匯流排GIO_BUS。
該等記憶體庫BK0至BK15可而藉由庫位址而被識別，該等 庫位址係基於包含複數記憶胞之一單一儲存單元。該記憶體裝置可接受施加於其之指令訊號及位址，並透過該訊號輸入/輸出電路110而可輸入/輸出資料。
輪流地存取該等記憶體庫BK0至BK15的一方法可被用作增加該記憶體裝置之頻寬的一方法。舉例來說，當一記憶體庫BK0被啟用並且資料被輸入及輸出時，另一記憶體庫BK3可被啟用，從而連續地輸入及輸出該等記憶體庫BK0至BK15之資料。在此情形中，一列位址選通至列位址選通延遲(tRRD,Row address strobe to Row address strobe Delay)之一間隔被需求於施加兩個啟用操作的啟用指令之間。此類tRRD於說明書中被定義及可通常被設定長於列位址選通至行位址選通延遲(tRCD,Row address strobe to Column address strobe Delay)或長於行位址選通至行位址選通延遲(tCCD,Column address strobe to Column address strobe Delay)。
一般而言，若一單一記憶體庫即將啟用，單一的被選擇之字元線被啟用及連接至被啟用的字元線之記憶胞被存取。於此操作期間，相同之記憶體庫之剩餘的字元線可能維持一未啟用狀態，致使增加一記憶體裝置之頻寬或透過此類記憶體庫之控制而有效率地驅動該記憶體裝置可能很困難。
各種實施例係指向一記憶體裝置及一記憶體系統，其藉由同步地啟用兩個或多個字元線於單一記憶體庫中且依序存取連接至被啟用的字元線之記憶胞而能增加一頻寬。
再者，各種實施例係指向一記憶體裝置及一記憶體系統，其 藉由在被啟用的記憶體庫中刷新沿著一單一字元線之一啟用操作的其他字元線而能有效率地管理記憶體庫。
在一實施例中，一記憶體裝置包含：一第一記憶體庫，包括第一記憶體區塊及第二記憶體區塊；一第二記憶體庫，包括第三記憶體區塊及第四記憶體區塊；及一庫選擇單元，適用於當施加一啟用指令時選擇一記憶體庫，該記憶體庫對應至該等第一記憶體庫和該等第二記憶體庫當中之一庫位址，其中，被選擇的記憶體庫執行未被選擇之記憶體區塊之一字元線上的列存取(row access)，並啟用藉由被選擇的記憶體庫之記憶體區塊當中之一區塊位址而選擇的一記憶體區塊的一字元線。
在一實施例中，一記憶體裝置包含：一第一記憶體庫，包括第一記憶體區塊及第二記憶體區塊；一第二記憶體庫，包括第三記憶體區塊及第四記憶體區塊；一庫選擇單元，適用於當施加一啟用指令時選擇一記憶體庫，該記憶體庫對應至該第一記憶體庫及該第二記憶體庫當中的一庫位址，其中在一單數模式中，被選擇的記憶體庫啟用藉由被選擇的記憶體庫之記憶體區塊當中之一區塊位址而被選擇的一字元線，且在一雙重模式中，被選擇的記憶體庫執行不同於被選擇的記憶體庫之未被選擇的記憶體庫之一字元線上的列存取，並啟用被選擇的記憶體區塊之字元線。
在一實施例中，一記憶體系統包含一記憶體裝置及一記憶體控制器，該記憶體裝置包括一第一記憶體庫及一第二記憶體庫，該第一記憶體庫包括第一記憶體區塊及第二記憶體區塊，該第二記憶體庫包括第三記憶體區塊及第四記憶體區塊，並適用於當施加一啟用指令時在一記憶體庫中藉由一區塊位址而啟用一記憶體區塊之一字元線且在不同於被選擇之 記憶體區塊之未被選擇之記憶體區塊之一字元線上執行一列存取，該記憶體庫係藉由該第一記憶體庫及該第二記憶體庫當中之一庫位址而被選擇，該記憶體控制器適用於施加該啟用指令、該庫位址、及該區塊位址於該記憶體裝置。
110:訊號輸入/輸出電路
201:指令輸入單元
202:位址輸入單元
203:資料輸入/輸出單元
210:指令解碼器
220:模式設定單元
230:庫選擇單元
240_0:第一庫控制單元
240_1:第二庫控制單元
301:指令輸入單元
302:位址輸入單元
303:資料輸入/輸出單元
310:指令解碼器
320:模式設定單元
330:庫選擇單元
340_0:第一庫控制單元
340_1:第二庫控制單元
350_0至350_3:第一至第四位址計數單元
401:指令輸入單元
402:位址輸入單元
403:資料輸入/輸出單元
410:指令解碼器
420:模式設定單元
430:庫選擇單元
440_0:第一庫控制單元
440_1:第二庫控制單元
450_0至450_3:第一至第四位址儲存單元
501:指令輸入單元
502:位址輸入單元
503:資料輸入/輸出單元
510:指令解碼器
520:模式設定單元
530:庫選擇單元
540_0:第一庫控制單元
540_1:第二庫控制單元
550_0至550_3:第一至第四位址計數單元
560_0至560_3:第一至第四位址儲存單元
610:記憶體控制器
620:記憶體裝置
ACT:啟用指令
ADDs:位址
BK0至BK15:記憶體庫
BK_ACT<0：1>:庫啟用訊號
BK_ADD:庫位址
BLK0至BLK3:記憶體區塊
BLK_ACT<0：3>:區塊啟用訊號
BLK_ADD:區塊位址
BLK0_RADD至BLK3_RADD:位址資訊
BLK0_REF至BLK3_REF:區塊刷新訊號
CADD:行位址
CMDs:指令訊號
CNT_ADD0至CNT_ADD3:計數位址
COL_C0至COL_C3:行控制單元
DATA:資料
GIO_BUS:全域匯流排
LIO_BUS0至LIO_BUS3:局部匯流排
MODE1:模式訊號
MODE2:模式訊號
MODE3:模式訊號
MODE4:模式訊號
MRS:模式暫存器設定指令
PRE:預充電指令
RADD:列位址
RD:讀取指令
ROW_C0至ROW_C3:列控制單元
TR_ADD0至TR_ADD3:目標位址
WL0至WLN:字元線
WLK:第K字元線
WLK+1:第K+1字元線
WT:寫入指令
〔圖1〕係例示一記憶體裝置之操作之圖。
〔圖2〕係例示根據本發明之一實施例之一記憶體裝置之配置之圖。
〔圖3〕係例示根據本發明之一實施例之一記憶體裝置之配置之圖。
〔圖4〕係例示根據本發明之一實施例之一記憶體裝置之配置之圖。
〔圖5〕係例示根據本發明之一實施例之一記憶體裝置之配置之圖。
〔圖6〕係例示根據本發明之一實施例之一記憶體裝置之配置之圖。
在下文中，各種實施方式將參照附圖更詳細地來描述。然而，本發明可用不同形式實施，並且不應該被解釋成下文所提出的實施例之限制。而是，這些實施例被提供，致使本說明書周密且完全，並將完整傳達本發明之範圍至所屬技術領域中具有通常知識者。整個說明書中，同樣的元件符號代表本發明的整個各種圖式及實施例中的同樣部件。
圖式並非必要按比例繪製，並且，在一些例子中，為了清楚例示實施例之特徵，比例可能誇大。當一元件被稱為連接或耦合至另一元件時，應被理解為該元件可直接連接或耦合至另一元件，或該元件透過一中間元件而電性連接或耦合至另一元件。此外，當形容一元件「包括」(或 「包含」)、或「具有」一些元件時，只要沒有特別限制，應被理解為其可僅包括(或包含)或具有那些元件，或其可包括(或包含)或具有除了那些元件以外的其他元件。
於下文中，列存取可包含用於啟用一字元線之一操作、用於在一字元線上執行一正常刷新之一操作、及用於在一字元線上執行一目標刷新之一操作的其一者或多者。此外，行存取(column access)可包含用於讀取一記憶胞之資料之一操作及用於寫入資料於一記憶胞之一操作的其一者或多者。
圖2係例示根據本發明之一實施例之一記憶體裝置之配置之圖。
請參照圖2，該記憶體裝置可包含一指令輸入單元201、一位址輸入單元202、一資料輸入/輸出單元203、一指令解碼器210、一模式設定單元220、一庫選擇單元230、第一庫控制單元240_0、第二庫控制單元240_1、第一記憶體庫BK0、第二記憶體庫BK1及一全域匯流排GIO_BUS。
該指令輸入單元201可接收複數指令訊號CMDs。該位址輸入單元202可接收位址ADDs。該資料輸入/輸出單元203可接收或輸出資料DATA。該等指令訊號CMDs、該等位址ADDs、及該等資料DATA之每一者可包含多個位元之訊號。特別是，該等位址ADDs可包含用於選擇一記憶體庫的一庫位址BK_ADD、用於選擇一記憶體區塊的一區塊位址BLK_ADD、及用於選擇一行線的一行位址CADD。該等位址BK_ADD、BLK_ADD及RADD可隨著一啟用指令而被施加，且該位址CADD可隨著讀取/寫入指令而被施加。
該指令解碼器210可產生一啟用指令ACT、一預充電指令PRE、一讀取指令RD、一寫入指令WT、及一模式暫存器設定指令MRS，以回應透過該指令輸入單元201而被接收的指令訊號CMDs。若該等指令訊號CMDs之一組合對應至該啟用指令ACT，該指令解碼器210可啟用該啟用指令ACT。若該等指令訊號CMDs之一組合對應至該預充電指令PRE，該指令解碼器210可啟用該預充電指令PRE。此外，若該等指令訊號CMDs之一組合對應至該讀取指令RD，該指令解碼器210可啟用該讀取指令RD。若該等指令訊號CMDs之一組合對應至該寫入指令WT，該指令解碼器210可啟用該寫入指令WT。若該等指令訊號CMDs之一組合對應至該模式暫存器設定指令MRS，該指令解碼器210可啟用該模式暫存器設定指令MRS。
當該模式暫存器設定指令MRS被啟用時，該模式設定單元220可使用透過該位址輸入單元202而接收的位址ADDs而設定成包含一單一模式及一雙重模式的任一操作模式。該單一模式可為一單一字元線在被選擇之一記憶體庫中被啟用的一操作模式，該雙重模式可為兩個或多個字元線在被選擇之一記憶體庫中被啟用的一操作模式。若該單一模式被設定，則該模式設定單元220可啟用一模式訊號MODE1；若該雙重模式被設定，則該模式設定單元220可啟用一模式訊號MODE2。
該庫選擇單元230可產生第一及第二庫啟用訊號BK_ACT<0：1>，以回應該庫位址BK_ADD、該啟用指令ACT、及該預充電指令PRE。該第一庫啟用訊號BK_ACT<0>可對應至該第一記憶體庫BK0，且該第二庫啟用訊號BK_ACT<1>可對應至該第二記憶體庫BK1。該庫選擇單元230可啟用藉由該庫位址BK_ADD而選擇的庫啟用訊號 BK_ACT<0：1>，以回應該啟用指令ACT，並可停用被啟用的庫啟用訊號BK_ACT<0：1>，以回應該預充電指令PRE。
基於一設定模式，該第一庫控制單元240_0及該第二庫控制單元240_1可根據該單一模式或該雙重模式而分別對應至且分別控制該第一記憶體庫BK0及該第二記憶體庫BK1。該庫控制單元240_0及240_1可產生對應至各別記憶體區塊BLK0至BLK3的區塊啟用訊號BLK_ACT<0：3>，該等記憶體區塊BLK0至BLK3包含於該第一記憶體庫BK0及該第二記憶體庫BK1中。
若該單一模式被設定，則當一庫啟用訊號BK_ACT<0：1>被啟用時，該庫控制單元240_0或240_1可啟用對應至藉由該區塊位址BLK_ADD而選擇之記憶體區塊的一區塊啟用訊號BLK_ACT<0：3>。舉例來說，在一第一模式中，當該庫啟用訊號BK_ACT<0>被啟用且該第一記憶體區塊BLK0藉由該區塊位址BLK_ADD而被選擇時，該第一庫控制單元240_0可啟用該第一區塊啟用訊號BLK_ACT<0>。此外，該第一庫控制單元240_0可傳送該列位址RADD作為對應至被選擇的第一記憶體區塊BLK0的位址資訊BLK0_RADD，被選擇的第一記憶體區塊BLK0為位址資訊BLK0_RADD至BLK3_RADD當中之一部分。
若該雙重模式被設定，則當一庫啟用訊號BK_ACT<0：1>被啟用時，該庫控制單元240_0或240_1可一起啟用對應至被選擇之一記憶體區塊的一庫啟用訊號BLK_ACT<0：3>及對應至未被選擇之記憶體區塊的一庫啟用訊號BLK_ACT<0：3>，其中被選擇之記憶體區塊係藉由該區塊位址BLK_ADD而被選擇，其中未被選擇之記憶體區塊即在對應的記憶體庫BK0 或BK1中不同於被選擇之記憶體區塊的一記憶體區塊。舉例來說，在一第二模式中，若該庫啟用訊號BK_ACT<0>被啟用且該第一記憶體區塊BLK0藉由該區塊位址BLK_ADD而被選擇，則該第一庫控制單元240_0可一起啟用對應至被選擇之第一記憶體區塊BLK0的第一區塊啟用訊號BLK_ACT<0>及對應至未被選擇之第二記憶體區塊BLK1的第二區塊啟用訊號BLK_ACT<1>。此外，該第一庫控制單元240_0可傳送該列位址RADD作為對應至被選擇的第一記憶體區塊BLK0及未被選擇的第二記憶體區塊BLK1的位址資訊BLK0_RADD及BLK1_RADD，位址資訊BLK0_RADD及BLK1_RADD係位址資訊BLK0_RADD至BLK3_RADD之一部分。
僅供參考，若被啟用之庫啟用訊號BK_ACT<0：1>被停用，則該庫控制單元240_0或240_1可停用被啟用的區塊啟用訊號BLK_ACT<0：3>。
該第一記憶體庫BK0可包含該第一記憶體區塊BLK0、該第二記憶體區塊BLK1、第一區塊控制單元、第二區塊控制單元、第一局部匯流排LIO_BUS0及第二局部匯流排LIO_BUS1。此外，該第二記憶體庫BK1可包含該第三記憶體區塊BLK2、第四記憶體區塊BLK3、第三區塊控制單元、第四區塊控制單元、第三局部匯流排LIO_BUS2、及第四局部匯流排LIO_BUS3。
各該記憶體區塊BLK0至BLK3可包含複數字元線WL0至WLN(為了簡潔，僅該記憶體區塊BLK0之字元線被例示，而剩餘之記憶體區塊BLK1至BLK3之字元線未被例示)及被連接至該等字元線的複數記憶胞(圖2未示)。該等區塊控制單元可包含各別的列控制單元ROW_C0至 ROW_C3及各別的行控制單元COL_C0至COL_C3。
該等列控制單元ROW_C0至ROW_C3可啟用各別的字元線於一區段中，該等字元線係基於位址資訊BLK0_RADD至BLK3_RADD而被選擇，該區塊啟用單元BLK_ACT<0：3>之對應的一者在該區段中已被啟用。該等行控制單元COL_C0至COL_C3可傳送資料於各自的局部匯流排LIO_BUS0至LIO_BUS3及全域匯流排GIO_BUS之間。
該等行控制單元COL_C0至COL_C3可控制各別的記憶體區塊BLK0至BLK3之行存取操作，以回應該讀取指令RD、WT及該行位址CADD。當該讀取指令RD被啟用時，該等行控制單元COL_C0至COL_C3可控制該等記憶體區塊BLK0至BLK3，致使藉由該行位址CADD而被選擇之行之資料透過各別的局部匯流排LIO_BUS0至LIO_BUS3而被傳送至各別的行控制單元COL_C0至COL_C3。該等行控制單元COL_C0至COL_C3可傳送各別之局部匯流排LIO_BUS0至LIO_BUS3之資料至該全域匯流排GIO_BUS。當該寫入指令WT被啟用時，該等行控制單元COL_C0至COL_C3可傳送該全域匯流排GIO_BUS之資料至各別的局部匯流排LIO_BUS0至LIO_BUS3。此外，該等行控制單元COL_C0至COL_C3可控制各別的記憶體區塊BLK0至BLK3，致使各別的局部匯流排LIO_BUS0至LIO_BUS3之資料被傳送至藉由行位址CADD而被選擇的行。
該全域匯流排GIO_BUS可傳送資料於被選擇的一記憶體區塊及該資料輸入/輸出單元203之間。當一讀取操作被執行時，該全域匯流排GIO_BUS可將藉由被選擇之一記憶體區塊而輸出之資料傳送至該資料輸入/輸出單元203。當一寫入操作被執行時，該全域匯流排GIO_BUS可將被輸 入至該資料輸入/輸出單元203之資料傳送至被選擇之記憶體庫。
底下係基於前述內容而敘述該記憶體裝置之操作。
(1)若該記憶體裝置被設定為該單一模式
在此情形中，用於選擇該第一記憶體庫BK0之第一記憶體區塊BLK0之一字元線的位址ADDs已與該啟用指令一起被施加於該記憶體裝置，並且在tRCD之一時間間隔之後，用於選擇該第一記憶體區塊BLK0之一些記憶胞的行位址CADD已與該讀取指令RD一起被施加於該記憶體裝置。於本例中，該行位址CADD可包含該區塊位址BLK_ADD。
該第一庫啟用訊號BK_ACT<0>被啟用，以回應該啟用指令ACT，並且該第一區塊啟用訊號BLK_ACT<0>被啟用，以回應該第一庫啟用訊號BK_ACT<0>。在被選擇之第一記憶體區塊BLK0之字元線當中藉由列位址RADD而被選擇之一字元線被啟用，以回應該第一區塊啟用訊號BLK_ACT<0>。
當該讀取指令RD被啟用時，被連接至該第一記憶體區塊BLK0之被啟用之字元線的記憶胞之資料被傳送至該全域匯流排GIO_BUS(透過該第一局部匯流排LIO_BUS0)及被輸出至該記憶體裝置之外部。在此情形中，該第一局部匯流排LIO_BUS0之資料可為藉由該行位址CADD而被選擇之記憶胞之資料。
(2)若該記憶體裝置被設定為該雙重模式
於此例中，在tRCD之一時間間隔之後，用於選擇該第一記憶體庫BK0之第一記憶體區塊BLK0之一字元線的位址ADDs已與該啟用指令一起被施加於該記憶體裝置，用於選擇該第一記憶體區塊BLK0之一些記 憶胞的行位址CADD與該寫入指令WT已一起被施加於該記憶體裝置，並且在tCCD之一時間間隔之後，用於選擇該第二記憶體區塊BLK1之一些記憶胞的行位址CADD已與該讀取指令RD一起被施加於該記憶體裝置。在此情形中，該行位址CADD可包含該區塊位址BLK_ADD。
該第一庫啟用訊號BK_ACT<0>被啟用，以回應該啟用指令ACT，並且該第一區塊啟用訊號BLK_ACT<0>及該第二區塊啟用訊號BLK_ACT<1>被啟用，以回應該第一庫啟用訊號BK_ACT<0>。在被選擇之第一記憶體區塊BLK0之字元線當中藉由列位址RADD而被選擇之一字元線被啟用，以回應該第一區塊啟用訊號BLK_ACT<0>。此外，在未被選擇之第二記憶體區塊BLK1之字元線當中藉由列位址RADD而被選擇之一字元線被啟用，以回應該第二區塊啟用訊號BLK_ACT<1>。
當該寫入指令WT被啟用時，該全域匯流排GIO_BUS之資料被傳送至記憶胞，該等記憶胞係連接至該第一記憶體區塊BLK0之被啟用之字元線(透過該第一局部匯流排LIO_BUS0)及被寫入至該等記憶胞中。在此情形中，該資料被寫入的記憶胞可為藉由該行位址CADD而被選擇之記憶胞。
當該讀取指令RD被啟用時，被連接至該第二記憶體區塊BLK1之被啟用之字元線的記憶胞之資料被傳送至該全域匯流排GIO_BUS(透過該第二局部匯流排LIO_BUS1)及被輸出至該記憶體裝置之外部。在此情形中，該第二局部匯流排LIO_BUS1之資料可為藉由該行位址CADD而被選擇之記憶胞之資料。
在一單一記憶體庫中，一記憶體裝置可藉由啟用二個或多個 字元線而增加其頻寬，以回應一啟用指令，並在一特定間隔中對二個或多個字元線執行存取。
圖3係例示根據本發明之一實施例之一記憶體裝置之配置之圖。
請參照圖3，該記憶體裝置可包含一指令輸入單元301、一位址輸入單元302、一資料輸入/輸出單元303、一指令解碼器310、一模式設定單元320、一庫選擇單元330、第一庫控制單元340_0、第二庫控制單元340_1、第一記憶體庫BK0、第二記憶體庫BK1、一全域匯流排GIO_BUS、及第一至第四位址計數單元350_0至350_3。
與圖2之記憶體裝置不同的是，圖3之記憶體裝置可啟用被選擇之一記憶體區塊之一位元線，亦可在未被選擇之記憶體區塊之字元線上執行一正常刷新。
當一模式暫存器設定指令MRS被啟用時，該模式設定單元320可使用透過該位址輸入單元302所接收的位址ADDs來設定該等設定模式(包含一單一模式及一雙重模式)之其一者。該單一模式可為一單一字元線在被選擇之一記憶體庫被啟用的一操作模式，且該雙重模式可為被選擇之一記憶體區塊之一字元線被啟用且未被選擇之一記憶體區塊之字元線在被選擇之一記憶體庫中受到一正常刷新的一操作模式。若該單一模式被設定，則該模式設定單元320可啟用一模式訊號MODE1；若該雙重模式被設定，則該模式設定單元320可啟用一模式訊號MODE2。
基於一設定模式，該第一庫控制單元340_0及該第二庫控制單元340_1可根據該第一模式及該第二模式而分別對應至且分別控制該第 一記憶體庫BK0及該第二記憶體庫BK1。該等庫控制單元340_0及340_1可產生對應至包含於該第一記憶體庫BK0及該第二記憶體庫BK1中之各別記憶體區塊BLK0至BLK3的區塊啟用訊號BLK_ACT<0：3>。
若該單一模式被設定，則該庫控制單元340_0或340_1之操作可與圖2中設定為該單一模式之庫控制單元240_0或240_1之操作相同。
若該雙重模式被設定，則當一庫啟用訊號BK_ACT<0：1>被啟用時，該庫控制單元340_0或340_1可啟用對應至藉由一區塊位址BLK_ADD而被選擇之一記憶體區塊的一區塊啟用訊號BLK_ACT<0：3>，並同步啟用對應至用於一特定扇區之未被選擇之一記憶體區塊(亦即不同於對應的記憶體庫BK0或BK1中之被選擇之記憶體區塊的另一記憶體區塊)的一區塊啟用訊號BLK_ACT<0：3>。舉例來說，在一第二模式中，若該庫啟用訊號BK_ACT<0>被啟用且該第一記憶體區塊BLK0藉由該區塊位址BLK_ADD而被選擇，則第一庫控制單元340_0可啟用對應至被選擇之第一記憶體區塊BLK0的第一區塊啟用訊號BLK_ACT<0>，並同步啟用對應至用於一特定扇區之未被選擇之第二記憶體區塊BLK1的第一區塊啟用訊號BLK_ACT<1>。
此外，該庫控制單元340_0或340_1可傳送一列位址RADD作為對應至被選擇之記憶體區塊的位址資訊，並可傳送一計數位址CNT_ADD0至CNT_ADD3作為對應至未被選擇之記憶體區塊的位址資訊。舉例來說，若該第一記憶體庫BK0之第一記憶體區塊BLK0被選擇，則該第一庫控制單元340_0可傳送該列位址RADD作為位址資訊BLK0_RADD並傳送該計數位址CNT_ADD0作為位址資訊BLK1_RADD。
每當該庫啟用訊號BK_ACT<0：1>被啟用時，該庫控制單元340_0及340_1可藉由啟用對應至未被選擇之一記憶體區塊的一區塊刷新訊號而產生區塊刷新訊號BLK0_REF至BLK3_REF。
該第一至第四庫控制單元350_0至350_3分別對應至第一至第四記憶體區塊BLK0至BLK3。每當該區塊刷新訊號BLK0_REF至BLK3_REF之對應一者被啟用時，該等位址計數單元350_0至350_3可將該等計數位址CNT_ADD0至CNT_ADD3之各別之值增加1，。為了將各該計數位址CNT_ADD0至CNT_ADD3之值增加1，其代表各該計數位址CNT_ADD0至CNT_ADD3被改變，致使於一第K字元線WLK被選擇之後，一第K+1字元線WLK+1被選擇。
底下係基於前述內容而敘述該記憶體裝置之操作。
(1)若該記憶體裝置被設定為該單一模式，則該記憶體裝置之操作可與圖2中設定為該第一模式之記憶體裝置相同。
(2)若該記憶體裝置被設定為該雙重模式
於此例中，用於選擇該第一記憶體庫BK0之第一記憶體區塊BLK0之一字元線的位址ADDs已與該啟用指令一起被施加於該記憶體裝置，而且，在tRCD之一時間間隔後，用於選擇該第一記憶體區塊BLK0之一些記憶胞的行位址CADD已與該寫入指令WT一起被施加於該記憶體裝置。在此情形中，該行位址CADD可包含該區塊位址BLK_ADD。
該第一庫啟用訊號BK_ACT<0>被啟用，以回應該啟用指令ACT，並且該第一區塊啟用訊號BLK_ACT<0>，以回應該第一庫啟用訊號BK_ACT<0>，因此該第二區塊啟用訊號BLK_ACT<1>可於一特定扇區被啟 用。藉由在被選擇之第一記憶體區塊BLK0中的列位址RADD而被選擇的一字元線被啟用，以回應該第一區塊啟用訊號BLK_ACT<0>。此外，藉由在未選擇之第二記憶體區塊BLK1中的計數位址CNT_ADD1而被選擇之一位元線受到啟用欲充電(active-precharge)(亦即刷新)，以回應該第二區塊啟用訊號BLK_ACT<1>。
當該寫入指令WT被啟用時，該全域匯流排GIO_BUS之資料透過該第一局部匯流排LIO_BUS0而被傳送至連接到該第一記憶體區塊BLK0之被啟用之字元線的記憶胞，並被寫入於該記憶胞。在此情形中，資料被寫入的記憶胞可為藉由該行位址CADD而被選擇之記憶胞。
一記憶體裝置可藉由在被啟用的記憶體庫中同步執行在一單一字元線上的一啟用操作及在其他字元線上的一正常刷新操作，而有效率地管理記憶體庫。
圖4係例示根據本發明之一實施例之一記憶體裝置之配置之圖。
參照圖4，該記憶體裝置可包含一指令輸入單元401、一位址輸入單元402、一資料輸入/輸出單元403、一指令解碼器410、一模式設定單元420、一庫選擇單元430、第一庫控制單元440_0、第二庫控制單元440_1、第一記憶體庫BK0、第二記憶體庫BK1、一全域匯流排GIO_BUS、及第一至第四位址儲存單元450_0至450_3。
與圖2之記憶體裝置不同，圖4之記憶體裝置可啟用被選擇之一記憶體區塊之一字元線，並同步在未被選擇之記憶體區塊之一字元線上執行一目標刷新。與包含於一記憶體庫中之所有字元線之依序刷新不同， 一目標刷新可代表連接到具有一較短保持時間(retention time)之記憶胞的字元線被刷新。於下文中，使用目標位址的一目標刷新可被執行，該等目標位址係使用儲存於該等位址儲存單元450_0至450_3的位址。
當一模式暫存器設定指令MRS被啟用時，該模式設定單元420可使用透過該位址輸入單元402所接收的位址ADDs來設定該等操作模式(包含一單一模式及一雙重模式)之其一者。該單一模式可為一單一字元線在被選擇之一記憶體庫中被啟用與被存取的一操作模式，且該雙重模式可為被選擇之一記憶體區塊之一字元線被啟用與被存取且未被選擇之一記憶體區塊之一字元線在被啟用之記憶體庫中同步受到一正常刷新的一操作模式。若該單一模式被設定，則該模式設定單元420可啟用一模式訊號MODE1；若該雙重模式被設定，則該模式設定單元420可啟用一模式訊號MODE2。
基於一設定模式，該第一庫控制單元440_0及該第二庫控制單元440_1可根據該第一模式及該第二模式而分別對應至且分別控制該第一記憶體庫BK0及該第二記憶體庫BK1。該等庫控制單元440_0及440_1可產生對應至包含於該第一記憶體庫BK0及該第二記憶體庫BK1中之各別記憶體區塊BLK0至BLK3的區塊啟用訊號BLK_ACT<0：3>。
若該單一模式被設定，則該庫控制單元440_0或440_1之操作可與圖2中設定為該第一模式之庫控制單元240_0或240_1之操作相同。
若該雙重模式被設定，則當一庫啟用訊號BK_ACT<0：1>被啟用時，該庫控制單元440_0或440_1可啟用對應至藉由一區塊位址BLK_ADD而被選擇之一記憶體區塊的一區塊啟用訊號BLK_ACT<0：3>，並 可亦啟用對應至用於一特定扇區之未被選擇之一記憶體區塊(亦即不同於對應的記憶體庫BK0或BK1之被選擇之記憶體區塊的另一記憶體區塊)的一區塊啟用訊號BLK_ACT<0：3>。舉例來說，在一第二模式中，若該庫啟用訊號BK_ACT<0>被啟用且該第一記憶體區塊BLK0藉由該區塊位址BLK_ADD而被選擇，則該第一庫控制單元440_0可啟用對應至被選擇之第一記憶體區塊BLK0的第一區塊啟用訊號BLK_ACT<0>，並可亦啟用對應至用於一特定扇區之未被選擇之第二記憶體區塊BLK1的第二區塊啟用訊號BLK_ACT<1>。
此外，該庫控制單元440_0或440_1可傳送一列位址RADD作為對應至被選擇之記憶體區塊的位址資訊，並可傳送一目標位址TR_ADD0至TR_ADD3作為對應至未被選擇之記憶體區塊的位址資訊。舉例來說，若該第一記憶體庫BK0之第一記憶體區塊BLK0被選擇，則該第一庫控制單元440_0可傳送該列位址RADD作為該位址資訊BLK0_RADD並傳送該目標位址TR_ADD0作為該位址資訊BLK1_RADD。
每當對應的庫啟用訊號BK_ACT<0：1>被啟用時，該等庫控制單元440_0及440_1可藉由啟用對應至未被選擇之一記憶體區塊的一目標刷新訊號而產生目標刷新訊號BLK0_TR至BLK3_TR。
該第一至第四位址儲存單元450_0至450_3各別對應至第一至第四記憶體區塊BLK0至BLK3。每當各別的目標刷新訊號BLK0_TR至BLK3_TR之對應一者被啟用時，該等位址儲存單元450_0至450_3可輸出各別的目標位址TR_ADD0至TR_ADD3。如下，該等目標位址TR_ADD0至TR_ADD3可被產生。
各該位址儲存單元450_0至450_3可儲存對應的一記憶體區塊之各該字元線之一啟用數量、一啟用頻率或一啟用時間的資訊，各該位址儲存單元450_0至450_3可比較上述資訊與參考資訊(亦即一參考數量、一參考頻率或一參考時間)，各該位址儲存單元450_0至450_3可儲存具有等於或大於該參考數量之啟用數量、等於或高於該參考頻率之啟用頻率、或是等於或長於該參考時間的啟用時間之一字元線的列位址RADD作為一比較結果。此後，當該等目標刷新訊號BLK0_TR至BLK3_TR之對應一者被啟用時，該等位址儲存單元450_0至450_3可藉由將被儲存的位址增加1或減去1而分別產生目標位址TR_ADD0至TR_ADD3，並輸出被產生的目標位址。如上述所產生的各該目標位址TR_ADD0至TR_ADD3可為鄰近具有大於該參考數量之啟用數量、等於或高於該參考頻率之啟用頻率、或是等於或長於該參考時間的啟用時間之字元線的字元線。
底下係基於前述內容而敘述該記憶體裝置之操作。
(1)若該記憶體裝置被設定為該單一模式，則該記憶體裝置之操作可與圖2中設定為該第一模式之記憶體裝置相同。
(2)若該記憶體裝置被設定為該雙重模式
於此例中，用於選擇該第一記憶體庫BK0之第一記憶體區塊BLK0之一字元線的位址ADDs已與該啟用指令一起被施加於記憶體裝置，而且，在tRCD之一時間間隔後，用於選擇該第一記憶體區塊BLK0之一些記憶胞的行位址CADD已與該讀取指令RD一起被施加於該記憶體裝置。在此情形中，該行位址CADD可包含該區塊位址BLK_ADD。
該第一庫啟用訊號BK_ACT<0>被啟用，以回應該啟用指令 ACT，並且該第一區塊啟用訊號BLK_ACT<0>被啟用，以回應該第一庫啟用訊號BK_ACT<0>，致使該第二區塊啟用訊號BLK_ACT<1>可於一特定扇區被啟用。藉由在被選擇之第一記憶體區塊BLK0中的列位址RADD而被選擇的一字元線被啟用，以回應該第一區塊啟用訊號BLK_ACT<0>。此外，藉由在未選擇之一第二記憶體區塊BLK1中的目標位址TR_ADD1而被選擇之一位元線受到啟用欲充電(亦即目標刷新)，以回應該第二區塊啟用訊號BLK_ACT<1>。
當該讀取指令RD被啟用時，連接到該第一記憶體區塊BLK0之被啟用之字元線的記憶胞之資料透過該第一局部匯流排LIO_BUS0而被傳送至該全域匯流排GIO_BUS，並被輸出至該記憶體裝置之外部。在此情形中，該第一局部匯流排LIO_BUS0的資料可包含藉由該行位址CADD而被選擇之記憶胞的資料。
一記憶體裝置可藉由在被啟用的記憶體庫中同步執行在一單一字元線上的一啟用操作及在之其他字元線上的一目標刷新操作，而有效率地管理記憶體庫。特別地，因為鄰近的字元線被頻繁啟用(frequently actived)而發生之記憶胞之資料的一損失可透過一目標刷新而被避免。
圖5係例示根據本發明之一實施例之一記憶體裝置之配置之圖。
請參照圖5，該記憶體裝置可包含一指令輸入單元501、一位址輸入單元502、一資料輸入/輸出單元503、一指令解碼器510、一模式設定單元520、一庫選擇單元530、第一庫控制單元540_0、第二庫控制單元540_1、第一記憶體庫BK0、第二記憶體庫BK1、一全域匯流排GIO_BUS、 第一至第四位址計數單元550_0至550_3、及第一至第四位址儲存單元560_0至560_3。
取決於一設定操作模式，圖5之記憶體裝置可執行圖2至圖4之記憶體裝置之所有該第二模式操作。也就是說，圖5之記憶體裝置可啟用未被選擇之一記憶體區塊的一字元線，可在未被選擇之記憶體區塊之一字元線上執行一正常操作，或當啟用被選擇之一記憶體區塊的一字元線時可在未被選擇之記憶體區塊之字元線上執行一目標操作。
當一模式暫存器設定指令MRS被啟用時，該模式設定單元520可使用透過該位址輸入單元502所接收的位址ADDs來設定該等設定模式(包含一單一模式及一雙重模式)之其一者。該單一模式可為被選擇之一記憶體區塊之一單一字元線在被啟用之一記憶體庫中被啟用的一操作模式，且該雙重模式可為另一記憶體區塊之一字元線在當被選擇之記憶體區塊之單一字元線在被啟用之一記憶體庫中被啟用時受到一列存取的一操作模式。
該雙重模式之第一模式可為二個或多個字元線在被選擇之一記憶體庫中被啟用的一操作模式。此外，該雙重模式之第二模式可為當被選擇之一記憶體區塊的一字元線被啟用未被選擇之一記憶體區塊之一字元線受到一正常操作的一操作模式。該雙重模式之第三模式可為當被選擇之記憶體區塊之一字元線在被選擇之一記憶體庫中被啟用時未被選擇之記憶體區塊之一字元線受到一目標操作的一操作模式。
若該單一模式被設定，則該模式設定單元520可啟用一模式訊號MODE1；若該雙重模式之第一模式被設定，則該模式設定單元520可 啟用一模式訊號MODE2；若該雙重模式之第二模式被設定，則該模式設定單元520可啟用一模式訊號MODE3；若該雙重模式之第三模式被設定，則該模式設定單元520可啟用一模式訊號MODE4。
基於一設定模式，該第一庫控制單元540_0及該第二庫控制單元540_1可根據該單一模式或該雙重模式之其一者而分別對應至且分別控制該第一記憶體庫BK0及該第二記憶體庫BK1。該等庫控制單元540_0及540_1可產生對應至各別記憶體區塊BLK0至BLK3的區塊啟用訊號BLK_ACT<0：3>，該等記憶體區塊BLK0至BLK3包含於該第一記憶體庫BK0及該第二記憶體庫BK1中。
若該單一模式被設定，則該庫控制單元540_0或540_1之操作可與圖2中設定為該第一模式之庫控制單元240_0或240_1之操作相同。若該雙重模式之第一模式被設定，則該庫控制單元540_0或540_1之操作可與圖2中設定為該第二模式之庫控制單元240_0或240_1之操作相同。若該雙重模式之第二模式被設定，則該庫控制單元540_0或540_1之操作可與圖3中設定為該雙重模式之庫控制單元340_0或340_1之操作相同。若該雙重模式之第三模式被設定，則該庫控制單元540_0或540_1之操作可與圖4中設定為該雙重模式之庫控制單元440_0或440_1之操作相同。
圖2至圖5係例示該記憶體裝置能同時支持該單一模式及該雙重模式。然而，該記憶體裝置可透過電路設計之改變而僅支持該雙重模式。因此有可能地，圖2至圖5之記憶體裝置之操作沒有該單一模式。
圖6係例示根據本發明之一實施例之一記憶體裝置之配置之圖。
請參照圖6，該記憶體系統可包含一記憶體控制器610及一記憶體裝置620。
該記憶體控制器610可藉由輸入指令訊號CMDs及位址ADDs至該記憶體裝置620而控制該記憶體裝置620之操作，並當讀取操作及寫入操作被執行時可與該記憶體裝置620交換資料DATA。施加至該記憶體裝置620的啟用指令、預充電指令、讀取指令、寫入指令、及模式暫存器設定指令可藉由傳送該指令訊號CMDs而被執行。當刷新操作及目標刷新操作被執行時，該記憶體控制器610不需要去傳送該等位址ADDs至該記憶體裝置620，因為藉由該記憶體裝置620而內部產生的位址CNT_ADD0至CNT_ADD3及TR_ADD0至TR_ADD3被使用。
該記憶體裝置620可透過自該記憶體控制器610所接收的一模式暫存器設定指令而透過該指令訊號CMDs設定一操作模式，並且，該記憶體裝置620在當啟用在被選擇之記憶體庫中之被選擇之一記憶體區塊的一字元線以回應一啟用指令時，可在被選擇之一記憶體庫中之未被選擇之記憶體區塊之一字元線上執行列存取。該記憶體裝置620可為參照圖2至圖5中所述之記憶體裝置之任何一者。
此技術可藉由同步啟用二個或多個字元線，以及在一單一記憶體庫中依序存取連接到被啟用之字元線的記憶胞，而增加一記憶體裝置之頻寬。
此外，此技術可藉由在被啟用之記憶體庫中同步執行在一單一字元線上的一啟用操作及另一字元線上的一正常刷新操作，而有效率地管理記憶體庫。
雖然各種實施例為了例示之目的已經進行說明，明顯地，對所屬技術領域中具有通常知識者而言，各種改變及調整皆可於不脫離本發明之精神與範疇內而達成，如下述之申請專利範圍所定義。
201:指令輸入單元
202:位址輸入單元
203:資料輸入/輸出單元
210:指令解碼器
220:模式設定單元
230:庫選擇單元
240_0:第一庫控制單元
240_1:第二庫控制單元
ACT:啟用指令
ADDs:位址
BK0至BK1:記憶體庫
BK_ACT<0：1>:庫啟用訊號
BK_ADD:庫位址
BLK0至BLK3:記憶體區塊
BLK_ACT<0：3>:區塊啟用訊號
BLK_ADD:區塊位址
BLK0_RADD至BLK3_RADD:位址資訊
CADD:行位址
CMDs:指令訊號
COL_C0至COL_C3:行控制單元
DATA:資料
GIO_BUS:全域匯流排
LIO_BUS0至LIO_BUS3:局部匯流排
MODE1:模式訊號
MODE2:模式訊號
MRS:模式暫存器設定指令
PRE:預充電指令
RADD:列位址
RD:讀取指令
ROW_C0至ROW_C3:列控制單元
WL0至WLN:字元線
WT:寫入指令

Claims (18)

  1. 一種記憶體裝置，包括：一第一記憶體庫，包括第一記憶體區塊及第二記憶體區塊；一第二記憶體庫，包括第三記憶體區塊及第四記憶體區塊，其中該第一記憶體區塊、該第二記憶體區塊、該第三記憶體區塊以及該第四記憶體區塊包括多個字元線；及一庫選擇單元，適用於當施加一啟用指令時選擇一記憶體庫，該記憶體庫對應至該第一記憶體庫和該第二記憶體庫當中的一庫位址；其中被選擇之記憶體庫被設定為一第一模式時，啟用未被選擇之記憶體區塊的該等字元線中對應一列位址的一字元線，其中被選擇之記憶體庫被設定為一第二模式時，執行一正常刷新以刷新未被選擇之記憶體區塊的該等字元線中對應一計數位址的一字元線，其中被選擇之記憶體庫被設定為一第三模式時，執行一目標刷新以刷新未被選擇之記憶體區塊的該等字元線中對應一目標位址的一字元線，其中被選擇之記憶體庫啟用藉由被選擇之記憶體庫之記憶體區塊當中的一區塊位址而被選擇之一記憶體區塊的一字元線。
  2. 如請求項1所述之記憶體裝置，其中被選擇之記憶體庫一起啟用對應至被選擇之記憶體區塊之字元線當中之該列位址的一字元線及對應至未被選擇之記憶體區塊之字元線當中之該列位址的該字元線。
  3. 如請求項2所述之記憶體裝置，其中被選擇之記憶體區塊在連接到被選 擇之記憶體區塊的被啟用之字元線的記憶胞上及連接到未被選擇之記憶體區塊的被啟用之字元線的記憶胞上執行行存取(column access)，其中在該等記憶胞上的行存取包括用於寫入資料於該等記憶胞中之一操作及用於自該等記憶胞讀取資料之一操作。
  4. 如請求項3所述之記憶體裝置，其中於行位址選通至行位址選通延遲(tCCD,Column address strobe to Column address strobe Delay)的一間隔，被選擇之記憶體庫在被選擇及未被選擇之記憶體區塊上執行該行存取。
  5. 如請求項2所述之記憶體裝置，其中當一預充電指令被施加時，被選擇的記憶體庫預充電被選擇之記憶體區塊的被啟用之字元線及未被選擇之記憶體區塊的被啟用之字元線。
  6. 如請求項1所述之記憶體裝置，更包括：一位址計數單元，適用於藉由執行一計數操作而產生該計數位址，其中被選擇之記憶體庫刷新對應至未被選擇之記憶體區塊之字元線當中之計數位址的該字元線，並啟用對應至被選擇之記憶體區塊之字元線當中之該列位址的一字元線。
  7. 如請求項1所述之記憶體裝置，更包括：一位址儲存單元，適用於儲存具有一啟用數量、一啟用頻率或一啟用時間之一字元線的一位址，其中該啟用數量等於或大於一參考數量，其中該啟用頻率等於或高於一參考頻率，其中該啟用時間等於或長於一參考時間， 其中被選擇之記憶體庫刷新鄰近於對應至該位址儲存單元之位址之字元線的一鄰近字元線，並啟用對應至被選擇之記憶體區塊之字元線當中之該列位址的一字元線，其中該位址儲存單元之位址係於未被選擇之記憶體區塊之字元線當中，其中該鄰近字元線對應該目標位址。
  8. 如請求項1所述之記憶體裝置，更包含：一位址計數單元，適用於藉由執行一計數操作而產生該計數位址；及一位址儲存單元，適用於儲存具有一啟用數量、一啟用頻率或一啟用時間之一字元線之一位址，其中該啟用數量等於或大於一參考數量，其中該啟用頻率等於或高於一參考頻率，其中該啟用時間等於或長於一參考時間。
  9. 如請求項8所述之記憶體裝置，其中，被選擇之記憶體庫執行該目標刷新時，對一鄰近字元線執行該目標刷新，該鄰近字元線鄰近於未被選擇之記憶體區塊之字元線當中對應至該位址儲存單元之位址之字元線，其中該鄰近字元線對應於該目標位址。
  10. 如請求項1所述之記憶體裝置，更包括：一第一庫控制單元，適用於產生分別對應至該第一記憶體區塊及第二記憶體區塊的第一區塊控制訊號及第二區塊控制訊號，並當該第一記憶體庫被選擇時，一起啟用該第一區塊控制訊號及該第二區塊控制訊號； 一第二庫控制單元，適用於產生分別對應至該第三記憶體區塊及第四記憶體區塊的第三區塊控制訊號及第四區塊控制訊號，並當該第二記憶體庫被選擇時，一起啟用該第三區塊控制訊號及該第四區塊控制訊號；及一全域匯流排，適用於傳送被選擇之記憶體庫的資料。
  11. 如請求項10所述之記憶體裝置，其中該第一記憶體庫包括：一第一區塊控制單元，適用於控制到該第一記憶體區塊的列存取，以回應該第一區塊控制訊號；一第二區塊控制單元，適用於控制到該第二記憶體區塊的列存取，以回應該第二區塊控制訊號；一第一局部匯流排，適用於在該第一記憶體區塊及該全域匯流排之間傳送資料；一第二局部匯流排，適用於在該第二記憶體區塊及該全域匯流排之間傳送資料；及其中該第二記憶體庫包括：一第三區塊控制單元，適用於控制到該第三記憶體區塊的列存取，以回應該第三區塊控制訊號；一第四區塊控制單元，適用於控制到該第四記憶體區塊的列存取，以回應該第四區塊控制訊號；一第三局部匯流排，適用於在該第三記憶體區塊及該全域匯流排之間傳送資料；及 一第四局部匯流排，適用於在該第四記憶體區塊及該全域匯流排之間傳送資料。
  12. 一記憶體裝置，包括：一第一記憶體庫，包括第一記憶體區塊及第二記憶體區塊；一第二記憶體庫，包括第三記憶體區塊及第四記憶體區塊，其中該第一記憶體區塊、該第二記憶體區塊、該第三記憶體區塊以及該第四記憶體區塊包括多個字元線；及一庫選擇單元，適用於當一施加啟用指令時選擇一記憶體庫，該記憶體庫對應至該第一記憶體庫及該第二記憶體庫當中的一庫位址，在一單一模式中，被選擇之記憶體庫啟用藉由被選擇之記憶體庫之記憶體區塊當中的一區塊位址而被選擇的一記憶體區塊之一字元線，且在一雙重模式中，被選擇之記憶體庫被設定為該雙重模式的一第一模式時，啟用未被選擇之記憶體區塊的該等字元線中對應一列位址的一字元線，被選擇之記憶體庫被設定為該雙重模式的一第二模式時，執行一正常刷新以刷新未被選擇之記憶體區塊的該等字元線中對應一計數位址的一字元線，被選擇之記憶體庫被設定為該雙重模式的一第三模式時，執行一目標刷新以刷新未被選擇之記憶體區塊的該等字元線中對應一目標位址的一字元線，被選擇之記憶體庫並啟用被選擇之記憶體區塊的字元線。
  13. 如請求項12所述之記憶體裝置，其中在一雙重模式中，被選擇的記憶體庫一起啟用對應至被選擇的記憶體區塊之字元線當中之該列位址的一字元線及對應至未被選擇之記憶體區塊之字元線當中之列位址之該 字元線。
  14. 如請求項12所述之記憶體裝置，更包括：一位址計數單元，適用於藉由執行一計數操作而產生該計數位址；其中在該雙重模式中，被選擇的記憶體庫刷新對應至未被選擇之記憶體區塊之字元線當中之計數位址的該字元線，並啟用對應至未被選擇之記憶體區塊之字元線當中之該列位址的一字元線。
  15. 如請求項12所述之記憶體裝置，更包括：一位址儲存單元，適用於儲存具有一啟用數量、一啟用頻率或一啟用時間之一字元線的一位址，其中該啟用數量等於或大於一參考數量，其中該啟用頻率等於或高於一參考頻率，其中該啟用時間等於或長於一參考時間，其中在該雙重模式中，被選擇之記憶體庫刷新鄰近於對應至該位址儲存單元之位址之字元線的一鄰近字元線，並啟用對應至被選擇之記憶體區塊之字元線當中之該列位址的一字元線，其中該位址儲存單元之位址係於未被選擇之記憶體區塊之字元線當中，其中該鄰近字元線對應該目標位址。
  16. 如請求項12所述之記憶體裝置，更包括：一位址計數單元，適用於藉由執行一計數操作而產生該計數位址；一位址儲存單元，適用於儲存具有一啟用數量、一啟用頻率或一啟用時間之一字元線的一位址，其中該啟用數量等於或大於一參考數 量，其中該啟用頻率等於或高於一參考頻率，其中該啟用時間等於或長於一參考時間。
  17. 如請求項16所述之記憶體裝置，其中，被選擇之記憶體庫執行該目標刷新時，執行該目標刷新以刷新一鄰近字元線，該鄰近字元線鄰近於未被選擇之記憶體區塊的該等字元線中對應至該位址儲存單元之位址的該字元線，其中該鄰近字元線對應該目標位址。
  18. 如請求項12所述之記憶體裝置，更包括：一第一庫控制單元，適用於產生分別對應至該第一記憶體區塊及該第二記憶體區塊的第一區塊控制訊號及第二區塊控制訊號、當該第一記憶體庫在該單一模式中被選擇時啟用該第一區塊控制單元及該第二區塊控制單元中之其一者、及當該第一記憶體庫在該雙重模式中被選擇時一起啟用該等第一區塊控制訊號及該等第二區塊控制訊號；一第二庫控制單元，適用於產生分別對應於該第三記憶體區塊及該第四記憶體區塊的第三區塊控制訊號及第四區塊控制訊號、當該第二記憶體庫在該單一模式中被選擇時啟用該第三區塊控制訊號及該第四區塊控制訊號中之其一者、及當該第二記憶體庫在該雙重模式中被選擇時一起啟用該第三區塊控制訊號及該第四區塊控制訊號；及一全域匯流排，適用於傳送被選擇之記憶體庫的資料。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102471601B1 (ko) 2016-05-17 2022-11-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 위크 셀 검출 방법
KR102414257B1 (ko) * 2017-07-20 2022-06-29 에스케이하이닉스 주식회사 전자장치
US10908820B2 (en) * 2017-09-14 2021-02-02 Samsung Electronics Co., Ltd. Host-based and client-based command scheduling in large bandwidth memory systems
US10347315B2 (en) * 2017-10-31 2019-07-09 Sandisk Technologies Llc Group read refresh
US10824503B2 (en) * 2017-11-14 2020-11-03 Micron Technology, Inc. Systems and methods for performing a write pattern in memory devices
KR102513454B1 (ko) * 2018-02-28 2023-03-24 에스케이하이닉스 주식회사 반도체 장치
US10572377B1 (en) 2018-09-19 2020-02-25 Micron Technology, Inc. Row hammer refresh for content addressable memory devices
KR20200068942A (ko) * 2018-12-06 2020-06-16 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 동작 방법
US11049545B2 (en) 2019-04-23 2021-06-29 Micron Technology, Inc. Methods for adjusting row hammer refresh rates and related memory devices and systems
US11031066B2 (en) 2019-06-24 2021-06-08 Micron Technology, Inc. Methods for adjusting memory device refresh operations based on memory device temperature, and related memory devices and systems
KR20210131813A (ko) * 2020-04-24 2021-11-03 에스케이하이닉스 주식회사 반도체장치 및 이를 이용한 리프레쉬방법
KR102603176B1 (ko) 2023-06-06 2023-11-15 김환배 직선인출이 가능한 수납실용 회전트레이

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4725987A (en) * 1985-10-23 1988-02-16 Eastman Kodak Company Architecture for a fast frame store using dynamic RAMS
US6535950B1 (en) * 1999-06-10 2003-03-18 Fujitsu Limited Semiconductor memory device having a refresh operation
US20120170392A1 (en) * 2010-12-29 2012-07-05 Hynix Semiconductor Inc. Internal voltage generation circuit and semiconductor integrated circuit
US20130007353A1 (en) * 2010-02-17 2013-01-03 Sunil Shim Control method of nonvolatile memory device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63282997A (ja) * 1987-05-15 1988-11-18 Mitsubishi Electric Corp ブロツクアクセスメモリ
JP2004213830A (ja) * 2003-01-08 2004-07-29 Sony Corp 半導体記憶装置
JP4597829B2 (ja) * 2005-09-27 2010-12-15 パトレネラ キャピタル リミテッド， エルエルシー メモリ
US7313047B2 (en) 2006-02-23 2007-12-25 Hynix Semiconductor Inc. Dynamic semiconductor memory with improved refresh mechanism
US9176800B2 (en) * 2011-08-31 2015-11-03 Micron Technology, Inc. Memory refresh methods and apparatuses
US9030897B2 (en) * 2012-08-31 2015-05-12 SK Hynix Inc. Memory and memory system for preventing degradation of data
US9032141B2 (en) * 2012-11-30 2015-05-12 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
US9384821B2 (en) * 2012-11-30 2016-07-05 Intel Corporation Row hammer monitoring based on stored row hammer threshold value
KR102082441B1 (ko) * 2013-04-02 2020-02-27 에스케이하이닉스 주식회사 반도체메모리장치 및 반도체시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4725987A (en) * 1985-10-23 1988-02-16 Eastman Kodak Company Architecture for a fast frame store using dynamic RAMS
US6535950B1 (en) * 1999-06-10 2003-03-18 Fujitsu Limited Semiconductor memory device having a refresh operation
US20130007353A1 (en) * 2010-02-17 2013-01-03 Sunil Shim Control method of nonvolatile memory device
US20120170392A1 (en) * 2010-12-29 2012-07-05 Hynix Semiconductor Inc. Internal voltage generation circuit and semiconductor integrated circuit

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