KR20150020477A - 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법 - Google Patents

메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법 Download PDF

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KR20150020477A
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Abstract

메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법이 제공된다. 상기 메모리 장치는 제1 및 제2 서브뱅크를 포함하는 적어도 하나의 메모리 뱅크, ACT 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하는 로우 디코더, 및 PRE 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크에 대하여 각각 프리차지를 수행하는 제1 및 제2 센스 앰프를 포함하되, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행한다.

Description

메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법{Memory device, memory system comprising thereof and method for operating the memory system}
본 발명은 메모리 장치, 이를 포함하는 메모리 시스템 및 그 동작 방법에 관한 것이다.
메모리 장치는 크게 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분된다. 휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 SRAM(Static RAM), DRAM(Dynamic RAM), SDRAM(Synchronous DRAM) 등을 포함한다. 비휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 비휘발성 메모리 장치는 플래시 메모리 장치, ROM(Read Only Memory), PROM(Programmable ROM), EPROM(Electrically Programmable ROM), EEPROM(Electrically Erasable and Programmable ROM), 저항성 메모리 장치(예를 들어, PRAM(Phase-change RAM), FRAM(Ferroelectric RAM), RRAM(Resistive RAM)) 등을 포함한다.
본 발명이 해결하려는 과제는, ACT 커맨드를 재정의하여 서브뱅크 레벨의 병렬 동작을 지원하는 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, ACT 커맨드를 재정의하여 서브뱅크 레벨의 병렬 동작을 지원하는 메모리 시스템을 제공하는 것이다.
본 발명이 해결하려는 또 다른 과제는, ACT 커맨드를 재정의하여 서브뱅크 레벨의 병렬 동작을 지원하는 메모리 시스템의 동작 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 메모리 장치의 일 면(aspect)은, 제1 및 제2 서브뱅크를 포함하는 적어도 하나의 메모리 뱅크, ACT 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하는 로우 디코더, 및 PRE 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크에 대하여 각각 프리차지를 수행하는 제1 및 제2 센스 앰프를 포함하되, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행한다.
본 발명의 몇몇 실시예에서, 상기 제2 서브뱅크의 로우가 활성화된 후에, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 로우 디코더가 상기 제1 서브뱅크의 로우를 활성화한 후에, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 서브뱅크는 상기 적어도 하나의 메모리 뱅크 내에서 각각 상기 제1 및 제2 센스 앰프를 공유하는 메모리 셀들의 집합일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 서브뱅크는 각각 적어도 하나의 페이지에 대응할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는, 상기 ACT 커맨드에 응답하여, 상기 로우 디코더를 제어하고, 상기 PRE 커맨드에 응답하여, 상기 제1 및 제2 센스 앰프를 제어하는 제어 로직을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드는 제1 ACT 커맨드와 제2 ACT 커맨드를 포함하고, 상기 제1 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하고, 상기 제2 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 비수행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는, 상기 제1 및 제2 서브뱅크의 활성화 상태를 기억하여, 상기 제1 및 제2 센스 앰프를 제어하는 제어 로직을 더 포함하고, 상기 제2 서브뱅크가 활성화된 상태이면, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하고, 상기 제2 서브뱅크가 비활성화된 상태이면, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 비수행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는 DRAM일 수 있다.
상기 과제를 해결하기 위한 본 발명의 메모리 시스템의 일 면은, 데이터를 저장하는 메모리 장치, 및 ACT 커맨드 및 PRE 커맨드를 발행하여 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 메모리 장치는, 제1 및 제2 서브뱅크를 포함하는 적어도 하나의 메모리 뱅크와, 상기 ACT 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하는 로우 디코더와, 상기 PRE 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크에 대하여 각각 프리차지를 수행하는 제1 및 제2 센스 앰프를 포함하고, 상기 제1 서브뱅크의 로우를 활성화하기 위한 제1 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하고, 상기 메모리 컨트롤러는, 상기 제2 서브뱅크의 로우가 활성화된 상태이면, 상기 제1 ACT 커맨드를 발행한다.
본 발명의 몇몇 실시예에서, 상기 제1 서브뱅크의 로우를 활성화하기 위한 제2 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 비수행하고, 상기 메모리 컨트롤러는, 상기 제2 서브뱅크의 로우가 비활성화된 상태이면, 상기 제2 ACT 커맨드를 발행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 컨트롤러는, 상기 제1 및 제2 서브뱅크의 활성화 상태를 저장할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 서브뱅크의 로우를 활성화하기 위한 상기 제1 ACT 커맨드에 응답하여, 상기 로우 디코더가 상기 제1 서브뱅크의 로우를 활성화한 후에, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 서브뱅크는 상기 적어도 하나의 메모리 뱅크 내에서 각각 상기 제1 및 제2 센스 앰프를 공유할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 서브뱅크는 각각 적어도 하나의 페이지에 대응할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는, 상기 ACT 커맨드에 응답하여, 상기 로우 디코더를 제어하고, 상기 PRE 커맨드에 응답하여, 상기 제1 및 제2 센스 앰프를 제어하는 제어 로직을 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치는 DRAM일 수 있다.
상기 과제를 해결하기 위한 본 발명의 메모리 시스템의 다른 면은, 데이터를 저장하는 메모리 장치, 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 메모리 장치는, 제1 및 제2 서브뱅크를 포함하는 적어도 하나의 메모리 뱅크와, 상기 제1 및 제2 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하는 로우 디코더와, 상기 제1 및 제2 서브뱅크에 대하여 각각 프리차지를 수행하는 제1 및 제2 센스 앰프를 포함하고, 상기 메모리 컨트롤러는, 상기 제1 서브뱅크의 로우를 활성화하기 위한 제1 ACT 커맨드와, 상기 제2 서브뱅크의 로우를 활성화하기 위한 제2 ACT 커맨드를 발행하고, 상기 제1 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하고, 상기 제2 ACT 커맨드에 응답하여, 상기 제1 센스 앰프가 상기 제1 서브뱅크에 대하여 프리차지를 수행한다.
본 발명의 몇몇 실시예에서, 상기 메모리 컨트롤러는 상기 제1 ACT 커맨드와 상기 제2 ACT 커맨드 사이에 상기 제1 또는 제2 서브뱅크에 대하여 프리차지를 수행하기 위한 PRE 커맨드를 발행하지 않을 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 ACT 커맨드에 응답하여, 상기 로우 디코더가 상기 제1 서브뱅크의 로우를 활성화하고, 상기 제2 ACT 커맨드에 응답하여, 상기 로우 디코더가 상기 제2 서브뱅크의 로우를 활성화할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 ACT 커맨드에 응답하여, 상기 로우 디코더가 상기 제1 서브뱅크의 로우를 활성화한 후에, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하고, 상기 제2 ACT 커맨드에 응답하여, 상기 로우 디코더가 상기 제2 서브뱅크의 로우를 활성화한 후에, 상기 제1 센스 앰프가 상기 제1 서브 뱅크에 대하여 프리차지를 수행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 서브뱅크는 상기 적어도 하나의 메모리 뱅크 내에서 각각 상기 제1 및 제2 센스 앰프를 공유하는 메모리 셀들의 집합일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 서브뱅크는 적어도 하나의 페이지에 대응할 수 있다.
상기 과제를 해결하기 위한 본 발명의 메모리 시스템의 또 다른 면은, 데이터를 저장하는 메모리 장치, 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되, 상기 메모리 장치는, 복수의 서브뱅크를 포함하는 적어도 하나의 메모리 뱅크와, 상기 복수의 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하는 로우 디코더와, 상기 복수의 서브뱅크에 대하여 각각 프리차지를 수행하는 복수의 센스 앰프를 포함하고, 상기 메모리 컨트롤러는, 상기 복수의 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 발행하고, 상기 ACT 커맨드를 발행한 후, PRE 커맨드를 발행하지 않고, 상기 선택된 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 재발행한다.
본 발명의 몇몇 실시예에서, 상기 메모리 컨트롤러는, 상기 선택된 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 발행한 후, 상기 선택된 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 재발행하기 전에, 상기 복수의 서브뱅크 중 선택된 다른 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 발행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 선택된 다른 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 복수의 센스 앰프 중 하나의 센스 앰프가 상기 선택된 하나의 서브뱅크에 대하여 프리차지를 수행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 선택된 다른 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 로우 디코더가 상기 선택된 다른 하나의 서브뱅크의 로우를 활성화한 후에, 상기 복수의 센스 앰프 중 하나의 센스 앰프가 상기 선택된 하나의 서브뱅크에 대하여 프리차지를 수행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 서브뱅크는 상기 적어도 하나의 메모리 뱅크 내에서 각각 상기 복수의 센스 앰프를 공유하는 메모리 셀들의 집합일 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 서브뱅크는 각각 적어도 하나의 페이지에 대응할 수 있다.
상기 과제를 해결하기 위한 본 발명의 메모리 시스템의 동작 방법은, 메모리 컨트롤러가 메모리 장치의 적어도 하나의 메모리 뱅크의 제1 서브뱅크의 로우를 활성화하기 위한 제1 ACT 커맨드를 발행하고, 상기 제1 ACT 커맨드에 응답하여, 메모리 장치의 로우 디코더가 상기 제1 서브뱅크의 로우를 활성화하고, 상기 메모리 컨트롤러가 상기 적어도 하나의 메모리 뱅크의 상기 제1 서브뱅크와 다른 제2 서브뱅크의 로우를 활성화하기 위한 제2 ACT 커맨드를 발행하고, 상기 제2 ACT 커맨드에 응답하여, 상기 메모리 장치의 제1 센스 앰프가 상기 제1 서브뱅크에 대하여 프리차지를 수행하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 메모리 장치의 제1 센스 앰프가 상기 제1 서브뱅크에 대하여 프리차지를 수행하는 것은, 상기 로우 디코더가 상기 제2 서브뱅크의 로우를 활성화한 후에, 상기 제1 센스 앰프가 상기 제1 서브뱅크에 대하여 프리차지를 수행할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 서브뱅크는 상기 적어도 하나의 메모리 뱅크 내에서 각각 하나의 센스 앰프를 공유하는 메모리 셀들의 집합일 수 있다.
본 발명의 몇몇 실시예에서, 상기 제1 및 제2 서브뱅크는 각각 적어도 하나의 페이지에 대응할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1의 서브뱅크들을 세부적으로 설명하기 위한 회로도이다.
도 3은 도 1의 메모리 장치의 동작 상태를 설명하기 위한 도면이다.
도 4a는 일반적인 메모리 장치의 동작 타이밍을 설명하기 위한 타이밍도이다.
도 4b는 서브뱅크 레벨의 병렬 동작 타이밍을 설명하기 위한 타이밍도이다.
도 4c는 도 1의 메모리 장치의 동작 타이밍을 설명하기 위한 타이밍도이다.
도 5a는 제1 서브뱅크가 활성화된 상태에서 제2 서브뱅크에 대한 ACT 커맨드를 설명하기 위한 타이밍도이다.
도 5b는 제1 서브뱅크가 비활성화된 상태에서 제2 서브뱅크에 대한 ACT 커맨드를 설명하기 타이밍도이다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 8은 도 7의 메모리 컨트롤러를 세부적으로 설명하기 위한 블록도이다.
도 9는 도 7의 메모리 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함하는 메모리 모듈을 설명하기 위한 도면이다.
도 11은 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함하는 예시적인 컴퓨터 시스템의 블록도이다.
도 12는 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함하는 예시적인 시스템 온 칩의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
메모리 공정의 미세화에 따라, 메모리 장치의 타이밍 파라미터들이 증가하고 있다. 메모리 장치의 타이밍 파라미터(timing parameter)는 기입 지연 시간(write latency time; tWL), 기입 리커버리 시간(write recovery time, tWR), 로우 프리차지 시간(row precharge time, tRP), 로우 투 컬럼 지연 시간(row to column delay, tRCD) 등을 포함한다. 이 중 tWR의 시간이 길어질 수록, 메모리 장치의 기입 동작 시간이 증가할 수 있다. 이와 같이 타이밍 파라미터들의 증가에 따른 성능 손실(performance loss)을 만회하기 위하여, 서브뱅크 레벨의 병렬 동작이 제안되고 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치를 설명하기 위한 블록도이고, 도 2는 도 1의 서브뱅크들을 세부적으로 설명하기 위한 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는, 제어 로직(110; CONTROL LOGIC) 및 복수의 메모리 뱅크(120)를 포함한다.
도 1에서는 메모리 장치(100)가 4 개의 메모리 뱅크(120)를 포함하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니고, 메모리 뱅크(120)의 개수는 실시예에 따라 다양하게 변형될 수 있다.
각각의 메모리 뱅크(120)는 로우 디코더(121; ROW DEC)와, 제1 및 제2 서브뱅크(122, 126; SUBBANK 0, SUBBANK 1)와, 제1 및 제2 센스 앰프(124, 128; S/A 0, S/A 1)를 포함할 수 있다.
로우 디코더(121)는 제1 및 제2 서브뱅크(122, 126) 중 선택된 하나의 서브뱅크의 로우(row)를 활성화할 수 있다. 이하에서, “서브뱅크의 로우를 활성화하는 것”은 “서브뱅크를 활성화하는 것”과 혼용되어 사용될 수 있다. 로우 디코더(121)는 외부(예를 들어, 어드레스 레지스터(미도시))로부터 로우 어드레스(ROW_ADDR)를 수신할 수 있다. 로우 디코더(121)는 로우 어드레스에 대응하는 서브뱅크의 로우를 활성화할 수 있다. 여기서, 서브뱅크의 로우를 활성화한다는 것은 서브뱅크의 로우에 기입 전압을 제공하는 것을 나타낸다. 또는, 서브뱅크의 로우를 활성화한다는 것은 서브뱅크의 로우를 오픈(open)하는 것을 나타낼 수도 있다.
명확하게 도시하지 않았으나, 로우 디코더(121)는 외부(예를 들어, 뱅크 제어 로직(미도시))로부터 뱅크 어드레스(BANK_ADDR)를 수신할 수도 있다. 로우 디코더(121)는 복수의 메모리 뱅크(120) 중 뱅크 어드레스에 대응하는 메모리 뱅크를 선택할 수 있다. 즉, 로우 디코더(121)는 선택된 메모리 뱅크의 선택된 하나의 서브뱅크의 로우를 활성화할 수 있다.
제1 및 제2 서브뱅크(122, 126)는 각각 복수의 메모리 셀들을 포함하여 데이터를 저장할 수 있다. 예를 들어, 제1 및 제2 서브뱅크(122, 126)는 로우 방향으로 배열될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제1 서브뱅크(122)는 로우 디코더(121) 및 제1 센스앰프(124)엔 연결되고, 제2 서브뱅크(126)는 로우 디코더(121) 및 제2 센스앰프(128)에 연결될 수 있다.
제1 및 제2 서브뱅크(122, 126)는 메모리 뱅크(120) 내에서 각각 제1 및 제2 센스 앰프(124, 128)를 공유하는 메모리 셀들의 집합일 수 있다. 예를 들어, 제1 및 제2 서브뱅크(122, 126)는 각각 적어도 하나의 페이지에 대응할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 2를 참조하면, 제1 서브뱅크(122)는 복수의 워드라인들(WL0~WLn)과, 복수의 비트라인들(BL0~BLm)과, 복수의 메모리 셀들(MC)을 포함할 수 있다.
복수의 메모리 셀들(MC)은 복수의 워드라인들(WL0~WLn)과 복수의 비트라인들(BLm)의 교차점에 배치될 수 있다. 각각의 메모리 셀(MC)은 DRAM(Dynamic Random Access Memory) 셀 구조를 가질 수 있다. 예를 들어, 각각의 메모리 셀(MC)은 스위칭 트랜지스터와, 정보 저장용 캡을 포함할 수 있다. 스위칭 트랜지스터의 게이트는 워드라인과 연결되고, 스위칭 트랜지스터의 소오스/드레인은 비트라인/정보 저장용 캡과 연결될 수 있다. 각각의 메모리 셀(MC)은 정보 저장용 캡에 저장된 전하량에 대응하는 데이터를 저장할 수 있다.
메모리 셀들(MC)에 연결되는 워드라인(WL0~WLn)을 제1 서브뱅크(122)의 로우라고 정의하고, 메모리 셀들(MC)에 연결되는 비트라인(BL0~BLm)을 제1 서브뱅크(122)의 컬럼(column)이라고 정의할 수 있다.
명확하게 도시하지 않았으나, 제2 서브뱅크(126)도 도 2를 참조하여 설명한 제1 서브뱅크(122)와 실질적으로 동일하게 구성될 수 있다.
다시 도 1을 참조하면, 제1 및 제2 센스 앰프(124, 128)는 각각 제1 및 제2 서브뱅크(122, 126)에 대하여 프리차지를 수행할 수 있다. 여기서, 서브뱅크에 대하여 프리차지를 수행한다는 것은 서브뱅크의 컬럼에 프리차지 전압을 제공하는 것을 나타낸다. 또는, 서브뱅크에 대하여 프리차지를 수행한다는 것은 서브뱅크의 로우를 클로즈(close)하는 것을 나타낼 수도 있다. 제1 및 제2 센스 앰프(124, 128)는 각각 제1 및 제2 서브뱅크(122, 126)로부터 데이터를 독출할 수 있다.
복수의 메모리 뱅크(120)는 독립적으로 동작할 수 있다. 즉, 메모리 뱅크 레벨의 병렬 동작이 가능할 수 있다. 각각의 메모리 뱅크(120)는 각각의 로우 디코더(121)를 포함하므로, 어느 하나의 메모리 뱅크와 다른 하나의 메모리 뱅크가 동시에 활성화될 수도 있다. 또한, 각각의 메모리 뱅크(120)는 각각의 센스 앰프(122, 126)를 포함하므로, 어느 하나의 메모리 뱅크와 다른 하나의 메모리 뱅크가 동시에 프리차지될 수도 있다.
제어 로직(110)은 메모리 장치(100)의 제반 동작을 제어할 수 있다. 제어 로직(110)은 외부(예를 들어, 메모리 컨트롤러(미도시))로부터 커맨드(CMD)를 수신할 수 있다. 제어 로직(110)은 커맨드에 응답하여, 로우 디코더(121)와, 제1 및 제2 센스 앰프(124, 128)를 제어할 수 있다.
외부로부터 메모리 장치(100)에 전달되는 커맨드는 ACT 커맨드와 PRE 커맨드를 포함할 수 있다. 여기서, ACT 커맨드는 선택된 메모리 뱅크(120)의 로우를 활성화(activate)하기 위한 명령어이다. 메모리 뱅크(120)는 하나의 로우 디코더(121)를 포함하므로, 복수의 서브뱅크(122, 126) 중 선택된 하나의 서브뱅크의 로우가 활성화될 수 있다. PRE 커맨드는 활성화된 메모리 뱅크(120)를 프리차지(precharge)하여 비활성화(deactivate)하기 위한 명령어이다. 메모리 뱅크(120)는 복수의 센스 앰프(124, 128)을 포함하므로, 복수의 서브뱅크(122, 126)는 각각 프리차지될 수 있다.
ACT 커맨드에 응답하여, 제어 로직(110)은 로우 디코더(121)를 제어함으로써, 제1 및 제2 서브뱅크(122, 126) 중 선택된 하나의 서브뱅크의 로우를 활성화하도록 할 수 있다. PRE 커맨드에 응답하여, 제어 로직(110)은 제1 및 제2 센스 앰프(124, 128) 중 하나의 센스 앰프를 제어함으로써, 대응하는 서브뱅크에 대하여 프리차지를 수행하도록 할 수 있다.
예를 들어, 제1 서브뱅크(122)의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 로우 디코더(121)는 제1 서브뱅크(122)의 로우를 활성화할 수 있다. 또는, 제2 서브뱅크(126)의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 로우 디코더(121)는 제2 서브뱅크(126)의 로우를 활성화할 수 있다.
또한, 본 발명의 실시예에 따른 메모리 장치(100)에서는, 제2 서브뱅크(126)의 로우가 활성화된 상태이면, 제1 서브뱅크(122)의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 제2 센스 앰프(128)가 제2 서브뱅크(126)에 대하여 자동적으로(automatically) 프리차지를 수행할 수도 있다. 또는, 제1 서브뱅크(122)의 로우가 활성화된 상태이면, 제2 서브뱅크(126)의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 제1 센스 앰프(124)가 제1 서브뱅크(122)에 대하여 자동적으로 프리차지를 수행할 수도 있다.
제어 로직(110)은 제1 및 제2 서브뱅크(122, 126)의 활성화 상태를 기억하고 관리할 수 있다. 서브뱅크들의 활성화 상태는 각각의 메모리 뱅크(120) 별로 관리될 수 있다. 어느 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 수신하면, 제어 로직(110)은 다른 하나의 서브뱅크의 로우가 활성화된 상태인지 판단할 수 있다. 상기 판단 결과에 따라, 제어 로직(110)은 메모리 장치(100)를 제어하여 다른 하나의 서브뱅크에 대하여 프리차지를 수행하거나 비수행하도록 할 수 있다.
실시예에 따라, 메모리 컨트롤러로부터 전달되는 ACT 커맨드가, 프리차지 명령의 수반 유무를 기초로 복수의 타입으로 구별될 수도 있다. 이 경우, ACT 커맨드는 다른 서브뱅크에 대한 프리차지 명령을 수반하는 제1 ACT 커맨드와, 다른 서브뱅크에 대한 프리차지 명령을 수반하지 않는 제2 ACT 커맨드를 포함할 수 있다. 메모리 장치(100)는 어느 하나의 서브뱅크에 대한 제1 ACT 커맨드와 제2 ACT 커맨드를 구별하여, 다른 하나의 서브뱅크에 대하여 프리차지를 수행하거나 비수행할 수 있다. 예를 들어, 제1 서브뱅크(122)의 로우를 활성화하기 위한 제1 ACT 커맨드에 응답하여, 제2 센스 앰프(128)가 제2 서브뱅크(126)에 대하여 프리차지를 수행하지만, 제1 서브뱅크(122)의 로우를 활성화하기 위한 제2 ACT 커맨드에 응답하여, 제2 센스 앰프(128)가 제2 서브뱅크(126)에 대하여 프리차지를 비수행할 수 있다. 제2 서브뱅크(126)의 로우를 활성화하기 위한 제1 및 제2 ACT 커맨드의 경우에도 실질적으로 동일하게 동작할 수 있다.
도 3은 도 1의 메모리 장치의 동작 상태를 설명하기 위한 도면이다.
도 3을 참조하면, 메모리 장치(100)의 동작 상태는 유휴 상태(IDLE), 뱅크 활성화 상태(BANK ACTIVE), 기입 상태(WRITE), 독출 상태(READ), 프리차지 상태(PRECHARGE)를 포함할 수 있다.
메모리 장치(100)는 전원이 공급되면 유휴 상태(IDLE) 또는 프리차지 상태(PRECHARGE)로 진입할 수 있다. 메모리 장치(100)는 프리차지 동작이 완료되면, 프리차지 상태(PRECHARGE)로부터 유휴 상태(IDLE)로 진입할 수 있다.
메모리 장치(100)는 ACT 커맨드를 수신하는 경우, 유휴 상태(IDLE)로부터 뱅크 활성화 상태(BANK ACTIVE)로 진입할 수 있다.
메모리 장치(100)는 WRITE 커맨드 또는 READ 커맨드를 수신하는 경우, 뱅크 활성화 상태(BANK ACTIVE)로부터 기입 상태(WRITE) 또는 독출 상태(READ)로 진입할 수 있다. 이어서, 메모리 장치(100)는 PRE 커맨드를 수신하는 경우, 기입 상태(WRITE) 또는 독출 상태(READ)로부터 프리차지 상태(PRECHARGE)로 진입할 수 있다.
한편, 메모리 장치(100)는 PRE 커맨드를 수신하는 경우, 뱅크 활성화 상태(BANK ACTIVE)로부터 바로 프리차지 상태(PRECHARGE)로 진입할 수도 있다.
상술한 바와 같이, 복수의 메모리 뱅크(120)는 독립적으로 동작할 수 있으므로, 뱅크 활성화 상태(BANK ACTIVE)는 각각의 메모리 뱅크(120)에 대하여 할당될 수 있다. 또는, 후술하는 바와 같이, 서브뱅크 레벨의 병렬 동작이 가능한 경우, 활성화 상태는 각각의 메모리 뱅크(120)의 서브뱅크별로 할당될 수도 있다.
명확하게 도시하지 않았으나, 메모리 장치(100)의 동작 상태는 도 3을 참조하여 설명한 상태 외에도, 셀프 리프레쉬(SELF REFRESH), 오토 리프레쉬(AUTO REFRESG), 서스펜드(SUSPEND), 파워 온(POWER ON), 파워 다운(POWER DOWN) 등과 같이 본 발명이 속하는 기술 분야에서 잘 알려진 상태 등을 더 포함할 수 있다.
도 4a는 일반적인 메모리 장치의 동작 타이밍을 설명하기 위한 타이밍도이고, 도 4b는 서브뱅크 레벨의 병렬 동작 타이밍을 설명하기 위한 타이밍도이고, 도 4c는 도 1의 메모리 장치의 동작 타이밍을 설명하기 위한 타이밍도이다.
도 4a 내지 도 4c에서 각각의 커맨드는 클록(CLK)의 상승 에지(rising edge)에서 정의되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니고, 각각의 커맨드는 클록의 하강 에지(falling edge)에서 정의될 수도 있다.
도 4b 및 도 4c에서 “SB0” 및 ”SB1”의 도면 부호는, 제1 서브뱅크(122)에 관련된 커맨드 및 제2 서브뱅크(126)에 관련된 커맨드를 구분하기 위한 것이며, 각각의 커맨드는 동일한 커맨드 버스를 통해서 제공됨은, 본 발명이 속하는 기술 분야의 통상의 기술자에게 자명할 것이다.
도 4a를 참조하면, 어느 하나의 메모리 뱅크에 대한 ACT 커맨드가 발행되고, 그로부터 tRCD의 시간 이후, 상기 메모리 뱅크에 대한 WRITE 커맨드가 발행된다. ACT 커맨드가 발행됨에 따라, 상기 메모리 뱅크의 로우가 활성화되고, WRITE 커맨드가 발행됨에 따라, 상기 메모리 뱅크의 로우에 배치되는 메모리 셀들에 대한 기입 동작이 수행된다. 메모리 뱅크의 기입 동작은 tWL+BL-1+tWR의 시간 동안 수행될 수 있다. 여기서, “BL”은 버스트 길이(burst length)를 나타내고, “1”은 하나의 클록 사이클을 나타낼 수 있다. 기입 동작이 수행된 후, 상기 메모리 뱅크에 대한 PRE 커맨드가 발행된다. PRE 커맨드가 발행됨에 따라, 상기 메모리 뱅크에 대한 프리차지 동작이 수행되어, 상기 메모리 뱅크가 비활성화된다. 메모리 뱅크의 프리차지 동작은 tRP의 시간 동안 수행될 수 있다. 이후, 다른 하나의 메모리 뱅크에 대한 ACT 커맨드가 발행되거나, 동일한 메모리 뱅크에 대한 ACT 커맨드가 발행될 수 있다.
도 4b를 참조하면, 어느 하나의 메모리 뱅크의 제1 서브뱅크(122)에 대한 ACT 커맨드가 발행되고, 그로부터 tRCD의 시간 이후, 제1 서브뱅크(122)에 대한 WRITE 커맨드가 발행된다. 서브뱅크의 기입 동작도 상술한 바와 같이 tWL+BL-1+tWR의 시간 동안 수행될 수 있다. 기입 동작이 수행된 후, 제1 서브뱅크(122)에 대한 PRE 커맨드가 발행된다. 서브뱅크의 프리차지 동작도 상술한 바와 같이 tRP의 시간 동안 수행될 수 있다.
한편, 메모리 장치가 서브뱅크 레벨로 병렬 동작하는 경우, 제1 서브뱅크(122)의 기입 동작의 tWR 시간에 제2 서브뱅크(126)에 대한 ACT 커맨드가 발행될 수 있다. 즉, WRITE 커맨드가 제공되고, 그로부터 tWL+BL-1의 시간 이후, 제2 서브뱅크(126)에 대한 ACT 커맨드가 제공될 수 있다.
이와 같이, 메모리 장치가 서브뱅크 레벨로 병렬 동작하는 경우, 복수의 서브뱅크의 활성화 동작이 기입 동작 시간(또는, 독출 동작 시간)에서 오버랩될 수 있다. 따라서, tWR의 시간이 증가하는 것을 메모리 컨트롤러에게 숨길 수 있다.
그러나, 서브뱅크 레벨로 병렬 동작 시키기 위하여, 메모리 컨트롤러가 발행해야 하는 ACT 커맨드와 PRE 커맨드의 수가 증가하는 단점이 있을 수 있다. 또한, 메모리 컨트롤러는 제1 서브뱅크(122)에 대한 PRE 커맨드와, 제2 서브뱅크(126)에 대한 ACT 커맨드 사이의 복잡한 타이밍 파라미터를 고려해야 한다. 또한, 메모리 컨트롤러는 메모리 뱅크를 구성하는 서브뱅크별로 활성화 상태를 기억해야 하고, 이는 메모리 컨트롤러의 로직 영역을 증가시킬 수 있다.
도 4c를 참조하면, 도 1의 메모리 장치에서는, 제1 서브뱅크(122)의 기입 동작의 tWR 시간에 제2 서브뱅크(126)에 대한 토글링 ACT 커맨드가 제공될 수 있다. 토글링 ACT 커맨드는 상술한 바와 같이 어느 하나의 서브뱅크에 대한 ACT 커맨드에 다른 하나의 서브뱅크에 대한 PRE 커맨드가 조합된 커맨드이다. 제2 서브뱅크(126)에 대한 토글링 ACT 커맨드가 제공됨에 따라, 제2 서브뱅크(126)의 로우가 활성화된다. 그리고, 토글링 ACT 커맨드가 제공된 후, tWR의 시간이 경과하면(또는, WRITE 커맨드가 제공된 후, tWL+BL-1+tWR의 시간이 경과하면), 제1 서브뱅크(122)에 대한 프리차지 동작이 자동적으로 수행되어, 제1 서브뱅크(122)가 비활성화된다.
따라서, 도 1의 메모리 장치에 따르면, 메모리 컨트롤러는 제1 서브뱅크(122)에 대한 PRE 커맨드룰 별도로 발행할 필요가 없다. 이에 따라, 메모리 컨트롤러는 제1 서브뱅크(122)에 대한 PRE 커맨드와, 제2 서브뱅크(126)에 대한 ACT 커맨드 사이의 복잡한 타이밍 파라미터를 고려하지 않을 수 있다. 또한, PRE 커맨드를 별도로 발행하지 않아도 되므로, 커맨드 버스의 대역폭(bandwidth)이 증가하지 않는다. 또한, 메모리 컨트롤러는 메모리 뱅크를 구성하는 서브뱅크 별로 활성화 상태를 기억하지 않고, 메모리 뱅크 별로 오픈된 서브뱅크가 존재하는지를 나타내는 활성화 상태를 기억하면 된다.
도 5a는 제1 서브뱅크가 활성화된 상태에서 제2 서브뱅크에 대한 ACT 커맨드를 설명하기 위한 타이밍도이고, 도 5b는 제1 서브뱅크가 비활성화된 상태에서 제2 서브뱅크에 대한 ACT 커맨드를 설명하기 타이밍도이다.
도 5a를 참조하면, 제1 서브뱅크(122)에 대한 ACT 커맨드가 발행됨에 따라, 제1 서브뱅크(122)의 로우가 활성화될 수 있다. 이후, 제2 서브뱅크(126)에 대한 ACT 커맨드가 발행됨에 따라, 제2 서브뱅크(126)의 로우가 활성화될 수 있다. 이후, 제1 서브뱅크(122)에 대한 ACT 커맨드가 재발행되어, 제1 서브뱅크(122)의 로우가 활성화될 수 있다. 여기서, 제1 서브뱅크(122)에 대한 ACT 커맨드와, 제2 서브뱅크(126)에 대한 ACT 커맨드 사이에, 제1 서브뱅크(122)에 대한 PRE 커맨드는 발행되지 않는다. 또한, 제2 서브뱅크(126)에 대한 ACT 커맨드와, 제1 서브뱅크(122)에 대하여 재발행된 ACT 커맨드 사이에도, 제1 서브뱅크(122)에 대한 PRE 커맨드가 발행되지 않는다. 제2 서브뱅크(126)에 대한 토글링 ACT 커맨드에 응답하여, 제1 서브뱅크(122)에 대한 프리차지가 수행되었기 때문이다.
도 5b를 참조하면, 제1 서브뱅크(122)에 대한 ACT 커맨드가 발행됨에 따라, 제1 서브뱅크(122)의 로우가 활성화될 수 있다. 이후, 제1 서브뱅크(122)에 대한 PRE 커맨드가 발행됨에 따라, 제1 서브뱅크(122)의 로우가 비활성화될 수 있다. 이후, 제2 서브뱅크(126)에 대한 ACT 커맨드가 발행되어, 제2 서브뱅크(126)의 로우가 활성화될 수 있다. 여기서, 제2 서브뱅크(126)에 대한 ACT 커맨드는 일반적인 ACT 커맨드이므로, 제2 서브뱅크(126)에 대한 ACT 커맨드에 응답하여, 제1 서브뱅크(122)에 대한 프리차지는 비수행된다.
메모리 컨트롤러는 제1 및 제2 서브뱅크(122, 126)의 활성화 상태를 메모리 뱅크 별로 기억하여, 현재 활성화된 서브뱅크가 존재하는 경우, 현재 활성화된 서브뱅크에 대한 PRE 커맨드를 수반하는 토글링 ACT 커맨드를 발행할 수 있다. 메모리 컨트롤러는, 현재 활성화된 서브뱅크가 존재하지 않는 경우, PRE 커맨들르 수반하지 않는 일반적인 ACT 커맨드를 발행할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 메모리 장치를 설명하기 위한 블록도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 메모리 장치(200)는 제어 로직(210; CONTROL LOGIC), 어드레스 레지스터(220; ADDRESS REGS), 로우 디코더(230; ROW DEC), 컬럼 디코더(240; COLUMN DEC), 뱅크 제어 로직(250; BANK CONTROL LOGIC), 메모리 셀 어레이(260), 입출력 게이팅 회로(270; I/0 GATING) 및 입출력 버퍼부(280; I/O BUFFER)를 포함한다.
제어 로직(210)은 외부(예를 들어, 메모리 컨트롤러(미도시))로부터 커맨드(CMD)를 수신하여, 메모리 장치(200)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 포함하는 커맨드(CMD)를 디코딩하여, 제어 신호들을 생성할 수 있다. 제어 로직(210)은 메모리 장치(200)가 기입(write), 독출(read) 또는 소거(erase) 동작을 수행하도록, 로우 디코더(230), 컬럼 디코더(240), 뱅크 제어 로직(250)에 제어 신호들을 제공할 수 있다. 실시예에 따라, 제어 로직(210)은 메모리 셀 어레이(260)의 각각의 메모리 뱅크(262)별로 서브뱅크들의 활성화 상태를 기억하고, 메모리 장치(200)의 프리차지 동작을 제어할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러로부터 어드레스(ADDR)를 수신할 수 있다. 예를 들어, 어드레스 레지스터(220)는 로우 어드레스 신호(ROW_ADDR), 컬럼 어드레스 신호(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 또한, 어드레스 레지스터(220)는 뱅크 어드레스 신호(BANK_ADDR)를 수신할 수도 있다. 어드레스 레지스터(220)는 수신된 로우 어드레스 신호(ROW_ADDR)를 로우 디코더(230)에 제공하고, 수신된 컬럼 어드레스 신호(COL_ADDR)를 컬럼 디코더(240)에 제공하고, 수신된 뱅크 어드레스 신호(BANK_ADDR)를 뱅크 제어 로직(250)에 제공할 수 있다.
로우 디코더(230)는 로우 어드레스 신호(ROW_ADDR)에 대응하는 메모리 뱅크(260)의 로우을 활성화할 수 있다. 컬럼 디코더(240)는 입출력 게이팅 회로(270)를 통하여 컬럼 어드레스 신호(COL_ADDR)에 대응하는 센스 앰프부(264)를 활성화할 수 있다. 로우 디코더(230) 및 컬럼 디코더(240)는 복수의 메모리 뱅크(262)에 대응하여 복수로 구성될 수도 있다.
뱅크 제어 로직(250)은 뱅크 어드레스 신호(BANK_ADDR)에 대응하여 뱅크 제어 신호들을 생성할 수 있다. 뱅크 제어 로직(250)은 뱅크 어드레스 신호(BANK_ADDR)에 대응하는 로우 디코더(230) 및 컬럼 디코더(240)가 동작하도록 뱅크 제어 신호들을 제공할 수 있다.
메모리 셀 어레이(260)는 복수의 메모리 뱅크(262)를 포함하여 구성될 수 있다.
메모리 뱅크(262)는 데이터를 저장하기 위한 복수의 메모리 셀들을 포함할 수 있다. 메모리 뱅크(262)는 복수의 워드라인들과 복수의 비트라인들을 포함하고, 복수의 메모리 셀들은 복수의 워드라인들과 복수의 비트라인들의 교차점에 배치될 수 있다. 각각의 메모리 셀은 DRAM(Dynamic Random Access Memory) 셀 구조를 가질 수 있다. 복수의 메모리 셀들은 복수의 서브뱅크를 구성할 수 있다.
복수의 센스 앰프부(264)는 복수의 메모리 뱅크(262)에 각각 연결될 수 있다. 각각의 센스 앰프부(264)는 도 1을 참조하여 설명한 바와 같이, 대응하는 서브뱅크에 대하여 프리차지를 수행할 수 있다.
입출력 게이팅 회로(270)는 입출력 데이터를 게이팅하는 회로들과 함께, 메모리 셀 어레이(260)에 데이터를 기입하기 위한 기입 드라이버들, 메모리 셀 어레이(260)로부터 독출된 데이터를 저장하기 위한 독출 래치들을 포함할 수 있다.
입출력 버퍼(280)는 메모리 컨트롤러로부터, 메모리 셀 어레이(260)에 기입될 데이터(DQ)를 수신할 수 있다. 입출력 버퍼(280)는 메모리 셀 어레이(260)에 기입될 데이터(DQ)를 기입 드라이버들을 통하여 메모리 셀 어레이(260)에 제공할 수 있다. 메모리 셀 어레이(260)로부터 독출된 데이터(DQ)는 센스 앰프부(264)에 의해 감지되고, 독출 래치들에 저장될 수 있다. 입출력 버퍼(280)는 독출 래치들에 저장된 데이터(DQ)를 메모리 컨트롤러에 제공할 수 있다.
도 6의 메모리 장치(200)는 도 1을 참조하여 설명한 메모리 장치(100)와 실질적으로 동일하게 동작할 수 있다.
도 6에서는 로우 디코더(230)가 메모리 셀 어레이(260)와 별도로 구성되는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니고, 로우 디코더(230)는 메모리 셀 어레이(260)의 메모리 뱅크(262) 내에 포함되어 구성될 수도 있다. 명확하게 도시하지 않았으나, 메모리 장치(200)는 예시되지 않은 다른 구성 요소들을 더 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
메모리 시스템(1000)은 메모리 컨트롤러(1100)와 메모리 장치(1200)를 포함한다.
메모리 컨트롤러(1100)는 메모리 장치(1200)를 제어하도록 구성될 수 있다. 메모리 컨트롤러(1100)는 메모리 장치(1200)에 커맨드(CMD), 어드레스(ADDR)를 제공하고, 메모리 장치(1200)와 데이터(DATA)를 교환할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 ACT 커맨드 및 PRE 커맨드를 발행(issue)할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 1을 참조하여 설명한 바와 같이, 메모리 컨트롤러(1100)는 다른 서브뱅크에 대한 프리차지 명령을 수반하는 제1 ACT 커맨드와, 다른 서브뱅크에 대한 프리차지 명령을 수반하지 않는 제2 ACT 커맨드를 발행할 수 있다. 메모리 컨트롤러(1100)는 REF 커맨드, CKE 커맨드, WRITE 커맨드, READ 커맨드, MRS 커맨드 등과 같은 본 발명이 속하는 기술 분야에서 잘 알려진 다른 커맨드 등을 발행할 수도 있다.
메모리 장치(1200)는 데이터를 저장하도록 구성될 수 있다. 메모리 장치(1200)는 도 1을 참조하여 설명한 메모리 장치(100) 또는 도 6을 참조하여 설명한 메모리 장치(200)와 실질적으로 동일하게 구성될 수 있다.
도 8은 도 7의 메모리 컨트롤러를 세부적으로 설명하기 위한 블록도이다.
도 8을 참조하면, 도 7의 메모리 컨트롤러(1100)는 세부 구성으로, 호스트 인터페이스(1110; HOST I/F), 프로세서(1120; PROCESSOR), 메모리 모듈(1130; MEMORY MODULE) 및 메모리 인터페이스(1140; MEMORY I/F)를 포함한다.
호스트 인터페이스(1110)는 호스트와 인터페이싱하도록 구성될 수 있다.
프로세서(1120)는 메모리 컨트롤러(1100)의 제반 동작을 제어하도록 구성될 수 있다.
메모리 모듈(1130)은 프로세서(1120)의 동작 메모리, 호스트 및 메모리 장치(1200) 사이의 캐시 메모리 또는 버퍼 메모리 중 적어도 하나로 사용될 수 있다. 예를 들어, 메모리 모듈(1130)은 SRAM(Static RAM)일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 메모리 모듈(1130)은 메모리 뱅크의 활성화 상태를 저장할 수 있다.
메모리 인터페이스(1140)는 메모리 장치(1200)와 인터페이싱하도록 구성될 수 있다. 예를 들어, 메모리 인터페이스(1140)는 메모리 장치(1200)에 커맨드(CMD), 어드레스(ADDR)를 제공하고, 메모리 장치(1200)와 데이터(DQ)를 교환할 수 있다.
명확하게 도시하지 않았으나, 메모리 컨트롤러(1100)는 예시되지 않은 다른 구성 요소들을 더 포함할 수 있다.
메모리 컨트롤러(1100)는 메모리 뱅크의 활성화 상태를 참조하여, 제1 ACT 커맨드 또는 제2 ACT 커맨드를 발행할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 제1 서브뱅크의 로우를 활성화하고자 할 때, 제2 서브뱅크가 활성화된 상태이면, 제1 ACT 커맨드를 발행하고, 제2 서브뱅크가 비활성화된 상태이면, 제2 ACT 커맨드를 발행할 수 있다.
도 9는 도 7의 메모리 시스템의 동작 방법을 설명하기 위한 흐름도이다.
도 9를 참조하면, 메모리 컨트롤러(1100)가 메모리 장치(1200)의 메모리 뱅크의 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 발행한다(S310).
이어서, 상기 ACT 커맨드에 응답하여, 메모리 장치(1200)의 로우 디코더가 제1 서브뱅크의 로우를 활성화한다(S320).
이어서, 메모리 컨트롤러(1100)가 메모리 뱅크의 제1 서브뱅크와 다른 제2 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 발행한다(S330).
이어서, 상기 ACT 커맨드에 응답하여, 메모리 장치(1200)의 로우 디코더가 제2 서브뱅크의 로우를 활성화한 후(S340), 메모리 장치(1200)의 제1 센스 앰프가 제1 서브뱅크에 대하여 자동적으로 프리차지를 수행한다(S350).
제1 및 제2 서브뱅크는 메모리 뱅크 내에서 각각 하나의 센스 앰프를 공유하는 메모리 셀들의 집합일 수 있다. 즉, 제1 서브뱅크는 제1 센스 앰프를 공유하고, 제2 서브뱅크는 제2 센스 앰프를 공유할 수 있다. 제1 및 제2 서브뱅크는 각각 적어도 하나의 페이지에 대응할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
도 10은 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함하는 메모리 모듈을 설명하기 위한 도면이다.
도 10을 참조하면, 메모리 모듈(2000)은 복수의 메모리 장치들(2100)을 포함한다.
메모리 모듈(2000)은 메모리 컨트롤러로부터 커맨드(CMD), 어드레스(ADDR), 데이터(DQ)를 수신하고, 상기 커맨드(CMD), 어드레스(ADDR), 데이터(DQ)를 버퍼링하여 메모리 장치들(2100)에 제공하는 버퍼(2200)를 더 포함할 수 있다.
버퍼(2200)와 메모리 장치들(2100) 사이의 데이터(DQ) 전송선들은 포인트-투-포인트 방식으로 연결될 수 있다. 또한, 버퍼(2200)와 메모리 장치들(2100) 사이의 커맨드(CMD)/어드레스(ADDR) 전송선들은 멀티-드롭 방식, 데이지-체인 방식, 또는 플라이-바이 데이지-체인 방식으로 연결될 수 있다.
버퍼(2200)가 커맨드(CMD), 어드레스(ADDR), 데이터(DQ)를 모두 버퍼링하므로, 메모리 컨트롤러는 버퍼(2200)의 로드만을 구동함으로써 메모리 모듈(2100)과 인터페이싱 할 수 있다.
복수의 메모리 장치(200)들은 도 1을 참조하여 설명한 메모리 장치(100) 또는 도 6을 참조하여 설명한 메모리 장치(200)와 실질적으로 동일하게 구성될 수 있다.
메모리 모듈(2000)은 UDIMM(Unbuffered Dual In-line Memory Module), RDIMM(Registered Dual In-line MemoryModule), FBDIMM(Fully Buffered Dual In-line Memory Module), LRDIMM(Load Reduced Dual In-line MemoryModule) 등과 같은 임의의 메모리 모듈일 수 있다.
도 11은 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함하는 예시적인 컴퓨터 시스템의 블록도이다.
도 11을 참조하면, 컴퓨터 시스템(3000)은 중앙 처리 장치(3100; CPU), 입출력 장치(3200; I/O), 램(3300; RAM), 롬(3400; ROM), 스토리지 장치(3500; STORAGE), 데이터 버스(3600; DATA BUS)를 포함한다.
중앙 처리 장치(3100), 입출력 장치(3200), 램(3300), 롬(3400), 스토리지 장치(3500)는 데이터 버스(3600)을 통하여 서로 결합될 수 있다. 데이터 버스(3600)는 데이터들이 이동되는 통로(path)에 해당한다.
중앙 처리 장치(3100)는 제어 장치, 연산 장치 등을 포함하여 프로그램을 실행하고 데이터를 처리할 수 있다. 중앙 처리 장치(3100)는 내부 또는 외부에 위치하는 캐시 메모리를 포함할 수도 있다.
입출력 장치(3200)는 마우스, 키보드 등을 포함하여 데이터를 입력 받을 수 있는 적어도 하나의 입력 장치와, 모니터, 스피커, 프린터 등을 포함하여 데이터를 출력할 수 있는 적어도 하나의 출력 장치를 포함할 수 있다.
램(3300)과 롬(3400)은 중앙 처리 장치(3100)와 데이터를 송수신하고, 프로그램 실행에 필요한 데이터 및/또는 명령어 등을 저장할 수 있다. 램(3300)은 휘발성 메모리 장치이고, 롬(3400)은 비휘발성 메모리 장치이다. 램(3300)은 도 1을 참조하여 설명한 메모리 장치(100) 또는 도 6을 참조하여 설명한 메모리 장치(200)와 실질적으로 동일하게 구성될 수 있다.
스토리지 장치(3500)는 플로피 디스크, 하드 디스크, CD-ROM, DVD 등의 비휘발성 저장 장치를 포함하여 데이터 및/또는 명령어 등을 저장할 수 있다.
명확하게 도시하지 않았으나, 컴퓨팅 시스템(3000)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 인터페이스 장치를 더 포함할 수 있다. 인터페이스 장치는 유선 또는 무선 형태일 수 있다. 예를 들어, 인터페이스 장치는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도 12는 본 발명의 몇몇 실시예에 따른 메모리 장치를 포함하는 예시적인 시스템 온 칩의 블록도이다.
도 12를 참조하면, 시스템 온 칩(4000)은 코어 장치(4100; CORE), 디스플레이 컨트롤러(4200; DISPLAY CONTROLLER), 주변 장치(4300; PERIPHERAL), 메모리 컨트롤러(4410; MEMORY CONTROLLER), 메모리 장치(4420; MEMORY DEVICE), 멀티미디어 장치(4500; MULTIMEDIA), 인터페이스 장치(4600; INTERFACE), 데이터 버스(4700)를 포함하여 구성될 수 있다.
코어 장치(4100), 디스플레이 컨트롤러(4200), 주변 장치(4300), 메모리 컨트롤러(4410), 메모리 장치(4420), 멀티미디어 장치(4500), 인터페이스 장치(4600)는 데이터 버스(4700)를 통하여 서로 결합될 수 있다. 데이터 버스(4700)는 데이터들이 이동되는 통로(path)에 해당한다.
코어 장치(4100)는 하나의 프로세서 코어(single-core)를 포함하거나, 복수의 프로세서 코어들(multi-core)을 포함하여 데이터를 처리할 수 있다. 예를 들어, 코어 장치(4100)는 듀얼 코어(dual-core), 쿼드 코어(quad-core), 헥사 코어(hexa-core) 등의 멀티 코어(multi-core)를 포함할 수 있다.
디스플레이 컨트롤러(4200)는 디스플레이 장치를 제어하여, 디스플레이 장치가 화상 또는 영상을 디스플레이하도록 할 수 있다.
주변 장치(4300)는 직렬 통신 장치, 메모리 관리 장치, 오디오 처리 장치 등을 장치를 포함할 수 있다.
메모리 컨트롤러(4410)는 메모리 장치(4420)를 제어하도록 구성될 수 있다. 메모리 컨트롤러(4410)는 메모리 장치(4420)에 커맨드/어드레스를 제공하고, 메모리 장치(4420)와 데이터를 교환할 수 있다. 메모리 컨트롤러(4410)는 다른 서브뱅크에 대한 프리차지 명령을 수반하는 제1 ACT 커맨드와, 다른 서브뱅크에 대한 프리차지 명령을 수반하지 않는 제2 ACT 커맨드를 발행할 수 있다.
메모리 장치(4420)는 데이터를 저장하도록 구성될 수 있다. 메모리 장치(4420)는 DDR SDRAM(Double Data Rate Static DRAM), SDR SDRAM(Single Data Rate SDRAM), SRAM(Static Random Access Memory)과 같은 하나 이상의 휘발성 메모리 장치 및/또는 EEPROM(Electrical Erasable Programmable ROM), 플래시 메모리(flash memory)과 같은 하나 이상의 비휘발성 메모리 장치를 포함할 수 있다. 휘발성 메모리 장치는 도 1을 참조하여 설명한 메모리 장치(100) 또는 도 6을 참조하여 설명한 메모리 장치(200)와 실질적으로 동일하게 구성될 수 있다.
멀티미디어 장치(4500)는 2차원/3차원 그래픽 엔진, ISP(Image Signal Processor), 코덱 엔진 등을 포함하여, 멀티미디어 연산을 처리할 수 있다.
인터페이스 장치(4600)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다.
본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는, 프로세서에 의해 실행되는 하드웨어 모듈, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 본 발명의 기술 분야에서 잘 알려진 임의의 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다.
예시적인 기록 매체는 프로세서에 연결되며, 그 프로세서는 기록 매체로부터 정보를 독출할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 기록 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 기록 매체는 사용자 단말기 내에 개별 구성 요소로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 제어 로직
120: 메모리 뱅크
121: 로우 디코더
122: 제1 서브뱅크
124: 제2 센스 앰프
126: 제2 서브뱅크
128: 제2 센스 앰프

Claims (20)

  1. 제1 및 제2 서브뱅크를 포함하는 적어도 하나의 메모리 뱅크;
    ACT 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하는 로우 디코더; 및
    PRE 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크에 대하여 각각 프리차지를 수행하는 제1 및 제2 센스 앰프를 포함하되,
    상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하는, 메모리 장치.
  2. 제1항에 있어서,
    상기 제2 서브뱅크의 로우가 활성화된 후에, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하는, 메모리 장치.
  3. 제1항에 있어서,
    상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 로우 디코더가 상기 제1 서브뱅크의 로우를 활성화한 후에, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하는, 메모리 장치.
  4. 제1항에 있어서,
    상기 제1 및 제2 서브뱅크는 상기 적어도 하나의 메모리 뱅크 내에서 각각 상기 제1 및 제2 센스 앰프를 공유하는 메모리 셀들의 집합인, 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 및 제2 서브뱅크는 각각 적어도 하나의 페이지에 대응하는, 메모리 장치.
  6. 제1항에 있어서,
    상기 ACT 커맨드에 응답하여, 상기 로우 디코더를 제어하고, 상기 PRE 커맨드에 응답하여, 상기 제1 및 제2 센스 앰프를 제어하는 제어 로직을 더 포함하는, 메모리 장치.
  7. 제1항에 있어서,
    상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드는 제1 ACT 커맨드와 제2 ACT 커맨드를 포함하고,
    상기 제1 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하고,
    상기 제2 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 비수행하는, 메모리 장치.
  8. 제1항에 있어서,
    상기 제1 및 제2 서브뱅크의 활성화 상태를 기억하여, 상기 제1 및 제2 센스 앰프를 제어하는 제어 로직을 더 포함하고,
    상기 제2 서브뱅크가 활성화된 상태이면, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하고,
    상기 제2 서브뱅크가 비활성화된 상태이면, 상기 제1 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 비수행하는, 메모리 장치.
  9. 데이터를 저장하는 메모리 장치; 및
    ACT 커맨드 및 PRE 커맨드를 발행하여 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되,
    상기 메모리 장치는,
    제1 및 제2 서브뱅크를 포함하는 적어도 하나의 메모리 뱅크와,
    상기 ACT 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하는 로우 디코더와,
    상기 PRE 커맨드에 응답하여, 상기 제1 및 제2 서브뱅크에 대하여 각각 프리차지를 수행하는 제1 및 제2 센스 앰프를 포함하고,
    상기 제1 서브뱅크의 로우를 활성화하기 위한 제1 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하고,
    상기 메모리 컨트롤러는,
    상기 제2 서브뱅크의 로우가 활성화된 상태이면, 상기 제1 ACT 커맨드를 발행하는, 메모리 시스템.
  10. 제9항에 있어서,
    상기 제1 서브뱅크의 로우를 활성화하기 위한 제2 ACT 커맨드에 응답하여, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 비수행하고,
    상기 메모리 컨트롤러는,
    상기 제2 서브뱅크의 로우가 비활성화된 상태이면, 상기 제2 ACT 커맨드를 발행하는, 메모리 시스템.
  11. 제9항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 및 제2 서브뱅크의 활성화 상태를 저장하는, 메모리 시스템.
  12. 제9항에 있어서,
    상기 제1 서브뱅크의 로우를 활성화하기 위한 상기 제1 ACT 커맨드에 응답하여, 상기 로우 디코더가 상기 제1 서브뱅크의 로우를 활성화한 후에, 상기 제2 센스 앰프가 상기 제2 서브뱅크에 대하여 프리차지를 수행하는, 메모리 시스템.
  13. 제9항에 있어서,
    상기 제1 및 제2 서브뱅크는 상기 적어도 하나의 메모리 뱅크 내에서 각각 상기 제1 및 제2 센스 앰프를 공유하는 메모리 셀들의 집합인, 메모리 시스템.
  14. 데이터를 저장하는 메모리 장치; 및
    상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하되,
    상기 메모리 장치는,
    복수의 서브뱅크를 포함하는 적어도 하나의 메모리 뱅크와,
    상기 복수의 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하는 로우 디코더와,
    상기 복수의 서브뱅크에 대하여 각각 프리차지를 수행하는 복수의 센스 앰프를 포함하고,
    상기 메모리 컨트롤러는,
    상기 복수의 서브뱅크 중 선택된 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 발행하고,
    상기 ACT 커맨드를 발행한 후, PRE 커맨드를 발행하지 않고, 상기 선택된 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 재발행하는, 메모리 시스템.
  15. 제14항에 있어서,
    상기 메모리 컨트롤러는, 상기 선택된 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 발행한 후, 상기 선택된 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 재발행하기 전에, 상기 복수의 서브뱅크 중 선택된 다른 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드를 발행하는, 메모리 시스템.
  16. 제15항에 있어서,
    상기 선택된 다른 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 복수의 센스 앰프 중 하나의 센스 앰프가 상기 선택된 하나의 서브뱅크에 대하여 프리차지를 수행하는, 메모리 시스템.
  17. 제16항에 있어서,
    상기 선택된 다른 하나의 서브뱅크의 로우를 활성화하기 위한 ACT 커맨드에 응답하여, 상기 로우 디코더가 상기 선택된 다른 하나의 서브뱅크의 로우를 활성화한 후에, 상기 복수의 센스 앰프 중 하나의 센스 앰프가 상기 선택된 하나의 서브뱅크에 대하여 프리차지를 수행하는, 메모리 시스템.
  18. 제14항에 있어서,
    상기 복수의 서브뱅크는 상기 적어도 하나의 메모리 뱅크 내에서 각각 상기 복수의 센스 앰프를 공유하는 메모리 셀들의 집합인, 메모리 시스템.
  19. 메모리 컨트롤러가 메모리 장치의 적어도 하나의 메모리 뱅크의 제1 서브뱅크의 로우를 활성화하기 위한 제1 ACT 커맨드를 발행하고,
    상기 제1 ACT 커맨드에 응답하여, 메모리 장치의 로우 디코더가 상기 제1 서브뱅크의 로우를 활성화하고,
    상기 메모리 컨트롤러가 상기 적어도 하나의 메모리 뱅크의 상기 제1 서브뱅크와 다른 제2 서브뱅크의 로우를 활성화하기 위한 제2 ACT 커맨드를 발행하고,
    상기 제2 ACT 커맨드에 응답하여, 상기 메모리 장치의 제1 센스 앰프가 상기 제1 서브뱅크에 대하여 프리차지를 수행하는 것을 포함하는, 메모리 시스템의 동작 방법.
  20. 제19항에 있어서,
    상기 메모리 장치의 제1 센스 앰프가 상기 제1 서브뱅크에 대하여 프리차지를 수행하는 것은, 상기 로우 디코더가 상기 제2 서브뱅크의 로우를 활성화한 후에, 상기 제1 센스 앰프가 상기 제1 서브뱅크에 대하여 프리차지를 수행하는, 메모리 시스템의 동작 방법.
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