JP2002244920A - Ｄｒａｍインターフェース回路 - Google Patents
Ｄｒａｍインターフェース回路Info
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
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- G11C7/1042—Read-write modes for single port memories, i.e. having either a random port or a serial port using interleaving techniques, i.e. read-write of one part of the memory while preparing another part
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
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- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Abstract
(57)【要約】
【課題】 連続アドレスの一連のアクセスの開始から終
了までの連続アクセスを実現し、アクセス時間を短縮す
る。 【解決手段】 複数のＲＯＷを配置したＢＡＮＫを複数
設けたＤＲＡＭのアクセスを、ＲＯＷアドレスが連続す
る一連のアクセスにおいて全てのＲＯＷ遷移が異なるＢ
ＡＮＫに配置されたＲＯＷの間で生じるように制御し、
第１のＲＯＷがこれからアクセスされるあるいはアクセ
スされているアクセスＲＯＷであり、第２のＲＯＷが連
続アドレスのアクセスであれば上記アクセスＲＯＷの次
にアクセスされる次アクセスＲＯＷである期間に、上記
第１のＲＯＷのアクセスに並行して、上記第２のＲＯＷ
をあらかじめアクティブにしておき、上記アクセスＲＯ
Ｗが上記第２のＲＯＷに遷移したときに、上記第２のＲ
ＯＷのアクセスに並行して、上記第１のＲＯＷをプリチ
ャージする。
了までの連続アクセスを実現し、アクセス時間を短縮す
る。 【解決手段】 複数のＲＯＷを配置したＢＡＮＫを複数
設けたＤＲＡＭのアクセスを、ＲＯＷアドレスが連続す
る一連のアクセスにおいて全てのＲＯＷ遷移が異なるＢ
ＡＮＫに配置されたＲＯＷの間で生じるように制御し、
第１のＲＯＷがこれからアクセスされるあるいはアクセ
スされているアクセスＲＯＷであり、第２のＲＯＷが連
続アドレスのアクセスであれば上記アクセスＲＯＷの次
にアクセスされる次アクセスＲＯＷである期間に、上記
第１のＲＯＷのアクセスに並行して、上記第２のＲＯＷ
をあらかじめアクティブにしておき、上記アクセスＲＯ
Ｗが上記第２のＲＯＷに遷移したときに、上記第２のＲ
ＯＷのアクセスに並行して、上記第１のＲＯＷをプリチ
ャージする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭのアクセ
スを制御するＤＲＡＭインターフェース回路に関するも
のである。
スを制御するＤＲＡＭインターフェース回路に関するも
のである。
【０００２】
【従来の技術】記憶装置としてＤＲＡＭを備えるマイク
ロプロセッサにおいては、ＤＲＡＭインターフェース回
路を設け、このＤＲＡＭインターフェース回路によって
ＤＲＡＭのアクセス（データの書き込みまたは読み出
し）を制御する。
ロプロセッサにおいては、ＤＲＡＭインターフェース回
路を設け、このＤＲＡＭインターフェース回路によって
ＤＲＡＭのアクセス（データの書き込みまたは読み出
し）を制御する。
【０００３】ＤＲＡＭにおいては、メモリセルをアクセ
スをする前に、そのメモリセルが配置されたロウ（ro
w、以下ＲＯＷ）をアクティブにする必要がある。この
ため、ＤＲＡＭインターフェース回路は、アクセスする
アドレスについてリード・ライトコマンド（リードコマ
ンドまたはライトコマンド）を発行する前に、アクセス
するＲＯＷがアクティブになっているか否かを判別し、
アクティブになっていなければ、アクティブコマンドを
発行してそのＲＯＷをアクティブにする。また、アクセ
スするＲＯＷが他のＲＯＷに遷移するときには、それま
でアクセスしていたＲＯＷにプリチャージコマンドを発
行してそのＲＯＷをプリチャージする。
スをする前に、そのメモリセルが配置されたロウ（ro
w、以下ＲＯＷ）をアクティブにする必要がある。この
ため、ＤＲＡＭインターフェース回路は、アクセスする
アドレスについてリード・ライトコマンド（リードコマ
ンドまたはライトコマンド）を発行する前に、アクセス
するＲＯＷがアクティブになっているか否かを判別し、
アクティブになっていなければ、アクティブコマンドを
発行してそのＲＯＷをアクティブにする。また、アクセ
スするＲＯＷが他のＲＯＷに遷移するときには、それま
でアクセスしていたＲＯＷにプリチャージコマンドを発
行してそのＲＯＷをプリチャージする。
【０００４】アクセス時間を短縮することを目的とした
ＤＲＡＭについては、ＳＤＲＡＭ（Synchronous DRAM）
がある。ＳＤＲＡＭは、クロック信号に同期して動作す
るＤＲＡＭであり、ＤＲＡＭインターフェース回路によ
って制御され、複数のカラム（column、以下ＣＯＬ）に
配置されたメモリセルを連続してアクセスするバースト
動作が可能である。また、アクセス時間を短縮すること
を目的としたＤＲＡＭインターフェース回路について
は、例えば、特開平９−１０６６６９号公報に記載され
たものがある。上記文献には、ＢＡＮＫを跨いだバース
ト動作においてアクセス時間を短縮する技術が記載され
ている。
ＤＲＡＭについては、ＳＤＲＡＭ（Synchronous DRAM）
がある。ＳＤＲＡＭは、クロック信号に同期して動作す
るＤＲＡＭであり、ＤＲＡＭインターフェース回路によ
って制御され、複数のカラム（column、以下ＣＯＬ）に
配置されたメモリセルを連続してアクセスするバースト
動作が可能である。また、アクセス時間を短縮すること
を目的としたＤＲＡＭインターフェース回路について
は、例えば、特開平９−１０６６６９号公報に記載され
たものがある。上記文献には、ＢＡＮＫを跨いだバース
ト動作においてアクセス時間を短縮する技術が記載され
ている。
【０００５】
【発明が解決しようとする課題】従来のＤＲＡＭインタ
ーフェース回路は、連続アドレスの一連のアクセス（Ｒ
ＯＷアドレスが連続する一連のアクセス）においては、
第１のＢＡＮＫの全てのＲＯＷをアクセスし、そのあと
第２のＢＡＮＫの全てのＲＯＷをアクセスするため、Ｒ
ＯＷ遷移は、同じＢＡＮＫ内のＲＯＷの間で生じる場合
と、異なるＢＡＮＫのＲＯＷの間で生じる場合とがあ
る。異なるＢＡＮＫ間でＲＯＷ遷移を生じる場合には、
上記文献に記載された技術によって連続アクセスが可能
である。しかし、同じＢＡＮＫ内でＲＯＷ遷移を生じる
場合には、それまでアクセスしていた第１のＲＯＷにプ
リチャージコマンドを発行してから、第１のＲＯＷのプ
リチャージが完了するのを待ってこれからアクセスする
第２のＲＯＷにアクティブコマンドを発行し、第２のＲ
ＯＷがアクティブになるまで、リード・ライトコマンド
の発行を中断する必要がある。このため、上記第１のＲ
ＯＷをプリチャージする期間および上記第２のＲＯＷを
アクティブにする期間においては、アクセスが中断さ
れ、これにより、ＤＲＡＭのアクセス時間が増大すると
いう問題があった。
ーフェース回路は、連続アドレスの一連のアクセス（Ｒ
ＯＷアドレスが連続する一連のアクセス）においては、
第１のＢＡＮＫの全てのＲＯＷをアクセスし、そのあと
第２のＢＡＮＫの全てのＲＯＷをアクセスするため、Ｒ
ＯＷ遷移は、同じＢＡＮＫ内のＲＯＷの間で生じる場合
と、異なるＢＡＮＫのＲＯＷの間で生じる場合とがあ
る。異なるＢＡＮＫ間でＲＯＷ遷移を生じる場合には、
上記文献に記載された技術によって連続アクセスが可能
である。しかし、同じＢＡＮＫ内でＲＯＷ遷移を生じる
場合には、それまでアクセスしていた第１のＲＯＷにプ
リチャージコマンドを発行してから、第１のＲＯＷのプ
リチャージが完了するのを待ってこれからアクセスする
第２のＲＯＷにアクティブコマンドを発行し、第２のＲ
ＯＷがアクティブになるまで、リード・ライトコマンド
の発行を中断する必要がある。このため、上記第１のＲ
ＯＷをプリチャージする期間および上記第２のＲＯＷを
アクティブにする期間においては、アクセスが中断さ
れ、これにより、ＤＲＡＭのアクセス時間が増大すると
いう問題があった。
【０００６】本発明は、上記従来の問題を解決するため
になされたものであり、連続アドレスの一連のアクセス
の開始から終了まで連続アクセスが可能であり、アクセ
ス時間を短縮できるＤＲＡＭインターフェース回路を提
供することを目的とするものである。
になされたものであり、連続アドレスの一連のアクセス
の開始から終了まで連続アクセスが可能であり、アクセ
ス時間を短縮できるＤＲＡＭインターフェース回路を提
供することを目的とするものである。
【０００７】
【課題を解決するための手段】上記従来の課題を解決す
るために本発明の請求項１記載のＤＲＡＭインターフェ
ース回路は、複数のＲＯＷを配置したＢＡＮＫを複数設
けたＤＲＡＭのアクセスを、ＲＯＷアドレスが連続する
一連のアクセスにおいて全てのＲＯＷ遷移が異なるＢＡ
ＮＫに配置されたＲＯＷの間で生じるように制御するＤ
ＲＡＭインターフェース回路であって、第１のＲＯＷが
これからアクセスされるあるいはアクセスされているア
クセスＲＯＷであり、第２のＲＯＷが連続アドレスのア
クセスであれば上記アクセスＲＯＷの次にアクセスされ
る次アクセスＲＯＷである期間に、上記第１のＲＯＷの
アクセスに並行して、上記第２のＲＯＷをあらかじめア
クティブにしておき、上記アクセスＲＯＷが上記第２の
ＲＯＷに遷移したときに、上記第２のＲＯＷのアクセス
に並行して、上記第１のＲＯＷをプリチャージすること
を特徴とする。
るために本発明の請求項１記載のＤＲＡＭインターフェ
ース回路は、複数のＲＯＷを配置したＢＡＮＫを複数設
けたＤＲＡＭのアクセスを、ＲＯＷアドレスが連続する
一連のアクセスにおいて全てのＲＯＷ遷移が異なるＢＡ
ＮＫに配置されたＲＯＷの間で生じるように制御するＤ
ＲＡＭインターフェース回路であって、第１のＲＯＷが
これからアクセスされるあるいはアクセスされているア
クセスＲＯＷであり、第２のＲＯＷが連続アドレスのア
クセスであれば上記アクセスＲＯＷの次にアクセスされ
る次アクセスＲＯＷである期間に、上記第１のＲＯＷの
アクセスに並行して、上記第２のＲＯＷをあらかじめア
クティブにしておき、上記アクセスＲＯＷが上記第２の
ＲＯＷに遷移したときに、上記第２のＲＯＷのアクセス
に並行して、上記第１のＲＯＷをプリチャージすること
を特徴とする。
【０００８】請求項２記載のＤＲＡＭインターフェース
回路は、上記請求項１において、連続して入力される一
連のアドレス信号に従って一連のアクセスを制御し、ア
クセスＲＯＷが上記第２のＲＯＷに遷移したときに、上
記第２のＲＯＷのアクセスに並行して、新たな次アクセ
スＲＯＷをアクティブにすることを特徴とする。
回路は、上記請求項１において、連続して入力される一
連のアドレス信号に従って一連のアクセスを制御し、ア
クセスＲＯＷが上記第２のＲＯＷに遷移したときに、上
記第２のＲＯＷのアクセスに並行して、新たな次アクセ
スＲＯＷをアクティブにすることを特徴とする。
【０００９】請求項３記載のＤＲＡＭインターフェース
回路は、上記請求項２において、上記アクセスＲＯＷが
上記次アクセスＲＯＷと異なる第３のＲＯＷに遷移する
ときに、上記第３のＲＯＷをアクティブにし、アクセス
ＲＯＷが上記第３のＲＯＷに遷移したときに、新たな次
アクセスＲＯＷをアクティブにすることを特徴とする。
回路は、上記請求項２において、上記アクセスＲＯＷが
上記次アクセスＲＯＷと異なる第３のＲＯＷに遷移する
ときに、上記第３のＲＯＷをアクティブにし、アクセス
ＲＯＷが上記第３のＲＯＷに遷移したときに、新たな次
アクセスＲＯＷをアクティブにすることを特徴とする。
【００１０】請求項４記載のＤＲＡＭインターフェース
回路は、上記請求項２において、上記一連のアクセスの
最初に、上記次アクセスＲＯＷをアクティブにすること
を特徴とする。
回路は、上記請求項２において、上記一連のアクセスの
最初に、上記次アクセスＲＯＷをアクティブにすること
を特徴とする。
【００１１】請求項５記載のＤＲＡＭインターフェース
回路は、上記請求項２において、入力されたアドレス信
号をデコードし、入力ＲＯＷアドレス、入力ＢＡＮＫア
ドレス、入力カラムアドレスを生成するアドレスデコー
ド手段と、上記アクセスＲＯＷのＲＯＷ／ＢＡＮＫアド
レスを記憶するアドレスレジスタと、リード・ライトコ
マンドの発行が許可されているときに、上記入力ＲＯＷ
／ＢＡＮＫ／カラムアドレスについてリード・ライトコ
マンドを発行するリード・ライトコマンド生成手段と、
上記入力ＲＯＷ／ＢＡＮＫアドレスを上記アクセスＲＯ
ＷのＲＯＷ／ＢＡＮＫアドレスと比較するアクセスアド
レス比較手段と、上記入力ＲＯＷ／ＢＡＮＫアドレスを
上記次アクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスと比
較する次アクセスアドレス比較手段と、アクティブ・プ
リチャージコマンドを発行するとともに、上記リード・
ライトコマンドの発行を許可または禁止するアクティブ
・プリチャージコマンド生成手段とを備え、上記アクテ
ィブ・プリチャージコマンド生成手段は、上記入力ＲＯ
Ｗ／ＢＡＮＫアドレスが上記アクセスＲＯＷまたは上記
次アクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスと一致す
るとき、上記入力ＲＯＷ／ＢＡＮＫ／カラムアドレスに
ついてのリード・ライトコマンドの発行を直ちに許可
し、上記入力ＲＯＷ／ＢＡＮＫアドレスが上記次アクセ
スＲＯＷのＲＯＷ／ＢＡＮＫアドレスと一致し、アクセ
スＲＯＷが次アクセスＲＯＷに遷移するときにはさら
に、新たなアクセスＲＯＷのアクセスに並行して、それ
までのアクセスＲＯＷにプリチャージコマンドを発行
し、新たなアクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレス
を上記アドレスレジスタに記憶し、新たな次アクセスＲ
ＯＷにアクティブコマンドを発行することを特徴とす
る。
回路は、上記請求項２において、入力されたアドレス信
号をデコードし、入力ＲＯＷアドレス、入力ＢＡＮＫア
ドレス、入力カラムアドレスを生成するアドレスデコー
ド手段と、上記アクセスＲＯＷのＲＯＷ／ＢＡＮＫアド
レスを記憶するアドレスレジスタと、リード・ライトコ
マンドの発行が許可されているときに、上記入力ＲＯＷ
／ＢＡＮＫ／カラムアドレスについてリード・ライトコ
マンドを発行するリード・ライトコマンド生成手段と、
上記入力ＲＯＷ／ＢＡＮＫアドレスを上記アクセスＲＯ
ＷのＲＯＷ／ＢＡＮＫアドレスと比較するアクセスアド
レス比較手段と、上記入力ＲＯＷ／ＢＡＮＫアドレスを
上記次アクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスと比
較する次アクセスアドレス比較手段と、アクティブ・プ
リチャージコマンドを発行するとともに、上記リード・
ライトコマンドの発行を許可または禁止するアクティブ
・プリチャージコマンド生成手段とを備え、上記アクテ
ィブ・プリチャージコマンド生成手段は、上記入力ＲＯ
Ｗ／ＢＡＮＫアドレスが上記アクセスＲＯＷまたは上記
次アクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスと一致す
るとき、上記入力ＲＯＷ／ＢＡＮＫ／カラムアドレスに
ついてのリード・ライトコマンドの発行を直ちに許可
し、上記入力ＲＯＷ／ＢＡＮＫアドレスが上記次アクセ
スＲＯＷのＲＯＷ／ＢＡＮＫアドレスと一致し、アクセ
スＲＯＷが次アクセスＲＯＷに遷移するときにはさら
に、新たなアクセスＲＯＷのアクセスに並行して、それ
までのアクセスＲＯＷにプリチャージコマンドを発行
し、新たなアクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレス
を上記アドレスレジスタに記憶し、新たな次アクセスＲ
ＯＷにアクティブコマンドを発行することを特徴とす
る。
【００１２】請求項６記載のＤＲＡＭインターフェース
回路は、上記請求項２において、それぞれ複数のバンク
を設けた複数のＤＲＡＭのアクセスを制御するＤＲＡＭ
インターフェース回路であって、上記第１のＲＯＷおよ
び上記第２のＲＯＷが第１のＤＲＡＭに配置されたＲＯ
Ｗであり、連続アドレスのアクセスであれば上記第２の
ＲＯＷの次にアクセスされる第３のＲＯＷが第２のＤＲ
ＡＭに配置されたＲＯＷである場合には、アクセスＲＯ
Ｗが上記第２のＲＯＷに遷移するときに、上記第２のＤ
ＲＡＭを一時選択して上記第３のＲＯＷをアクティブに
することを特徴とする。
回路は、上記請求項２において、それぞれ複数のバンク
を設けた複数のＤＲＡＭのアクセスを制御するＤＲＡＭ
インターフェース回路であって、上記第１のＲＯＷおよ
び上記第２のＲＯＷが第１のＤＲＡＭに配置されたＲＯ
Ｗであり、連続アドレスのアクセスであれば上記第２の
ＲＯＷの次にアクセスされる第３のＲＯＷが第２のＤＲ
ＡＭに配置されたＲＯＷである場合には、アクセスＲＯ
Ｗが上記第２のＲＯＷに遷移するときに、上記第２のＤ
ＲＡＭを一時選択して上記第３のＲＯＷをアクティブに
することを特徴とする。
【００１３】請求項７記載のＤＲＡＭインターフェース
回路は、上記請求項６において、入力されたアドレス信
号をデコードし、上記複数のＤＲＡＭの内のいずれかを
選択するための入力コアアドレス、入力ＲＯＷアドレ
ス、入力ＢＡＮＫアドレス、入力カラムアドレスを生成
するアドレスデコード手段と、上記アクセスＲＯＷのコ
ア／ＲＯＷ／ＢＡＮＫアドレスを記憶するアドレスレジ
スタと、リード・ライトコマンドの発行が許可されてい
るときに、選択されているＤＲＡＭの上記入力コア／Ｒ
ＯＷ／ＢＡＮＫ／カラムアドレスについてリード・ライ
トコマンドを発行するリード・ライトコマンド生成手段
と、上記入力コア／ＲＯＷ／ＢＡＮＫアドレスを上記ア
クセスＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスと比較
するアクセスアドレス比較手段と、上記入力コア／ＲＯ
Ｗ／ＢＡＮＫアドレスを上記次アクセスＲＯＷのコア／
ＲＯＷ／ＢＡＮＫアドレスと比較する次アクセスアドレ
ス比較手段と、上記複数のＤＲＡＭの内のいずれかを選
択し、選択したＤＲＡＭについて、アクティブ・プリチ
ャージコマンドを発行するとともに、上記リード・ライ
トコマンドの発行を許可または禁止するアクティブ・プ
リチャージコマンド生成手段とを備え、上記アクティブ
・プリチャージコマンド生成手段は、アクセスＲＯＷが
上記第１のＲＯＷであり、次アクセスＲＯＷが上記第２
のＲＯＷである場合において、上記入力コア／ＲＯＷ／
ＢＡＮＫアドレスが上記第２のＲＯＷのコア／ＲＯＷ／
ＢＡＮＫアドレスと一致し、アクセスＲＯＷが上記第２
のＲＯＷに遷移するときに、上記第２のＲＯＷのコア／
ＲＯＷ／ＢＡＮＫアドレスを上記アドレスレジスタに記
憶するとともに、リード・ライトコマンドの発行を禁止
して第２のＤＲＡＭを選択し、上記第３のＲＯＷにアク
ティブコマンドを発行し、第１のＤＲＡＭを再び選択し
てリード・ライトコマンドの発行を許可し、上記第２の
ＲＯＷのアクセスに並行して上記第１のＲＯＷにプリチ
ャージコマンドを発行し、アクセスＲＯＷが上記第２の
ＲＯＷであり、次アクセスＲＯＷが上記第３のＲＯＷで
ある場合において、上記入力コア／ＲＯＷ／ＢＡＮＫア
ドレスが上記第３のＲＯＷのコア／ＲＯＷ／ＢＡＮＫア
ドレスと一致し、アクセスＲＯＷが上記第３のＲＯＷに
遷移するときに、リード・ライトコマンドの発行を禁止
して上記第２のＲＯＷにプリチャージコマンドを発行
し、上記第２のＤＲＡＭを選択してリード・ライトコマ
ンドの発行を許可し、第３のＲＯＷのアクセスに並行し
て、上記第３のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレ
スを上記アドレスレジスタに記憶し、新たな次アクセス
ＲＯＷにアクティブコマンドを発行することを特徴とす
る。
回路は、上記請求項６において、入力されたアドレス信
号をデコードし、上記複数のＤＲＡＭの内のいずれかを
選択するための入力コアアドレス、入力ＲＯＷアドレ
ス、入力ＢＡＮＫアドレス、入力カラムアドレスを生成
するアドレスデコード手段と、上記アクセスＲＯＷのコ
ア／ＲＯＷ／ＢＡＮＫアドレスを記憶するアドレスレジ
スタと、リード・ライトコマンドの発行が許可されてい
るときに、選択されているＤＲＡＭの上記入力コア／Ｒ
ＯＷ／ＢＡＮＫ／カラムアドレスについてリード・ライ
トコマンドを発行するリード・ライトコマンド生成手段
と、上記入力コア／ＲＯＷ／ＢＡＮＫアドレスを上記ア
クセスＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスと比較
するアクセスアドレス比較手段と、上記入力コア／ＲＯ
Ｗ／ＢＡＮＫアドレスを上記次アクセスＲＯＷのコア／
ＲＯＷ／ＢＡＮＫアドレスと比較する次アクセスアドレ
ス比較手段と、上記複数のＤＲＡＭの内のいずれかを選
択し、選択したＤＲＡＭについて、アクティブ・プリチ
ャージコマンドを発行するとともに、上記リード・ライ
トコマンドの発行を許可または禁止するアクティブ・プ
リチャージコマンド生成手段とを備え、上記アクティブ
・プリチャージコマンド生成手段は、アクセスＲＯＷが
上記第１のＲＯＷであり、次アクセスＲＯＷが上記第２
のＲＯＷである場合において、上記入力コア／ＲＯＷ／
ＢＡＮＫアドレスが上記第２のＲＯＷのコア／ＲＯＷ／
ＢＡＮＫアドレスと一致し、アクセスＲＯＷが上記第２
のＲＯＷに遷移するときに、上記第２のＲＯＷのコア／
ＲＯＷ／ＢＡＮＫアドレスを上記アドレスレジスタに記
憶するとともに、リード・ライトコマンドの発行を禁止
して第２のＤＲＡＭを選択し、上記第３のＲＯＷにアク
ティブコマンドを発行し、第１のＤＲＡＭを再び選択し
てリード・ライトコマンドの発行を許可し、上記第２の
ＲＯＷのアクセスに並行して上記第１のＲＯＷにプリチ
ャージコマンドを発行し、アクセスＲＯＷが上記第２の
ＲＯＷであり、次アクセスＲＯＷが上記第３のＲＯＷで
ある場合において、上記入力コア／ＲＯＷ／ＢＡＮＫア
ドレスが上記第３のＲＯＷのコア／ＲＯＷ／ＢＡＮＫア
ドレスと一致し、アクセスＲＯＷが上記第３のＲＯＷに
遷移するときに、リード・ライトコマンドの発行を禁止
して上記第２のＲＯＷにプリチャージコマンドを発行
し、上記第２のＤＲＡＭを選択してリード・ライトコマ
ンドの発行を許可し、第３のＲＯＷのアクセスに並行し
て、上記第３のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレ
スを上記アドレスレジスタに記憶し、新たな次アクセス
ＲＯＷにアクティブコマンドを発行することを特徴とす
る。
【００１４】請求項８記載のＤＲＡＭインターフェース
回路は、上記請求項１において、入力されたバースト初
期アドレス信号およびバースト長信号に従ってバースト
動作を制御し、バースト動作中において、アクセスＲＯ
Ｗが上記第２のＲＯＷに遷移したときに、上記第２のＲ
ＯＷのアクセスに並行して、新たな次アクセスＲＯＷを
アクティブにすることを特徴とする。
回路は、上記請求項１において、入力されたバースト初
期アドレス信号およびバースト長信号に従ってバースト
動作を制御し、バースト動作中において、アクセスＲＯ
Ｗが上記第２のＲＯＷに遷移したときに、上記第２のＲ
ＯＷのアクセスに並行して、新たな次アクセスＲＯＷを
アクティブにすることを特徴とする。
【００１５】請求項９記載のＤＲＡＭインターフェース
回路は、上記請求項８において、上記バースト動作の最
初に、上記次アクセスＲＯＷをアクティブにすることを
特徴とする。
回路は、上記請求項８において、上記バースト動作の最
初に、上記次アクセスＲＯＷをアクティブにすることを
特徴とする。
【００１６】請求項１０記載のＤＲＡＭインターフェー
ス回路は、上記請求項８において、入力されたバースト
初期アドレス信号をデコードし、入力バースト初期ＲＯ
Ｗアドレス、入力バースト初期ＢＡＮＫアドレス、入力
バースト初期カラムアドレスを生成するアドレスデコー
ド手段と、入力されたバースト長信号をデコードし、バ
ースト長データを生成するバースト長デコード手段と、
入力バースト初期ＲＯＷ／ＢＡＮＫ／カラムアドレスか
らバースト長に達するまでカウントするアドレスカウン
ト手段と、上記アクセスＲＯＷのＲＯＷ／ＢＡＮＫアド
レスを記憶するアドレスレジスタと、カウントされたそ
れぞれのＲＯＷ／ＢＡＮＫ／カラムアドレスについてリ
ード・ライトコマンドを発行するリード・ライトコマン
ド生成手段と、カウントされたカラムアドレスが最終カ
ラムアドレスに達したか否かを比較するバーストカラム
アドレス比較手段と、アクティブ・プリチャージコマン
ドを発行するとともに、上記リード・ライトコマンドの
発行を許可または禁止するアクティブ・プリチャージコ
マンド生成手段とを備え、上記アクティブ・プリチャー
ジコマンド生成手段は、バースト動作中において、連続
してリード・ライトコマンドの発行を許可し、カウント
されたカラムアドレスが最終カラムアドレスから初期カ
ラムアドレスに戻り、アクセスＲＯＷが次アクセスＲＯ
Ｗに遷移したときに、新たなアクセスＲＯＷのアクセス
に並行して、それまでのアクセスＲＯＷにプリチャージ
コマンドを発行し、新たなアクセスＲＯＷのＲＯＷ／Ｂ
ＡＮＫアドレスを上記アドレスレジスタに記憶し、新た
な次アクセスＲＯＷにアクティブコマンドを発行するこ
とを特徴とする。
ス回路は、上記請求項８において、入力されたバースト
初期アドレス信号をデコードし、入力バースト初期ＲＯ
Ｗアドレス、入力バースト初期ＢＡＮＫアドレス、入力
バースト初期カラムアドレスを生成するアドレスデコー
ド手段と、入力されたバースト長信号をデコードし、バ
ースト長データを生成するバースト長デコード手段と、
入力バースト初期ＲＯＷ／ＢＡＮＫ／カラムアドレスか
らバースト長に達するまでカウントするアドレスカウン
ト手段と、上記アクセスＲＯＷのＲＯＷ／ＢＡＮＫアド
レスを記憶するアドレスレジスタと、カウントされたそ
れぞれのＲＯＷ／ＢＡＮＫ／カラムアドレスについてリ
ード・ライトコマンドを発行するリード・ライトコマン
ド生成手段と、カウントされたカラムアドレスが最終カ
ラムアドレスに達したか否かを比較するバーストカラム
アドレス比較手段と、アクティブ・プリチャージコマン
ドを発行するとともに、上記リード・ライトコマンドの
発行を許可または禁止するアクティブ・プリチャージコ
マンド生成手段とを備え、上記アクティブ・プリチャー
ジコマンド生成手段は、バースト動作中において、連続
してリード・ライトコマンドの発行を許可し、カウント
されたカラムアドレスが最終カラムアドレスから初期カ
ラムアドレスに戻り、アクセスＲＯＷが次アクセスＲＯ
Ｗに遷移したときに、新たなアクセスＲＯＷのアクセス
に並行して、それまでのアクセスＲＯＷにプリチャージ
コマンドを発行し、新たなアクセスＲＯＷのＲＯＷ／Ｂ
ＡＮＫアドレスを上記アドレスレジスタに記憶し、新た
な次アクセスＲＯＷにアクティブコマンドを発行するこ
とを特徴とする。
【００１７】請求項１１記載のＤＲＡＭインターフェー
ス回路は、上記請求項８において、それぞれ複数のバン
クを設けた複数のＤＲＡＭのアクセスを制御するＤＲＡ
Ｍインターフェース回路であって、上記第１のＲＯＷお
よび上記第２のＲＯＷが第１のＤＲＡＭに配置されたＲ
ＯＷであり、連続アドレスのアクセスであれば上記第２
のＲＯＷの次にアクセスされる第３のＲＯＷが第２のＤ
ＲＡＭに配置されたＲＯＷである場合には、アクセスＲ
ＯＷが上記第２のＲＯＷに遷移するときに、上記第２の
ＤＲＡＭを一時選択して上記第３のＲＯＷをアクティブ
にすることを特徴とする。
ス回路は、上記請求項８において、それぞれ複数のバン
クを設けた複数のＤＲＡＭのアクセスを制御するＤＲＡ
Ｍインターフェース回路であって、上記第１のＲＯＷお
よび上記第２のＲＯＷが第１のＤＲＡＭに配置されたＲ
ＯＷであり、連続アドレスのアクセスであれば上記第２
のＲＯＷの次にアクセスされる第３のＲＯＷが第２のＤ
ＲＡＭに配置されたＲＯＷである場合には、アクセスＲ
ＯＷが上記第２のＲＯＷに遷移するときに、上記第２の
ＤＲＡＭを一時選択して上記第３のＲＯＷをアクティブ
にすることを特徴とする。
【００１８】請求項１２記載のＤＲＡＭインターフェー
ス回路は、上記請求項１１において、入力されたバース
ト初期アドレス信号をデコードし、上記複数のＤＲＡＭ
の内のいずれかを選択するための入力バースト初期コア
アドレス、入力バースト初期ＲＯＷアドレス、入力バー
スト初期ＢＡＮＫアドレス、入力バースト初期カラムア
ドレスを生成するアドレスデコード手段と、入力された
バースト長信号をデコードし、バースト長データを生成
するバースト長デコード手段と、入力バースト初期コア
／ＲＯＷ／ＢＡＮＫ／カラムアドレスからバースト長に
達するまでカウントするアドレスカウント手段と、上記
アクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスを記憶する
アドレスレジスタと、リード・ライトコマンドの発行が
許可されているときに、選択されているＤＲＡＭのカウ
ントされたそれぞれのコア／ＲＯＷ／ＢＡＮＫ／カラム
アドレスについてリード・ライトコマンドを発行するリ
ード・ライトコマンド生成手段と、カウントされたカラ
ムアドレスが最終カラムアドレスに達したか否かを比較
するバーストカラムアドレス比較手段と、上記複数のＤ
ＲＡＭの内のいずれかを選択し、選択したＤＲＡＭにつ
いて、アクティブ・プリチャージコマンドを発行すると
ともに、上記リード・ライトコマンドの発行を許可また
は禁止するアクティブ・プリチャージコマンド生成手段
とを備え、上記アクティブ・プリチャージコマンド生成
手段は、アクセスＲＯＷが上記第１のＲＯＷであり、次
アクセスＲＯＷが上記第２のＲＯＷである場合におい
て、カウントされたカラムアドレスが最終カラムアドレ
スから初期カラムアドレスに戻り、アクセスＲＯＷが上
記第２のＲＯＷに遷移するときに、上記第２のＲＯＷの
コア／ＲＯＷ／ＢＡＮＫアドレスを上記アドレスレジス
タに記憶するとともに、リード・ライトコマンドの発行
を禁止して第２のＤＲＡＭを選択し、上記第３のＲＯＷ
にアクティブコマンドを発行し、第１のＤＲＡＭを再び
選択してリード・ライトコマンドの発行を許可し、上記
第２のＲＯＷのアクセスに並行して上記第１のＲＯＷに
プリチャージコマンドを発行し、アクセスＲＯＷが上記
第２のＲＯＷであり、次アクセスＲＯＷが上記第３のＲ
ＯＷである場合において、カウントされたカラムアドレ
スが最終カラムアドレスから初期カラムアドレスに戻
り、アクセスＲＯＷが上記第３のＲＯＷに遷移するとき
に、リード・ライトコマンドの発行を禁止して上記第２
のＲＯＷにプリチャージコマンドを発行し、上記第２の
ＤＲＡＭを選択してリード・ライトコマンドの発行を許
可し、第３のＲＯＷのアクセスに並行して、上記第３の
ＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスを上記アドレ
スレジスタに記憶し、新たな次アクセスＲＯＷにアクテ
ィブコマンドを発行することを特徴とする。
ス回路は、上記請求項１１において、入力されたバース
ト初期アドレス信号をデコードし、上記複数のＤＲＡＭ
の内のいずれかを選択するための入力バースト初期コア
アドレス、入力バースト初期ＲＯＷアドレス、入力バー
スト初期ＢＡＮＫアドレス、入力バースト初期カラムア
ドレスを生成するアドレスデコード手段と、入力された
バースト長信号をデコードし、バースト長データを生成
するバースト長デコード手段と、入力バースト初期コア
／ＲＯＷ／ＢＡＮＫ／カラムアドレスからバースト長に
達するまでカウントするアドレスカウント手段と、上記
アクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスを記憶する
アドレスレジスタと、リード・ライトコマンドの発行が
許可されているときに、選択されているＤＲＡＭのカウ
ントされたそれぞれのコア／ＲＯＷ／ＢＡＮＫ／カラム
アドレスについてリード・ライトコマンドを発行するリ
ード・ライトコマンド生成手段と、カウントされたカラ
ムアドレスが最終カラムアドレスに達したか否かを比較
するバーストカラムアドレス比較手段と、上記複数のＤ
ＲＡＭの内のいずれかを選択し、選択したＤＲＡＭにつ
いて、アクティブ・プリチャージコマンドを発行すると
ともに、上記リード・ライトコマンドの発行を許可また
は禁止するアクティブ・プリチャージコマンド生成手段
とを備え、上記アクティブ・プリチャージコマンド生成
手段は、アクセスＲＯＷが上記第１のＲＯＷであり、次
アクセスＲＯＷが上記第２のＲＯＷである場合におい
て、カウントされたカラムアドレスが最終カラムアドレ
スから初期カラムアドレスに戻り、アクセスＲＯＷが上
記第２のＲＯＷに遷移するときに、上記第２のＲＯＷの
コア／ＲＯＷ／ＢＡＮＫアドレスを上記アドレスレジス
タに記憶するとともに、リード・ライトコマンドの発行
を禁止して第２のＤＲＡＭを選択し、上記第３のＲＯＷ
にアクティブコマンドを発行し、第１のＤＲＡＭを再び
選択してリード・ライトコマンドの発行を許可し、上記
第２のＲＯＷのアクセスに並行して上記第１のＲＯＷに
プリチャージコマンドを発行し、アクセスＲＯＷが上記
第２のＲＯＷであり、次アクセスＲＯＷが上記第３のＲ
ＯＷである場合において、カウントされたカラムアドレ
スが最終カラムアドレスから初期カラムアドレスに戻
り、アクセスＲＯＷが上記第３のＲＯＷに遷移するとき
に、リード・ライトコマンドの発行を禁止して上記第２
のＲＯＷにプリチャージコマンドを発行し、上記第２の
ＤＲＡＭを選択してリード・ライトコマンドの発行を許
可し、第３のＲＯＷのアクセスに並行して、上記第３の
ＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスを上記アドレ
スレジスタに記憶し、新たな次アクセスＲＯＷにアクテ
ィブコマンドを発行することを特徴とする。
【００１９】請求項１３記載のＤＲＡＭインターフェー
ス回路は、上記請求項１において、入力されたバースト
初期アドレス信号およびバースト長信号に従ってバース
ト動作を制御し、バースト動作中において、アクセスＲ
ＯＷが上記第２のＲＯＷに遷移し、上記第２のＲＯＷに
おいてのアクセスが所定のカラムアドレスに達したとき
に、新たな次アクセスＲＯＷをアクティブにすることを
特徴とする。
ス回路は、上記請求項１において、入力されたバースト
初期アドレス信号およびバースト長信号に従ってバース
ト動作を制御し、バースト動作中において、アクセスＲ
ＯＷが上記第２のＲＯＷに遷移し、上記第２のＲＯＷに
おいてのアクセスが所定のカラムアドレスに達したとき
に、新たな次アクセスＲＯＷをアクティブにすることを
特徴とする。
【００２０】請求項１４記載のＤＲＡＭインターフェー
ス回路は、上記請求項１３において、上記所定のカラム
アドレスを、プログラムによって変更可能であることを
特徴とする。
ス回路は、上記請求項１３において、上記所定のカラム
アドレスを、プログラムによって変更可能であることを
特徴とする。
【００２１】請求項１３記載のＤＲＡＭインターフェー
ス回路は、上記請求項１３において、バースト動作の最
初に、上記次アクセスＲＯＷをアクティブにすることを
特徴とする。
ス回路は、上記請求項１３において、バースト動作の最
初に、上記次アクセスＲＯＷをアクティブにすることを
特徴とする。
【００２２】請求項１６記載のＤＲＡＭインターフェー
ス回路は、上記請求項１３において、バースト初期カラ
ムアドレスが上記所定のカラムアドレスに達していると
きにのみ、バースト動作の最初に上記次アクセスＲＯＷ
をアクティブにすることを特徴とする。
ス回路は、上記請求項１３において、バースト初期カラ
ムアドレスが上記所定のカラムアドレスに達していると
きにのみ、バースト動作の最初に上記次アクセスＲＯＷ
をアクティブにすることを特徴とする。
【００２３】請求項１７記載のＤＲＡＭインターフェー
ス回路は、上記請求項１３において、入力されたバース
ト初期アドレス信号をデコードし、入力バースト初期Ｒ
ＯＷアドレス、入力バースト初期ＢＡＮＫアドレス、入
力バースト初期カラムアドレスを生成するアドレスデコ
ード手段と、入力されたバースト長信号をデコードし、
バースト長データを生成するバースト長デコード手段
と、入力バースト初期ＲＯＷ／ＢＡＮＫ／カラムアドレ
スからバースト長に達するまでカウントするアドレスカ
ウント手段と、上記アクセスＲＯＷのＲＯＷ／ＢＡＮＫ
アドレスを記憶するアドレスレジスタと、リード・ライ
トコマンドの発行が許可されているときに、カウントさ
れたそれぞれのＲＯＷ／ＢＡＮＫ／カラムアドレスにつ
いてリード・ライトコマンドを発行するリード・ライト
コマンド生成手段と、所定のカラムアドレスがあらかじ
め記憶されているカラムアドレスレジスタと、カウント
されたカラムアドレスが上記所定のカラムアドレスに達
しているか否かを比較するバーストカラムアドレス比較
手段と、アクティブ・プリチャージコマンドを発行する
とともに、上記リード・ライトコマンドの発行を許可ま
たは禁止するアクティブ・プリチャージコマンド生成手
段とを備え、上記アクティブ・プリチャージコマンド生
成手段は、バースト動作中において、連続してリード・
ライトコマンドの発行を許可し、カウントされたカラム
アドレスが最終カラムアドレスから初期カラムアドレス
に戻り、アクセスＲＯＷが次アクセスＲＯＷに遷移した
ときに、新たなアクセスＲＯＷのアクセスに並行して、
それまでのアクセスＲＯＷにプリチャージコマンドを発
行し、新たなアクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレ
スを上記アドレスレジスタに記憶し、上記新たなアクセ
スＲＯＷにおいてのアクセスが上記所定のカラムアドレ
スに達したときに、新たな次アクセスＲＯＷにアクティ
ブコマンドを発行することを特徴とする。
ス回路は、上記請求項１３において、入力されたバース
ト初期アドレス信号をデコードし、入力バースト初期Ｒ
ＯＷアドレス、入力バースト初期ＢＡＮＫアドレス、入
力バースト初期カラムアドレスを生成するアドレスデコ
ード手段と、入力されたバースト長信号をデコードし、
バースト長データを生成するバースト長デコード手段
と、入力バースト初期ＲＯＷ／ＢＡＮＫ／カラムアドレ
スからバースト長に達するまでカウントするアドレスカ
ウント手段と、上記アクセスＲＯＷのＲＯＷ／ＢＡＮＫ
アドレスを記憶するアドレスレジスタと、リード・ライ
トコマンドの発行が許可されているときに、カウントさ
れたそれぞれのＲＯＷ／ＢＡＮＫ／カラムアドレスにつ
いてリード・ライトコマンドを発行するリード・ライト
コマンド生成手段と、所定のカラムアドレスがあらかじ
め記憶されているカラムアドレスレジスタと、カウント
されたカラムアドレスが上記所定のカラムアドレスに達
しているか否かを比較するバーストカラムアドレス比較
手段と、アクティブ・プリチャージコマンドを発行する
とともに、上記リード・ライトコマンドの発行を許可ま
たは禁止するアクティブ・プリチャージコマンド生成手
段とを備え、上記アクティブ・プリチャージコマンド生
成手段は、バースト動作中において、連続してリード・
ライトコマンドの発行を許可し、カウントされたカラム
アドレスが最終カラムアドレスから初期カラムアドレス
に戻り、アクセスＲＯＷが次アクセスＲＯＷに遷移した
ときに、新たなアクセスＲＯＷのアクセスに並行して、
それまでのアクセスＲＯＷにプリチャージコマンドを発
行し、新たなアクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレ
スを上記アドレスレジスタに記憶し、上記新たなアクセ
スＲＯＷにおいてのアクセスが上記所定のカラムアドレ
スに達したときに、新たな次アクセスＲＯＷにアクティ
ブコマンドを発行することを特徴とする。
【００２４】請求項１８記載のＤＲＡＭインターフェー
ス回路は、上記請求項１３において、それぞれ複数のバ
ンクを設けた複数のＤＲＡＭのアクセスを制御するＤＲ
ＡＭインターフェース回路であって、上記アクセスＲＯ
Ｗが第１のＤＲＡＭに配置されたＲＯＷであり、上記次
アクセスＲＯＷが第２のＤＲＡＭに配置されたＲＯＷで
ある場合には、上記アクセスＲＯＷにおいてのアクセス
が上記所定のカラムアドレスに達するときに、上記第２
のＤＲＡＭを一時選択して上記次アクセスＲＯＷをアク
ティブにすることを特徴とする。
ス回路は、上記請求項１３において、それぞれ複数のバ
ンクを設けた複数のＤＲＡＭのアクセスを制御するＤＲ
ＡＭインターフェース回路であって、上記アクセスＲＯ
Ｗが第１のＤＲＡＭに配置されたＲＯＷであり、上記次
アクセスＲＯＷが第２のＤＲＡＭに配置されたＲＯＷで
ある場合には、上記アクセスＲＯＷにおいてのアクセス
が上記所定のカラムアドレスに達するときに、上記第２
のＤＲＡＭを一時選択して上記次アクセスＲＯＷをアク
ティブにすることを特徴とする。
【００２５】請求項１９記載のＤＲＡＭインターフェー
ス回路は、上記請求項１８において、入力されたバース
ト初期アドレス信号をデコードし、上記複数のＤＲＡＭ
の内のいずれかを選択するための入力バースト初期コア
アドレス、入力バースト初期ＲＯＷアドレス、入力バー
スト初期ＢＡＮＫアドレス、入力バースト初期カラムア
ドレスを生成するアドレスデコード手段と、入力された
バースト長信号をデコードし、バースト長データを生成
するバースト長デコード手段と、入力バースト初期コア
／ＲＯＷ／ＢＡＮＫ／カラムアドレスからバースト長に
達するまでカウントするアドレスカウント手段と、上記
アクセスＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスを記
憶するアドレスレジスタと、リード・ライトコマンドの
発行が許可されているときに、選択されているＤＲＡＭ
のカウントされたそれぞれのコア／ＲＯＷ／ＢＡＮＫ／
カラムアドレスについてリード・ライトコマンドを発行
するリード・ライトコマンド生成手段と、所定のカラム
アドレスがあらかじめ記憶されているカラムアドレスレ
ジスタと、カウントされたカラムアドレスが最終カラム
アドレスに達したか否かおよび上記所定のカラムアドレ
スに達したか否かを比較するバーストカラムアドレス比
較手段と、カウントされたＲＯＷ／ＢＡＮＫアドレスが
最終ＲＯＷ／ＢＡＮＫアドレスに達したか否かを比較す
るバーストＲＯＷ／ＢＡＮＫアドレス比較手段と、上記
複数のＤＲＡＭの内のいずれかを選択し、選択したＤＲ
ＡＭについて、アクティブ・プリチャージコマンドを発
行するとともに、上記リード・ライトコマンドの発行を
許可または禁止するアクティブ・プリチャージコマンド
生成手段とを備え、上記アクティブ・プリチャージコマ
ンド生成手段は、上記アクセスＲＯＷが第１のＤＲＡＭ
に配置されたＲＯＷであり、上記次アクセスＲＯＷが第
２のＤＲＡＭに配置されたＲＯＷである場合において、
カウントされたカラムアドレスが上記所定のカラムアド
レスに達したときに、リード・ライトコマンドの発行を
禁止して第２のＤＲＡＭを選択し、上記第３のＲＯＷに
アクティブコマンドを発行し、第１のＤＲＡＭを再び選
択してリード・ライトコマンドの発行を許可し、カウン
トされたカラムアドレスが最終カラムアドレスから初期
カラムアドレスに戻り、アクセスＲＯＷが上記第２のＲ
ＯＷに遷移するときに、リード・ライトコマンドの発行
を禁止し、上記第１のＲＯＷについてプリチャージコマ
ンドを発行し、上記第２のＤＲＡＭを選択してリード・
ライトコマンドの発行を許可し、アクセスＲＯＷが上記
第２のＲＯＷに遷移したときに、上記第２のＲＯＷのア
クセスに並行して、上記第２のＲＯＷのコア／ＲＯＷ／
ＢＡＮＫアドレスを上記アドレスレジスタに記憶するこ
とを特徴とする。
ス回路は、上記請求項１８において、入力されたバース
ト初期アドレス信号をデコードし、上記複数のＤＲＡＭ
の内のいずれかを選択するための入力バースト初期コア
アドレス、入力バースト初期ＲＯＷアドレス、入力バー
スト初期ＢＡＮＫアドレス、入力バースト初期カラムア
ドレスを生成するアドレスデコード手段と、入力された
バースト長信号をデコードし、バースト長データを生成
するバースト長デコード手段と、入力バースト初期コア
／ＲＯＷ／ＢＡＮＫ／カラムアドレスからバースト長に
達するまでカウントするアドレスカウント手段と、上記
アクセスＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスを記
憶するアドレスレジスタと、リード・ライトコマンドの
発行が許可されているときに、選択されているＤＲＡＭ
のカウントされたそれぞれのコア／ＲＯＷ／ＢＡＮＫ／
カラムアドレスについてリード・ライトコマンドを発行
するリード・ライトコマンド生成手段と、所定のカラム
アドレスがあらかじめ記憶されているカラムアドレスレ
ジスタと、カウントされたカラムアドレスが最終カラム
アドレスに達したか否かおよび上記所定のカラムアドレ
スに達したか否かを比較するバーストカラムアドレス比
較手段と、カウントされたＲＯＷ／ＢＡＮＫアドレスが
最終ＲＯＷ／ＢＡＮＫアドレスに達したか否かを比較す
るバーストＲＯＷ／ＢＡＮＫアドレス比較手段と、上記
複数のＤＲＡＭの内のいずれかを選択し、選択したＤＲ
ＡＭについて、アクティブ・プリチャージコマンドを発
行するとともに、上記リード・ライトコマンドの発行を
許可または禁止するアクティブ・プリチャージコマンド
生成手段とを備え、上記アクティブ・プリチャージコマ
ンド生成手段は、上記アクセスＲＯＷが第１のＤＲＡＭ
に配置されたＲＯＷであり、上記次アクセスＲＯＷが第
２のＤＲＡＭに配置されたＲＯＷである場合において、
カウントされたカラムアドレスが上記所定のカラムアド
レスに達したときに、リード・ライトコマンドの発行を
禁止して第２のＤＲＡＭを選択し、上記第３のＲＯＷに
アクティブコマンドを発行し、第１のＤＲＡＭを再び選
択してリード・ライトコマンドの発行を許可し、カウン
トされたカラムアドレスが最終カラムアドレスから初期
カラムアドレスに戻り、アクセスＲＯＷが上記第２のＲ
ＯＷに遷移するときに、リード・ライトコマンドの発行
を禁止し、上記第１のＲＯＷについてプリチャージコマ
ンドを発行し、上記第２のＤＲＡＭを選択してリード・
ライトコマンドの発行を許可し、アクセスＲＯＷが上記
第２のＲＯＷに遷移したときに、上記第２のＲＯＷのア
クセスに並行して、上記第２のＲＯＷのコア／ＲＯＷ／
ＢＡＮＫアドレスを上記アドレスレジスタに記憶するこ
とを特徴とする。
【００２６】
【発明の実施の形態】実施の形態１ 図１は本発明の実施の形態１のマイクロプロセッサのブ
ロック図である。図１のマイクロプロセッサは、内部バ
ス１１と、ＣＰＵ１２と、ＤＲＡＭインターフェース回
路１３と、ＳＤＲＡＭ（Synchronous DRAM）１４とを備
える。図１のマイクロプロセッサでは、内部バス１１を
介してＣＰＵ１２とＤＲＡＭインターフェース回路１３
とが接続されている。ＳＤＲＡＭ１４は、ＤＲＡＭイン
ターフェース回路１３に接続されている。
ロック図である。図１のマイクロプロセッサは、内部バ
ス１１と、ＣＰＵ１２と、ＤＲＡＭインターフェース回
路１３と、ＳＤＲＡＭ（Synchronous DRAM）１４とを備
える。図１のマイクロプロセッサでは、内部バス１１を
介してＣＰＵ１２とＤＲＡＭインターフェース回路１３
とが接続されている。ＳＤＲＡＭ１４は、ＤＲＡＭイン
ターフェース回路１３に接続されている。
【００２７】ＤＲＡＭインターフェース回路１３は、内
部バス１１を介して入力されるアドレス信号および他の
コントロール信号（例えば、リード信号またはライト信
号）に従ってＳＤＲＡＭ１４のアクセス（データの書き
込みまたは読み出し）を制御する。上記のアドレス信号
は、ＣＰＵ１２において生成され、あるいは内部バス１
１に接続されているアドレス信号生成回路あるいは磁気
記録装置などにおいてＣＰＵ１２からの制御信号に従っ
て生成され、内部バス１１に出力される。
部バス１１を介して入力されるアドレス信号および他の
コントロール信号（例えば、リード信号またはライト信
号）に従ってＳＤＲＡＭ１４のアクセス（データの書き
込みまたは読み出し）を制御する。上記のアドレス信号
は、ＣＰＵ１２において生成され、あるいは内部バス１
１に接続されているアドレス信号生成回路あるいは磁気
記録装置などにおいてＣＰＵ１２からの制御信号に従っ
て生成され、内部バス１１に出力される。
【００２８】図２はＤＲＡＭインターフェース回路１３
においてのＳＤＲＡＭ１４のアドレスの割付を説明する
図である。また、図３はＳＤＲＡＭ１４の構成図であ
る。
においてのＳＤＲＡＭ１４のアドレスの割付を説明する
図である。また、図３はＳＤＲＡＭ１４の構成図であ
る。
【００２９】図３のように、ＳＤＲＡＭ１４は、４つの
バンク（bank、以下ＢＡＮＫと表記する）（ＢＡＮＫ
０，ＢＡＮＫ１，ＤＡＮＫ２，ＢＡＮＫ３）を備える。
それぞれのＢＡＮＫには、ｍ（ｍは正の整数）本のロウ
（row、以下ＲＯＷと表記する）（ＲＯＷ０，ＲＯＷ
１，…ＲＯＷｍ−１）が配置されている。従って、ＳＤ
ＲＡＭ１４には、合計４×ｍ本のＲＯＷが配置されてい
る。また、ＳＤＲＡＭ１４には、ｎ本のカラム（colum
n、以下ＣＯＬと表記する）（ＣＯＬ０，ＣＯＬ１，…
ＣＯＬｎ−１）が配置されている。
バンク（bank、以下ＢＡＮＫと表記する）（ＢＡＮＫ
０，ＢＡＮＫ１，ＤＡＮＫ２，ＢＡＮＫ３）を備える。
それぞれのＢＡＮＫには、ｍ（ｍは正の整数）本のロウ
（row、以下ＲＯＷと表記する）（ＲＯＷ０，ＲＯＷ
１，…ＲＯＷｍ−１）が配置されている。従って、ＳＤ
ＲＡＭ１４には、合計４×ｍ本のＲＯＷが配置されてい
る。また、ＳＤＲＡＭ１４には、ｎ本のカラム（colum
n、以下ＣＯＬと表記する）（ＣＯＬ０，ＣＯＬ１，…
ＣＯＬｎ−１）が配置されている。
【００３０】ＳＤＲＡＭコア１４に配列されたメモリセ
ルは、ＲＯＷおよびＣＯＬを選択することによって選択
される。ＳＤＲＡＭコア１４に配置された４×ｍ本のＲ
ＯＷについては、上記のアドレス信号からデコードされ
たＲＯＷアドレスおよびＢＡＮＫアドレスに従って選択
され、ｎ本のＣＯＬについては、上記のアドレス信号か
らデコードされたＣＯＬアドレスに従って選択される。
ルは、ＲＯＷおよびＣＯＬを選択することによって選択
される。ＳＤＲＡＭコア１４に配置された４×ｍ本のＲ
ＯＷについては、上記のアドレス信号からデコードされ
たＲＯＷアドレスおよびＢＡＮＫアドレスに従って選択
され、ｎ本のＣＯＬについては、上記のアドレス信号か
らデコードされたＣＯＬアドレスに従って選択される。
【００３１】図２のように、ＤＲＡＭインターフェース
回路１３は、入力されたアドレス信号を、上位の９ビッ
トがＲＯＷアドレスであり、中位の２ビットがＢＡＮＫ
アドレスであり、下位の６ビットがＣＯＬアドレスであ
る１７ビットのアドレスデータにデコードする。上記９
ビットのＲＯＷアドレスを［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３
ｒ２ｒ１ｒ０］とし、上記２ビットのＢＡＮＫアドレス
を［ｂ１ｂ０］とし、上記６ビットのＣＯＬアドレスを
［ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］とするとき、上記１７ビ
ットのアドレスデータは、［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３
ｒ２ｒ１ｒ０ｂ１ｂ０ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］であ
る。
回路１３は、入力されたアドレス信号を、上位の９ビッ
トがＲＯＷアドレスであり、中位の２ビットがＢＡＮＫ
アドレスであり、下位の６ビットがＣＯＬアドレスであ
る１７ビットのアドレスデータにデコードする。上記９
ビットのＲＯＷアドレスを［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３
ｒ２ｒ１ｒ０］とし、上記２ビットのＢＡＮＫアドレス
を［ｂ１ｂ０］とし、上記６ビットのＣＯＬアドレスを
［ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］とするとき、上記１７ビ
ットのアドレスデータは、［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３
ｒ２ｒ１ｒ０ｂ１ｂ０ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］であ
る。
【００３２】連続アドレスのアクセスにおいては、上記
のアドレスデータは、［１］ずつインクリメントされ
る。上記のアドレスデータでは、上位にＲＯＷアドレス
を割り付け、中位にＢＡＮＫアドレスを割り付け、下位
にＣＯＬアドレスを割り付けているので、ＣＯＬアドレ
スが最終ＣＯＬアドレス［１１１１１１］から初期ＣＯ
Ｌアドレス［００００００］に戻るときに、ＢＡＮＫア
ドレスがインクリメントされ、ＢＡＮＫアドレスが最終
ＢＡＮＫアドレス［１１］から初期ＢＡＮＫアドレス
［００］に戻るときに、ＲＯＷアドレスがインクリメン
トされる。
のアドレスデータは、［１］ずつインクリメントされ
る。上記のアドレスデータでは、上位にＲＯＷアドレス
を割り付け、中位にＢＡＮＫアドレスを割り付け、下位
にＣＯＬアドレスを割り付けているので、ＣＯＬアドレ
スが最終ＣＯＬアドレス［１１１１１１］から初期ＣＯ
Ｌアドレス［００００００］に戻るときに、ＢＡＮＫア
ドレスがインクリメントされ、ＢＡＮＫアドレスが最終
ＢＡＮＫアドレス［１１］から初期ＢＡＮＫアドレス
［００］に戻るときに、ＲＯＷアドレスがインクリメン
トされる。
【００３３】従って、上記１７ビットのアドレスデータ
による連続アドレスのアクセスにおいては、ＢＡＮＫ０
のＲＯＷ０，ＢＡＮＫ１のＲＯＷ０，ＢＡＮＫ２のＲＯ
Ｗ０，ＢＡＮＫ３のＲＯＷ０,ＢＡＮＫ０のＲＯＷ１,…
ＢＡＮＫ２のＲＯＷｍ−１，ＢＡＮＫ３のＲＯＷｍ−１
の順で、アクセスされるＲＯＷが遷移する。従って、上
記連続アドレスのアクセスにおいては、アクセスされる
ＲＯＷは、異なるＢＡＮＫに配置された２本のＲＯＷの
間で遷移し、ＲＯＷ遷移を生じるときには、必ずＢＡＮ
Ｋ遷移を生じる。
による連続アドレスのアクセスにおいては、ＢＡＮＫ０
のＲＯＷ０，ＢＡＮＫ１のＲＯＷ０，ＢＡＮＫ２のＲＯ
Ｗ０，ＢＡＮＫ３のＲＯＷ０,ＢＡＮＫ０のＲＯＷ１,…
ＢＡＮＫ２のＲＯＷｍ−１，ＢＡＮＫ３のＲＯＷｍ−１
の順で、アクセスされるＲＯＷが遷移する。従って、上
記連続アドレスのアクセスにおいては、アクセスされる
ＲＯＷは、異なるＢＡＮＫに配置された２本のＲＯＷの
間で遷移し、ＲＯＷ遷移を生じるときには、必ずＢＡＮ
Ｋ遷移を生じる。
【００３４】ＳＤＲＡＭ１４のメモリセルをアクセスす
るときには、メモリセルが配置されているＲＯＷをアク
ティブ（そのＲＯＷに配置されたそれぞれのメモリセル
がＢＡＮＫのデータ入出力回路に接続できるようになっ
ていること）とし、ＣＯＬを順次選択してアクティブな
ＲＯＷに配置されたメモリセルを順位アクセスし、その
ＲＯＷのアクセスを完了したあと、そのＲＯＷ（に配置
されたメモリセル）をプリチャージし、そのＲＯＷをア
イドル（アクティブでないこと）にする。
るときには、メモリセルが配置されているＲＯＷをアク
ティブ（そのＲＯＷに配置されたそれぞれのメモリセル
がＢＡＮＫのデータ入出力回路に接続できるようになっ
ていること）とし、ＣＯＬを順次選択してアクティブな
ＲＯＷに配置されたメモリセルを順位アクセスし、その
ＲＯＷのアクセスを完了したあと、そのＲＯＷ（に配置
されたメモリセル）をプリチャージし、そのＲＯＷをア
イドル（アクティブでないこと）にする。
【００３５】ＳＤＲＡＭ１４においては、第１のＲＯＷ
および第２のＲＯＷが異なるＢＡＮＫに配置されていれ
ば、第１のＲＯＷおよび第２のＲＯＷを同時にアクティ
ブにすること、第１のＲＯＷをアクセスしているときに
第２のＲＯＷをアクティブにすること、および第２のＲ
ＯＷをアクセスしているときに第１のＲＯＷをプリチャ
ージすることが可能である。
および第２のＲＯＷが異なるＢＡＮＫに配置されていれ
ば、第１のＲＯＷおよび第２のＲＯＷを同時にアクティ
ブにすること、第１のＲＯＷをアクセスしているときに
第２のＲＯＷをアクティブにすること、および第２のＲ
ＯＷをアクセスしているときに第１のＲＯＷをプリチャ
ージすることが可能である。
【００３６】従って、上記１７ビットのアドレスデータ
による連続アドレスのアクセスにおいては、アクセスさ
れるＲＯＷは必ず異なるＢＡＮＫに配置された２本のＲ
ＯＷの間で遷移するので、第１のＲＯＷのアクセスに並
行して第２のＲＯＷをアクティブにすること、第２のＲ
ＯＷのアクセスに並行してアクセスが完了した第１のＲ
ＯＷをプリチャージすることが可能である。
による連続アドレスのアクセスにおいては、アクセスさ
れるＲＯＷは必ず異なるＢＡＮＫに配置された２本のＲ
ＯＷの間で遷移するので、第１のＲＯＷのアクセスに並
行して第２のＲＯＷをアクティブにすること、第２のＲ
ＯＷのアクセスに並行してアクセスが完了した第１のＲ
ＯＷをプリチャージすることが可能である。
【００３７】なお、以下の説明においては、例えば、Ｒ
ＯＷアドレス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ
０］およびＢＡＮＫアドレス［ｂ１ｂ０］を、ＲＯＷ／
ＢＡＮＫアドレス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１
ｒ０／ｂ１ｂ０］とも表記し、ＲＯＷアドレス［ｒ８ｒ
７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０］およびＢＡＮＫアド
レス［ｂ１ｂ０］ならびにＣＯＬアドレス［ｃ５ｃ４ｃ
３ｃ２ｃ１ｃ０］を、ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレ
ス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０／ｂ１ｂ０
／ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］とも表記する。
ＯＷアドレス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ
０］およびＢＡＮＫアドレス［ｂ１ｂ０］を、ＲＯＷ／
ＢＡＮＫアドレス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１
ｒ０／ｂ１ｂ０］とも表記し、ＲＯＷアドレス［ｒ８ｒ
７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０］およびＢＡＮＫアド
レス［ｂ１ｂ０］ならびにＣＯＬアドレス［ｃ５ｃ４ｃ
３ｃ２ｃ１ｃ０］を、ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレ
ス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０／ｂ１ｂ０
／ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］とも表記する。
【００３８】［実施の形態１のＤＲＡＭインターフェー
ス回路］図４は本発明の実施の形態１のＤＲＡＭインタ
ーフェース回路のブロック図である。図４の実施の形態
１のＤＲＡＭインターフェース回路は、図１のマイクロ
プロセッサのＤＲＡＭインターフェース回路１３に適用
される。この実施の形態１のＤＲＡＭインターフェース
回路は、アドレスデコード回路２１と、リード・ライト
コマンド生成回路２２と、アクティブ・プリチャージコ
マンド生成回路２３と、アクセスアドレス比較回路２４
と、次アクセスアドレス比較回路２５と、ＢＡＮＫアド
レスレジスタ２６と、ＲＯＷアドレスレジスタ２７とを
備える。
ス回路］図４は本発明の実施の形態１のＤＲＡＭインタ
ーフェース回路のブロック図である。図４の実施の形態
１のＤＲＡＭインターフェース回路は、図１のマイクロ
プロセッサのＤＲＡＭインターフェース回路１３に適用
される。この実施の形態１のＤＲＡＭインターフェース
回路は、アドレスデコード回路２１と、リード・ライト
コマンド生成回路２２と、アクティブ・プリチャージコ
マンド生成回路２３と、アクセスアドレス比較回路２４
と、次アクセスアドレス比較回路２５と、ＢＡＮＫアド
レスレジスタ２６と、ＲＯＷアドレスレジスタ２７とを
備える。
【００３９】実施の形態１のＤＲＡＭインターフェース
回路は、複数のＲＯＷを配置したＢＡＮＫを複数設けた
ＤＲＡＭのアクセスを、ＲＯＷアドレスが連続する一連
のアクセスにおいて全てのＲＯＷ遷移が異なるＢＡＮＫ
に配置されたＲＯＷの間で生じるように制御するＤＲＡ
Ｍインターフェース回路であって、第１のＲＯＷがこれ
からアクセスされるあるいはアクセスされているアクセ
スＲＯＷであり、第２のＲＯＷが連続アドレスのアクセ
スであれば上記アクセスＲＯＷの次にアクセスされる次
アクセスＲＯＷである期間に、上記第１のＲＯＷのアク
セスに並行して、上記第２のＲＯＷをあらかじめアクテ
ィブにしておき、上記アクセスＲＯＷが上記第２のＲＯ
Ｗに遷移したときに、上記第２のＲＯＷのアクセスに並
行して、上記第１のＲＯＷをプリチャージすることを特
徴とする。例えば、上記第１のＲＯＷがＢＡＮＫ０のＲ
ＯＷ０のとき、上記第２のＲＯＷはＢＡＮＫ１のＲＯＷ
０である。
回路は、複数のＲＯＷを配置したＢＡＮＫを複数設けた
ＤＲＡＭのアクセスを、ＲＯＷアドレスが連続する一連
のアクセスにおいて全てのＲＯＷ遷移が異なるＢＡＮＫ
に配置されたＲＯＷの間で生じるように制御するＤＲＡ
Ｍインターフェース回路であって、第１のＲＯＷがこれ
からアクセスされるあるいはアクセスされているアクセ
スＲＯＷであり、第２のＲＯＷが連続アドレスのアクセ
スであれば上記アクセスＲＯＷの次にアクセスされる次
アクセスＲＯＷである期間に、上記第１のＲＯＷのアク
セスに並行して、上記第２のＲＯＷをあらかじめアクテ
ィブにしておき、上記アクセスＲＯＷが上記第２のＲＯ
Ｗに遷移したときに、上記第２のＲＯＷのアクセスに並
行して、上記第１のＲＯＷをプリチャージすることを特
徴とする。例えば、上記第１のＲＯＷがＢＡＮＫ０のＲ
ＯＷ０のとき、上記第２のＲＯＷはＢＡＮＫ１のＲＯＷ
０である。
【００４０】そして、この実施の形態１のＤＲＡＭイン
ターフェース回路は、連続して入力される一連のアドレ
ス信号に従って一連のアクセスを制御し、アクセスＲＯ
Ｗが上記第２のＲＯＷに遷移したときに、上記第２のＲ
ＯＷのアクセスに並行して、新たな次アクセスＲＯＷを
アクティブにすることを特徴とする。
ターフェース回路は、連続して入力される一連のアドレ
ス信号に従って一連のアクセスを制御し、アクセスＲＯ
Ｗが上記第２のＲＯＷに遷移したときに、上記第２のＲ
ＯＷのアクセスに並行して、新たな次アクセスＲＯＷを
アクティブにすることを特徴とする。
【００４１】なお、以下の説明において、アクセスＲＯ
ＷのＢＡＮＫアドレス、ＲＯＷアドレスを、それぞれア
クセスＢＡＮＫアドレス、アクセスＲＯＷアドレスと
し、次アクセスＲＯＷのＢＡＮＫアドレス、ＲＯＷアド
レスを、それぞれ次アクセスＢＡＮＫアドレス、次アク
セスＲＯＷアドレスとする。
ＷのＢＡＮＫアドレス、ＲＯＷアドレスを、それぞれア
クセスＢＡＮＫアドレス、アクセスＲＯＷアドレスと
し、次アクセスＲＯＷのＢＡＮＫアドレス、ＲＯＷアド
レスを、それぞれ次アクセスＢＡＮＫアドレス、次アク
セスＲＯＷアドレスとする。
【００４２】［アドレスデコード回路２１］アドレスデ
コード回路２１は、図１の内部バス１１を介して入力さ
れたアドレス信号を１７ビットのアドレスデータ［ｒ８
ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０ｂ１ｂ０ｃ５ｃ４ｃ
３ｃ２ｃ１ｃ０］にデコードし、入力ＲＯＷアドレス
［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０］、入力ＢＡ
ＮＫアドレス［ｂ１ｂ０］、入力ＣＯＬアドレス［ｃ５
ｃ４ｃ３ｃ２ｃ１ｃ０］を生成する。
コード回路２１は、図１の内部バス１１を介して入力さ
れたアドレス信号を１７ビットのアドレスデータ［ｒ８
ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０ｂ１ｂ０ｃ５ｃ４ｃ
３ｃ２ｃ１ｃ０］にデコードし、入力ＲＯＷアドレス
［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０］、入力ＢＡ
ＮＫアドレス［ｂ１ｂ０］、入力ＣＯＬアドレス［ｃ５
ｃ４ｃ３ｃ２ｃ１ｃ０］を生成する。
【００４３】［ＢＡＮＫアドレスレジスタ２６、ＲＯＷ
アドレスレジスタ２７］ＢＡＮＫアドレスレジスタ２６
には、アクセスＢＡＮＫアドレスが記憶され、ＲＯＷア
ドレスレジスタ２７には、アクセスＲＯＷアドレスが記
憶される。
アドレスレジスタ２７］ＢＡＮＫアドレスレジスタ２６
には、アクセスＢＡＮＫアドレスが記憶され、ＲＯＷア
ドレスレジスタ２７には、アクセスＲＯＷアドレスが記
憶される。
【００４４】［アクセスアドレス比較回路２４］アクセ
スアドレス比較回路２４は、アドレスデコード回路２１
で生成された入力ＢＡＮＫアドレスを、ＢＡＮＫアドレ
スレジスタ２６に記憶されているアクセスＢＡＮＫアド
レスと比較し、両ＢＡＮＫアドレスが一致するときＬＯ
Ｗレベルとなり、一致しないときＨＩＧＨレベルとなる
ＢＡＮＫアドレス比較結果信号３１を出力する。また、
アクセスアドレス比較回路２４は、アドレスデコード回
路２１で生成された入力ＲＯＷアドレスを、ＲＯＷアド
レスレジスタ２７に記憶されているアクセスＲＯＷアド
レスと比較し、両ＲＯＷアドレスが一致するときＬＯＷ
レベルとなり、一致しないときＨＩＧＨレベルとなるＲ
ＯＷアドレス比較結果信号３２を出力する。このよう
に、アクセスアドレス比較回路２４は、入力ＲＯＷ／Ｂ
ＡＮＫアドレスをアクセスＲＯＷ／ＢＡＮＫアドレスと
比較し、アドレス比較結果信号３１，３２を出力する。
スアドレス比較回路２４は、アドレスデコード回路２１
で生成された入力ＢＡＮＫアドレスを、ＢＡＮＫアドレ
スレジスタ２６に記憶されているアクセスＢＡＮＫアド
レスと比較し、両ＢＡＮＫアドレスが一致するときＬＯ
Ｗレベルとなり、一致しないときＨＩＧＨレベルとなる
ＢＡＮＫアドレス比較結果信号３１を出力する。また、
アクセスアドレス比較回路２４は、アドレスデコード回
路２１で生成された入力ＲＯＷアドレスを、ＲＯＷアド
レスレジスタ２７に記憶されているアクセスＲＯＷアド
レスと比較し、両ＲＯＷアドレスが一致するときＬＯＷ
レベルとなり、一致しないときＨＩＧＨレベルとなるＲ
ＯＷアドレス比較結果信号３２を出力する。このよう
に、アクセスアドレス比較回路２４は、入力ＲＯＷ／Ｂ
ＡＮＫアドレスをアクセスＲＯＷ／ＢＡＮＫアドレスと
比較し、アドレス比較結果信号３１，３２を出力する。
【００４５】［次アクセスアドレス比較回路２５］次ア
クセスアドレス比較回路２５は、アドレスデコード回路
２１で生成された入力ＢＡＮＫアドレスを、次アクセス
ＢＡＮＫアドレスと比較し、両ＢＡＮＫアドレスが一致
するときＬＯＷレベルとなり、一致しないときＨＩＧＨ
レベルとなる次ＢＡＮＫアドレス比較結果信号３３を出
力する。また、次アクセスアドレス比較回路２５は、ア
ドレスデコード回路２１で生成された入力ＲＯＷアドレ
スを、次アクセスＲＯＷアドレスと比較し、両ＲＯＷア
ドレスが一致するときＬＯＷレベルとなり、一致しない
ときＨＩＧＨレベルとなる次ＲＯＷアドレス比較結果信
号３４を出力する。このように、次アクセスアドレス比
較回路２５は、入力ＲＯＷ／ＢＡＮＫアドレスを次アク
セスＲＯＷ／ＢＡＮＫアドレスと比較し、次アドレス比
較結果信号３３，３４を出力する。上記の次アクセスＲ
ＯＷ／ＢＡＮＫアドレスは、次アクセスアドレス比較回
路２５において、アドレスレジスタ２６，２７に保持さ
れているアクセスＲＯＷ／ＢＡＮＫアドレスを参照して
生成される。
クセスアドレス比較回路２５は、アドレスデコード回路
２１で生成された入力ＢＡＮＫアドレスを、次アクセス
ＢＡＮＫアドレスと比較し、両ＢＡＮＫアドレスが一致
するときＬＯＷレベルとなり、一致しないときＨＩＧＨ
レベルとなる次ＢＡＮＫアドレス比較結果信号３３を出
力する。また、次アクセスアドレス比較回路２５は、ア
ドレスデコード回路２１で生成された入力ＲＯＷアドレ
スを、次アクセスＲＯＷアドレスと比較し、両ＲＯＷア
ドレスが一致するときＬＯＷレベルとなり、一致しない
ときＨＩＧＨレベルとなる次ＲＯＷアドレス比較結果信
号３４を出力する。このように、次アクセスアドレス比
較回路２５は、入力ＲＯＷ／ＢＡＮＫアドレスを次アク
セスＲＯＷ／ＢＡＮＫアドレスと比較し、次アドレス比
較結果信号３３，３４を出力する。上記の次アクセスＲ
ＯＷ／ＢＡＮＫアドレスは、次アクセスアドレス比較回
路２５において、アドレスレジスタ２６，２７に保持さ
れているアクセスＲＯＷ／ＢＡＮＫアドレスを参照して
生成される。
【００４６】［リード・ライトコマンド生成回路２２］
リード・ライトコマンド生成回路２２は、リード・ライ
トコマンドの発行が許可されているときに（アクティブ
・プリチャージコマンド生成回路２３から入力されるコ
マンドイネーブル信号３５がＨＩＧＨレベルであるとき
に）、アドレスデコード回路２１から入力された入力Ｒ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレスについてリード・ライ
トコマンド（リードコマンドまたはライトコマンド）を
発行する。
リード・ライトコマンド生成回路２２は、リード・ライ
トコマンドの発行が許可されているときに（アクティブ
・プリチャージコマンド生成回路２３から入力されるコ
マンドイネーブル信号３５がＨＩＧＨレベルであるとき
に）、アドレスデコード回路２１から入力された入力Ｒ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレスについてリード・ライ
トコマンド（リードコマンドまたはライトコマンド）を
発行する。
【００４７】［アクティブ・プリチャージコマンド生成
回路２３］アクティブ・プリチャージコマンド生成回路
２３は、アクティブ・プリチャージコマンド（アクティ
ブコマンドまたはプリチャージコマンド）を発行すると
ともに、コマンドイネーブル信号３５によって上記リー
ド・ライトコマンドの発行を許可または禁止する。ま
た、アクティブ・プリチャージコマンド生成回路２３
は、アドレスレジスタ２６，２７に記憶されているアク
セスＲＯＷ／ＢＡＮＫアドレスを参照して次アクセスＲ
ＯＷ／ＢＡＮＫアドレスを生成する。また、アクティブ
・プリチャージコマンド生成回路２３は、アクセスＲＯ
Ｗがアクティブになっているか否かを記憶するレジスタ
を内部に備えている。
回路２３］アクティブ・プリチャージコマンド生成回路
２３は、アクティブ・プリチャージコマンド（アクティ
ブコマンドまたはプリチャージコマンド）を発行すると
ともに、コマンドイネーブル信号３５によって上記リー
ド・ライトコマンドの発行を許可または禁止する。ま
た、アクティブ・プリチャージコマンド生成回路２３
は、アドレスレジスタ２６，２７に記憶されているアク
セスＲＯＷ／ＢＡＮＫアドレスを参照して次アクセスＲ
ＯＷ／ＢＡＮＫアドレスを生成する。また、アクティブ
・プリチャージコマンド生成回路２３は、アクセスＲＯ
Ｗがアクティブになっているか否かを記憶するレジスタ
を内部に備えている。
【００４８】このアクティブ・プリチャージコマンド生
成回路２３は、入力ＲＯＷ／ＢＡＮＫアドレスがアクセ
スＲＯＷ／ＢＡＮＫアドレスまたは次アクセスＲＯＷ／
ＢＡＮＫアドレスに一致するか否かによって、以下の
（Ａ１）〜（Ａ３）のいずれかの動作をする。
成回路２３は、入力ＲＯＷ／ＢＡＮＫアドレスがアクセ
スＲＯＷ／ＢＡＮＫアドレスまたは次アクセスＲＯＷ／
ＢＡＮＫアドレスに一致するか否かによって、以下の
（Ａ１）〜（Ａ３）のいずれかの動作をする。
【００４９】（Ａ１）入力ＲＯＷ／ＢＡＮＫアドレスが
アクセスＲＯＷ／ＢＡＮＫアドレスに一致するときは
（ＢＡＮＫアドレス比較結果信号３１およびＲＯＷアド
レス比較結果信号３２がともにＬＯＷレベルのとき
は）、リード・ライトコマンドの発行を直ちに許可する
（コマンドイネーブル信号３５をＨＩＧＨに保持す
る）。
アクセスＲＯＷ／ＢＡＮＫアドレスに一致するときは
（ＢＡＮＫアドレス比較結果信号３１およびＲＯＷアド
レス比較結果信号３２がともにＬＯＷレベルのとき
は）、リード・ライトコマンドの発行を直ちに許可する
（コマンドイネーブル信号３５をＨＩＧＨに保持す
る）。
【００５０】（Ａ２）入力ＲＯＷ／ＢＡＮＫアドレスが
次アクセスＲＯＷ／ＢＡＮＫアドレスに一致するときは
（次ＢＡＮＫアドレス比較結果信号３３および次ＲＯＷ
アドレス比較結果信号３４がともにＬＯＷのときは）、
リード・ライトコマンドの発行を直ちに許可し（コマン
ドイネーブル信号３５をＨＩＧＨレベルに保持し）、そ
れまでのアクセスＲＯＷ／ＢＡＮＫアドレスについてプ
リチャージコマンドを発行し、新たなアクセスＲＯＷ／
ＢＡＮＫアドレス（入力ＲＯＷ／ＢＡＮＫアドレス）を
アドレスレジスタ２６，２７に記憶し、新たな次アクセ
スＲＯＷ／ＢＡＮＫアドレスについてアクティブコマン
ドを発行する。
次アクセスＲＯＷ／ＢＡＮＫアドレスに一致するときは
（次ＢＡＮＫアドレス比較結果信号３３および次ＲＯＷ
アドレス比較結果信号３４がともにＬＯＷのときは）、
リード・ライトコマンドの発行を直ちに許可し（コマン
ドイネーブル信号３５をＨＩＧＨレベルに保持し）、そ
れまでのアクセスＲＯＷ／ＢＡＮＫアドレスについてプ
リチャージコマンドを発行し、新たなアクセスＲＯＷ／
ＢＡＮＫアドレス（入力ＲＯＷ／ＢＡＮＫアドレス）を
アドレスレジスタ２６，２７に記憶し、新たな次アクセ
スＲＯＷ／ＢＡＮＫアドレスについてアクティブコマン
ドを発行する。
【００５１】（Ａ３）入力ＲＯＷ／ＢＡＮＫアドレスが
アクセスＲＯＷ／ＢＡＮＫアドレスおよび次アクセスＲ
ＯＷ／ＢＡＮＫアドレスのいずれにも一致しないときは
（ＢＡＮＫアドレス比較結果信号３１またはＲＯＷアド
レス比較結果信号３２のいずれかまたは両者がＨＩＧＨ
レベルであり、かつ次ＢＡＮＫアドレス比較結果信号３
３または次ＲＯＷアドレス比較結果信号３４のいずれか
または両者がＨＩＧＨレベルのときは）、リード・ライ
トコマンドの発行を禁止し（コマンドイネーブル信号５
２をＬＯＷレベルとし）、それまでのアクセスＲＯＷ／
ＢＡＮＫアドレスおよびそれまでの次アクセスＲＯＷ／
ＢＡＮＫアドレスについてそれぞれプリチャージコマン
ドを発行し、新たなアクセスＲＯＷ／ＢＡＮＫアドレス
（入力ＲＯＷ／ＢＡＮＫアドレス）についてアクティブ
コマンドを発行するとともに、上記新たなアクセスＲＯ
Ｗ／ＢＡＮＫアドレスをアドレスレジスタ２６，２７に
記憶し、新たな次アクセスＲＯＷ／ＢＡＮＫアドレスに
ついてアクティブコマンドを発行し、上記新たなアクセ
スＲＯＷがアクティブになるのを待ってリード・ライト
コマンドの発行を許可する（コマンドイネーブル信号５
２をＨＩＧＨレベルにする）。
アクセスＲＯＷ／ＢＡＮＫアドレスおよび次アクセスＲ
ＯＷ／ＢＡＮＫアドレスのいずれにも一致しないときは
（ＢＡＮＫアドレス比較結果信号３１またはＲＯＷアド
レス比較結果信号３２のいずれかまたは両者がＨＩＧＨ
レベルであり、かつ次ＢＡＮＫアドレス比較結果信号３
３または次ＲＯＷアドレス比較結果信号３４のいずれか
または両者がＨＩＧＨレベルのときは）、リード・ライ
トコマンドの発行を禁止し（コマンドイネーブル信号５
２をＬＯＷレベルとし）、それまでのアクセスＲＯＷ／
ＢＡＮＫアドレスおよびそれまでの次アクセスＲＯＷ／
ＢＡＮＫアドレスについてそれぞれプリチャージコマン
ドを発行し、新たなアクセスＲＯＷ／ＢＡＮＫアドレス
（入力ＲＯＷ／ＢＡＮＫアドレス）についてアクティブ
コマンドを発行するとともに、上記新たなアクセスＲＯ
Ｗ／ＢＡＮＫアドレスをアドレスレジスタ２６，２７に
記憶し、新たな次アクセスＲＯＷ／ＢＡＮＫアドレスに
ついてアクティブコマンドを発行し、上記新たなアクセ
スＲＯＷがアクティブになるのを待ってリード・ライト
コマンドの発行を許可する（コマンドイネーブル信号５
２をＨＩＧＨレベルにする）。
【００５２】［一連のアクセスの開始時のアクティブ・
プリチャージコマンド生成回路２３］上記（Ａ１）〜
（Ａ３）は、連続して入力される一連のアドレス信号に
よる一連のアクセス動作の最中においてのアクティブ・
プリチャージコマンド生成回路２３の動作であり、一連
のアクセスの開始時（アドレス信号の入力が途切れ、あ
るいはリセットされ、あるいは電源が投入されたあと
に、最初のアドレス信号が入力されたとき）には、ＳＤ
ＲＡＭの全てのＲＯＷはアイドルになっているので、そ
のまま適用できない。
プリチャージコマンド生成回路２３］上記（Ａ１）〜
（Ａ３）は、連続して入力される一連のアドレス信号に
よる一連のアクセス動作の最中においてのアクティブ・
プリチャージコマンド生成回路２３の動作であり、一連
のアクセスの開始時（アドレス信号の入力が途切れ、あ
るいはリセットされ、あるいは電源が投入されたあと
に、最初のアドレス信号が入力されたとき）には、ＳＤ
ＲＡＭの全てのＲＯＷはアイドルになっているので、そ
のまま適用できない。
【００５３】一連のアクセスの開始時においては、アク
ティブ・プリチャージコマンド生成回路２３は、アドレ
ス比較結果信号３１〜３４を参照せず、新たなアクセス
ＲＯＷ／ＢＡＮＫアドレス（入力ＲＯＷ／ＢＡＮＫアド
レス）についてアクティブコマンドを発行するととも
に、上記新たなアクセスＲＯＷ／ＢＡＮＫアドレスをア
ドレスレジスタ２６，２７に記憶し、新たな次アクセス
ＲＯＷ／ＢＡＮＫアドレスについてアクティブコマンド
を発行し、新たなアクセスＲＯＷがアクティブになるの
を待ってリード・ライトコマンドの発行を許可する（コ
マンドイネーブル信号３５をＨＩＧＨレベルにする）。
ティブ・プリチャージコマンド生成回路２３は、アドレ
ス比較結果信号３１〜３４を参照せず、新たなアクセス
ＲＯＷ／ＢＡＮＫアドレス（入力ＲＯＷ／ＢＡＮＫアド
レス）についてアクティブコマンドを発行するととも
に、上記新たなアクセスＲＯＷ／ＢＡＮＫアドレスをア
ドレスレジスタ２６，２７に記憶し、新たな次アクセス
ＲＯＷ／ＢＡＮＫアドレスについてアクティブコマンド
を発行し、新たなアクセスＲＯＷがアクティブになるの
を待ってリード・ライトコマンドの発行を許可する（コ
マンドイネーブル信号３５をＨＩＧＨレベルにする）。
【００５４】［一連のアクセスの終了時のアクティブ・
プリチャージコマンド生成回路２３］一連のアクセスの
終了時（アドレス信号の連続入力が途切れたとき）にお
いては、アクティブ・プリチャージコマンド生成回路２
３は、アクセスＲＯＷおよび次アクセスＲＯＷにプリチ
ャージコマンドを発行するとともに、リード・ライトコ
マンドの発行を禁止する（コマンドイネーブル信号３５
をＬＯＷレベルにする）。
プリチャージコマンド生成回路２３］一連のアクセスの
終了時（アドレス信号の連続入力が途切れたとき）にお
いては、アクティブ・プリチャージコマンド生成回路２
３は、アクセスＲＯＷおよび次アクセスＲＯＷにプリチ
ャージコマンドを発行するとともに、リード・ライトコ
マンドの発行を禁止する（コマンドイネーブル信号３５
をＬＯＷレベルにする）。
【００５５】なお、何もせず、アクセスＲＯＷおよび次
アクセスＲＯＷをアクティブのまま保持することも可能
である。この場合には、アクティブ・プリチャージコマ
ンド生成回路２３は、次の一連のアクセス動作の開始時
においても、上記（Ａ１）〜Ａ３）のいずれかの動作を
する。
アクセスＲＯＷをアクティブのまま保持することも可能
である。この場合には、アクティブ・プリチャージコマ
ンド生成回路２３は、次の一連のアクセス動作の開始時
においても、上記（Ａ１）〜Ａ３）のいずれかの動作を
する。
【００５６】［実施の形態１の動作］実施の形態１のＤ
ＲＡＭインターフェース回路の動作について説明する。
以下の説明では、アドレスデータ［０００００００００
００ ００００００］〜［０００００００００ ０１
１１１１１１］の連続アドレスの一連のアドレス信号
が入力されたときの動作について説明する。上記一連の
アドレス信号による一連のアクセスでは、ＲＯＷ／ＢＡ
ＮＫ／ＣＯＬアドレス［０００００００００／００／０
０００００］〜［０００００００００／０１／１１１１
１１］がアクセスされ、ＲＯＷ／ＢＡＮＫアドレス［０
００００００００／００］から［０００００００００／
０１］にＲＯＷ遷移を生じる。
ＲＡＭインターフェース回路の動作について説明する。
以下の説明では、アドレスデータ［０００００００００
００ ００００００］〜［０００００００００ ０１
１１１１１１］の連続アドレスの一連のアドレス信号
が入力されたときの動作について説明する。上記一連の
アドレス信号による一連のアクセスでは、ＲＯＷ／ＢＡ
ＮＫ／ＣＯＬアドレス［０００００００００／００／０
０００００］〜［０００００００００／０１／１１１１
１１］がアクセスされ、ＲＯＷ／ＢＡＮＫアドレス［０
００００００００／００］から［０００００００００／
０１］にＲＯＷ遷移を生じる。
【００５７】［ステップ１１］まず、図１の内部バス１
１を介してアドレスデコード回路２１に、アドレスデー
タ［０００００００００ ００ ００００００］のアド
レス信号が入力されると、アドレスデコード回路２１
は、上記のアドレス信号をデコードし、入力ＲＯＷアド
レス［０００００００００］、入力ＢＡＮＫアドレス
［００］、入力ＣＯＬアドレス［００００００］を生成
し、入力ＲＯＷ／ＢＡＮＫアドレスを、アクティブ・プ
リチャージコマンド生成回路２３、アクセスアドレス比
較回路２４、および次アクセスアドレス比較回路２５に
それぞれ出力し、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレ
スをリード・ライトコマンド生成回路２２に出力する。
１を介してアドレスデコード回路２１に、アドレスデー
タ［０００００００００ ００ ００００００］のアド
レス信号が入力されると、アドレスデコード回路２１
は、上記のアドレス信号をデコードし、入力ＲＯＷアド
レス［０００００００００］、入力ＢＡＮＫアドレス
［００］、入力ＣＯＬアドレス［００００００］を生成
し、入力ＲＯＷ／ＢＡＮＫアドレスを、アクティブ・プ
リチャージコマンド生成回路２３、アクセスアドレス比
較回路２４、および次アクセスアドレス比較回路２５に
それぞれ出力し、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレ
スをリード・ライトコマンド生成回路２２に出力する。
【００５８】アクティブ・プリチャージコマンド生成回
路２３は、一連のアクセスの最初であり、ＳＤＲＡＭの
全てのＲＯＷがアイドルになっているので、アドレス比
較結果信号３１，３２，３３，３４を参照せず、新たな
アクセスＲＯＷ／ＢＡＮＫアドレス（入力ＲＯＷ／ＢＡ
ＮＫアドレス）［０００００００００／００］について
アクティブコマンドを発行するとともに、上記新たなア
クセスＲＯＷ／ＢＡＮＫアドレスをアドレスレジスタ２
６，２７に記憶し、新たな次アクセスＲＯＷ／ＢＡＮＫ
アドレス［０００００００００／０１］についてアクテ
ィブコマンドを発行し、新たなアクセスＲＯＷがアクテ
ィブになるのを待ってコマンドイネーブル信号３５をＨ
ＩＧＨレベル（許可）にする。
路２３は、一連のアクセスの最初であり、ＳＤＲＡＭの
全てのＲＯＷがアイドルになっているので、アドレス比
較結果信号３１，３２，３３，３４を参照せず、新たな
アクセスＲＯＷ／ＢＡＮＫアドレス（入力ＲＯＷ／ＢＡ
ＮＫアドレス）［０００００００００／００］について
アクティブコマンドを発行するとともに、上記新たなア
クセスＲＯＷ／ＢＡＮＫアドレスをアドレスレジスタ２
６，２７に記憶し、新たな次アクセスＲＯＷ／ＢＡＮＫ
アドレス［０００００００００／０１］についてアクテ
ィブコマンドを発行し、新たなアクセスＲＯＷがアクテ
ィブになるのを待ってコマンドイネーブル信号３５をＨ
ＩＧＨレベル（許可）にする。
【００５９】リード・ライトコマンド生成回路２２は、
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
になるのを待って入力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレ
ス［０００００００００／００／００００００］につい
てリード・ライトコマンドを発行する。
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
になるのを待って入力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレ
ス［０００００００００／００／００００００］につい
てリード・ライトコマンドを発行する。
【００６０】［ステップ１２］次に、アドレスデータ
［０００００００００ ００ ０００００１］のアドレ
ス信号が入力され、このアドレス信号をデコードした入
力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００
００／００／０００００１］がアドレスデコード回路２
１から出力される。
［０００００００００ ００ ０００００１］のアドレ
ス信号が入力され、このアドレス信号をデコードした入
力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００
００／００／０００００１］がアドレスデコード回路２
１から出力される。
【００６１】アクセスアドレス比較回路２４は、入力Ｂ
ＡＮＫアドレス［００］をアクセスＢＡＮＫアドレス
［００］と比較するとともに、入力ＲＯＷアドレス［０
００００００００］をアクセスＲＯＷアドレス［０００
００００００］と比較し、ＢＡＮＫアドレスおよびＲＯ
Ｗアドレスがともに一致しているので、ＬＯＷレベル
（一致）のアドレス比較結果信号３１，３２をアクティ
ブ・プリチャージコマンド生成回路２３に出力する。
ＡＮＫアドレス［００］をアクセスＢＡＮＫアドレス
［００］と比較するとともに、入力ＲＯＷアドレス［０
００００００００］をアクセスＲＯＷアドレス［０００
００００００］と比較し、ＢＡＮＫアドレスおよびＲＯ
Ｗアドレスがともに一致しているので、ＬＯＷレベル
（一致）のアドレス比較結果信号３１，３２をアクティ
ブ・プリチャージコマンド生成回路２３に出力する。
【００６２】また、次アクセスアドレス比較回路２５
は、入力ＢＡＮＫアドレス［００］を次アクセスＢＡＮ
Ｋアドレス［０１］と比較するとともに、入力ＲＯＷア
ドレス［０００００００００］を次アクセスＲＯＷアド
レス［０００００００００］と比較し、ＢＡＮＫアドレ
スは一致していないがＲＯＷアドレスは一致しているの
で、ＨＩＧＨレベル（不一致）の次ＢＡＮＫアドレス比
較結果信号３３およびＬＯＷレベル（一致）の次ＲＯＷ
アドレス比較結果信号３４をアクティブ・プリチャージ
コマンド生成回路２３に出力する。
は、入力ＢＡＮＫアドレス［００］を次アクセスＢＡＮ
Ｋアドレス［０１］と比較するとともに、入力ＲＯＷア
ドレス［０００００００００］を次アクセスＲＯＷアド
レス［０００００００００］と比較し、ＢＡＮＫアドレ
スは一致していないがＲＯＷアドレスは一致しているの
で、ＨＩＧＨレベル（不一致）の次ＢＡＮＫアドレス比
較結果信号３３およびＬＯＷレベル（一致）の次ＲＯＷ
アドレス比較結果信号３４をアクティブ・プリチャージ
コマンド生成回路２３に出力する。
【００６３】アクティブ・プリチャージコマンド生成回
路２３は、アドレス比較結果信号３１，３２，３３，３
４を参照し、入力ＲＯＷ／ＢＡＮＫアドレス［００００
０００００／０１］がアクセスＲＯＷ／ＢＡＮＫアドレ
スと一致しており、そのＲＯＷはすでにアクティブにな
っているので、コマンドイネーブル信号３５をＨＩＧＨ
レベル（許可）に保持する。
路２３は、アドレス比較結果信号３１，３２，３３，３
４を参照し、入力ＲＯＷ／ＢＡＮＫアドレス［００００
０００００／０１］がアクセスＲＯＷ／ＢＡＮＫアドレ
スと一致しており、そのＲＯＷはすでにアクティブにな
っているので、コマンドイネーブル信号３５をＨＩＧＨ
レベル（許可）に保持する。
【００６４】リード・ライトコマンド生成回路２２は、
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
に保持されているので、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレス［０００００００００／００／０００００１］
についてリード・ライトコマンドを直ちに発行する。
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
に保持されているので、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレス［０００００００００／００／０００００１］
についてリード・ライトコマンドを直ちに発行する。
【００６５】［ステップ１３］これ以降、アドレスデー
タ［０００００００００ ００ ００００１０］，［０
００００００００ ００ ０００１１］，…［００００
０００００ ００ １１１１１１］のアドレス信号が順
次入力されるが、入力ＲＯＷ／ＢＡＮＫアドレスは、い
ずれもアクセスＲＯＷ／ＢＡＮＫアドレス［０００００
００００／００］と一致するので、コマンドイネーブル
信号３５はＨＩＧＨレベル（許可）のまま保持され、入
力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００
００／００／００００１０］〜［０００００００００
００ １１１１１１］についてのリード・ライトコマン
ドが連続して順次発行される。
タ［０００００００００ ００ ００００１０］，［０
００００００００ ００ ０００１１］，…［００００
０００００ ００ １１１１１１］のアドレス信号が順
次入力されるが、入力ＲＯＷ／ＢＡＮＫアドレスは、い
ずれもアクセスＲＯＷ／ＢＡＮＫアドレス［０００００
００００／００］と一致するので、コマンドイネーブル
信号３５はＨＩＧＨレベル（許可）のまま保持され、入
力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００
００／００／００００１０］〜［０００００００００
００ １１１１１１］についてのリード・ライトコマン
ドが連続して順次発行される。
【００６６】［ステップ１４］次に、アドレスデータ
［０００００００００ ０１ ００００００］のアドレ
ス信号が入力され、このアドレス信号をデコードした入
力ＲＯＷアドレス［０００００００００］、入力ＢＡＮ
Ｋアドレス［０１］、入力ＣＯＬアドレス［０００００
０］がアドレスデコード回路２１から出力される。
［０００００００００ ０１ ００００００］のアドレ
ス信号が入力され、このアドレス信号をデコードした入
力ＲＯＷアドレス［０００００００００］、入力ＢＡＮ
Ｋアドレス［０１］、入力ＣＯＬアドレス［０００００
０］がアドレスデコード回路２１から出力される。
【００６７】アクセスアドレス比較回路２４は、入力Ｒ
ＯＷ／ＢＡＮＫアドレス［０００００００００／０１］
をアクセスＲＯＷ／ＢＡＮＫアドレス［０００００００
００／００］と比較し、ＢＡＮＫアドレスは一致してい
ないがＲＯＷアドレスは一致しているので、ＨＩＧＨレ
ベル（不一致）のＢＡＮＫアドレス比較結果信号３１お
よびＬＯＷレベル（一致）のＲＯＷアドレス比較結果信
号３２を出力する。また、次アクセスアドレス比較回路
２５は、入力ＲＯＷ／ＢＡＮＫアドレス［００００００
０００／０１］を次アクセスＲＯＷ／ＢＡＮＫアドレス
［０００００００００／０１］と比較し、ＢＡＮＫアド
レスおよびＲＯＷアドレスがともに一致しているので、
ＬＯＷレベル（一致）のアドレス比較結果信号３３，３
４を出力する。
ＯＷ／ＢＡＮＫアドレス［０００００００００／０１］
をアクセスＲＯＷ／ＢＡＮＫアドレス［０００００００
００／００］と比較し、ＢＡＮＫアドレスは一致してい
ないがＲＯＷアドレスは一致しているので、ＨＩＧＨレ
ベル（不一致）のＢＡＮＫアドレス比較結果信号３１お
よびＬＯＷレベル（一致）のＲＯＷアドレス比較結果信
号３２を出力する。また、次アクセスアドレス比較回路
２５は、入力ＲＯＷ／ＢＡＮＫアドレス［００００００
０００／０１］を次アクセスＲＯＷ／ＢＡＮＫアドレス
［０００００００００／０１］と比較し、ＢＡＮＫアド
レスおよびＲＯＷアドレスがともに一致しているので、
ＬＯＷレベル（一致）のアドレス比較結果信号３３，３
４を出力する。
【００６８】アクティブ・プリチャージコマンド生成回
路２３は、アドレス比較結果信号３１，３２，３３，３
４を参照し、入力ＲＯＷ／ＢＡＮＫアドレス［００００
０００００／０１］が次アクセスＲＯＷ／ＢＡＮＫアド
レスに一致しており、そのＲＯＷはすでにアクティブに
なっているので、コマンドイネーブル信号３５をＨＩＧ
Ｈレベル（許可）に保持したまま、新たなアクセスＲＯ
Ｗのアクセスと並行して、それまでのアクセスＲＯＷ／
ＢＡＮＫアドレス［０００００００００／００］につい
てプリチャージコマンドを発行し、新たなアクセスＲＯ
Ｗ／ＢＡＮＫアドレス［０００００００００／０１］を
アドレスレジスタ２６，２７に記憶し、新たな次アクセ
スＲＯＷ／ＢＡＮＫアドレス［０００００００００／１
０］についてアクティブコマンドを発行する。
路２３は、アドレス比較結果信号３１，３２，３３，３
４を参照し、入力ＲＯＷ／ＢＡＮＫアドレス［００００
０００００／０１］が次アクセスＲＯＷ／ＢＡＮＫアド
レスに一致しており、そのＲＯＷはすでにアクティブに
なっているので、コマンドイネーブル信号３５をＨＩＧ
Ｈレベル（許可）に保持したまま、新たなアクセスＲＯ
Ｗのアクセスと並行して、それまでのアクセスＲＯＷ／
ＢＡＮＫアドレス［０００００００００／００］につい
てプリチャージコマンドを発行し、新たなアクセスＲＯ
Ｗ／ＢＡＮＫアドレス［０００００００００／０１］を
アドレスレジスタ２６，２７に記憶し、新たな次アクセ
スＲＯＷ／ＢＡＮＫアドレス［０００００００００／１
０］についてアクティブコマンドを発行する。
【００６９】リード・ライトコマンド生成回路２２は、
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
に保持されているので、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレス［０００００００００／０１／００００００］
についてリード・ライトコマンドを直ちに発行する。
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
に保持されているので、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレス［０００００００００／０１／００００００］
についてリード・ライトコマンドを直ちに発行する。
【００７０】［ステップ１５］これ以降、アドレスデー
タ［０００００００００ ０１ ０００００１］〜［０
００００００００ ０１ １１１１１１］のアドレス信
号については、上記ステップ１２，１３と同じように動
作する。
タ［０００００００００ ０１ ０００００１］〜［０
００００００００ ０１ １１１１１１］のアドレス信
号については、上記ステップ１２，１３と同じように動
作する。
【００７１】［ステップ１６］そして、アドレスデータ
［０００００００００ ０１ １１１１１１］のアドレ
ス信号が入力されたあと、アドレス信号の入力が途切れ
ると、アクティブ・プリチャージコマンド生成回路２３
は、アクセスＲＯＷ／ＢＡＮＫアドレス［００００００
０００／０１］および次アクセスＲＯＷ／ＢＡＮＫアド
レス［０００００００００／１０］のそれぞれについて
プリチャージコマンドを発行するとともに、コマンドイ
ネーブル信号３５をＬＯＷレベル（禁止）にする。
［０００００００００ ０１ １１１１１１］のアドレ
ス信号が入力されたあと、アドレス信号の入力が途切れ
ると、アクティブ・プリチャージコマンド生成回路２３
は、アクセスＲＯＷ／ＢＡＮＫアドレス［００００００
０００／０１］および次アクセスＲＯＷ／ＢＡＮＫアド
レス［０００００００００／１０］のそれぞれについて
プリチャージコマンドを発行するとともに、コマンドイ
ネーブル信号３５をＬＯＷレベル（禁止）にする。
【００７２】［実施の形態１のタイミングチャート］図
５は本発明の実施の形態１のＤＲＡＭインターフェース
回路のタイミングチャートである。図５において、ＣＬ
Ｋはクロック信号、ＲＥＡＤＹはアドレス信号入力の許
可／禁止を伝達するためにＤＲＡＭインターフェース回
路から内部バス１１（図１参照）に入出力される信号、
アドレス［１６：０］は１７ビットの入力ＲＯＷ／ＢＡ
ＮＫ／ＣＯＬアドレス（アドレスデータ）、コマンドイ
ネーブルは図４のコマンドイネーブル信号３５、アドレ
ス（ＡＣＴ／ＰＲＥ）はアクティブ・プリチャージコマ
ンドを発行するＲＯＷ／ＢＡＮＫアドレス、アドレス
（ＲＥＡＤ／ＷＲＩＴＥ）はリード・ライトコマンドを
発行するＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスである。
５は本発明の実施の形態１のＤＲＡＭインターフェース
回路のタイミングチャートである。図５において、ＣＬ
Ｋはクロック信号、ＲＥＡＤＹはアドレス信号入力の許
可／禁止を伝達するためにＤＲＡＭインターフェース回
路から内部バス１１（図１参照）に入出力される信号、
アドレス［１６：０］は１７ビットの入力ＲＯＷ／ＢＡ
ＮＫ／ＣＯＬアドレス（アドレスデータ）、コマンドイ
ネーブルは図４のコマンドイネーブル信号３５、アドレ
ス（ＡＣＴ／ＰＲＥ）はアクティブ・プリチャージコマ
ンドを発行するＲＯＷ／ＢＡＮＫアドレス、アドレス
（ＲＥＡＤ／ＷＲＩＴＥ）はリード・ライトコマンドを
発行するＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスである。
【００７３】また、Ａ，Ｂ，Ｃは、それぞれＲＯＷ／Ｂ
ＡＮＫアドレスであり、連続アドレスのアクセスであれ
ば、ＡのＲＯＷの次にＢのＲＯＷがアクセスされ、Ｂの
ＲＯＷの次にＣのＲＯＷがアクセスされる。また、Ａ
０，Ａ１，Ａ２，Ａ３は、ＲＯＷ／ＢＡＮＫアドレスが
ともにＡであり、ＣＯＬアドレスのみ異なる入力ＲＯＷ
／ＢＡＮＫ／ＣＯＬアドレス（アドレスデータ）、Ｂ
０，Ｂ１，Ｂ２，Ｂ３は、ＲＯＷ／ＢＡＮＫアドレスが
ともにＢであり、ＣＯＬアドレスのみ異なる入力ＲＯＷ
／ＢＡＮＫ／ＣＯＬアドレスである。
ＡＮＫアドレスであり、連続アドレスのアクセスであれ
ば、ＡのＲＯＷの次にＢのＲＯＷがアクセスされ、Ｂの
ＲＯＷの次にＣのＲＯＷがアクセスされる。また、Ａ
０，Ａ１，Ａ２，Ａ３は、ＲＯＷ／ＢＡＮＫアドレスが
ともにＡであり、ＣＯＬアドレスのみ異なる入力ＲＯＷ
／ＢＡＮＫ／ＣＯＬアドレス（アドレスデータ）、Ｂ
０，Ｂ１，Ｂ２，Ｂ３は、ＲＯＷ／ＢＡＮＫアドレスが
ともにＢであり、ＣＯＬアドレスのみ異なる入力ＲＯＷ
／ＢＡＮＫ／ＣＯＬアドレスである。
【００７４】また、コマンド（Ａ）、コマンド（Ｂ），
コマンド（Ｃ）は、それぞれＲＯＷ／ＢＡＮＫアドレス
Ａ，Ｂ，Ｃについて発行されるコマンドである。また、
ＡＣＴはアクティブコマンド、ＰＲＥはプリチャージコ
マンドである。また、ｔＲＣＤはアクティブコマンドに
よってそのＲＯＷ／ＢＡＮＫアドレスがアクティブにな
るのを補償するための遅延時間、ｔＲＰはプリチャージ
コマンドによってそのＲＯＷ／ＢＡＮＫアドレスのプリ
チャージが完了するのを補償するための遅延時間であ
る。
コマンド（Ｃ）は、それぞれＲＯＷ／ＢＡＮＫアドレス
Ａ，Ｂ，Ｃについて発行されるコマンドである。また、
ＡＣＴはアクティブコマンド、ＰＲＥはプリチャージコ
マンドである。また、ｔＲＣＤはアクティブコマンドに
よってそのＲＯＷ／ＢＡＮＫアドレスがアクティブにな
るのを補償するための遅延時間、ｔＲＰはプリチャージ
コマンドによってそのＲＯＷ／ＢＡＮＫアドレスのプリ
チャージが完了するのを補償するための遅延時間であ
る。
【００７５】図５において、クロックＣＬＫのサイクル
１では、ＳＤＲＡＭの全てのＲＯＷ／ＢＡＮＫアドレス
がアイドル（ＩＤＬＥ）になっている。また、コマンド
イネーブル信号３５は、ＬＯＷレベル（禁止）になって
いる。
１では、ＳＤＲＡＭの全てのＲＯＷ／ＢＡＮＫアドレス
がアイドル（ＩＤＬＥ）になっている。また、コマンド
イネーブル信号３５は、ＬＯＷレベル（禁止）になって
いる。
【００７６】まず、クロックＣＬＫのサイクル２におい
て、信号ＲＥＡＤＹがＨＩＧＨレベル（アドレス入力許
可）になり、アドレスデータＡ０のアドレス信号がＤＲ
ＡＭインターフェース回路に入力される。次に、サイク
ル３において、ＤＲＡＭインターフェース回路は、信号
ＲＥＡＤＹをＬＯＷレベル（アドレス入力禁止）にす
る。また、アクティブ・プリチャージコマンド生成回路
２３は、入力ＲＯＷ／ＢＡＮＫアドレスＡについてアク
ティブコマンドＡＣＴを発行する。
て、信号ＲＥＡＤＹがＨＩＧＨレベル（アドレス入力許
可）になり、アドレスデータＡ０のアドレス信号がＤＲ
ＡＭインターフェース回路に入力される。次に、サイク
ル３において、ＤＲＡＭインターフェース回路は、信号
ＲＥＡＤＹをＬＯＷレベル（アドレス入力禁止）にす
る。また、アクティブ・プリチャージコマンド生成回路
２３は、入力ＲＯＷ／ＢＡＮＫアドレスＡについてアク
ティブコマンドＡＣＴを発行する。
【００７７】次に、サイクル４において、アクティブ・
プリチャージコマンド生成回路２３は、ＲＯＷ／ＢＡＮ
ＫアドレスＢについてアクティブコマンドＡＣＴを発行
する。次に、サイクル５において、アクティブ・プリチ
ャージコマンド生成回路２３は、入力ＲＯＷ／ＢＡＮＫ
アドレスＡについて遅延時間ｔＲＣＤを確保し、次のサ
イクルで、コマンドイネーブル信号３５をＨＩＧＨレベ
ル（許可）にする。
プリチャージコマンド生成回路２３は、ＲＯＷ／ＢＡＮ
ＫアドレスＢについてアクティブコマンドＡＣＴを発行
する。次に、サイクル５において、アクティブ・プリチ
ャージコマンド生成回路２３は、入力ＲＯＷ／ＢＡＮＫ
アドレスＡについて遅延時間ｔＲＣＤを確保し、次のサ
イクルで、コマンドイネーブル信号３５をＨＩＧＨレベ
ル（許可）にする。
【００７８】次に、サイクル６において、ＤＲＡＭイン
ターフェース回路は、信号ＲＥＡＤＹをＨＩＧＨレベル
（アドレス入力許可）とする。また、リード・ライトコ
マンド生成回路２２は、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレスＡ０についてリード・ライトコマンドＲＷを発
行する。
ターフェース回路は、信号ＲＥＡＤＹをＨＩＧＨレベル
（アドレス入力許可）とする。また、リード・ライトコ
マンド生成回路２２は、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレスＡ０についてリード・ライトコマンドＲＷを発
行する。
【００７９】次に、サイクル７，８，９のそれぞれにお
いて、アドレスデータＡ２，Ａ３，Ｂ０のアドレス信号
が順次入力され、リード・ライトコマンド生成回路２２
は、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスＡ１，Ａ
２，Ａ３についてリード・ライトコマンドＲＷを順次発
行する。
いて、アドレスデータＡ２，Ａ３，Ｂ０のアドレス信号
が順次入力され、リード・ライトコマンド生成回路２２
は、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスＡ１，Ａ
２，Ａ３についてリード・ライトコマンドＲＷを順次発
行する。
【００８０】次に、サイクル１０において、アドレスデ
ータＢ１のアドレス信号が入力され、リード・ライトコ
マンド生成回路２２は、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレスＢ０についてリード・ライトコマンドＲＷを発
行する。ＲＯＷ／ＢＡＮＫアドレスＢは、サイクル５で
のアクティブコマンドＡＣＴによってすでにアクティブ
にされ、リード・ライトコマンドＲＷのウエイト（ＷＡ
ＩＴ）になっており、コマンドイネーブル信号３５はＨ
ＩＧＨレベル（許可）に保持されているので、リード・
ライトコマンド生成回路２２は、入力アドレスＢ０につ
いてリード・ライトコマンドＲＷを直ちに発行できる。
また、アクティブ・プリチャージコマンド生成回路２３
は、ＲＯＷ／ＢＡＮＫアドレスＡについてプリチャージ
コマンドＰＲＥを発行する。このように、実施の形態１
のＤＲＡＭインターフェース回路においては、ＲＯＷ遷
移を生じても、連続アクセスが可能である。
ータＢ１のアドレス信号が入力され、リード・ライトコ
マンド生成回路２２は、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレスＢ０についてリード・ライトコマンドＲＷを発
行する。ＲＯＷ／ＢＡＮＫアドレスＢは、サイクル５で
のアクティブコマンドＡＣＴによってすでにアクティブ
にされ、リード・ライトコマンドＲＷのウエイト（ＷＡ
ＩＴ）になっており、コマンドイネーブル信号３５はＨ
ＩＧＨレベル（許可）に保持されているので、リード・
ライトコマンド生成回路２２は、入力アドレスＢ０につ
いてリード・ライトコマンドＲＷを直ちに発行できる。
また、アクティブ・プリチャージコマンド生成回路２３
は、ＲＯＷ／ＢＡＮＫアドレスＡについてプリチャージ
コマンドＰＲＥを発行する。このように、実施の形態１
のＤＲＡＭインターフェース回路においては、ＲＯＷ遷
移を生じても、連続アクセスが可能である。
【００８１】次に、サイクル１１において、アドレスデ
ータＢ２のアドレス信号が入力され、リード・ライトコ
マンド生成回路２２は、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレスＢ１についてリード・ライトコマンドＲＷを発
行する。次に、サイクル１２において、アドレスデータ
Ｂ３のアドレス信号が入力され、リード・ライトコマン
ド生成回路２２は、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬアド
レスＢ２についてリード・ライトコマンドＲＷを発行す
る。また、アクティブ・プリチャージコマンド生成回路
２３は、次アクセスＲＯＷ／ＢＡＮＫアドレスＣについ
てアクティブコマンドＡＣＴを発行する。
ータＢ２のアドレス信号が入力され、リード・ライトコ
マンド生成回路２２は、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレスＢ１についてリード・ライトコマンドＲＷを発
行する。次に、サイクル１２において、アドレスデータ
Ｂ３のアドレス信号が入力され、リード・ライトコマン
ド生成回路２２は、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬアド
レスＢ２についてリード・ライトコマンドＲＷを発行す
る。また、アクティブ・プリチャージコマンド生成回路
２３は、次アクセスＲＯＷ／ＢＡＮＫアドレスＣについ
てアクティブコマンドＡＣＴを発行する。
【００８２】次に、サイクル１３において、連続したア
ドレス入力がないことがＤＲＡＭインターフェース回路
に通知され、ＤＲＡＭインターフェース回路は、ＲＯＷ
／ＢＡＮＫアドレスＢをプリチャージするために、次の
サイクルで信号ＲＥＡＤＹをＬＯＷレベル（アドレス入
力禁止）にする。また、リード・ライトコマンド生成回
路２２は、入力アドレスＢ３についてリード・ライトコ
マンドＲＷを発行する。
ドレス入力がないことがＤＲＡＭインターフェース回路
に通知され、ＤＲＡＭインターフェース回路は、ＲＯＷ
／ＢＡＮＫアドレスＢをプリチャージするために、次の
サイクルで信号ＲＥＡＤＹをＬＯＷレベル（アドレス入
力禁止）にする。また、リード・ライトコマンド生成回
路２２は、入力アドレスＢ３についてリード・ライトコ
マンドＲＷを発行する。
【００８３】次に、サイクル１４において、アクティブ
・プリチャージコマンド生成回路２３は、コマンドイネ
ーブル信号３５をＬＯＷレベル（禁止）とし、ＲＯＷ／
ＢＡＮＫアドレスＢについてプリチャージコマンドＰＲ
Ｅを発行する。次に、サイクル１５において、アクティ
ブ・プリチャージコマンド生成回路２３は、ＲＯＷ／Ｂ
ＡＮＫアドレスＣについてプリチャージコマンドＰＲＥ
を発行する。
・プリチャージコマンド生成回路２３は、コマンドイネ
ーブル信号３５をＬＯＷレベル（禁止）とし、ＲＯＷ／
ＢＡＮＫアドレスＢについてプリチャージコマンドＰＲ
Ｅを発行する。次に、サイクル１５において、アクティ
ブ・プリチャージコマンド生成回路２３は、ＲＯＷ／Ｂ
ＡＮＫアドレスＣについてプリチャージコマンドＰＲＥ
を発行する。
【００８４】図１１は従来のＤＲＡＭインターフェース
回路のタイミングチャートである。図１１において、図
５と同じものには同じ符号を付してある。ただし、図１
１においては、Ａ，ＢのＢＡＮＫアドレスは同じであ
る。
回路のタイミングチャートである。図１１において、図
５と同じものには同じ符号を付してある。ただし、図１
１においては、Ａ，ＢのＢＡＮＫアドレスは同じであ
る。
【００８５】図１１では、サイクル９において、入力Ｒ
ＯＷ／ＢＡＮＫ／ＣＯＬデータＡ３についてリード・ラ
イトコマンドＲＷを発行し、サイクル１０において、Ｒ
ＯＷ／ＢＡＮＫアドレスＡについてプリチャージコマン
ドＰＲＥを発行し、ＲＯＷ／ＢＡＮＫアドレスＡのＲＯ
Ｗのプリチャージが完了するのを待って、サイクル１３
において、ＲＯＷ／ＢＡＮＫアドレスＢについてアクテ
ィブコマンドＡＣＴを発行し、ＲＯＷ／ＢＡＮＫアドレ
スＢがアクティブになるのを待って、サイクル１６にお
いて、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスＢ０につ
いてリード・ライトコマンドＲＷを発行する。このよう
に、従来のＤＲＡＭインターフェース回路においては、
ＲＯＷ遷移を生じることよって、サイクル１０からサイ
クル１５までの期間においてアクセスが中断する。
ＯＷ／ＢＡＮＫ／ＣＯＬデータＡ３についてリード・ラ
イトコマンドＲＷを発行し、サイクル１０において、Ｒ
ＯＷ／ＢＡＮＫアドレスＡについてプリチャージコマン
ドＰＲＥを発行し、ＲＯＷ／ＢＡＮＫアドレスＡのＲＯ
Ｗのプリチャージが完了するのを待って、サイクル１３
において、ＲＯＷ／ＢＡＮＫアドレスＢについてアクテ
ィブコマンドＡＣＴを発行し、ＲＯＷ／ＢＡＮＫアドレ
スＢがアクティブになるのを待って、サイクル１６にお
いて、入力ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスＢ０につ
いてリード・ライトコマンドＲＷを発行する。このよう
に、従来のＤＲＡＭインターフェース回路においては、
ＲＯＷ遷移を生じることよって、サイクル１０からサイ
クル１５までの期間においてアクセスが中断する。
【００８６】以上のように実施の形態１によれば、全て
のＲＯＷ遷移が異なるＢＡＮＫに配置されたＲＯＷの間
で生じるように、連続して入力される一連のアドレス信
号に従って一連のアクセスを制御し、第１のＲＯＷのア
クセスが開始されたときに、上記第１のＲＯＷのアクセ
スに並行して第２のＲＯＷをあらかじめアクティブにし
ておき、アクセスＲＯＷが上記第１のＲＯＷから上記第
２のＲＯＷに遷移したときに、上記第２のＲＯＷのアク
セスに並行して、新たな次アクセスＲＯＷをアクティブ
にするとともに、上記第１のＲＯＷをプリチャージする
ことにより、連続して入力される一連のアドレス信号に
よる一連のアクセスの開始から終了まで連続アクセスが
可能になり、アクセス時間を短縮することができ、最大
データ転送効率を期待できる。
のＲＯＷ遷移が異なるＢＡＮＫに配置されたＲＯＷの間
で生じるように、連続して入力される一連のアドレス信
号に従って一連のアクセスを制御し、第１のＲＯＷのア
クセスが開始されたときに、上記第１のＲＯＷのアクセ
スに並行して第２のＲＯＷをあらかじめアクティブにし
ておき、アクセスＲＯＷが上記第１のＲＯＷから上記第
２のＲＯＷに遷移したときに、上記第２のＲＯＷのアク
セスに並行して、新たな次アクセスＲＯＷをアクティブ
にするとともに、上記第１のＲＯＷをプリチャージする
ことにより、連続して入力される一連のアドレス信号に
よる一連のアクセスの開始から終了まで連続アクセスが
可能になり、アクセス時間を短縮することができ、最大
データ転送効率を期待できる。
【００８７】実施の形態２ 図６は本発明の実施の形態２のＤＲＡＭインターフェー
ス回路のブロック図である。図６の実施の形態２のＤＲ
ＡＭインターフェース回路は、図１のマイクロプロセッ
サのＤＲＡＭインターフェース回路１３に適用される。
なお、図６において、図４と同じものには同じ符号を付
してある。
ス回路のブロック図である。図６の実施の形態２のＤＲ
ＡＭインターフェース回路は、図１のマイクロプロセッ
サのＤＲＡＭインターフェース回路１３に適用される。
なお、図６において、図４と同じものには同じ符号を付
してある。
【００８８】図６の実施の形態２のＤＲＡＭインターフ
ェース回路は、アドレスデコード回路２１と、アクセス
アドレス比較回路２４と、次アクセスアドレス比較回路
２５と、ＢＡＮＫアドレスレジスタ２６と、ＲＯＷアド
レスレジスタ２７と、バーストモードデコード回路４１
と、アドレスカウンタ回路４２と、リード・ライトコマ
ンド生成回路４３と、アクテイブ・プリチャージコマン
ド生成回路４４と、バーストＣＯＬアドレス比較回路４
５とを備える。
ェース回路は、アドレスデコード回路２１と、アクセス
アドレス比較回路２４と、次アクセスアドレス比較回路
２５と、ＢＡＮＫアドレスレジスタ２６と、ＲＯＷアド
レスレジスタ２７と、バーストモードデコード回路４１
と、アドレスカウンタ回路４２と、リード・ライトコマ
ンド生成回路４３と、アクテイブ・プリチャージコマン
ド生成回路４４と、バーストＣＯＬアドレス比較回路４
５とを備える。
【００８９】このように、実施の形態２のＤＲＡＭイン
ターフェース回路は、上記実施の形態１のＤＲＡＭイン
ターフェース回路（図４参照）において、バーストモー
ドデコード回路４１と、アドレスカウンタ回路４２と、
バーストＣＯＬアドレス比較回路４５とを設け、リード
・ライトコマンド生成回路２２、アクテイブ・プリチャ
ージコマンド生成回路２３を、それぞれリード・ライト
コマンド生成回路４３、アクテイブ・プリチャージコマ
ンド生成回路４４に変更したものである。
ターフェース回路は、上記実施の形態１のＤＲＡＭイン
ターフェース回路（図４参照）において、バーストモー
ドデコード回路４１と、アドレスカウンタ回路４２と、
バーストＣＯＬアドレス比較回路４５とを設け、リード
・ライトコマンド生成回路２２、アクテイブ・プリチャ
ージコマンド生成回路２３を、それぞれリード・ライト
コマンド生成回路４３、アクテイブ・プリチャージコマ
ンド生成回路４４に変更したものである。
【００９０】実施の形態２のＤＲＡＭインターフェース
回路は、上記実施の形態１と同じように、複数のＲＯＷ
を配置したＢＡＮＫを複数設けたＤＲＡＭのアクセス
を、ＲＯＷアドレスが連続する一連のアクセスにおいて
全てのＲＯＷ遷移が異なるＢＡＮＫに配置されたＲＯＷ
の間で生じるように制御するＤＲＡＭインターフェース
回路であって、第１のＲＯＷがこれからアクセスされる
あるいはアクセスされているアクセスＲＯＷであり、第
２のＲＯＷが連続アドレスのアクセスであれば上記アク
セスＲＯＷの次にアクセスされる次アクセスＲＯＷであ
る期間に、上記第１のＲＯＷのアクセスに並行して、上
記第２のＲＯＷをあらかじめアクティブにしておき、上
記アクセスＲＯＷが上記第２のＲＯＷに遷移したとき
に、上記第２のＲＯＷのアクセスに並行して、上記第１
のＲＯＷをプリチャージすることを特徴とする。
回路は、上記実施の形態１と同じように、複数のＲＯＷ
を配置したＢＡＮＫを複数設けたＤＲＡＭのアクセス
を、ＲＯＷアドレスが連続する一連のアクセスにおいて
全てのＲＯＷ遷移が異なるＢＡＮＫに配置されたＲＯＷ
の間で生じるように制御するＤＲＡＭインターフェース
回路であって、第１のＲＯＷがこれからアクセスされる
あるいはアクセスされているアクセスＲＯＷであり、第
２のＲＯＷが連続アドレスのアクセスであれば上記アク
セスＲＯＷの次にアクセスされる次アクセスＲＯＷであ
る期間に、上記第１のＲＯＷのアクセスに並行して、上
記第２のＲＯＷをあらかじめアクティブにしておき、上
記アクセスＲＯＷが上記第２のＲＯＷに遷移したとき
に、上記第２のＲＯＷのアクセスに並行して、上記第１
のＲＯＷをプリチャージすることを特徴とする。
【００９１】そして、この実施の形態２のＤＲＡＭイン
ターフェース回路は、入力されたバースト初期アドレス
信号およびバースト長信号（バーストモード信号）に従
ってバースト動作を制御し、バースト動作中において、
アクセスＲＯＷが上記第２のＲＯＷに遷移したときに、
上記第２のＲＯＷのアクセスに並行して、新たな次アク
セスＲＯＷをアクティブにすることを特徴とする。
ターフェース回路は、入力されたバースト初期アドレス
信号およびバースト長信号（バーストモード信号）に従
ってバースト動作を制御し、バースト動作中において、
アクセスＲＯＷが上記第２のＲＯＷに遷移したときに、
上記第２のＲＯＷのアクセスに並行して、新たな次アク
セスＲＯＷをアクティブにすることを特徴とする。
【００９２】［アドレスデコード回路２１］図６のアド
レスデコード回路２１は、図１の内部バス１１を介して
入力されたバースト初期アドレス信号を１７ビットのバ
ースト初期アドレス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ
１ｒ０ｂ１ｂ０ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］にデコード
し、入力バースト初期ＲＯＷアドレス［ｒ８ｒ７ｒ６ｒ
５ｒ４ｒ３ｒ２ｒ１ｒ０］、入力バースト初期ＢＡＮＫ
アドレス［ｂ１ｂ０］、入力バースト初期ＣＯＬアドレ
ス［ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］を生成する。上記バー
スト初期アドレスデータにおいてのアドレス割付は、上
記実施の形態１のアドレスデータと同じである。
レスデコード回路２１は、図１の内部バス１１を介して
入力されたバースト初期アドレス信号を１７ビットのバ
ースト初期アドレス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ
１ｒ０ｂ１ｂ０ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］にデコード
し、入力バースト初期ＲＯＷアドレス［ｒ８ｒ７ｒ６ｒ
５ｒ４ｒ３ｒ２ｒ１ｒ０］、入力バースト初期ＢＡＮＫ
アドレス［ｂ１ｂ０］、入力バースト初期ＣＯＬアドレ
ス［ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］を生成する。上記バー
スト初期アドレスデータにおいてのアドレス割付は、上
記実施の形態１のアドレスデータと同じである。
【００９３】［バーストモードデコード回路４１］バー
ストモードデコード回路４１は、図１の内部バス１１を
介して入力されたバーストモード信号（バースト長信
号）による４ビットのバーストモードデータをデコード
し、バースト長データをアドレスカウンタ回路４２に出
力する。バースト長は、上記４ビットのバーストモード
信号に従って、１，４，８，１６，３２，６４，１２
８，２５６，５１２，１０２４，２０４８，４０９６の
いずれかに設定される。上記のバーストモード信号は、
上記バースト初期アドレス信号と同じタイミングで入力
される。なお、バースト長１のときの図６のＤＲＡＭイ
ンターフェース回路の動作は、上記実施の形態１のＤＲ
ＡＭインターフェース回路（図４参照）と同じになる。
ストモードデコード回路４１は、図１の内部バス１１を
介して入力されたバーストモード信号（バースト長信
号）による４ビットのバーストモードデータをデコード
し、バースト長データをアドレスカウンタ回路４２に出
力する。バースト長は、上記４ビットのバーストモード
信号に従って、１，４，８，１６，３２，６４，１２
８，２５６，５１２，１０２４，２０４８，４０９６の
いずれかに設定される。上記のバーストモード信号は、
上記バースト初期アドレス信号と同じタイミングで入力
される。なお、バースト長１のときの図６のＤＲＡＭイ
ンターフェース回路の動作は、上記実施の形態１のＤＲ
ＡＭインターフェース回路（図４参照）と同じになる。
【００９４】［アドレスカウンタ回路４２］アドレスカ
ウンタ回路４２は、アドレスデコード回路２１で生成さ
れた入力バースト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレ
スから、バーストモードデコード回路４１で生成された
バースト長データによるバースト長までをカウントアッ
プし、カウントしたＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
をリードライトコマンド生成回路４３に出力する。ま
た、アドレスカウンタ回路４２は、カウント動作中であ
るバースト動作中は、バーストビジー信号５１をＨＩＧ
Ｈレベルとし、バースト動作が終了すると、バーストビ
ジー信号５１をＬＯＷレベルにする。
ウンタ回路４２は、アドレスデコード回路２１で生成さ
れた入力バースト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレ
スから、バーストモードデコード回路４１で生成された
バースト長データによるバースト長までをカウントアッ
プし、カウントしたＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
をリードライトコマンド生成回路４３に出力する。ま
た、アドレスカウンタ回路４２は、カウント動作中であ
るバースト動作中は、バーストビジー信号５１をＨＩＧ
Ｈレベルとし、バースト動作が終了すると、バーストビ
ジー信号５１をＬＯＷレベルにする。
【００９５】上記カウントアップの初期データは、入力
バースト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスを、上
記バースト初期アドレスデータと同じように、入力バー
スト初期ＲＯＷアドレス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ
２ｒ１ｒ０］が上位となり、入力バースト初期ＢＡＮＫ
アドレス［ｂ１ｂ０］が中位となり、入力バースト初期
ＣＯＬアドレス［ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］が下位と
なるように割り付けた１７ビットのデータである。この
ため、上記カウントされたＲＯＷ／ＢＡＮＫ／ＣＯＬア
ドレスは、上記実施の形態１においての連続アドレスの
アクセスのときの入力バースト初期ＲＯＷ／ＢＡＮＫ／
ＣＯＬアドレスと同じように、［１］ずつインクリメン
トされる。
バースト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスを、上
記バースト初期アドレスデータと同じように、入力バー
スト初期ＲＯＷアドレス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ
２ｒ１ｒ０］が上位となり、入力バースト初期ＢＡＮＫ
アドレス［ｂ１ｂ０］が中位となり、入力バースト初期
ＣＯＬアドレス［ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］が下位と
なるように割り付けた１７ビットのデータである。この
ため、上記カウントされたＲＯＷ／ＢＡＮＫ／ＣＯＬア
ドレスは、上記実施の形態１においての連続アドレスの
アクセスのときの入力バースト初期ＲＯＷ／ＢＡＮＫ／
ＣＯＬアドレスと同じように、［１］ずつインクリメン
トされる。
【００９６】このため、上記のバースト動作において、
アクセスされるＲＯＷは、上記実施の形態１においての
連続アドレスのアクセスと同じように、異なるＢＡＮＫ
に配置された２本のＲＯＷの間で遷移し、ＲＯＷ遷移を
生じるときには、必ずＢＡＮＫ遷移を生じる。従って、
上記のバースト動作において、異なるＢＡＮＫに配置さ
れた２本のＲＯＷを同時にアクティブにすること、およ
びあるＢＡＮＫのＲＯＷをアクセスしているときに他の
ＢＡＮＫのＲＯＷをプリチャージすることが可能であ
る。
アクセスされるＲＯＷは、上記実施の形態１においての
連続アドレスのアクセスと同じように、異なるＢＡＮＫ
に配置された２本のＲＯＷの間で遷移し、ＲＯＷ遷移を
生じるときには、必ずＢＡＮＫ遷移を生じる。従って、
上記のバースト動作において、異なるＢＡＮＫに配置さ
れた２本のＲＯＷを同時にアクティブにすること、およ
びあるＢＡＮＫのＲＯＷをアクセスしているときに他の
ＢＡＮＫのＲＯＷをプリチャージすることが可能であ
る。
【００９７】［リード・ライトコマンド生成回路４３］
リード・ライトコマンド生成回路４３は、上記実施の形
態１のリード・ライトコマンド生成回路２２において、
バースト動作中であることを認識するためのバーストビ
ジー信号５１を入力信号として追加したものである。こ
のリード・ライトコマンド生成回路４３は、リード・ラ
イトコマンドの発行が許可されているときに（アクティ
ブ・プリチャージコマンド生成回路４４から入力される
コマンドイネーブル信号３５がＨＩＧＨレベルであると
きに）、かつアドレスカウンタ回路４２から入力される
バーストビジー信号５１がＨＩＧＨレベルであるとき
に、アドレスカウンタ回路４２から入力されるカウント
されたそれぞれのＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスに
ついてリード・ライトコマンドを発行する。
リード・ライトコマンド生成回路４３は、上記実施の形
態１のリード・ライトコマンド生成回路２２において、
バースト動作中であることを認識するためのバーストビ
ジー信号５１を入力信号として追加したものである。こ
のリード・ライトコマンド生成回路４３は、リード・ラ
イトコマンドの発行が許可されているときに（アクティ
ブ・プリチャージコマンド生成回路４４から入力される
コマンドイネーブル信号３５がＨＩＧＨレベルであると
きに）、かつアドレスカウンタ回路４２から入力される
バーストビジー信号５１がＨＩＧＨレベルであるとき
に、アドレスカウンタ回路４２から入力されるカウント
されたそれぞれのＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスに
ついてリード・ライトコマンドを発行する。
【００９８】［バーストＣＯＬアドレス比較回路４５］
バーストＣＯＬアドレス比較回路４５は、アドレスカウ
ンタ回路４２から入力されるカウントされたＣＯＬアド
レスが、最終ＣＯＬアドレス［１１１１１１］に達した
か否かを比較し、カウントされたＣＯＬアドレスが最終
ＣＯＬアドレスに達したときに、ＲＯＷ遷移信号５２を
ＨＩＧＨレベルとし、カウントされたＣＯＬアドレスが
初期ＣＯＬアドレス［００００００］に戻ったときに、
ＲＯＷ遷移信号５２をＬＯＷレベルにする。バーストＣ
ＯＬアドレス比較回路４５は、ＲＯＷ遷移信号５２をア
クティブ・プリチャージコマンド生成回路４４に出力す
ることによって、ＲＯＷ遷移を生じることをアクティブ
・プリチャージコマンド生成回路４４に伝達する。
バーストＣＯＬアドレス比較回路４５は、アドレスカウ
ンタ回路４２から入力されるカウントされたＣＯＬアド
レスが、最終ＣＯＬアドレス［１１１１１１］に達した
か否かを比較し、カウントされたＣＯＬアドレスが最終
ＣＯＬアドレスに達したときに、ＲＯＷ遷移信号５２を
ＨＩＧＨレベルとし、カウントされたＣＯＬアドレスが
初期ＣＯＬアドレス［００００００］に戻ったときに、
ＲＯＷ遷移信号５２をＬＯＷレベルにする。バーストＣ
ＯＬアドレス比較回路４５は、ＲＯＷ遷移信号５２をア
クティブ・プリチャージコマンド生成回路４４に出力す
ることによって、ＲＯＷ遷移を生じることをアクティブ
・プリチャージコマンド生成回路４４に伝達する。
【００９９】［アクティブ・プリチャージコマンド生成
回路４４］アクティブ・プリチャージコマンド生成回路
４４は、上記実施の形態１のアクティブ・プリチャージ
コマンド生成回路２３において、バースト動作中である
か否かを認識するためのバーストビジー信号５１および
バースト動作中のＲＯＷ遷移を認識するためのＲＯＷ遷
移信号５２を入力信号として追加したものである。この
アクティブ・プリチャージコマンド生成回路４４は、コ
マンドイネーブル信号３５によってリード・ライトコマ
ンドの発行を許可または禁止するとともに、アクティブ
・プリチャージコマンドを発行する。また、アクティブ
・プリチャージコマンド生成回路４４は、アドレスレジ
スタ２６，２７に記憶されているアクセスＲＯＷ／ＢＡ
ＮＫアドレスを参照して次アクセスＲＯＷ／ＢＡＮＫア
ドレスを生成する。また、アクティブ・プリチャージコ
マンド生成回路６１は、アクセスＲＯＷがアクティブで
あるか否かを記憶するレジスタを内部に備えている。
回路４４］アクティブ・プリチャージコマンド生成回路
４４は、上記実施の形態１のアクティブ・プリチャージ
コマンド生成回路２３において、バースト動作中である
か否かを認識するためのバーストビジー信号５１および
バースト動作中のＲＯＷ遷移を認識するためのＲＯＷ遷
移信号５２を入力信号として追加したものである。この
アクティブ・プリチャージコマンド生成回路４４は、コ
マンドイネーブル信号３５によってリード・ライトコマ
ンドの発行を許可または禁止するとともに、アクティブ
・プリチャージコマンドを発行する。また、アクティブ
・プリチャージコマンド生成回路４４は、アドレスレジ
スタ２６，２７に記憶されているアクセスＲＯＷ／ＢＡ
ＮＫアドレスを参照して次アクセスＲＯＷ／ＢＡＮＫア
ドレスを生成する。また、アクティブ・プリチャージコ
マンド生成回路６１は、アクセスＲＯＷがアクティブで
あるか否かを記憶するレジスタを内部に備えている。
【０１００】［バースト動作の開始時のアクティブ・プ
リチャージコマンド生成回路４４］バースト動作の開始
時においては、アクティブ・プリチャージコマンド生成
回路４４は、バースト初期アドレス信号およびバースト
モード信号が入力される直前に、アクセスＲＯＷおよび
次アクセスＲＯＷがアクティブであるか否かによって、
以下の（Ｂ１）または（Ｂ２）のいずれかの動作をす
る。
リチャージコマンド生成回路４４］バースト動作の開始
時においては、アクティブ・プリチャージコマンド生成
回路４４は、バースト初期アドレス信号およびバースト
モード信号が入力される直前に、アクセスＲＯＷおよび
次アクセスＲＯＷがアクティブであるか否かによって、
以下の（Ｂ１）または（Ｂ２）のいずれかの動作をす
る。
【０１０１】（Ｂ１）バースト初期アドレス信号および
バーストモード信号が入力される直前に、それまでのア
クセスＲＯＷおよびそれまでの次アクセスＲＯＷがすで
にアイドルになっているときには、アドレス比較結果信
号３１〜３４を参照せず、以下のように動作する。この
（Ｂ１）は、バースト初期アドレス信号およびバースト
モード信号が、直前のバースト動作の終了時に連続して
入力されなかった場合である。
バーストモード信号が入力される直前に、それまでのア
クセスＲＯＷおよびそれまでの次アクセスＲＯＷがすで
にアイドルになっているときには、アドレス比較結果信
号３１〜３４を参照せず、以下のように動作する。この
（Ｂ１）は、バースト初期アドレス信号およびバースト
モード信号が、直前のバースト動作の終了時に連続して
入力されなかった場合である。
【０１０２】新たなアクセスＲＯＷ／ＢＡＮＫアドレス
（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）につい
てアクティブコマンドを発行するとともに、上記新たな
アクセスＲＯＷ／ＢＡＮＫアドレスをアドレスレジスタ
２６，２７に記憶し、新たな次アクセスＲＯＷ／ＢＡＮ
Ｋアドレスについてアクティブコマンドを発行し、新た
なアクセスＲＯＷがアクティブになるのを待ってリード
・ライトコマンドの発行を許可する（コマンドイネーブ
ル信号３５をＨＩＧＨレベルにする）。
（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）につい
てアクティブコマンドを発行するとともに、上記新たな
アクセスＲＯＷ／ＢＡＮＫアドレスをアドレスレジスタ
２６，２７に記憶し、新たな次アクセスＲＯＷ／ＢＡＮ
Ｋアドレスについてアクティブコマンドを発行し、新た
なアクセスＲＯＷがアクティブになるのを待ってリード
・ライトコマンドの発行を許可する（コマンドイネーブ
ル信号３５をＨＩＧＨレベルにする）。
【０１０３】（Ｂ２）バースト初期アドレス信号および
バーストモード信号が入力される直前に、それまでのア
クセスＲＯＷおよびそれまでの次アクセスＲＯＷがとも
にアクティブであるときには、アドレス比較結果信号３
１〜３４を参照し、以下のように動作する。この（Ｂ
２）は、バースト初期アドレス信号およびバーストモー
ド信号が、直前のバースト動作の終了時に連続して入力
された場合である。
バーストモード信号が入力される直前に、それまでのア
クセスＲＯＷおよびそれまでの次アクセスＲＯＷがとも
にアクティブであるときには、アドレス比較結果信号３
１〜３４を参照し、以下のように動作する。この（Ｂ
２）は、バースト初期アドレス信号およびバーストモー
ド信号が、直前のバースト動作の終了時に連続して入力
された場合である。
【０１０４】新たなアクセスＲＯＷ／ＢＡＮＫアドレス
（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）がそれ
までのアクセスＲＯＷ／ＢＡＮＫアドレスと一致してい
れば、リード・ライトコマンドの発行を直ちに許可する
（コマンドイネーブル信号３５をＨＩＧＨレベルに保持
する）。
（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）がそれ
までのアクセスＲＯＷ／ＢＡＮＫアドレスと一致してい
れば、リード・ライトコマンドの発行を直ちに許可する
（コマンドイネーブル信号３５をＨＩＧＨレベルに保持
する）。
【０１０５】また、新たなアクセスＲＯＷ／ＢＡＮＫア
ドレス（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）
がそれまでの次アクセスＲＯＷ／ＢＡＮＫアドレスと一
致していれば、それまでのアクセスＲＯＷ／ＢＡＮＫア
ドレスについてプリチャージコマンドを発行し、新たな
アクセスＲＯＷ／ＢＡＮＫアドレス（入力バースト初期
ＲＯＷ／ＢＡＮＫアドレス、それまでの次アクセスＲＯ
Ｗ／ＢＡＮＫアドレス）をアドレスレジスタ２６，２７
に記憶する。
ドレス（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）
がそれまでの次アクセスＲＯＷ／ＢＡＮＫアドレスと一
致していれば、それまでのアクセスＲＯＷ／ＢＡＮＫア
ドレスについてプリチャージコマンドを発行し、新たな
アクセスＲＯＷ／ＢＡＮＫアドレス（入力バースト初期
ＲＯＷ／ＢＡＮＫアドレス、それまでの次アクセスＲＯ
Ｗ／ＢＡＮＫアドレス）をアドレスレジスタ２６，２７
に記憶する。
【０１０６】また、新たなアクセスＲＯＷ／ＢＡＮＫア
ドレス（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）
がそれまでのアクセスＲＯＷ／ＢＡＮＫアドレスおよび
それまでの次アクセスＲＯＷ／ＢＡＮＫアドレスのいず
れにも一致していなければ、リード・ライトコマンドの
発行を禁止し（コマンドイネーブル信号３５をＬＯＷレ
ベルとし）、それまでのアクセスＲＯＷ／ＢＡＮＫアド
レスおよびそれまでの次アクセスＲＯＷ／ＢＡＮＫアド
レスにそれぞれプリチャージコマンドを発行し、新たな
アクセスＲＯＷ／ＢＡＮＫアドレスについてアクティブ
コマンドを発行するとともに、新たなアクセスＲＯＷ／
ＢＡＮＫアドレスをアドレスレジスタ２６，２７に記憶
し、新たな次アクセスＲＯＷ／ＢＡＮＫアドレスについ
てアクティブコマンドを発行し、新たなアクセスＲＯＷ
がアクティブになるのを待ってリード・ライトコマンド
の発行を許可する（コマンドイネーブル信号３５をＨＩ
ＧＨレベルにする）。
ドレス（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）
がそれまでのアクセスＲＯＷ／ＢＡＮＫアドレスおよび
それまでの次アクセスＲＯＷ／ＢＡＮＫアドレスのいず
れにも一致していなければ、リード・ライトコマンドの
発行を禁止し（コマンドイネーブル信号３５をＬＯＷレ
ベルとし）、それまでのアクセスＲＯＷ／ＢＡＮＫアド
レスおよびそれまでの次アクセスＲＯＷ／ＢＡＮＫアド
レスにそれぞれプリチャージコマンドを発行し、新たな
アクセスＲＯＷ／ＢＡＮＫアドレスについてアクティブ
コマンドを発行するとともに、新たなアクセスＲＯＷ／
ＢＡＮＫアドレスをアドレスレジスタ２６，２７に記憶
し、新たな次アクセスＲＯＷ／ＢＡＮＫアドレスについ
てアクティブコマンドを発行し、新たなアクセスＲＯＷ
がアクティブになるのを待ってリード・ライトコマンド
の発行を許可する（コマンドイネーブル信号３５をＨＩ
ＧＨレベルにする）。
【０１０７】［バースト動作中のアクティブ・プリチャ
ージコマンド生成回路４４］バースト動作中（バースト
動作の開始から終了まで）においては、アクティブ・プ
リチャージコマンド生成回路４４は、連続してリード・
ライトコマンドの発行を許可する（コマンドイネーブル
信号３５をＨＩＧＨレベルに保持する）。
ージコマンド生成回路４４］バースト動作中（バースト
動作の開始から終了まで）においては、アクティブ・プ
リチャージコマンド生成回路４４は、連続してリード・
ライトコマンドの発行を許可する（コマンドイネーブル
信号３５をＨＩＧＨレベルに保持する）。
【０１０８】また、バースト動作中において、アクティ
ブ・プリチャージコマンド生成回路４４は、カウントさ
れたＣＯＬアドレスが最終ＣＯＬアドレス［１１１１１
１］から初期ＣＯＬアドレス［００００００］に戻り
（ＲＯＷ遷移信号５２がＨＩＧＨレベルからＬＯＷレベ
ルになり）、アクセスＲＯＷが次アクセスＲＯＷに遷移
したときに、新たなアクセスＲＯＷのアクセスに並行し
て、それまでのアクセスＲＯＷ／ＢＡＮＫアドレスにつ
いてプリチャージコマンドを発行し、新たなアクセスＲ
ＯＷ／ＢＡＮＫアドレスをアドレスレジスタ２６，２７
に記憶し、新たな次アクセスＲＯＷ／ＢＡＮＫアドレス
についてアクティブコマンドを発行する。
ブ・プリチャージコマンド生成回路４４は、カウントさ
れたＣＯＬアドレスが最終ＣＯＬアドレス［１１１１１
１］から初期ＣＯＬアドレス［００００００］に戻り
（ＲＯＷ遷移信号５２がＨＩＧＨレベルからＬＯＷレベ
ルになり）、アクセスＲＯＷが次アクセスＲＯＷに遷移
したときに、新たなアクセスＲＯＷのアクセスに並行し
て、それまでのアクセスＲＯＷ／ＢＡＮＫアドレスにつ
いてプリチャージコマンドを発行し、新たなアクセスＲ
ＯＷ／ＢＡＮＫアドレスをアドレスレジスタ２６，２７
に記憶し、新たな次アクセスＲＯＷ／ＢＡＮＫアドレス
についてアクティブコマンドを発行する。
【０１０９】［バースト動作の終了時のアクティブ・プ
リチャージコマンド生成回路４４］バースト動作の終了
時においては、アクティブ・プリチャージコマンド生成
回路４４は、次のバースト初期アドレス信号およびバー
ストモード信号が連続して入力される場合には、何もせ
ず、次のバースト初期アドレス信号およびバーストモー
ド信号が連続して入力されない場合には、アクセスＲＯ
Ｗおよび次アクセスＲＯＷにプリチャージコマンドを発
行するとともに、リード・ライトコマンドの発行を禁止
する（コマンドイネーブル信号３５をＬＯＷレベルにす
る）。
リチャージコマンド生成回路４４］バースト動作の終了
時においては、アクティブ・プリチャージコマンド生成
回路４４は、次のバースト初期アドレス信号およびバー
ストモード信号が連続して入力される場合には、何もせ
ず、次のバースト初期アドレス信号およびバーストモー
ド信号が連続して入力されない場合には、アクセスＲＯ
Ｗおよび次アクセスＲＯＷにプリチャージコマンドを発
行するとともに、リード・ライトコマンドの発行を禁止
する（コマンドイネーブル信号３５をＬＯＷレベルにす
る）。
【０１１０】なお、アクセスＲＯＷおよび次アクセスＲ
ＯＷに必ずプリチャージコマンドを発行することも可能
である。この場合には、次のバースト動作の開始時にお
いて、アクティブ・プリチャージコマンド生成回路４４
は、上記（Ｂ１）のように動作することになり、アクセ
スアドレス比較回路２４および次アクセスアドレス比較
回路２５を削除することが可能である。
ＯＷに必ずプリチャージコマンドを発行することも可能
である。この場合には、次のバースト動作の開始時にお
いて、アクティブ・プリチャージコマンド生成回路４４
は、上記（Ｂ１）のように動作することになり、アクセ
スアドレス比較回路２４および次アクセスアドレス比較
回路２５を削除することが可能である。
【０１１１】あるいは、何もせず、アクセスＲＯＷおよ
び次アクセスＲＯＷをアクティブのまま保持することも
可能である。この場合には、次のバースト動作の開始時
において、アクティブ・プリチャージコマンド生成回路
４４は、上記（Ｂ２）のように動作することになる。
び次アクセスＲＯＷをアクティブのまま保持することも
可能である。この場合には、次のバースト動作の開始時
において、アクティブ・プリチャージコマンド生成回路
４４は、上記（Ｂ２）のように動作することになる。
【０１１２】［実施の形態２の動作］実施の形態２のＤ
ＲＡＭインターフェース回路の動作について説明する。
以下の説明では、バースト初期アドレスデータ［０００
０００００ １０ ００００００］のバースト初期アド
レス信号、およびバーストモード信号によるバーストモ
ードデータ［０１１１］が入力されたときのバースト動
作について説明する。このバースト動作では、ＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレス［０００００００００ ０１
００００００］〜［００００００００１ ０１ ００
００００］がアクセスされる。
ＲＡＭインターフェース回路の動作について説明する。
以下の説明では、バースト初期アドレスデータ［０００
０００００ １０ ００００００］のバースト初期アド
レス信号、およびバーストモード信号によるバーストモ
ードデータ［０１１１］が入力されたときのバースト動
作について説明する。このバースト動作では、ＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレス［０００００００００ ０１
００００００］〜［００００００００１ ０１ ００
００００］がアクセスされる。
【０１１３】まず、図１の内部バス１１を介して図６の
アドレスデコード回路２１に、バースト初期アドレスデ
ータ［０００００００００ ０１ ００００００］のバ
ースト初期アドレス信号が入力されると、アドレスデコ
ード回路２１は、入力されたバースト初期アドレス信号
をデコードし、入力バースト初期ＲＯＷ／ＢＡＮＫ／Ｃ
ＯＬアドレス［０００００００００／０１／０００００
０］を生成し、入力バースト初期ＲＯＷ／ＢＡＮＫアド
レスを、リード・ライトコマンド生成回路２２、アクテ
ィブ・プリチャージコマンド生成回路２３、アクセスア
ドレス比較回路２４、および次アクセスアドレス比較回
路２５にそれぞれ出力し、入力バースト初期ＲＯＷ／Ｂ
ＡＮＫ／ＣＯＬアドレスをリード・ライトコマンド生成
回路４２に出力する。
アドレスデコード回路２１に、バースト初期アドレスデ
ータ［０００００００００ ０１ ００００００］のバ
ースト初期アドレス信号が入力されると、アドレスデコ
ード回路２１は、入力されたバースト初期アドレス信号
をデコードし、入力バースト初期ＲＯＷ／ＢＡＮＫ／Ｃ
ＯＬアドレス［０００００００００／０１／０００００
０］を生成し、入力バースト初期ＲＯＷ／ＢＡＮＫアド
レスを、リード・ライトコマンド生成回路２２、アクテ
ィブ・プリチャージコマンド生成回路２３、アクセスア
ドレス比較回路２４、および次アクセスアドレス比較回
路２５にそれぞれ出力し、入力バースト初期ＲＯＷ／Ｂ
ＡＮＫ／ＣＯＬアドレスをリード・ライトコマンド生成
回路４２に出力する。
【０１１４】また、上記バースト初期アドレス信号の入
力と同時に、図１の内部バス１１を介してバーストモー
ドデコード回路４１に、バーストモード信号によるバー
ストモードデータ［０１１１］が入力されると、バース
トモードデコード回路４１は、入力されたバーストモー
ドデータ［０１１１］に応じた１３ビットのバースト長
データ［００００１ ００ ００００００］（バースト
長２５６）を生成し、このバースト長データをアドレス
カウンタ生成回路４２に出力する。
力と同時に、図１の内部バス１１を介してバーストモー
ドデコード回路４１に、バーストモード信号によるバー
ストモードデータ［０１１１］が入力されると、バース
トモードデコード回路４１は、入力されたバーストモー
ドデータ［０１１１］に応じた１３ビットのバースト長
データ［００００１ ００ ００００００］（バースト
長２５６）を生成し、このバースト長データをアドレス
カウンタ生成回路４２に出力する。
【０１１５】アドレスカウンタ回路４２は、アドレスデ
コード回路２１で生成された入力バースト初期ＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレス［０００００００００／０１
／００００００］が入力されると、上記の入力バースト
初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスによる１７ビッ
トのカウント初期値［０００００００００ ０１ ００
００００］からカウント回数がバースト長２５６に達す
るまでカウントアップする。つまり、上記のカウント初
期値［０００００００００ ０１ ００００００］か
ら、このカウント初期値にバースト長データ［００００
１ ００ ００００００］を加算した［０００００００
０１ ０１ ００００００］までカウントする。
コード回路２１で生成された入力バースト初期ＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレス［０００００００００／０１
／００００００］が入力されると、上記の入力バースト
初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスによる１７ビッ
トのカウント初期値［０００００００００ ０１ ００
００００］からカウント回数がバースト長２５６に達す
るまでカウントアップする。つまり、上記のカウント初
期値［０００００００００ ０１ ００００００］か
ら、このカウント初期値にバースト長データ［００００
１ ００ ００００００］を加算した［０００００００
０１ ０１ ００００００］までカウントする。
【０１１６】そして、アドレスカウンタ回路４２は、カ
ウント初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００
００００００／０１／００００００］からカウント最終
ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［００００００００
１／０１／００００００］までのカウントしたＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレスを、バースト動作の開始から
終了までの間に順次出力する。カウントされたＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレスは、リード・ライトコマンド
生成回路４３に順次入力され、カウントしたＣＯＬアド
レスは、バーストＣＯＬアドレス比較回路４５に順次入
力される。
ウント初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００
００００００／０１／００００００］からカウント最終
ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［００００００００
１／０１／００００００］までのカウントしたＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレスを、バースト動作の開始から
終了までの間に順次出力する。カウントされたＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレスは、リード・ライトコマンド
生成回路４３に順次入力され、カウントしたＣＯＬアド
レスは、バーストＣＯＬアドレス比較回路４５に順次入
力される。
【０１１７】また、アドレスカウンタ回路４２は、カウ
ント初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス（入力バー
スト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス）［０００
００００００／０１／００００００］を出力するとき、
バーストビジー信号５１をＨＩＧＨレベルにしてバース
ト動作の開始を伝達し、カウント最終ＲＯＷ／ＢＡＮＫ
／ＣＯＬアドレス［００００００００１／０１／０００
０００］を出力するとき、バーストビジー信号５１をＬ
ＯＷレベルにしてバースト動作の終了を伝達する。
ント初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス（入力バー
スト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス）［０００
００００００／０１／００００００］を出力するとき、
バーストビジー信号５１をＨＩＧＨレベルにしてバース
ト動作の開始を伝達し、カウント最終ＲＯＷ／ＢＡＮＫ
／ＣＯＬアドレス［００００００００１／０１／０００
０００］を出力するとき、バーストビジー信号５１をＬ
ＯＷレベルにしてバースト動作の終了を伝達する。
【０１１８】［ステップ２１］アドレスデコード回路２
１から入力バースト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアド
レス［０００００００００／０１／００００００］が入
力されると、アドレスカウンタ回路４２は、カウント動
作を開始し、カウント初期ＲＯＷ／ＢＡＮＫ／ＣＯＬア
ドレス［０００００００００／０１／００００００］を
出力する。
１から入力バースト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアド
レス［０００００００００／０１／００００００］が入
力されると、アドレスカウンタ回路４２は、カウント動
作を開始し、カウント初期ＲＯＷ／ＢＡＮＫ／ＣＯＬア
ドレス［０００００００００／０１／００００００］を
出力する。
【０１１９】アドレスカウンタ回路４２からカウント初
期ＣＯＬアドレス［００００００］が入力されると、バ
ーストＣＯＬアドレス比較回路４５は、上記のカウント
初期ＣＯＬアドレスが最終ＣＯＬアドレス［１１１１１
１］に達しているか否かを比較し、達していないので、
ＲＯＷ遷移信号５２をＬＯＷレベルにする。
期ＣＯＬアドレス［００００００］が入力されると、バ
ーストＣＯＬアドレス比較回路４５は、上記のカウント
初期ＣＯＬアドレスが最終ＣＯＬアドレス［１１１１１
１］に達しているか否かを比較し、達していないので、
ＲＯＷ遷移信号５２をＬＯＷレベルにする。
【０１２０】アドレスデコード回路２１から入力バース
ト初期ＲＯＷ／ＢＡＮＫアドレス［０００００００００
／０１］が入力されると、アクティブ・プリチャージコ
マンド生成回路４４は、それまでのアクセスＲＯＷおよ
びそれまでの次アクセスＲＯＷがアイドルなので（それ
までのアクセスＲＯＷは消滅したものとみなす）、アド
レス比較結果信号３１〜３４を参照せず、コマンドイネ
ーブル信号３５をＬＯＷレベル（禁止）とし、新たなア
クセスＲＯＷ／ＢＡＮＫアドレス［０００００００００
／０１］についてアクティブコマンドを発行するととも
に、上記新たなアクセスＲＯＷ／ＢＡＮＫアドレスをア
ドレスレジスタ２６，２７に記憶し、上記新たなアクセ
スＲＯＷがアクティブになるのを待ってコマンドイネー
ブル信号３５をＨＩＧＨレベル（許可）とし、新たな次
アクセスＲＯＷ／ＢＡＮＫアドレス［００００００００
０／１０］についてアクティブコマンドを発行する。な
お、それまでのアクセスＲＯＷおよびそれまでの次アク
セスＲＯＷがアクティブであるときには、アドレス比較
結果信号３１〜３４を参照し、上記（Ｂ２）のように動
作する。
ト初期ＲＯＷ／ＢＡＮＫアドレス［０００００００００
／０１］が入力されると、アクティブ・プリチャージコ
マンド生成回路４４は、それまでのアクセスＲＯＷおよ
びそれまでの次アクセスＲＯＷがアイドルなので（それ
までのアクセスＲＯＷは消滅したものとみなす）、アド
レス比較結果信号３１〜３４を参照せず、コマンドイネ
ーブル信号３５をＬＯＷレベル（禁止）とし、新たなア
クセスＲＯＷ／ＢＡＮＫアドレス［０００００００００
／０１］についてアクティブコマンドを発行するととも
に、上記新たなアクセスＲＯＷ／ＢＡＮＫアドレスをア
ドレスレジスタ２６，２７に記憶し、上記新たなアクセ
スＲＯＷがアクティブになるのを待ってコマンドイネー
ブル信号３５をＨＩＧＨレベル（許可）とし、新たな次
アクセスＲＯＷ／ＢＡＮＫアドレス［００００００００
０／１０］についてアクティブコマンドを発行する。な
お、それまでのアクセスＲＯＷおよびそれまでの次アク
セスＲＯＷがアクティブであるときには、アドレス比較
結果信号３１〜３４を参照し、上記（Ｂ２）のように動
作する。
【０１２１】リード・ライトコマンド生成回路４３は、
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
になるのを待って、上記のカウント初期ＲＯＷ／ＢＡＮ
Ｋ／ＣＯＬアドレス［０００００００００／０１／００
００００］についてリード・ライトコマンドを発行す
る。
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
になるのを待って、上記のカウント初期ＲＯＷ／ＢＡＮ
Ｋ／ＣＯＬアドレス［０００００００００／０１／００
００００］についてリード・ライトコマンドを発行す
る。
【０１２２】これ以降バースト動作の終了時まで、アク
ティブ・プリチャージコマンド生成回路４４は、コマン
ドイネーブル信号３５がＨＩＧＨレベル（許可）に保持
するとともに、アドレス比較結果信号３１〜３４を参照
しない。
ティブ・プリチャージコマンド生成回路４４は、コマン
ドイネーブル信号３５がＨＩＧＨレベル（許可）に保持
するとともに、アドレス比較結果信号３１〜３４を参照
しない。
【０１２３】［ステップ２２］次に、カウントされたＲ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／０００００１］〜［０００００００００／０１
／１１１１１０］がアドレスカウンタ回路４２から順次
出力される。この間、ＲＯＷ遷移信号５２はＬＯＷレベ
ルに保持され、コマンドイネーブル信号３５はＨＩＧＨ
レベルに保持され、上記のＲＯＷ／ＢＡＮＫ／ＣＯＬア
ドレス［０００００００００／０１／０００００１］〜
［０００００００００／０１／１１１１１０］について
順次リード・ライトコマンドが発行される。
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／０００００１］〜［０００００００００／０１
／１１１１１０］がアドレスカウンタ回路４２から順次
出力される。この間、ＲＯＷ遷移信号５２はＬＯＷレベ
ルに保持され、コマンドイネーブル信号３５はＨＩＧＨ
レベルに保持され、上記のＲＯＷ／ＢＡＮＫ／ＣＯＬア
ドレス［０００００００００／０１／０００００１］〜
［０００００００００／０１／１１１１１０］について
順次リード・ライトコマンドが発行される。
【０１２４】［ステップ２３］次に、カウントされたＲ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／１１１１１１］がアドレスカウンタ回路４２か
ら出力されると、バーストＣＯＬアドレス比較回路４５
は、カウントされたＣＯＬアドレス［１１１１１１］が
最終ＣＯＬアドレス［１１１１１１］に達したので、Ｒ
ＯＷ遷移信号５２をＬＯＷレベルからＨＩＧＨレベルに
する。
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／１１１１１１］がアドレスカウンタ回路４２か
ら出力されると、バーストＣＯＬアドレス比較回路４５
は、カウントされたＣＯＬアドレス［１１１１１１］が
最終ＣＯＬアドレス［１１１１１１］に達したので、Ｒ
ＯＷ遷移信号５２をＬＯＷレベルからＨＩＧＨレベルに
する。
【０１２５】コマンドイネーブル信号３５はＨＩＧＨレ
ベルに保持され、上記のＲＯＷ／ＢＡＮＫ／ＣＯＬアド
レス［０００００００００／０１／１１１１１］につい
て直ちにリード・ライトコマンドが発行される。
ベルに保持され、上記のＲＯＷ／ＢＡＮＫ／ＣＯＬアド
レス［０００００００００／０１／１１１１１］につい
て直ちにリード・ライトコマンドが発行される。
【０１２６】［ステップ２４］次に、カウントされたＲ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／１０／００００００］がアドレスカウンタ回路４２か
ら出力されると、バーストＣＯＬアドレス比較回路４５
は、カウントされたＣＯＬアドレス［００００００］が
最終ＣＯＬアドレス［１１１１１１］に達していないの
で、ＲＯＷ遷移信号５２をＨＩＧＨレベルからＬＯＷレ
ベルにする。
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／１０／００００００］がアドレスカウンタ回路４２か
ら出力されると、バーストＣＯＬアドレス比較回路４５
は、カウントされたＣＯＬアドレス［００００００］が
最終ＣＯＬアドレス［１１１１１１］に達していないの
で、ＲＯＷ遷移信号５２をＨＩＧＨレベルからＬＯＷレ
ベルにする。
【０１２７】アクティブ・プリチャージコマンド生成回
路４４は、ＲＯＷ遷移信号５２がＬＯＷレベルになり、
アクセスＲＯＷが次アクセスＲＯＷに遷移したので、コ
マンドイネーブル信号３５をＨＩＧＨレベル（許可）に
保持したまま、それまでのアクセスＲＯＷ／ＢＡＮＫア
ドレス［０００００００００／０１］についてプリチャ
ージコマンドを発行し、新たなアクセスＲＯＷ／ＢＡＮ
Ｋアドレス［０００００００００／１０］をアドレスレ
ジスタ２６，２７に記憶し、新たな次アクセスＲＯＷ／
ＢＡＮＫアドレス［０００００００００／１１］につい
てアクティブコマンドを発行する。
路４４は、ＲＯＷ遷移信号５２がＬＯＷレベルになり、
アクセスＲＯＷが次アクセスＲＯＷに遷移したので、コ
マンドイネーブル信号３５をＨＩＧＨレベル（許可）に
保持したまま、それまでのアクセスＲＯＷ／ＢＡＮＫア
ドレス［０００００００００／０１］についてプリチャ
ージコマンドを発行し、新たなアクセスＲＯＷ／ＢＡＮ
Ｋアドレス［０００００００００／１０］をアドレスレ
ジスタ２６，２７に記憶し、新たな次アクセスＲＯＷ／
ＢＡＮＫアドレス［０００００００００／１１］につい
てアクティブコマンドを発行する。
【０１２８】リード・ライトコマンド生成回路４３は、
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
に保持されているので、上記カウントされたＲＯＷ／Ｂ
ＡＮＫ／ＣＯＬアドレス［０００００００００／１０／
００００００］について直ちにリード・ライトコマンド
を発行する。
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
に保持されているので、上記カウントされたＲＯＷ／Ｂ
ＡＮＫ／ＣＯＬアドレス［０００００００００／１０／
００００００］について直ちにリード・ライトコマンド
を発行する。
【０１２９】このように、アクセスＲＯＷ／ＢＡＮＫア
ドレスがＲＯＷ／ＢＡＮＫアドレス［００００００００
０／０１］である期間に、次アクセスＲＯＷ／ＢＡＮＫ
アドレス［０００００００００／１０］をあらかじめア
クティブにしてあることにより、アクセスＲＯＷの遷移
を生じても、連続してリード・ライトコマンドを発行す
ることができるので、連続アクセスが可能である。
ドレスがＲＯＷ／ＢＡＮＫアドレス［００００００００
０／０１］である期間に、次アクセスＲＯＷ／ＢＡＮＫ
アドレス［０００００００００／１０］をあらかじめア
クティブにしてあることにより、アクセスＲＯＷの遷移
を生じても、連続してリード・ライトコマンドを発行す
ることができるので、連続アクセスが可能である。
【０１３０】［ステップ２５］これ以降、カウントされ
たＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００
００／１０／０００００１］〜［０００００００００／
１０／１１１１１０］，［０００００００００／１１／
０００００１］〜［０００００００００／１１／１１１
１１０］，［００００００００１／００／０００００
１］〜［００００００００１／００／１１１１１０］に
ついては、上記ステップ２２と同じように動作する。ま
た、カウントされたＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
［０００００００００／１０／１１１１１１］，［００
０００００００／１１／１１１１１１］，［０００００
０００１／００／１１１１１１］については、上記ステ
ップ２３と同じように動作する。また、カウントされた
ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［００００００００
０／１１／００００００］，［００００００００１／０
０／００００００］、およびカウント最終ＲＯＷ／ＢＡ
ＮＫ／ＣＯＬアドレス［０００００００００／０１／０
０００００］については、上記ステップ２４と同じよう
に動作する。
たＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００
００／１０／０００００１］〜［０００００００００／
１０／１１１１１０］，［０００００００００／１１／
０００００１］〜［０００００００００／１１／１１１
１１０］，［００００００００１／００／０００００
１］〜［００００００００１／００／１１１１１０］に
ついては、上記ステップ２２と同じように動作する。ま
た、カウントされたＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
［０００００００００／１０／１１１１１１］，［００
０００００００／１１／１１１１１１］，［０００００
０００１／００／１１１１１１］については、上記ステ
ップ２３と同じように動作する。また、カウントされた
ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［００００００００
０／１１／００００００］，［００００００００１／０
０／００００００］、およびカウント最終ＲＯＷ／ＢＡ
ＮＫ／ＣＯＬアドレス［０００００００００／０１／０
０００００］については、上記ステップ２４と同じよう
に動作する。
【０１３１】以上のように実施の形態２によれば、全て
のＲＯＷ遷移が異なるＢＡＮＫに配置されたＲＯＷの間
で生じるようにバースト動作を制御し、バースト動作の
最初に第１のＲＯＷのアクセスに並行して第２のＲＯＷ
をあらかじめアクティブにしておき、アクセスＲＯＷが
上記第１のＲＯＷから上記第２のＲＯＷに遷移したとき
に、上記第２のＲＯＷのアクセスに並行して、新たな次
アクセスＲＯＷをアクティブにするとともに、上記第１
のＲＯＷをプリチャージすることにより、バースト動作
の開始から終了まで連続アクセスが可能になり、アクセ
ス時間を短縮することができ、最大データ転送効率を期
待できる。また、バーストモードデコード回路４１およ
びアドレスカウンタ４２を設けてアクセスするＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレスを生成するので、バースト長
を可変長にすることが可能である。
のＲＯＷ遷移が異なるＢＡＮＫに配置されたＲＯＷの間
で生じるようにバースト動作を制御し、バースト動作の
最初に第１のＲＯＷのアクセスに並行して第２のＲＯＷ
をあらかじめアクティブにしておき、アクセスＲＯＷが
上記第１のＲＯＷから上記第２のＲＯＷに遷移したとき
に、上記第２のＲＯＷのアクセスに並行して、新たな次
アクセスＲＯＷをアクティブにするとともに、上記第１
のＲＯＷをプリチャージすることにより、バースト動作
の開始から終了まで連続アクセスが可能になり、アクセ
ス時間を短縮することができ、最大データ転送効率を期
待できる。また、バーストモードデコード回路４１およ
びアドレスカウンタ４２を設けてアクセスするＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレスを生成するので、バースト長
を可変長にすることが可能である。
【０１３２】実施の形態３ 図７は本発明の実施の形態３のＤＲＡＭインターフェー
ス回路のブロック図である。図７の実施の形態３のＤＲ
ＡＭインターフェース回路は、図１のマイクロプロセッ
サのＤＲＡＭインターフェース回路１３に適用される。
なお、図７において、図６と同じものには同じ符号を付
してある。
ス回路のブロック図である。図７の実施の形態３のＤＲ
ＡＭインターフェース回路は、図１のマイクロプロセッ
サのＤＲＡＭインターフェース回路１３に適用される。
なお、図７において、図６と同じものには同じ符号を付
してある。
【０１３３】図７の実施の形態３のＤＲＡＭインターフ
ェース回路は、アドレスデコード回路２１と、アクセス
アドレス比較回路２４と、次アクセスアドレス比較回路
２５と、ＢＡＮＫアドレスレジスタ２６と、ＲＯＷアド
レスレジスタ２７と、バーストモードデコード回路４１
と、アドレスカウンタ回路４２と、リード・ライトコマ
ンド生成回路４３と、アクテイブ・プリチャージコマン
ド生成回路６１と、バーストＣＯＬアドレス比較回路６
２と、ＣＯＬアドレスレジスタ６３とを備える。
ェース回路は、アドレスデコード回路２１と、アクセス
アドレス比較回路２４と、次アクセスアドレス比較回路
２５と、ＢＡＮＫアドレスレジスタ２６と、ＲＯＷアド
レスレジスタ２７と、バーストモードデコード回路４１
と、アドレスカウンタ回路４２と、リード・ライトコマ
ンド生成回路４３と、アクテイブ・プリチャージコマン
ド生成回路６１と、バーストＣＯＬアドレス比較回路６
２と、ＣＯＬアドレスレジスタ６３とを備える。
【０１３４】このように、実施の形態３のＤＲＡＭイン
ターフェース回路は、上記実施の形態２のＤＲＡＭイン
ターフェース回路（図６参照）において、ＣＯＬアドレ
スレジスタ６３を設け、アクテイブ・プリチャージコマ
ンド生成回路４４、バーストＣＯＬアドレス比較回路４
５を、それぞれアクテイブ・プリチャージコマンド生成
回路６１、バーストＣＯＬアドレス比較回路６２に変更
したものである。
ターフェース回路は、上記実施の形態２のＤＲＡＭイン
ターフェース回路（図６参照）において、ＣＯＬアドレ
スレジスタ６３を設け、アクテイブ・プリチャージコマ
ンド生成回路４４、バーストＣＯＬアドレス比較回路４
５を、それぞれアクテイブ・プリチャージコマンド生成
回路６１、バーストＣＯＬアドレス比較回路６２に変更
したものである。
【０１３５】実施の形態３のＤＲＡＭインターフェース
回路は、上記実施の形態１および２と同じように、複数
のＲＯＷを配置したＢＡＮＫを複数設けたＤＲＡＭのア
クセスを、ＲＯＷアドレスが連続する一連のアクセスに
おいて全てのＲＯＷ遷移が異なるＢＡＮＫに配置された
ＲＯＷの間で生じるように制御するＤＲＡＭインターフ
ェース回路であって、第１のＲＯＷがこれからアクセス
されるあるいはアクセスされているアクセスＲＯＷであ
り、第２のＲＯＷが連続アドレスのアクセスであれば上
記アクセスＲＯＷの次にアクセスされる次アクセスＲＯ
Ｗである期間に、上記第１のＲＯＷのアクセスに並行し
て、上記第２のＲＯＷをあらかじめアクティブにしてお
き、上記アクセスＲＯＷが上記第２のＲＯＷに遷移した
ときに、上記第２のＲＯＷのアクセスに並行して、上記
第１のＲＯＷをプリチャージすることを特徴とする。
回路は、上記実施の形態１および２と同じように、複数
のＲＯＷを配置したＢＡＮＫを複数設けたＤＲＡＭのア
クセスを、ＲＯＷアドレスが連続する一連のアクセスに
おいて全てのＲＯＷ遷移が異なるＢＡＮＫに配置された
ＲＯＷの間で生じるように制御するＤＲＡＭインターフ
ェース回路であって、第１のＲＯＷがこれからアクセス
されるあるいはアクセスされているアクセスＲＯＷであ
り、第２のＲＯＷが連続アドレスのアクセスであれば上
記アクセスＲＯＷの次にアクセスされる次アクセスＲＯ
Ｗである期間に、上記第１のＲＯＷのアクセスに並行し
て、上記第２のＲＯＷをあらかじめアクティブにしてお
き、上記アクセスＲＯＷが上記第２のＲＯＷに遷移した
ときに、上記第２のＲＯＷのアクセスに並行して、上記
第１のＲＯＷをプリチャージすることを特徴とする。
【０１３６】そして、この実施の形態３のＤＲＡＭイン
ターフェース回路は、入力されたバースト初期アドレス
信号およびバースト長信号（バーストモード信号）に従
ってバースト動作を制御し、バースト動作中において、
アクセスＲＯＷが上記第２のＲＯＷに遷移し、上記第２
のＲＯＷにおいてのアクセスが所定のＣＯＬアドレスに
達したときに、新たな次アクセスＲＯＷをアクティブに
するにすることを特徴とする。
ターフェース回路は、入力されたバースト初期アドレス
信号およびバースト長信号（バーストモード信号）に従
ってバースト動作を制御し、バースト動作中において、
アクセスＲＯＷが上記第２のＲＯＷに遷移し、上記第２
のＲＯＷにおいてのアクセスが所定のＣＯＬアドレスに
達したときに、新たな次アクセスＲＯＷをアクティブに
するにすることを特徴とする。
【０１３７】つまり、実施の形態３のＤＲＡＭインター
フェース回路は、上記実施の形態２において、新たな次
アクセスＲＯＷをアクティブにするタイミングを、新た
なアクセスＲＯＷにおいてＣＯＬアドレスが所定のＣＯ
Ｌアドレスに達したときに変更したものである。
フェース回路は、上記実施の形態２において、新たな次
アクセスＲＯＷをアクティブにするタイミングを、新た
なアクセスＲＯＷにおいてＣＯＬアドレスが所定のＣＯ
Ｌアドレスに達したときに変更したものである。
【０１３８】［ＣＯＬアドレスレジスタ６３］ＣＯＬア
ドレスレジスタ６３には、所定のＣＯＬアドレスがあら
かじめ記憶されている。このＣＯＬアドレスレジスタ６
３には、初期ＣＯＬアドレス［００００００］から最終
ＣＯＬアドレス［１１１１１１］までの任意のＣＯＬア
ドレスをプログラムによって記憶させることが可能であ
る。また、ＣＯＬアドレスレジスタ６３に記憶されてい
るＣＯＬアドレスを、プログラムによって変更すること
も可能である。
ドレスレジスタ６３には、所定のＣＯＬアドレスがあら
かじめ記憶されている。このＣＯＬアドレスレジスタ６
３には、初期ＣＯＬアドレス［００００００］から最終
ＣＯＬアドレス［１１１１１１］までの任意のＣＯＬア
ドレスをプログラムによって記憶させることが可能であ
る。また、ＣＯＬアドレスレジスタ６３に記憶されてい
るＣＯＬアドレスを、プログラムによって変更すること
も可能である。
【０１３９】［バーストＣＯＬアドレス比較回路６２］
バーストＣＯＬアドレス比較回路６２は、アドレスカウ
ンタ回路４２から入力されるカウントされたＣＯＬアド
レスが、ＣＯＬアドレスレジスタ６３にあらかじめ記憶
されている所定のＣＯＬアドレスに達しているか否かを
比較し、上記所定のＣＯＬアドレスに到達してれば、Ｒ
ＯＷ遷移信号５２をＨＩＧＨレベルとし、達していなけ
ればＲＯＷ遷移信号５２をＬＯＷレベルとする。従っ
て、ＲＯＷ遷移信号５２は、カウントされたＣＯＬアド
レスが初期ＣＯＬアドレス［００００００］から上記所
定のＣＯＬアドレスの１つまでの間は、ＬＯＷレベルで
あり、カウントされたＣＯＬアドレスが上記所定のＣＯ
Ｌアドレスに達したときに、ＬＯＷレベルからＨＩＧＨ
レベルになり、カウントされたＣＯＬアドレスが上記所
定のＣＯＬアドレスから最終ＣＯＬアドレス［１１１１
１１］の間は、ＨＩＧＨレベルであり、カウントされた
ＣＯＬアドレスが初期ＣＯＬアドレス［００００００］
に戻ったときに、ＨＩＧＨレベルからＬＯＷレベルにな
る。
バーストＣＯＬアドレス比較回路６２は、アドレスカウ
ンタ回路４２から入力されるカウントされたＣＯＬアド
レスが、ＣＯＬアドレスレジスタ６３にあらかじめ記憶
されている所定のＣＯＬアドレスに達しているか否かを
比較し、上記所定のＣＯＬアドレスに到達してれば、Ｒ
ＯＷ遷移信号５２をＨＩＧＨレベルとし、達していなけ
ればＲＯＷ遷移信号５２をＬＯＷレベルとする。従っ
て、ＲＯＷ遷移信号５２は、カウントされたＣＯＬアド
レスが初期ＣＯＬアドレス［００００００］から上記所
定のＣＯＬアドレスの１つまでの間は、ＬＯＷレベルで
あり、カウントされたＣＯＬアドレスが上記所定のＣＯ
Ｌアドレスに達したときに、ＬＯＷレベルからＨＩＧＨ
レベルになり、カウントされたＣＯＬアドレスが上記所
定のＣＯＬアドレスから最終ＣＯＬアドレス［１１１１
１１］の間は、ＨＩＧＨレベルであり、カウントされた
ＣＯＬアドレスが初期ＣＯＬアドレス［００００００］
に戻ったときに、ＨＩＧＨレベルからＬＯＷレベルにな
る。
【０１４０】［アクティブ・プリチャージコマンド生成
回路６１］アクティブ・プリチャージコマンド生成回路
６１の入力信号は、上記実施の形態２のアクティブ・プ
リチャージコマンド生成回路４４の入力信号と同じであ
る。このアクティブ・プリチャージコマンド生成回路６
１は、コマンドイネーブル信号３５によってリード・ラ
イトコマンドの発行を許可または禁止するとともに、ア
クティブ・プリチャージコマンドを発行する。また、ア
クティブ・プリチャージコマンド生成回路６１は、アド
レスレジスタ２６，２７に記憶されているアクセスＲＯ
Ｗ／ＢＡＮＫアドレスを参照して次アクセスＲＯＷ／Ｂ
ＡＮＫアドレスを生成する。また、アクティブ・プリチ
ャージコマンド生成回路６１は、アクセスＲＯＷおよび
次アクセスＲＯＷがそれぞれアクティブであるか否かを
記憶するレジスタを内部に備えている。
回路６１］アクティブ・プリチャージコマンド生成回路
６１の入力信号は、上記実施の形態２のアクティブ・プ
リチャージコマンド生成回路４４の入力信号と同じであ
る。このアクティブ・プリチャージコマンド生成回路６
１は、コマンドイネーブル信号３５によってリード・ラ
イトコマンドの発行を許可または禁止するとともに、ア
クティブ・プリチャージコマンドを発行する。また、ア
クティブ・プリチャージコマンド生成回路６１は、アド
レスレジスタ２６，２７に記憶されているアクセスＲＯ
Ｗ／ＢＡＮＫアドレスを参照して次アクセスＲＯＷ／Ｂ
ＡＮＫアドレスを生成する。また、アクティブ・プリチ
ャージコマンド生成回路６１は、アクセスＲＯＷおよび
次アクセスＲＯＷがそれぞれアクティブであるか否かを
記憶するレジスタを内部に備えている。
【０１４１】［バースト動作の開始時のアクティブ・プ
リチャージコマンド生成回路６１］バースト動作の開始
時においては、アクティブ・プリチャージコマンド生成
回路６１は、バースト初期アドレス信号およびバースト
モード信号が入力される直前に、アクセスＲＯＷおよび
次アクセスＲＯＷがアクティブであるか否かによって、
以下の（Ｃ１）〜（Ｃ３）のいずれかの動作をする。
リチャージコマンド生成回路６１］バースト動作の開始
時においては、アクティブ・プリチャージコマンド生成
回路６１は、バースト初期アドレス信号およびバースト
モード信号が入力される直前に、アクセスＲＯＷおよび
次アクセスＲＯＷがアクティブであるか否かによって、
以下の（Ｃ１）〜（Ｃ３）のいずれかの動作をする。
【０１４２】（Ｃ１）バースト初期アドレス信号および
バーストモード信号が入力される直前に、それまでのア
クセスＲＯＷおよびそれまでの次アクセスＲＯＷがすで
にアイドルになっているときには、アドレス比較結果信
号３１〜３４を参照せず、以下のように動作する。この
（Ｃ１）は、バースト初期アドレス信号およびバースト
モード信号が直前のバースト動作の終了時に連続して入
力されなかった場合である。この（Ｃ１）では、それま
でのアクセスＲＯＷはすでに消滅しているものとみな
す。
バーストモード信号が入力される直前に、それまでのア
クセスＲＯＷおよびそれまでの次アクセスＲＯＷがすで
にアイドルになっているときには、アドレス比較結果信
号３１〜３４を参照せず、以下のように動作する。この
（Ｃ１）は、バースト初期アドレス信号およびバースト
モード信号が直前のバースト動作の終了時に連続して入
力されなかった場合である。この（Ｃ１）では、それま
でのアクセスＲＯＷはすでに消滅しているものとみな
す。
【０１４３】新たなアクセスＲＯＷ／ＢＡＮＫアドレス
（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）につい
てアクティブコマンドを発行するとともに、新たな次ア
クセスＲＯＷ／ＢＡＮＫアドレスをアドレスレジスタ２
６，２７に記憶し、新たなアクセスＲＯＷがアクティブ
になるのを待ってリード・ライトコマンドの発行を許可
する（コマンドイネーブル信号３５をＨＩＧＨレベルに
する）。
（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）につい
てアクティブコマンドを発行するとともに、新たな次ア
クセスＲＯＷ／ＢＡＮＫアドレスをアドレスレジスタ２
６，２７に記憶し、新たなアクセスＲＯＷがアクティブ
になるのを待ってリード・ライトコマンドの発行を許可
する（コマンドイネーブル信号３５をＨＩＧＨレベルに
する）。
【０１４４】このとき、入力バースト初期ＣＯＬアドレ
ス（カウント初期ＣＯＬアドレス）についてのＲＯＷ遷
移信号５２がＨＩＧＨレベルであれば、さらに新たな次
アクセスＲＯＷ／ＢＡＮＫアドレスについてアクティブ
コマンドを発行する。
ス（カウント初期ＣＯＬアドレス）についてのＲＯＷ遷
移信号５２がＨＩＧＨレベルであれば、さらに新たな次
アクセスＲＯＷ／ＢＡＮＫアドレスについてアクティブ
コマンドを発行する。
【０１４５】（Ｃ２）バースト初期アドレス信号および
バーストモード信号が入力される直前に、それまでのア
クセスＲＯＷおよびそれまでの次アクセスＲＯＷがとも
にアクティブであるときには、アドレス比較結果信号３
１〜３４を参照し、以下のように動作する。この（Ｃ
２）は、直前のバースト動作の終了時のＣＯＬアドレス
が上記所定のＣＯＬアドレスに達しており、バースト初
期アドレス信号およびバーストモード信号が直前のバー
スト動作の終了時に連続して入力された場合である。
バーストモード信号が入力される直前に、それまでのア
クセスＲＯＷおよびそれまでの次アクセスＲＯＷがとも
にアクティブであるときには、アドレス比較結果信号３
１〜３４を参照し、以下のように動作する。この（Ｃ
２）は、直前のバースト動作の終了時のＣＯＬアドレス
が上記所定のＣＯＬアドレスに達しており、バースト初
期アドレス信号およびバーストモード信号が直前のバー
スト動作の終了時に連続して入力された場合である。
【０１４６】新たなアクセスＲＯＷ／ＢＡＮＫアドレス
（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）がそれ
までのアクセスＲＯＷ／ＢＡＮＫアドレスと一致してい
れば、リード・ライトコマンドの発行を直ちに許可する
（コマンドイネーブル信号３５をＨＩＧＨレベルに保持
する）。
（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）がそれ
までのアクセスＲＯＷ／ＢＡＮＫアドレスと一致してい
れば、リード・ライトコマンドの発行を直ちに許可する
（コマンドイネーブル信号３５をＨＩＧＨレベルに保持
する）。
【０１４７】このとき、入力バースト初期ＣＯＬアドレ
ス（カウント初期ＣＯＬアドレス）についてのＲＯＷ遷
移信号５２がＬＯＷレベルであれば、さらに新たな次ア
クセスＲＯＷ／ＢＡＮＫアドレスについてプリチャージ
コマンドを発行する。
ス（カウント初期ＣＯＬアドレス）についてのＲＯＷ遷
移信号５２がＬＯＷレベルであれば、さらに新たな次ア
クセスＲＯＷ／ＢＡＮＫアドレスについてプリチャージ
コマンドを発行する。
【０１４８】また、新たなアクセスＲＯＷ／ＢＡＮＫア
ドレス（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）
がそれまでの次アクセスＲＯＷ／ＢＡＮＫアドレスと一
致していれば、リード・ライトコマンドの発行を直ちに
許可し（コマンドイネーブル信号３５をＨＩＧＨレベル
に保持し）、それまでのアクセスＲＯＷ／ＢＡＮＫアド
レスについてプリチャージコマンドを発行し、新たなア
クセスＲＯＷ／ＢＡＮＫアドレス（入力バースト初期Ｒ
ＯＷ／ＢＡＮＫアドレス、それまでの次アクセスＲＯＷ
／ＢＡＮＫアドレス）をアドレスレジスタ２６，２７に
記憶する。
ドレス（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）
がそれまでの次アクセスＲＯＷ／ＢＡＮＫアドレスと一
致していれば、リード・ライトコマンドの発行を直ちに
許可し（コマンドイネーブル信号３５をＨＩＧＨレベル
に保持し）、それまでのアクセスＲＯＷ／ＢＡＮＫアド
レスについてプリチャージコマンドを発行し、新たなア
クセスＲＯＷ／ＢＡＮＫアドレス（入力バースト初期Ｒ
ＯＷ／ＢＡＮＫアドレス、それまでの次アクセスＲＯＷ
／ＢＡＮＫアドレス）をアドレスレジスタ２６，２７に
記憶する。
【０１４９】また、新たなアクセスＲＯＷ／ＢＡＮＫア
ドレス（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）
がそれまでのアクセスＲＯＷ／ＢＡＮＫアドレスおよび
それまでの次アクセスＲＯＷ／ＢＡＮＫアドレスのいず
れにも一致していなければ、リード・ライトコマンドの
発行を禁止し（コマンドイネーブル信号３５をＬＯＷレ
ベルにし）、それまでのアクセスＲＯＷ／ＢＡＮＫアド
レスおよびそれまでの次アクセスＲＯＷ／ＢＡＮＫアド
レスにそれぞれプリチャージコマンドを発行し、新たな
アクセスＲＯＷ／ＢＡＮＫアドレスについてアクティブ
コマンドを発行するとともに、新たなアクセスＲＯＷ／
ＢＡＮＫアドレスをアドレスレジスタ２６，２７に記憶
し、新たなアクセスＲＯＷがアクティブになるのを待っ
てリード・ライトコマンドの発行を許可する（コマンド
イネーブル信号３５をＨＩＧＨレベルにする）。
ドレス（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）
がそれまでのアクセスＲＯＷ／ＢＡＮＫアドレスおよび
それまでの次アクセスＲＯＷ／ＢＡＮＫアドレスのいず
れにも一致していなければ、リード・ライトコマンドの
発行を禁止し（コマンドイネーブル信号３５をＬＯＷレ
ベルにし）、それまでのアクセスＲＯＷ／ＢＡＮＫアド
レスおよびそれまでの次アクセスＲＯＷ／ＢＡＮＫアド
レスにそれぞれプリチャージコマンドを発行し、新たな
アクセスＲＯＷ／ＢＡＮＫアドレスについてアクティブ
コマンドを発行するとともに、新たなアクセスＲＯＷ／
ＢＡＮＫアドレスをアドレスレジスタ２６，２７に記憶
し、新たなアクセスＲＯＷがアクティブになるのを待っ
てリード・ライトコマンドの発行を許可する（コマンド
イネーブル信号３５をＨＩＧＨレベルにする）。
【０１５０】（Ｃ３）バースト初期アドレス信号および
バーストモード信号が入力される直前に、それまでのア
クセスＲＯＷのみがアクティブであり、それまでの次ア
クセスＲＯＷがアイドルであるときには、アドレス比較
結果信号３１，３２を参照し、以下のように動作する。
この（Ｃ３）は、直前のバースト動作の終了時のＣＯＬ
アドレスが上記所定のＣＯＬアドレスに達しておらず、
バースト初期アドレス信号およびバーストモード信号が
直前のバースト動作の終了時に連続して入力された場合
である。
バーストモード信号が入力される直前に、それまでのア
クセスＲＯＷのみがアクティブであり、それまでの次ア
クセスＲＯＷがアイドルであるときには、アドレス比較
結果信号３１，３２を参照し、以下のように動作する。
この（Ｃ３）は、直前のバースト動作の終了時のＣＯＬ
アドレスが上記所定のＣＯＬアドレスに達しておらず、
バースト初期アドレス信号およびバーストモード信号が
直前のバースト動作の終了時に連続して入力された場合
である。
【０１５１】新たなアクセスＲＯＷ／ＢＡＮＫアドレス
（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）がそれ
までのアクセスＲＯＷ／ＢＡＮＫアドレスと一致してい
れば、リード・ライトコマンドの発行を直ちに許可する
（コマンドイネーブル信号３５をＨＩＧＨレベルに保持
する）。
（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）がそれ
までのアクセスＲＯＷ／ＢＡＮＫアドレスと一致してい
れば、リード・ライトコマンドの発行を直ちに許可する
（コマンドイネーブル信号３５をＨＩＧＨレベルに保持
する）。
【０１５２】このとき、入力バースト初期ＣＯＬアドレ
ス（カウント初期ＣＯＬアドレス）についてのＲＯＷ遷
移信号５２がＨＩＧＨレベルであれば、さらに新たな次
アクセスＲＯＷ／ＢＡＮＫアドレスについてアクティブ
コマンドを発行する。
ス（カウント初期ＣＯＬアドレス）についてのＲＯＷ遷
移信号５２がＨＩＧＨレベルであれば、さらに新たな次
アクセスＲＯＷ／ＢＡＮＫアドレスについてアクティブ
コマンドを発行する。
【０１５３】また、新たなアクセスＲＯＷ／ＢＡＮＫア
ドレス（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）
がそれまでのアクセスＲＯＷ／ＢＡＮＫアドレスと一致
していなければ、それまでのアクセスＲＯＷ／ＢＡＮＫ
アドレスについてプリチャージコマンドを発行し、新た
なアクセスＲＯＷ／ＢＡＮＫアドレスについてアクティ
ブコマンドを発行するとともに、新たなアクセスＲＯＷ
／ＢＡＮＫアドレスをアドレスレジスタ２６，２７に記
憶し、新たなアクセスＲＯＷがアクティブになるのを待
ってリード・ライトコマンドの発行を許可する（コマン
ドイネーブル信号３５をＨＩＧＨレベルにする）。
ドレス（入力バースト初期ＲＯＷ／ＢＡＮＫアドレス）
がそれまでのアクセスＲＯＷ／ＢＡＮＫアドレスと一致
していなければ、それまでのアクセスＲＯＷ／ＢＡＮＫ
アドレスについてプリチャージコマンドを発行し、新た
なアクセスＲＯＷ／ＢＡＮＫアドレスについてアクティ
ブコマンドを発行するとともに、新たなアクセスＲＯＷ
／ＢＡＮＫアドレスをアドレスレジスタ２６，２７に記
憶し、新たなアクセスＲＯＷがアクティブになるのを待
ってリード・ライトコマンドの発行を許可する（コマン
ドイネーブル信号３５をＨＩＧＨレベルにする）。
【０１５４】このとき、入力バースト初期ＣＯＬアドレ
ス（カウント初期ＣＯＬアドレス）についてのＲＯＷ遷
移信号５２がＨＩＧＨレベルであれば、さらに新たな次
アクセスＲＯＷ／ＢＡＮＫアドレスについてアクティブ
コマンドを発行する。
ス（カウント初期ＣＯＬアドレス）についてのＲＯＷ遷
移信号５２がＨＩＧＨレベルであれば、さらに新たな次
アクセスＲＯＷ／ＢＡＮＫアドレスについてアクティブ
コマンドを発行する。
【０１５５】［バースト動作中のアクティブ・プリチャ
ージコマンド生成回路６１］バースト動作中（バースト
動作の開始から終了まで）においては、アクティブ・プ
リチャージコマンド生成回路６１は、連続してリード・
ライトコマンドの発行を許可する（コマンドイネーブル
信号３５をＨＩＧＨレベルに保持する）。
ージコマンド生成回路６１］バースト動作中（バースト
動作の開始から終了まで）においては、アクティブ・プ
リチャージコマンド生成回路６１は、連続してリード・
ライトコマンドの発行を許可する（コマンドイネーブル
信号３５をＨＩＧＨレベルに保持する）。
【０１５６】また、バースト動作中において、アクティ
ブ・プリチャージコマンド生成回路６１は、ＲＯＷ遷移
信号５２がＬＯＷレベルからＨＩＧＨレベルになり、ア
クセスＲＯＷにおいてＣＯＬアドレスが上記所定のＣＯ
Ｌアドレスに達したときに、アクセスＲＯＷのアクセス
に並行して、次アクセスＲＯＷ／ＢＡＮＫアドレスにつ
いてアクティブコマンドを発行する。
ブ・プリチャージコマンド生成回路６１は、ＲＯＷ遷移
信号５２がＬＯＷレベルからＨＩＧＨレベルになり、ア
クセスＲＯＷにおいてＣＯＬアドレスが上記所定のＣＯ
Ｌアドレスに達したときに、アクセスＲＯＷのアクセス
に並行して、次アクセスＲＯＷ／ＢＡＮＫアドレスにつ
いてアクティブコマンドを発行する。
【０１５７】また、バースト動作中において、アクティ
ブ・プリチャージコマンド生成回路６１は、ＲＯＷ遷移
信号５２がＨＩＧＨレベルからＬＯＷレベルになり、ア
クセスＲＯＷが次アクセスＲＯＷに遷移したときに、新
たなアクセスＲＯＷのアクセスに並行して、それまでの
アクセスＲＯＷ／ＢＡＮＫアドレスについてプリチャー
ジコマンドを発行し、新たなアクティブＲＯＷ／ＢＡＮ
Ｋアドレス（それまでの次アクティブＲＯＷ／ＢＡＮＫ
アドレス）をアドレスレジスタ２６，２７に記憶する。
ブ・プリチャージコマンド生成回路６１は、ＲＯＷ遷移
信号５２がＨＩＧＨレベルからＬＯＷレベルになり、ア
クセスＲＯＷが次アクセスＲＯＷに遷移したときに、新
たなアクセスＲＯＷのアクセスに並行して、それまでの
アクセスＲＯＷ／ＢＡＮＫアドレスについてプリチャー
ジコマンドを発行し、新たなアクティブＲＯＷ／ＢＡＮ
Ｋアドレス（それまでの次アクティブＲＯＷ／ＢＡＮＫ
アドレス）をアドレスレジスタ２６，２７に記憶する。
【０１５８】［バースト動作の終了時のアクティブ・プ
リチャージコマンド生成回路６１］バースト動作の終了
時においては、アクティブ・プリチャージコマンド生成
回路６１は、上記実施の形態２のアクティブ・プリチャ
ージコマンド生成回路４４と同じように動作する。
リチャージコマンド生成回路６１］バースト動作の終了
時においては、アクティブ・プリチャージコマンド生成
回路６１は、上記実施の形態２のアクティブ・プリチャ
ージコマンド生成回路４４と同じように動作する。
【０１５９】バースト動作の終了時において、アクティ
ブ・プリチャージコマンド生成回路６１は、次のバース
ト初期アドレス信号およびバーストモード信号が連続し
て入力される場合には、何もせず、次のバースト初期ア
ドレス信号およびバーストモード信号が連続して入力さ
れない場合には、アクセスＲＯＷおよびアクティブにな
っている次アクセスＲＯＷにプリチャージコマンドを発
行するとともに、リード・ライトコマンドの発行を禁止
する（コマンドイネーブル信号３５をＬＯＷレベルにす
る）。
ブ・プリチャージコマンド生成回路６１は、次のバース
ト初期アドレス信号およびバーストモード信号が連続し
て入力される場合には、何もせず、次のバースト初期ア
ドレス信号およびバーストモード信号が連続して入力さ
れない場合には、アクセスＲＯＷおよびアクティブにな
っている次アクセスＲＯＷにプリチャージコマンドを発
行するとともに、リード・ライトコマンドの発行を禁止
する（コマンドイネーブル信号３５をＬＯＷレベルにす
る）。
【０１６０】なお、次のバースト初期アドレス信号およ
びバーストモード信号が連続して入力される場合には、
アクティブになっている次アクセスＲＯＷにプリチャー
ジコマンドを発行し、次のバースト初期アドレス信号お
よびバーストモード信号が連続して入力されない場合に
は、アクセスＲＯＷおよびアクティブになっている次ア
クセスＲＯＷにプリチャージコマンドを発行することも
可能である。この場合には、次のバースト動作の開始時
において、アクティブ・プリチャージコマンド生成回路
６１は、上記（Ｃ３）のように動作することになり、次
アクセスアドレス比較回路２５を削除することが可能で
ある。
びバーストモード信号が連続して入力される場合には、
アクティブになっている次アクセスＲＯＷにプリチャー
ジコマンドを発行し、次のバースト初期アドレス信号お
よびバーストモード信号が連続して入力されない場合に
は、アクセスＲＯＷおよびアクティブになっている次ア
クセスＲＯＷにプリチャージコマンドを発行することも
可能である。この場合には、次のバースト動作の開始時
において、アクティブ・プリチャージコマンド生成回路
６１は、上記（Ｃ３）のように動作することになり、次
アクセスアドレス比較回路２５を削除することが可能で
ある。
【０１６１】あるいは、アクセスＲＯＷおよびアクティ
ブになっている次アクセスＲＯＷに必ずプリチャージコ
マンドを発行することも可能である。この場合には、次
のバースト動作の開始時において、アクティブ・プリチ
ャージコマンド生成回路６１は、上記（Ｃ１）のように
動作することになり、アクセスアドレス比較回路２４お
よび次アクセスアドレス比較回路２５を削除することが
可能である。
ブになっている次アクセスＲＯＷに必ずプリチャージコ
マンドを発行することも可能である。この場合には、次
のバースト動作の開始時において、アクティブ・プリチ
ャージコマンド生成回路６１は、上記（Ｃ１）のように
動作することになり、アクセスアドレス比較回路２４お
よび次アクセスアドレス比較回路２５を削除することが
可能である。
【０１６２】あるいは、何もせず、アクセスＲＯＷをア
クティブのまま保持するとともに、次アクセスＲＯＷを
アクティブまたはアイドルのまま保持することも可能で
ある。この場合には、次のバースト動作の開始時におい
て、アクティブ・プリチャージコマンド生成回路６１
は、上記（Ｃ２）のように動作することになる。
クティブのまま保持するとともに、次アクセスＲＯＷを
アクティブまたはアイドルのまま保持することも可能で
ある。この場合には、次のバースト動作の開始時におい
て、アクティブ・プリチャージコマンド生成回路６１
は、上記（Ｃ２）のように動作することになる。
【０１６３】［実施の形態３の動作］実施の形態３のＤ
ＲＡＭインターフェース回路の動作について説明する。
以下の説明では、バースト初期アドレスデータ［０００
０００００ １０ ００００００］のバースト初期アド
レス信号、およびバーストモード信号（バースト長信
号）によるバーストモードデータ［０１１１］が入力さ
れたときのバースト動作について説明する。このバース
ト動作では、ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［００
０００００００ ０１ ００００００］〜［０００００
０００１ ０１００００００］がアクセスされる。ま
た、ＣＯＬアドレスレジスタ６３には、ＣＯＬアドレス
［１１１１００］があらかじめ記憶されているものとす
る。また、上記のバースト初期アドレス信号および上記
のバーストモード信号が入力される直前に、アクセスＲ
ＯＷおよび次アクセスＲＯＷはともにアイドルになって
いるものとする。
ＲＡＭインターフェース回路の動作について説明する。
以下の説明では、バースト初期アドレスデータ［０００
０００００ １０ ００００００］のバースト初期アド
レス信号、およびバーストモード信号（バースト長信
号）によるバーストモードデータ［０１１１］が入力さ
れたときのバースト動作について説明する。このバース
ト動作では、ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［００
０００００００ ０１ ００００００］〜［０００００
０００１ ０１００００００］がアクセスされる。ま
た、ＣＯＬアドレスレジスタ６３には、ＣＯＬアドレス
［１１１１００］があらかじめ記憶されているものとす
る。また、上記のバースト初期アドレス信号および上記
のバーストモード信号が入力される直前に、アクセスＲ
ＯＷおよび次アクセスＲＯＷはともにアイドルになって
いるものとする。
【０１６４】まず、図７のアドレスデコード回路２１
に、バースト初期アドレスデータ［０００００００００
０１ ００００００］のバースト初期アドレス信号が
入力されると、アドレスデコード回路２１は、入力され
たバースト初期アドレス信号をデコードし、入力バース
ト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００
００００／０１／００００００］を生成する。
に、バースト初期アドレスデータ［０００００００００
０１ ００００００］のバースト初期アドレス信号が
入力されると、アドレスデコード回路２１は、入力され
たバースト初期アドレス信号をデコードし、入力バース
ト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００
００００／０１／００００００］を生成する。
【０１６５】また、上記バースト初期アドレス信号の入
力と同時に、図７のバーストモードデコード回路４１
に、バーストモード信号によるバーストモードデータ
［０１１１］が入力されると、バーストモードデコード
回路４１は、入力されたバーストモードデータ［０１１
１］に応じた１３ビットのバースト長データ［００００
１００ ００００００］（バースト長２５６）を生成す
る。
力と同時に、図７のバーストモードデコード回路４１
に、バーストモード信号によるバーストモードデータ
［０１１１］が入力されると、バーストモードデコード
回路４１は、入力されたバーストモードデータ［０１１
１］に応じた１３ビットのバースト長データ［００００
１００ ００００００］（バースト長２５６）を生成す
る。
【０１６６】アドレスカウンタ回路４２は、入力バース
ト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００
００００／０１／００００００］が入力されると、バー
ストビジー信号５１をＨＩＧＨレベルとし、上記の入力
バースト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスによる
１７ビットのカウント初期値［００００００００００１
００００００］からカウント回数がバースト長２５６
に達するまでカウントアップする。つまり、上記のカウ
ント初期値［０００００００００ ０１ ０００００
０］から、このカウント初期値にバースト長データ［０
０００１ ００００００００］を加算した［０００００
０００１ ０１ ００００００］までカウントする。
ト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００
００００／０１／００００００］が入力されると、バー
ストビジー信号５１をＨＩＧＨレベルとし、上記の入力
バースト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレスによる
１７ビットのカウント初期値［００００００００００１
００００００］からカウント回数がバースト長２５６
に達するまでカウントアップする。つまり、上記のカウ
ント初期値［０００００００００ ０１ ０００００
０］から、このカウント初期値にバースト長データ［０
０００１ ００００００００］を加算した［０００００
０００１ ０１ ００００００］までカウントする。
【０１６７】そして、アドレスカウンタ回路４２は、カ
ウント初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００
００００００／０１／００００００］からカウント最終
ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［００００００００
１／０１／００００００］までのカウントしたＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレスを、バースト動作の開始から
終了までの間に順次出力する。カウントされたＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレスは、リード・ライトコマンド
生成回路４３に順次入力され、カウントしたＣＯＬアド
レスは、バーストＣＯＬアドレス比較回路４５に順次入
力される。また、アドレスカウンタ回路４２は、カウン
ト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス（入力バース
ト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス）［００００
０００００／０１／００００００］を出力するとき、バ
ーストビジー信号５１をＨＩＧＨレベルにしてバースト
動作の開始を伝達し、カウント最終ＲＯＷ／ＢＡＮＫ／
ＣＯＬアドレス［００００００００１／０１／００００
００］を出力するとき、バーストビジー信号５１をＬＯ
Ｗレベルにしてバースト動作の終了を伝達する。
ウント初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００
００００００／０１／００００００］からカウント最終
ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［００００００００
１／０１／００００００］までのカウントしたＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレスを、バースト動作の開始から
終了までの間に順次出力する。カウントされたＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレスは、リード・ライトコマンド
生成回路４３に順次入力され、カウントしたＣＯＬアド
レスは、バーストＣＯＬアドレス比較回路４５に順次入
力される。また、アドレスカウンタ回路４２は、カウン
ト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス（入力バース
ト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス）［００００
０００００／０１／００００００］を出力するとき、バ
ーストビジー信号５１をＨＩＧＨレベルにしてバースト
動作の開始を伝達し、カウント最終ＲＯＷ／ＢＡＮＫ／
ＣＯＬアドレス［００００００００１／０１／００００
００］を出力するとき、バーストビジー信号５１をＬＯ
Ｗレベルにしてバースト動作の終了を伝達する。
【０１６８】［ステップ３１］アドレスデコード回路２
１から入力バースト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアド
レス［０００００００００／０１／００００００］が入
力されると、アドレスカウンタ回路４２は、カウント動
作を開始し、カウント初期ＲＯＷ／ＢＡＮＫ／ＣＯＬア
ドレス［０００００００００／０１／００００００］を
出力する。
１から入力バースト初期ＲＯＷ／ＢＡＮＫ／ＣＯＬアド
レス［０００００００００／０１／００００００］が入
力されると、アドレスカウンタ回路４２は、カウント動
作を開始し、カウント初期ＲＯＷ／ＢＡＮＫ／ＣＯＬア
ドレス［０００００００００／０１／００００００］を
出力する。
【０１６９】アドレスカウンタ回路４２からカウント初
期ＣＯＬアドレス［００００００］が入力されると、バ
ーストＣＯＬアドレス比較回路６２は、上記のカウント
初期ＣＯＬアドレスがＣＯＬアドレスレジスタ６３に記
憶されているＣＯＬアドレス［１１１１００］に達して
いるか否かを比較し、達していないので、ＲＯＷ遷移信
号５２をＬＯＷレベルにする。
期ＣＯＬアドレス［００００００］が入力されると、バ
ーストＣＯＬアドレス比較回路６２は、上記のカウント
初期ＣＯＬアドレスがＣＯＬアドレスレジスタ６３に記
憶されているＣＯＬアドレス［１１１１００］に達して
いるか否かを比較し、達していないので、ＲＯＷ遷移信
号５２をＬＯＷレベルにする。
【０１７０】アドレスデコード回路２１から入力バース
ト初期ＲＯＷ／ＢＡＮＫアドレス［０００００００００
／０１］が入力されると、アクティブ・プリチャージコ
マンド生成回路６１は、それまでのアクセスＲＯＷおよ
びそれまでの次アクセスＲＯＷがアイドルなので（それ
までのアクセスＲＯＷは消滅したものとみなす）、アド
レス比較結果信号３１〜３４を参照せず、コマンドイネ
ーブル信号３５をＬＯＷレベル（禁止）とし、新たなア
クセスＲＯＷ／ＢＡＮＫアドレス［０００００００００
／０１］についてアクティブコマンドを発行するととも
に、上記新たなアクセスＲＯＷ／ＢＡＮＫアドレスをア
ドレスレジスタ２６，２７に記憶し、上記新たなアクセ
スＲＯＷがアクティブになるのを待ってコマンドイネー
ブル信号３５をＨＩＧＨレベル（許可）にする。
ト初期ＲＯＷ／ＢＡＮＫアドレス［０００００００００
／０１］が入力されると、アクティブ・プリチャージコ
マンド生成回路６１は、それまでのアクセスＲＯＷおよ
びそれまでの次アクセスＲＯＷがアイドルなので（それ
までのアクセスＲＯＷは消滅したものとみなす）、アド
レス比較結果信号３１〜３４を参照せず、コマンドイネ
ーブル信号３５をＬＯＷレベル（禁止）とし、新たなア
クセスＲＯＷ／ＢＡＮＫアドレス［０００００００００
／０１］についてアクティブコマンドを発行するととも
に、上記新たなアクセスＲＯＷ／ＢＡＮＫアドレスをア
ドレスレジスタ２６，２７に記憶し、上記新たなアクセ
スＲＯＷがアクティブになるのを待ってコマンドイネー
ブル信号３５をＨＩＧＨレベル（許可）にする。
【０１７１】このとき、アクティブ・プリチャージコマ
ンド生成回路６１は、カウント初期ＣＯＬアドレス［０
０００００］についてのＲＯＷ遷移信号５２がＬＯＷレ
ベルなので、新たな次アクセスＲＯＷ／ＢＡＮＫアドレ
ス［０００００００００／１０］についてはアクティブ
コマンドを発行しない。
ンド生成回路６１は、カウント初期ＣＯＬアドレス［０
０００００］についてのＲＯＷ遷移信号５２がＬＯＷレ
ベルなので、新たな次アクセスＲＯＷ／ＢＡＮＫアドレ
ス［０００００００００／１０］についてはアクティブ
コマンドを発行しない。
【０１７２】なお、それまでのアクセスＲＯＷがアクテ
ィブであり、それまでの次アクセスＲＯＷがアイドルで
あるときには、アドレス比較結果信号３１，３２を参照
し、上記（Ｃ２）のように動作する。また、それまでの
アクセスＲＯＷおよびそれまでの次アクセスＲＯＷがと
もにアクティブであるときには、アドレス比較結果信号
３１〜３４を参照し、上記（Ｃ３）のように動作する。
ィブであり、それまでの次アクセスＲＯＷがアイドルで
あるときには、アドレス比較結果信号３１，３２を参照
し、上記（Ｃ２）のように動作する。また、それまでの
アクセスＲＯＷおよびそれまでの次アクセスＲＯＷがと
もにアクティブであるときには、アドレス比較結果信号
３１〜３４を参照し、上記（Ｃ３）のように動作する。
【０１７３】リード・ライトコマンド生成回路４３は、
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
になるのを待って、上記のカウント初期ＲＯＷ／ＢＡＮ
Ｋ／ＣＯＬアドレス［０００００００００／０１／００
００００］についてリード・ライトコマンドを発行す
る。
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
になるのを待って、上記のカウント初期ＲＯＷ／ＢＡＮ
Ｋ／ＣＯＬアドレス［０００００００００／０１／００
００００］についてリード・ライトコマンドを発行す
る。
【０１７４】これ以降バースト動作の終了時まで、アク
ティブ・プリチャージコマンド生成回路６１は、コマン
ドイネーブル信号３５がＨＩＧＨレベル（許可）に保持
するとともに、アドレス比較結果信号３１〜３４を参照
しない。
ティブ・プリチャージコマンド生成回路６１は、コマン
ドイネーブル信号３５がＨＩＧＨレベル（許可）に保持
するとともに、アドレス比較結果信号３１〜３４を参照
しない。
【０１７５】［ステップ３２］次に、カウントされたＲ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／０００００１］〜［０００００００００／０１
／１１１０１１］がアドレスカウンタ回路４２から順次
出力される。この間、ＲＯＷ遷移信号５２はＬＯＷレベ
ルに保持され、コマンドイネーブル信号３５はＨＩＧＨ
レベルに保持され、上記カウントされたＲＯＷ／ＢＡＮ
Ｋ／ＣＯＬアドレス［０００００００００／０１／００
０００１］〜［０００００００００／０１／１１１０１
１］について順次リード・ライトコマンドが発行され
る。
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／０００００１］〜［０００００００００／０１
／１１１０１１］がアドレスカウンタ回路４２から順次
出力される。この間、ＲＯＷ遷移信号５２はＬＯＷレベ
ルに保持され、コマンドイネーブル信号３５はＨＩＧＨ
レベルに保持され、上記カウントされたＲＯＷ／ＢＡＮ
Ｋ／ＣＯＬアドレス［０００００００００／０１／００
０００１］〜［０００００００００／０１／１１１０１
１］について順次リード・ライトコマンドが発行され
る。
【０１７６】［ステップ３３］次に、カウントされたＲ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／１１１１００］がアドレスカウンタ回路４２か
ら出力されると、バーストＣＯＬアドレス比較回路６２
は、カウントされたＣＯＬアドレス［１１１１００］が
ＣＯＬアドレスレジスタ６３に記憶されているＣＯＬア
ドレス［１１１１００］に達したので、ＲＯＷ遷移信号
５２をＬＯＷレベルからＨＩＧＨレベルにする。
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／１１１１００］がアドレスカウンタ回路４２か
ら出力されると、バーストＣＯＬアドレス比較回路６２
は、カウントされたＣＯＬアドレス［１１１１００］が
ＣＯＬアドレスレジスタ６３に記憶されているＣＯＬア
ドレス［１１１１００］に達したので、ＲＯＷ遷移信号
５２をＬＯＷレベルからＨＩＧＨレベルにする。
【０１７７】アクティブ・プリチャージコマンド生成回
路６１は、ＲＯＷ遷移信号５２がＨＩＧＨレベルになっ
たので、コマンドイネーブル信号３５をＨＩＧＨレベル
に保持したまま、次アクセスＲＯＷ／ＢＡＮＫアドレス
［０００００００００／１０］についてアクティブコマ
ンドを発行する。
路６１は、ＲＯＷ遷移信号５２がＨＩＧＨレベルになっ
たので、コマンドイネーブル信号３５をＨＩＧＨレベル
に保持したまま、次アクセスＲＯＷ／ＢＡＮＫアドレス
［０００００００００／１０］についてアクティブコマ
ンドを発行する。
【０１７８】リード・ライトコマンド生成回路４３は、
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
に保持されているので、上記カウントされたＲＯＷ／Ｂ
ＡＮＫ／ＣＯＬアドレス［０００００００００／０１／
１１１１００］について直ちにリード・ライトコマンド
を発行する。
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
に保持されているので、上記カウントされたＲＯＷ／Ｂ
ＡＮＫ／ＣＯＬアドレス［０００００００００／０１／
１１１１００］について直ちにリード・ライトコマンド
を発行する。
【０１７９】［ステップ３４］次に、カウントされたＲ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／１１１１０１］〜［０００００００００／０１
／１１１１１１］がアドレスカウンタ回路４２から順次
出力される。この間、ＲＯＷ遷移信号５２はＨＩＧＨレ
ベルに保持され、コマンドイネーブル信号３５はＨＩＧ
Ｈレベルに保持され、上記のＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレス［０００００００００／０１／１１１１０１］
〜［０００００００００／０１／１１１１１１］につい
て順次リード・ライトコマンドが発行される。
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／１１１１０１］〜［０００００００００／０１
／１１１１１１］がアドレスカウンタ回路４２から順次
出力される。この間、ＲＯＷ遷移信号５２はＨＩＧＨレ
ベルに保持され、コマンドイネーブル信号３５はＨＩＧ
Ｈレベルに保持され、上記のＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレス［０００００００００／０１／１１１１０１］
〜［０００００００００／０１／１１１１１１］につい
て順次リード・ライトコマンドが発行される。
【０１８０】［ステップ３５］次に、カウントされたＲ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／１０／００００００］がアドレスカウンタ回路４２か
ら出力されると、バーストＣＯＬアドレス比較回路６２
は、カウントされたＣＯＬアドレス［００００００］が
ＣＯＬアドレスレジスタ６３に記憶されているＣＯＬア
ドレス［１１１１００］に達していないので、ＲＯＷ遷
移信号５２をＨＩＧＨレベルからＬＯＷレベルにする。
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／１０／００００００］がアドレスカウンタ回路４２か
ら出力されると、バーストＣＯＬアドレス比較回路６２
は、カウントされたＣＯＬアドレス［００００００］が
ＣＯＬアドレスレジスタ６３に記憶されているＣＯＬア
ドレス［１１１１００］に達していないので、ＲＯＷ遷
移信号５２をＨＩＧＨレベルからＬＯＷレベルにする。
【０１８１】アクティブ・プリチャージコマンド生成回
路６１は、ＲＯＷ遷移信号５２がＬＯＷレベルになり、
アクセスＲＯＷが次アクセスＲＯＷに遷移したので、コ
マンドイネーブル信号３５をＨＩＧＨレベル（許可）に
保持したまま、それまでのアクセスＲＯＷ／ＢＡＮＫア
ドレス［０００００００００／０１］についてプリチャ
ージコマンドを発行し、新たなアクセスＲＯＷ／ＢＡＮ
Ｋアドレス［０００００００００／１０］をアドレスレ
ジスタ２６，２７に記憶する。
路６１は、ＲＯＷ遷移信号５２がＬＯＷレベルになり、
アクセスＲＯＷが次アクセスＲＯＷに遷移したので、コ
マンドイネーブル信号３５をＨＩＧＨレベル（許可）に
保持したまま、それまでのアクセスＲＯＷ／ＢＡＮＫア
ドレス［０００００００００／０１］についてプリチャ
ージコマンドを発行し、新たなアクセスＲＯＷ／ＢＡＮ
Ｋアドレス［０００００００００／１０］をアドレスレ
ジスタ２６，２７に記憶する。
【０１８２】リード・ライトコマンド生成回路４３は、
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
に保持されているので、上記カウントされたＲＯＷ／Ｂ
ＡＮＫ／ＣＯＬアドレス［０００００００００／１０／
００００００］について直ちにリード・ライトコマンド
を発行する。
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
に保持されているので、上記カウントされたＲＯＷ／Ｂ
ＡＮＫ／ＣＯＬアドレス［０００００００００／１０／
００００００］について直ちにリード・ライトコマンド
を発行する。
【０１８３】このように、アクセスＣＯＬアドレスが所
定のＣＯＬアドレス［１１１１００］に達したときに、
次アクセスＲＯＷ／ＢＡＮＫアドレス［０００００００
００／１０］をあらかじめアクティブにしてあることに
より、アクセスＲＯＷの遷移を生じても、連続してリー
ド・ライトコマンドを発行することができるので、連続
アクセスが可能である。さらに、ＲＯＷ遷移を生じる直
前に次アクセスＲＯＷをアクティブにすることができる
ので、次アクセスＲＯＷをアクティブにして待機すると
きに発生する無駄な消費電力をほぼゼロとすることがで
きる。
定のＣＯＬアドレス［１１１１００］に達したときに、
次アクセスＲＯＷ／ＢＡＮＫアドレス［０００００００
００／１０］をあらかじめアクティブにしてあることに
より、アクセスＲＯＷの遷移を生じても、連続してリー
ド・ライトコマンドを発行することができるので、連続
アクセスが可能である。さらに、ＲＯＷ遷移を生じる直
前に次アクセスＲＯＷをアクティブにすることができる
ので、次アクセスＲＯＷをアクティブにして待機すると
きに発生する無駄な消費電力をほぼゼロとすることがで
きる。
【０１８４】［ステップ３６］これ以降、カウントされ
たＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００
００／１０／０００００１］〜［０００００００００／
１０／１１１０１１］，［０００００００００／１１／
０００００１］〜［０００００００００／１１／１１１
０１１］，［００００００００１／００／０００００
１］〜［００００００００１／００／１１１０１１］に
ついては、上記ステップ３２と同じように動作する。ま
た、カウントされたＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
［０００００００００／１０／１１１１００］，［００
０００００００／１１／１１１１００］，［０００００
０００１／００／１１１１００］については、上記ステ
ップ３３と同じように動作する。また、カウントされた
ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［００００００００
０／１０／１１１１０１］〜［０００００００００／１
０／１１１１１１］，［０００００００００／１１／１
１１１０１］〜［０００００００００／１１／１１１１
１１］，［００００００００１／００／１１１１０１］
〜［００００００００１／００／１１１１１１］につい
ては、上記ステップ３４と同じように動作する。また、
カウントされたＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０
００００００００／１１／００００００］，［００００
００００１／００／００００００］、およびカウント最
終ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００
００／０１／００００００］については、上記ステップ
３５と同じように動作する。
たＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００
００／１０／０００００１］〜［０００００００００／
１０／１１１０１１］，［０００００００００／１１／
０００００１］〜［０００００００００／１１／１１１
０１１］，［００００００００１／００／０００００
１］〜［００００００００１／００／１１１０１１］に
ついては、上記ステップ３２と同じように動作する。ま
た、カウントされたＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
［０００００００００／１０／１１１１００］，［００
０００００００／１１／１１１１００］，［０００００
０００１／００／１１１１００］については、上記ステ
ップ３３と同じように動作する。また、カウントされた
ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［００００００００
０／１０／１１１１０１］〜［０００００００００／１
０／１１１１１１］，［０００００００００／１１／１
１１１０１］〜［０００００００００／１１／１１１１
１１］，［００００００００１／００／１１１１０１］
〜［００００００００１／００／１１１１１１］につい
ては、上記ステップ３４と同じように動作する。また、
カウントされたＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０
００００００００／１１／００００００］，［００００
００００１／００／００００００］、およびカウント最
終ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００
００／０１／００００００］については、上記ステップ
３５と同じように動作する。
【０１８５】以上のように実施の形態３によれば、全て
のＲＯＷ遷移が異なるＢＡＮＫに配置されたＲＯＷの間
で生じるようにバースト動作を制御し、アクセスＲＯＷ
のＣＯＬアドレスが所定のＣＯＬアドレスに達したとき
に、アクセスＲＯＷのアクセスに並行して、次アクセス
ＲＯＷをアクティブにしておき、アクセスＲＯＷが次ア
クセスＲＯＷに遷移したときに、次アクセスＲＯＷのア
クセスに並行して、それまでのアクセスＲＯＷをプリチ
ャージすることにより、バースト動作の開始から終了ま
で連続アクセスが可能になり、アクセス時間を短縮する
ことができ、最大データ転送効率を期待できる。さら
に、ＲＯＷ遷移を生じる直前に次アクセスＲＯＷをアク
ティブにすることができるので、次アクセスＲＯＷをア
クティブにして待機するときに発生する無駄な消費電力
をほぼゼロとすることができる。
のＲＯＷ遷移が異なるＢＡＮＫに配置されたＲＯＷの間
で生じるようにバースト動作を制御し、アクセスＲＯＷ
のＣＯＬアドレスが所定のＣＯＬアドレスに達したとき
に、アクセスＲＯＷのアクセスに並行して、次アクセス
ＲＯＷをアクティブにしておき、アクセスＲＯＷが次ア
クセスＲＯＷに遷移したときに、次アクセスＲＯＷのア
クセスに並行して、それまでのアクセスＲＯＷをプリチ
ャージすることにより、バースト動作の開始から終了ま
で連続アクセスが可能になり、アクセス時間を短縮する
ことができ、最大データ転送効率を期待できる。さら
に、ＲＯＷ遷移を生じる直前に次アクセスＲＯＷをアク
ティブにすることができるので、次アクセスＲＯＷをア
クティブにして待機するときに発生する無駄な消費電力
をほぼゼロとすることができる。
【０１８６】実施の形態４ 図８は本発明の実施の形態１のマイクロプロセッサのブ
ロック図である。なお、図８において、図１と同じもの
には同じ符号を付してある。図８のマイクロプロセッサ
は、内部バス１１と、ＣＰＵ１２と、ＤＲＡＭインター
フェース回路１３と、２つのＳＤＲＡＭ（Synchronous
DRAM）１４，１５とを備える。図８のマイクロプロセッ
サでは、内部バス１１を介してＣＰＵ１２とＤＲＡＭイ
ンターフェース回路１６とが接続されている。２つのＳ
ＤＲＡＭ１４，１５は、ＤＲＡＭインターフェース回路
１６に接続されている。このように図８のマイクロプロ
セッサは、図１のマイクロプロセッサにおいて、ＳＤＲ
ＡＭ１５を設け、ＤＲＡＭインターフェース回路１３を
ＤＲＡＭインターフェース回路１６に変更したものであ
る。
ロック図である。なお、図８において、図１と同じもの
には同じ符号を付してある。図８のマイクロプロセッサ
は、内部バス１１と、ＣＰＵ１２と、ＤＲＡＭインター
フェース回路１３と、２つのＳＤＲＡＭ（Synchronous
DRAM）１４，１５とを備える。図８のマイクロプロセッ
サでは、内部バス１１を介してＣＰＵ１２とＤＲＡＭイ
ンターフェース回路１６とが接続されている。２つのＳ
ＤＲＡＭ１４，１５は、ＤＲＡＭインターフェース回路
１６に接続されている。このように図８のマイクロプロ
セッサは、図１のマイクロプロセッサにおいて、ＳＤＲ
ＡＭ１５を設け、ＤＲＡＭインターフェース回路１３を
ＤＲＡＭインターフェース回路１６に変更したものであ
る。
【０１８７】ＤＲＡＭインターフェース回路１６は、内
部バス１１を介して入力されるアドレス信号に従ってＳ
ＤＲＡＭ１４，１５のアクセス（データの書き込みまた
は読み出し）を制御する。このＤＲＡＭインターフェー
ス回路１６は、ＳＤＲＡＭ１４または１５のいずれかを
選択し、選択したＳＤＲＡＭにリード・ライトコマンド
またはアクティブ・プリチャージコマンドを送る。上記
のアドレス信号は、ＣＰＵ１２において生成され、ある
いは内部バス１１に接続されているアドレス信号生成回
路あるいは磁気記録装置などにおいてＣＰＵ１２からの
制御信号に従って生成され、内部バス１１に出力され
る。また、ＳＤＲＡＭ１５の構成は、ＳＤＲＡＭ１４
（図３参照）と同じである。
部バス１１を介して入力されるアドレス信号に従ってＳ
ＤＲＡＭ１４，１５のアクセス（データの書き込みまた
は読み出し）を制御する。このＤＲＡＭインターフェー
ス回路１６は、ＳＤＲＡＭ１４または１５のいずれかを
選択し、選択したＳＤＲＡＭにリード・ライトコマンド
またはアクティブ・プリチャージコマンドを送る。上記
のアドレス信号は、ＣＰＵ１２において生成され、ある
いは内部バス１１に接続されているアドレス信号生成回
路あるいは磁気記録装置などにおいてＣＰＵ１２からの
制御信号に従って生成され、内部バス１１に出力され
る。また、ＳＤＲＡＭ１５の構成は、ＳＤＲＡＭ１４
（図３参照）と同じである。
【０１８８】図９はＤＲＡＭインターフェース回路１６
においてのＳＤＲＡＭのアドレスの割付を説明する図で
ある。図９のように、ＤＲＡＭインターフェース回路１
６は、入力されるアドレス信号を、最上位の１ビットが
ＳＤＲＡＭ１４または１５のいずれかを選択するための
コアアドレスであり、上位の９ビットがＲＯＷアドレス
であり、中位の２ビットがＢＡＮＫアドレスであり、下
位の６ビットがＣＯＬアドレスである１８ビットのアド
レスデータにデコードする。上記１ビットのコアアドレ
スを［ｄ０］とし、上記９ビットのＲＯＷアドレスを
［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０］とし、上記
２ビットのＢＡＮＫアドレスを［ｂ１ｂ０］とし、上記
６ビットのＣＯＬアドレスを［ｃ５ｃ４ｃ３ｃ２ｃ１ｃ
０］とするとき、上記１８ビットのアドレスデータは、
［ｄ０ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０ｂ１ｂ０
ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］である。このようにＤＲＡ
Ｍインターフェース回路１６においての１８ビットのア
ドレスデータは、図１のＤＲＡＭインターフェース回路
１３においての１７ビットのアドレスデータの最上位に
１ビットのコアアドレス［ｄ０］を追加した構成であ
る。例えば、コアアドレス［０］はＳＤＲＡＭ１４（第
１のＳＤＲＡＭ）のアドレス、コアアドレス［１］はＳ
ＤＲＡＭ１４（第２のＳＤＲＡＭ）のアドレスである。
においてのＳＤＲＡＭのアドレスの割付を説明する図で
ある。図９のように、ＤＲＡＭインターフェース回路１
６は、入力されるアドレス信号を、最上位の１ビットが
ＳＤＲＡＭ１４または１５のいずれかを選択するための
コアアドレスであり、上位の９ビットがＲＯＷアドレス
であり、中位の２ビットがＢＡＮＫアドレスであり、下
位の６ビットがＣＯＬアドレスである１８ビットのアド
レスデータにデコードする。上記１ビットのコアアドレ
スを［ｄ０］とし、上記９ビットのＲＯＷアドレスを
［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０］とし、上記
２ビットのＢＡＮＫアドレスを［ｂ１ｂ０］とし、上記
６ビットのＣＯＬアドレスを［ｃ５ｃ４ｃ３ｃ２ｃ１ｃ
０］とするとき、上記１８ビットのアドレスデータは、
［ｄ０ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０ｂ１ｂ０
ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］である。このようにＤＲＡ
Ｍインターフェース回路１６においての１８ビットのア
ドレスデータは、図１のＤＲＡＭインターフェース回路
１３においての１７ビットのアドレスデータの最上位に
１ビットのコアアドレス［ｄ０］を追加した構成であ
る。例えば、コアアドレス［０］はＳＤＲＡＭ１４（第
１のＳＤＲＡＭ）のアドレス、コアアドレス［１］はＳ
ＤＲＡＭ１４（第２のＳＤＲＡＭ）のアドレスである。
【０１８９】連続アドレスのアクセスにおいては、上記
１８ビットのアドレスデータは、［１］ずつインクリメ
ントされる。上記１８ビットのアドレスデータでは、最
上位にコアアドレスを割り付け、上位にＲＯＷアドレス
を割り付け、中位にＢＡＮＫアドレスを割り付け、下位
にＣＯＬアドレスを割り付けているので、ＣＯＬアドレ
スが最終ＣＯＬアドレス［１１１１１１］から初期ＣＯ
Ｌアドレス［００００００］に戻るときに、ＢＡＮＫア
ドレスがインクリメントされ、ＢＡＮＫアドレスが最終
ＢＡＮＫアドレス［１１］から初期ＢＡＮＫアドレス
［００］に戻るときに、ＲＯＷアドレスがインクリメン
トされ、ＲＯＷアドレスが最終ＲＯＷアドレス［１１１
１１１１１１］から初期ＣＯＬアドレス［０００００
０］に戻るときに、コアアドレスがインクリメントされ
る。
１８ビットのアドレスデータは、［１］ずつインクリメ
ントされる。上記１８ビットのアドレスデータでは、最
上位にコアアドレスを割り付け、上位にＲＯＷアドレス
を割り付け、中位にＢＡＮＫアドレスを割り付け、下位
にＣＯＬアドレスを割り付けているので、ＣＯＬアドレ
スが最終ＣＯＬアドレス［１１１１１１］から初期ＣＯ
Ｌアドレス［００００００］に戻るときに、ＢＡＮＫア
ドレスがインクリメントされ、ＢＡＮＫアドレスが最終
ＢＡＮＫアドレス［１１］から初期ＢＡＮＫアドレス
［００］に戻るときに、ＲＯＷアドレスがインクリメン
トされ、ＲＯＷアドレスが最終ＲＯＷアドレス［１１１
１１１１１１］から初期ＣＯＬアドレス［０００００
０］に戻るときに、コアアドレスがインクリメントされ
る。
【０１９０】従って、上記１８ビットのアドレスデータ
による連続アドレスのアクセスにおいては、ＳＤＲＡＭ
１４のＢＡＮＫ０のＲＯＷ０，ＳＤＲＡＭ１４のＢＡＮ
Ｋ１のＲＯＷ０，…ＳＤＲＡＭ１４のＢＡＮＫ３のＲＯ
Ｗｍ−１，ＳＤＲＡＭ１５のＢＡＮＫ０のＲＯＷ０，Ｓ
ＤＲＡＭ１５のＢＡＮＫ１のＲＯＷ０，…ＳＤＲＡＭ１
５のＢＡＮＫ３のＲＯＷｍ−１の順で、アクセスＲＯＷ
が遷移する。従って、上記の連続アドレスのアクセスに
おいては、アクセスＲＯＷは、異なるＢＡＮＫに配置さ
れた２本のＲＯＷの間で遷移し、ＲＯＷ遷移を生じると
きには、必ずＢＡＮＫ遷移を生じる。また、上記の連続
アドレスのアクセスにおいては、アクセスされるＲＯＷ
がＳＤＲＡＭ１４のＢＡＮＫ３のＲＯＷｍ−１からＳＤ
ＲＡＭ１５のＢＡＮＫ０のＲＯＷ０に遷移するときに、
ＳＤＲＡＭの選択が切り換えられる。
による連続アドレスのアクセスにおいては、ＳＤＲＡＭ
１４のＢＡＮＫ０のＲＯＷ０，ＳＤＲＡＭ１４のＢＡＮ
Ｋ１のＲＯＷ０，…ＳＤＲＡＭ１４のＢＡＮＫ３のＲＯ
Ｗｍ−１，ＳＤＲＡＭ１５のＢＡＮＫ０のＲＯＷ０，Ｓ
ＤＲＡＭ１５のＢＡＮＫ１のＲＯＷ０，…ＳＤＲＡＭ１
５のＢＡＮＫ３のＲＯＷｍ−１の順で、アクセスＲＯＷ
が遷移する。従って、上記の連続アドレスのアクセスに
おいては、アクセスＲＯＷは、異なるＢＡＮＫに配置さ
れた２本のＲＯＷの間で遷移し、ＲＯＷ遷移を生じると
きには、必ずＢＡＮＫ遷移を生じる。また、上記の連続
アドレスのアクセスにおいては、アクセスされるＲＯＷ
がＳＤＲＡＭ１４のＢＡＮＫ３のＲＯＷｍ−１からＳＤ
ＲＡＭ１５のＢＡＮＫ０のＲＯＷ０に遷移するときに、
ＳＤＲＡＭの選択が切り換えられる。
【０１９１】上記１８ビットのアドレスデータによる連
続アドレスのアクセスにおいては、アクセスされるＲＯ
Ｗは必ず異なるＢＡＮＫに配置された２本のＲＯＷの間
で遷移するので、異なるＢＡＮＫに配置された第１のＲ
ＯＷおよび第２のＲＯＷについて、第１のＲＯＷのアク
セスに並行して第２のＲＯＷをアクティブにすること、
第２のＲＯＷのアクセスに並行してアクセスが完了した
第１のＲＯＷをプリチャージすることが可能である。
続アドレスのアクセスにおいては、アクセスされるＲＯ
Ｗは必ず異なるＢＡＮＫに配置された２本のＲＯＷの間
で遷移するので、異なるＢＡＮＫに配置された第１のＲ
ＯＷおよび第２のＲＯＷについて、第１のＲＯＷのアク
セスに並行して第２のＲＯＷをアクティブにすること、
第２のＲＯＷのアクセスに並行してアクセスが完了した
第１のＲＯＷをプリチャージすることが可能である。
【０１９２】ただし、ＤＲＡＭインターフェース回路１
６は、選択していないＳＤＲＡＭにコマンドを送ること
ができないので、上記第１のＲＯＷおよび上記第２のＲ
ＯＷが異なるＳＲＤＡＭに配置されている場合は、例え
ば第１のＲＯＷのアクセスを（第１のＲＯＷにリード・
ライトコマンドを送るのを）一時中止し、第２のＲＯＷ
のＳＤＲＡＭを選択し、第２のＲＯＷにアクティブコマ
ンドを送り、再び第１のＲＯＷのＳＤＲＡＭを選択し、
第１のＲＯＷのアクセスを再開する必要がある。
６は、選択していないＳＤＲＡＭにコマンドを送ること
ができないので、上記第１のＲＯＷおよび上記第２のＲ
ＯＷが異なるＳＲＤＡＭに配置されている場合は、例え
ば第１のＲＯＷのアクセスを（第１のＲＯＷにリード・
ライトコマンドを送るのを）一時中止し、第２のＲＯＷ
のＳＤＲＡＭを選択し、第２のＲＯＷにアクティブコマ
ンドを送り、再び第１のＲＯＷのＳＤＲＡＭを選択し、
第１のＲＯＷのアクセスを再開する必要がある。
【０１９３】［実施の形態４のＤＲＡＭインターフェー
ス回路］図１０は本発明の実施の形態４のＤＲＡＭイン
ターフェース回路のブロック図である。図１０の実施の
形態４のＤＲＡＭインターフェース回路は、図８のマイ
クロプロセッサのＤＲＡＭインターフェース回路１６に
適用される。なお、図１０において、図７と同じものに
は同じ符号を付してある。
ス回路］図１０は本発明の実施の形態４のＤＲＡＭイン
ターフェース回路のブロック図である。図１０の実施の
形態４のＤＲＡＭインターフェース回路は、図８のマイ
クロプロセッサのＤＲＡＭインターフェース回路１６に
適用される。なお、図１０において、図７と同じものに
は同じ符号を付してある。
【０１９４】図１０の実施の形態４のＤＲＡＭインター
フェース回路は、ＢＡＮＫアドレスレジスタ２６と、Ｒ
ＯＷアドレスレジスタ２７と、バーストモードデコード
回路４１と、バーストＣＯＬアドレス比較回路６２と、
ＣＯＬアドレスレジスタ６３と、アドレスデコード回路
８１と、アドレスカウンタ回路８２と、リード・ライト
コマンド生成回路８３と、アクテイブ・プリチャージコ
マンド生成回路８４と、バーストＲＯＷ／ＢＡＮＫアド
レス比較回路８５と、アクセスアドレス比較回路８６
と、次アクセスアドレス比較回路８７と、コアアドレス
レジスタ８８とを備える。
フェース回路は、ＢＡＮＫアドレスレジスタ２６と、Ｒ
ＯＷアドレスレジスタ２７と、バーストモードデコード
回路４１と、バーストＣＯＬアドレス比較回路６２と、
ＣＯＬアドレスレジスタ６３と、アドレスデコード回路
８１と、アドレスカウンタ回路８２と、リード・ライト
コマンド生成回路８３と、アクテイブ・プリチャージコ
マンド生成回路８４と、バーストＲＯＷ／ＢＡＮＫアド
レス比較回路８５と、アクセスアドレス比較回路８６
と、次アクセスアドレス比較回路８７と、コアアドレス
レジスタ８８とを備える。
【０１９５】このように、実施の形態４のＤＲＡＭイン
ターフェース回路は、上記実施の形態３のＤＲＡＭイン
ターフェース回路（図７参照）において、バーストＢＡ
ＮＫ／ＲＯＷアドレス比較回路８５と、コアアドレスレ
ジスタ８８とを設け、アドレスデコード回路２１、アド
レスカウンタ回路４２、リード・ライトコマンド生成回
路４３、アクティブ・プリチャージコマンド生成回路６
１、アクセスアドレス比較回路２４、次アクセスアドレ
ス比較回路２５を、それぞれアドレスデコード回路８
１、アドレスカウンタ回路８２、リード・ライトコマン
ド生成回路８３、アクティブ・プリチャージコマンド生
成回路８４、アクセスアドレス比較回路８６、次アクセ
スアドレス比較回路８７に変更したものである。
ターフェース回路は、上記実施の形態３のＤＲＡＭイン
ターフェース回路（図７参照）において、バーストＢＡ
ＮＫ／ＲＯＷアドレス比較回路８５と、コアアドレスレ
ジスタ８８とを設け、アドレスデコード回路２１、アド
レスカウンタ回路４２、リード・ライトコマンド生成回
路４３、アクティブ・プリチャージコマンド生成回路６
１、アクセスアドレス比較回路２４、次アクセスアドレ
ス比較回路２５を、それぞれアドレスデコード回路８
１、アドレスカウンタ回路８２、リード・ライトコマン
ド生成回路８３、アクティブ・プリチャージコマンド生
成回路８４、アクセスアドレス比較回路８６、次アクセ
スアドレス比較回路８７に変更したものである。
【０１９６】アドレスデコード回路８１、アドレスカウ
ンタ回路８２、リード・ライトコマンド生成回路８３、
アクティブ・プリチャージコマンド生成回路８４、アク
セスアドレス比較回路８６、次アクセスアドレス比較回
路８７は、図７のアドレスデコード回路２１、アドレス
カウンタ回路４２、リード・ライトコマンド生成回路４
３、アクティブ・プリチャージコマンド生成回路６１、
アクセスアドレス比較回路２４、次アクセスアドレス比
較回路２５において、それぞれ入力信号または出力信号
としてコアアドレスを追加したものである。
ンタ回路８２、リード・ライトコマンド生成回路８３、
アクティブ・プリチャージコマンド生成回路８４、アク
セスアドレス比較回路８６、次アクセスアドレス比較回
路８７は、図７のアドレスデコード回路２１、アドレス
カウンタ回路４２、リード・ライトコマンド生成回路４
３、アクティブ・プリチャージコマンド生成回路６１、
アクセスアドレス比較回路２４、次アクセスアドレス比
較回路２５において、それぞれ入力信号または出力信号
としてコアアドレスを追加したものである。
【０１９７】この実施の形態４のＤＲＡＭインターフェ
ース回路は、上記実施の形態３のＤＲＡＭインターフェ
ース回路において複数のＳＤＲＡＭのアクセスを制御で
きるようにしたものであって、アクセスＲＯＷが第１の
ＳＤＲＡＭに配置されたＲＯＷであり、次アクセスＲＯ
Ｗが第２のＳＤＲＡＭに配置されたＲＯＷである場合に
は、上記アクセスＲＯＷにおいてのアクセスが上記所定
のＣＯＬアドレスに達するときに、上記第２のＳＲＲＡ
Ｍを一時選択して上記次アクセスＲＯＷをアクティブに
することを特徴とする。
ース回路は、上記実施の形態３のＤＲＡＭインターフェ
ース回路において複数のＳＤＲＡＭのアクセスを制御で
きるようにしたものであって、アクセスＲＯＷが第１の
ＳＤＲＡＭに配置されたＲＯＷであり、次アクセスＲＯ
Ｗが第２のＳＤＲＡＭに配置されたＲＯＷである場合に
は、上記アクセスＲＯＷにおいてのアクセスが上記所定
のＣＯＬアドレスに達するときに、上記第２のＳＲＲＡ
Ｍを一時選択して上記次アクセスＲＯＷをアクティブに
することを特徴とする。
【０１９８】［アドレスデコード回路８１］アドレスデ
コード回路８１は、図８の内部バス１１を介して入力さ
れたバースト初期アドレス信号を１８ビットのバースト
初期アドレスデータ［ｄ０ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ
２ｒ１ｒ０ｂ１ｂ０ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］にデコ
ードし、入力コアアドレス［ｄ０］、入力ＲＯＷアドレ
ス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０］、入力Ｂ
ＡＮＫアドレス［ｂ１ｂ０］、入力ＣＯＬアドレス［ｃ
５ｃ４ｃ３ｃ２ｃ１ｃ０］を生成する。
コード回路８１は、図８の内部バス１１を介して入力さ
れたバースト初期アドレス信号を１８ビットのバースト
初期アドレスデータ［ｄ０ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ
２ｒ１ｒ０ｂ１ｂ０ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］にデコ
ードし、入力コアアドレス［ｄ０］、入力ＲＯＷアドレ
ス［ｒ８ｒ７ｒ６ｒ５ｒ４ｒ３ｒ２ｒ１ｒ０］、入力Ｂ
ＡＮＫアドレス［ｂ１ｂ０］、入力ＣＯＬアドレス［ｃ
５ｃ４ｃ３ｃ２ｃ１ｃ０］を生成する。
【０１９９】［アドレスカウンタ回路８２］アドレスカ
ウンタ回路８２は、アドレスデコード回路８１で生成さ
れた入力バースト初期コア／ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレスから、バーストモードデコード回路４１で生成
されたバースト長データによるバースト長までをカウン
トアップし、カウントしたコア／ＲＯＷ／ＢＡＮＫ／Ｃ
ＯＬアドレスをリードライトコマンド生成回路８３に出
力する。また、アドレスカウンタ回路８２は、カウント
動作中であるバースト動作中は、バーストビジー信号５
１をＨＩＧＨレベルとし、バースト動作が終了すると、
バーストビジー信号５１をＬＯＷレベルにする。
ウンタ回路８２は、アドレスデコード回路８１で生成さ
れた入力バースト初期コア／ＲＯＷ／ＢＡＮＫ／ＣＯＬ
アドレスから、バーストモードデコード回路４１で生成
されたバースト長データによるバースト長までをカウン
トアップし、カウントしたコア／ＲＯＷ／ＢＡＮＫ／Ｃ
ＯＬアドレスをリードライトコマンド生成回路８３に出
力する。また、アドレスカウンタ回路８２は、カウント
動作中であるバースト動作中は、バーストビジー信号５
１をＨＩＧＨレベルとし、バースト動作が終了すると、
バーストビジー信号５１をＬＯＷレベルにする。
【０２００】上記カウントアップの初期データは、入力
バースト初期コア／ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
を、上記バースト初期アドレス信号と同じように、入力
バースト初期コアアドレス［ｄ０］が最上位となり、入
力バースト初期ＲＯＷアドレス［ｒ８ｒ７ｒ６ｒ５ｒ４
ｒ３ｒ２ｒ１ｒ０］が上位となり、入力バースト初期Ｂ
ＡＮＫアドレス［ｂ１ｂ０］が中位となり、入力バース
ト初期ＣＯＬアドレス［ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］が
下位となるように割り付けた１８ビットのデータであ
る。このため、上記カウントされたコア／ＲＯＷ／ＢＡ
ＮＫ／ＣＯＬアドレスは、上記実施の形態１においての
連続アドレスのアクセスのときの入力ＲＯＷ／ＢＡＮＫ
／ＣＯＬアドレスと同じように、［１］ずつインクリメ
ントされる。
バースト初期コア／ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
を、上記バースト初期アドレス信号と同じように、入力
バースト初期コアアドレス［ｄ０］が最上位となり、入
力バースト初期ＲＯＷアドレス［ｒ８ｒ７ｒ６ｒ５ｒ４
ｒ３ｒ２ｒ１ｒ０］が上位となり、入力バースト初期Ｂ
ＡＮＫアドレス［ｂ１ｂ０］が中位となり、入力バース
ト初期ＣＯＬアドレス［ｃ５ｃ４ｃ３ｃ２ｃ１ｃ０］が
下位となるように割り付けた１８ビットのデータであ
る。このため、上記カウントされたコア／ＲＯＷ／ＢＡ
ＮＫ／ＣＯＬアドレスは、上記実施の形態１においての
連続アドレスのアクセスのときの入力ＲＯＷ／ＢＡＮＫ
／ＣＯＬアドレスと同じように、［１］ずつインクリメ
ントされる。
【０２０１】［リード・ライトコマンド生成回路８３］
リード・ライトコマンド生成回路８３は、リード・ライ
トコマンドの発行が許可されているときに（アクティブ
・プリチャージコマンド生成回路８４から入力されるコ
マンドイネーブル信号３５がＨＩＧＨレベルであるとき
に）、かつアドレスカウンタ回路８２から入力されるバ
ーストビジー信号５１がＨＩＧＨレベルであるときに、
アドレスカウンタ回路８２から入力されるカウントされ
たそれぞれのコア／ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
についてリード・ライトコマンドを発行する。上記のリ
ード・ライトコマンドは、アクティブ・プリチャージコ
マンド生成回路８４によって選択されたＳＤＲＡＭ（第
１または第２のＳＤＲＡＭ）に送られる。
リード・ライトコマンド生成回路８３は、リード・ライ
トコマンドの発行が許可されているときに（アクティブ
・プリチャージコマンド生成回路８４から入力されるコ
マンドイネーブル信号３５がＨＩＧＨレベルであるとき
に）、かつアドレスカウンタ回路８２から入力されるバ
ーストビジー信号５１がＨＩＧＨレベルであるときに、
アドレスカウンタ回路８２から入力されるカウントされ
たそれぞれのコア／ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
についてリード・ライトコマンドを発行する。上記のリ
ード・ライトコマンドは、アクティブ・プリチャージコ
マンド生成回路８４によって選択されたＳＤＲＡＭ（第
１または第２のＳＤＲＡＭ）に送られる。
【０２０２】［コアアドレスレジスタ８８］コアアドレ
スレジスタ８８には、選択されているＳＤＲＡＭのコア
アドレス（アクセスＲＯＷのコアアドレス、以下アクセ
スコアアドレスとする）が記憶される。
スレジスタ８８には、選択されているＳＤＲＡＭのコア
アドレス（アクセスＲＯＷのコアアドレス、以下アクセ
スコアアドレスとする）が記憶される。
【０２０３】［アクセスアドレス比較回路８６］アクセ
スアドレス比較回路８６は、アドレスデコード回路２１
で生成された入力バースト初期コア／ＲＯＷ／ＢＡＮＫ
アドレスを、アクセスコア／ＲＯＷ／ＢＡＮＫアドレス
と比較し、両ＢＡＮＫアドレスが一致するときＬＯＷレ
ベルとなり、一致しないときＨＩＧＨレベルとなるＢＡ
ＮＫアドレス比較結果信号３１、両ＲＯＷアドレスが一
致するときＬＯＷレベルとなり、一致しないときＨＩＧ
ＨレベルとなるＲＯＷアドレス比較結果信号３２、およ
び両コアアドレスが一致するときＬＯＷレベルとなり、
一致しないときＨＩＧＨレベルとなるコアアドレス比較
結果信号９２を出力する。
スアドレス比較回路８６は、アドレスデコード回路２１
で生成された入力バースト初期コア／ＲＯＷ／ＢＡＮＫ
アドレスを、アクセスコア／ＲＯＷ／ＢＡＮＫアドレス
と比較し、両ＢＡＮＫアドレスが一致するときＬＯＷレ
ベルとなり、一致しないときＨＩＧＨレベルとなるＢＡ
ＮＫアドレス比較結果信号３１、両ＲＯＷアドレスが一
致するときＬＯＷレベルとなり、一致しないときＨＩＧ
ＨレベルとなるＲＯＷアドレス比較結果信号３２、およ
び両コアアドレスが一致するときＬＯＷレベルとなり、
一致しないときＨＩＧＨレベルとなるコアアドレス比較
結果信号９２を出力する。
【０２０４】［次アクセスアドレス比較回路８７］アド
レスデコード回路２１で生成された入力バースト初期コ
ア／ＲＯＷ／ＢＡＮＫアドレスを、次アクセスコア／Ｒ
ＯＷ／ＢＡＮＫアドレスと比較し、両ＢＡＮＫアドレス
が一致するときＬＯＷレベルとなり、一致しないときＨ
ＩＧＨレベルとなる次ＢＡＮＫアドレス比較結果信号３
３、両ＲＯＷアドレスが一致するときＬＯＷレベルとな
り、一致しないときＨＩＧＨレベルとなる次ＲＯＷアド
レス比較結果信号３４、および両コアアドレスが一致す
るときＬＯＷレベルとなり、一致しないときＨＩＧＨレ
ベルとなる次コアアドレス比較結果信号９３を出力す
る。上記の次アクセスコア／ＲＯＷ／ＢＡＮＫアドレス
は、次アクセスアドレス比較回路８７において、アドレ
スレジスタ２６，２７，８８に保持されているアクセス
コア／ＲＯＷ／ＢＡＮＫアドレスを参照して生成され
る。
レスデコード回路２１で生成された入力バースト初期コ
ア／ＲＯＷ／ＢＡＮＫアドレスを、次アクセスコア／Ｒ
ＯＷ／ＢＡＮＫアドレスと比較し、両ＢＡＮＫアドレス
が一致するときＬＯＷレベルとなり、一致しないときＨ
ＩＧＨレベルとなる次ＢＡＮＫアドレス比較結果信号３
３、両ＲＯＷアドレスが一致するときＬＯＷレベルとな
り、一致しないときＨＩＧＨレベルとなる次ＲＯＷアド
レス比較結果信号３４、および両コアアドレスが一致す
るときＬＯＷレベルとなり、一致しないときＨＩＧＨレ
ベルとなる次コアアドレス比較結果信号９３を出力す
る。上記の次アクセスコア／ＲＯＷ／ＢＡＮＫアドレス
は、次アクセスアドレス比較回路８７において、アドレ
スレジスタ２６，２７，８８に保持されているアクセス
コア／ＲＯＷ／ＢＡＮＫアドレスを参照して生成され
る。
【０２０５】［バーストＲＯＷ／ＢＡＮＫアドレス比較
回路８５］バーストＲＯＷ／ＢＡＮＫアドレス比較回路
８５は、アドレスカウン夕回路８２から入力されるカウ
ントされたＲＯＷ／ＢＡＮＫアドレスが、最終ＲＯＷ／
ＢＡＮＫアドレス［１１１１１１１１１／１１］に達し
たか否かを比較し、カウントされたＲＯＷ／ＢＡＮＫア
ドレスが最終ＲＯＷ／ＢＡＮＫアドレスに達したとき
に、コア遷移信号９１をＨＩＧＨレベルとし、カウント
されたＲＯＷ／ＢＡＮＫアドレスが初期ＲＯＷ／ＢＡＮ
Ｋアドレス［０００００００００／００］に戻ったとき
に、コア遷移信号９１をＬＯＷレベルにする。バースト
ＲＯＷ／ＢＡＮＫアドレス比較回路８５は、ＲＯＷ遷移
信号５２をアクティブ・プリチャージコマンド生成回路
８４に出力することによって、コア遷移を生じることを
アクティブ・プリチャージコマンド生成回路８４に伝達
する。
回路８５］バーストＲＯＷ／ＢＡＮＫアドレス比較回路
８５は、アドレスカウン夕回路８２から入力されるカウ
ントされたＲＯＷ／ＢＡＮＫアドレスが、最終ＲＯＷ／
ＢＡＮＫアドレス［１１１１１１１１１／１１］に達し
たか否かを比較し、カウントされたＲＯＷ／ＢＡＮＫア
ドレスが最終ＲＯＷ／ＢＡＮＫアドレスに達したとき
に、コア遷移信号９１をＨＩＧＨレベルとし、カウント
されたＲＯＷ／ＢＡＮＫアドレスが初期ＲＯＷ／ＢＡＮ
Ｋアドレス［０００００００００／００］に戻ったとき
に、コア遷移信号９１をＬＯＷレベルにする。バースト
ＲＯＷ／ＢＡＮＫアドレス比較回路８５は、ＲＯＷ遷移
信号５２をアクティブ・プリチャージコマンド生成回路
８４に出力することによって、コア遷移を生じることを
アクティブ・プリチャージコマンド生成回路８４に伝達
する。
【０２０６】［アクティブ・プリチャージコマンド生成
回路８４］アクティブ・プリチャージコマンド生成回路
８４は、上記実施の形態３のアクティブ・プリチャージ
コマンド生成回路６１において、コア遷移信号９１、コ
アアドレス比較結果信号９２、および次コアアドレス比
較結果信号９３を入力信号として追加したものである。
このアクティブ・プリチャージコマンド生成回路８４
は、第１のＳＤＲＡＭまたは第２のいずれかを選択し、
選択したＳＤＲＡＭについて、アクティブ・プリチャー
ジコマンドを発行するとともに、コマンドイネーブル信
号３５によってリード・ライトコマンドの発行を許可ま
たは禁止する。また、アクティブ・プリチャージコマン
ド生成回路８４は、アドレスレジスタ２６，２７，８８
に記憶されているアクセスコア／ＲＯＷ／ＢＡＮＫアド
レスを参照して次アクセスコア／ＲＯＷ／ＢＡＮＫアド
レスを生成する。また、アクティブ・プリチャージコマ
ンド生成回路８４は、アクセスＲＯＷおよび次アクセス
ＲＯＷがそれぞれアクティブであるか否かを記憶するレ
ジスタを内部に備えている。ＳＤＲＡＭの選択切り換え
の必要がないときのアクティブ・プリチャージコマンド
生成回路８４は、上記実施の形態３のアクティブ・プリ
チャージコマンド生成回路６１と同じである。
回路８４］アクティブ・プリチャージコマンド生成回路
８４は、上記実施の形態３のアクティブ・プリチャージ
コマンド生成回路６１において、コア遷移信号９１、コ
アアドレス比較結果信号９２、および次コアアドレス比
較結果信号９３を入力信号として追加したものである。
このアクティブ・プリチャージコマンド生成回路８４
は、第１のＳＤＲＡＭまたは第２のいずれかを選択し、
選択したＳＤＲＡＭについて、アクティブ・プリチャー
ジコマンドを発行するとともに、コマンドイネーブル信
号３５によってリード・ライトコマンドの発行を許可ま
たは禁止する。また、アクティブ・プリチャージコマン
ド生成回路８４は、アドレスレジスタ２６，２７，８８
に記憶されているアクセスコア／ＲＯＷ／ＢＡＮＫアド
レスを参照して次アクセスコア／ＲＯＷ／ＢＡＮＫアド
レスを生成する。また、アクティブ・プリチャージコマ
ンド生成回路８４は、アクセスＲＯＷおよび次アクセス
ＲＯＷがそれぞれアクティブであるか否かを記憶するレ
ジスタを内部に備えている。ＳＤＲＡＭの選択切り換え
の必要がないときのアクティブ・プリチャージコマンド
生成回路８４は、上記実施の形態３のアクティブ・プリ
チャージコマンド生成回路６１と同じである。
【０２０７】アクティブ・プリチャージコマンド生成回
路８４は、アクセスＲＯＷが最終ＲＯＷ／ＢＡＮＫアド
レス［１１１１１１１１１／１１］のＲＯＷである場合
において（コア遷移信号９１がＨＩＧＨレベルである場
合において）、カウントされたＣＯＬアドレスが所定の
ＣＯＬアドレスに達したときに（ＲＯＷ遷移信号５２が
ＬＯＷレベルからＨＩＧＨレベルになったときに）、リ
ード・ライトコマンドの発行を禁止して第２のＳＤＲＡ
Ｍを選択し、次アクセスコア／ＲＯＷ／ＢＡＮＫアドレ
スにアクティブコマンドを発行し、第１のＳＤＲＡＭを
再び選択してリード・ライトコマンドの発行を許可し、
カウントされたＣＯＬアドレスが最終カラムアドレス
［１１１１１１］から初期ＣＯＬアドレス［０００００
０］に戻り（ＲＯＷ遷移信号５２がＬＯＷレベルに戻
り）、アクセスＲＯＷが次アクセスＲＯＷに遷移すると
きに、リード・ライトコマンドの発行を禁止し、アクセ
スＲＯＷについてプリチャージコマンドを発行し、第２
のＳＤＲＡＭを選択してリード・ライトコマンドの発行
を許可し、アクセスＲＯＷが次アクセスＲＯＷに遷移し
たときに、新たなアクセスＲＯＷのアクセスに並行し
て、新たなアクセスＲＯＷのコア／ＲＯＷ／ＢＡＮＫア
ドレスをアドレスレジスタ２６，２７，８８に記憶す
る。
路８４は、アクセスＲＯＷが最終ＲＯＷ／ＢＡＮＫアド
レス［１１１１１１１１１／１１］のＲＯＷである場合
において（コア遷移信号９１がＨＩＧＨレベルである場
合において）、カウントされたＣＯＬアドレスが所定の
ＣＯＬアドレスに達したときに（ＲＯＷ遷移信号５２が
ＬＯＷレベルからＨＩＧＨレベルになったときに）、リ
ード・ライトコマンドの発行を禁止して第２のＳＤＲＡ
Ｍを選択し、次アクセスコア／ＲＯＷ／ＢＡＮＫアドレ
スにアクティブコマンドを発行し、第１のＳＤＲＡＭを
再び選択してリード・ライトコマンドの発行を許可し、
カウントされたＣＯＬアドレスが最終カラムアドレス
［１１１１１１］から初期ＣＯＬアドレス［０００００
０］に戻り（ＲＯＷ遷移信号５２がＬＯＷレベルに戻
り）、アクセスＲＯＷが次アクセスＲＯＷに遷移すると
きに、リード・ライトコマンドの発行を禁止し、アクセ
スＲＯＷについてプリチャージコマンドを発行し、第２
のＳＤＲＡＭを選択してリード・ライトコマンドの発行
を許可し、アクセスＲＯＷが次アクセスＲＯＷに遷移し
たときに、新たなアクセスＲＯＷのアクセスに並行し
て、新たなアクセスＲＯＷのコア／ＲＯＷ／ＢＡＮＫア
ドレスをアドレスレジスタ２６，２７，８８に記憶す
る。
【０２０８】［実施の形態４の動作］実施の形態４のＤ
ＲＡＭインターフェース回路の動作について説明する。
以下の説明では、バースト初期アドレスデータ［０ １
１１１１１１１１ １１ ００００００］のバースト初
期アドレス信号、およびバーストモード信号によるバー
ストモードデータ（バースト長データ）［０１１０］が
入力されたときのバースト動作について説明する。この
バースト動作では、ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
［０ １１１１１１１１１ １１ ００００００］〜
［１ ０００００００００ ０１ ００００００］がア
クセスされる。また、ＣＯＬアドレスレジスタ６３に
は、ＣＯＬアドレス［１１１１００］があらかじめ記憶
されているものとする。
ＲＡＭインターフェース回路の動作について説明する。
以下の説明では、バースト初期アドレスデータ［０ １
１１１１１１１１ １１ ００００００］のバースト初
期アドレス信号、およびバーストモード信号によるバー
ストモードデータ（バースト長データ）［０１１０］が
入力されたときのバースト動作について説明する。この
バースト動作では、ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス
［０ １１１１１１１１１ １１ ００００００］〜
［１ ０００００００００ ０１ ００００００］がア
クセスされる。また、ＣＯＬアドレスレジスタ６３に
は、ＣＯＬアドレス［１１１１００］があらかじめ記憶
されているものとする。
【０２０９】まず、図１の内部バス１１を介してアドレ
スデコード回路８１に、バースト初期アドレスデータ
［０ １１１１１１１１１ １１ ００００００］のバ
ースト初期アドレス信号が入力されると、アドレスデコ
ード回路８１は、入力されたバースト初期アドレス信号
をデコードし、入力バースト初期コア／ＲＯＷ／ＢＡＮ
Ｋ／ＣＯＬアドレス［０／１１１１１１１１１／１１／
００００００］を生成する。
スデコード回路８１に、バースト初期アドレスデータ
［０ １１１１１１１１１ １１ ００００００］のバ
ースト初期アドレス信号が入力されると、アドレスデコ
ード回路８１は、入力されたバースト初期アドレス信号
をデコードし、入力バースト初期コア／ＲＯＷ／ＢＡＮ
Ｋ／ＣＯＬアドレス［０／１１１１１１１１１／１１／
００００００］を生成する。
【０２１０】また、上記バースト初期アドレス信号の入
力と同時に、図１の内部バス１１を介してバーストモー
ドデコード回路４１に、バーストモード信号によるバー
ストモードデータ［０１１０］が入力されると、バース
トモードデコード回路４１は、入力されたバーストモー
ドデータ［０１１０］に応じた１３ビットのバースト長
データ［０００００ １０ ００００００］（バースト
長１２８）を生成し、このバースト長データをアドレス
カウンタ生成回路８２に出力する。
力と同時に、図１の内部バス１１を介してバーストモー
ドデコード回路４１に、バーストモード信号によるバー
ストモードデータ［０１１０］が入力されると、バース
トモードデコード回路４１は、入力されたバーストモー
ドデータ［０１１０］に応じた１３ビットのバースト長
データ［０００００ １０ ００００００］（バースト
長１２８）を生成し、このバースト長データをアドレス
カウンタ生成回路８２に出力する。
【０２１１】アドレスカウンタ回路８２は、アドレスデ
コード回路８１で生成された入力バースト初期コア／Ｒ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０／１１１１１１１
１１／１１／００００００］が入力されると、上記の入
力バースト初期コア／ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレ
スによる１８ビットのカウント初期値［０ １１１１１
１１１１ １１ ００００００］からカウント回数がバ
ースト長１２８に達するまでカウントアップする。つま
り、上記のカウント初期値［０ １１１１１１１１１
１１ ００００００］から、このカウント初期値にバー
スト長データ［０００００ ０１ ００００００］を加
算した［１ ００００００００１ ０１００００００］
までカウントする。
コード回路８１で生成された入力バースト初期コア／Ｒ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０／１１１１１１１
１１／１１／００００００］が入力されると、上記の入
力バースト初期コア／ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレ
スによる１８ビットのカウント初期値［０ １１１１１
１１１１ １１ ００００００］からカウント回数がバ
ースト長１２８に達するまでカウントアップする。つま
り、上記のカウント初期値［０ １１１１１１１１１
１１ ００００００］から、このカウント初期値にバー
スト長データ［０００００ ０１ ００００００］を加
算した［１ ００００００００１ ０１００００００］
までカウントする。
【０２１２】［ステップ４１］まず、アドレスカウンタ
回路８２は、カウント初期コア／ＲＯＷ／ＢＡＮＫ／Ｃ
ＯＬアドレス［０／１１１１１１１１１／１１／０００
０００］を出力する。アドレスカウンタ回路８２からカ
ウント初期ＲＯＷ／ＢＡＮＫアドレス［１１１１１１１
１１／１１］が入力されると、バーストＲＯＷ／ＢＡＮ
Ｋアドレス比較回路８５は、上記のカウント初期ＲＯＷ
／ＢＡＮＫアドレスが最終ＲＯＷ／ＢＡＮＫアドレス
［１１１１１１１１１１／１１］に到達しているので、
コア遷移信号９１をＨＩＧＨレベルとし、コア遷移を生
じることを伝達する。なお他の回路の動作は、上記実施
の形態３のステップ３１においての相当する回路の動作
と同じである。
回路８２は、カウント初期コア／ＲＯＷ／ＢＡＮＫ／Ｃ
ＯＬアドレス［０／１１１１１１１１１／１１／０００
０００］を出力する。アドレスカウンタ回路８２からカ
ウント初期ＲＯＷ／ＢＡＮＫアドレス［１１１１１１１
１１／１１］が入力されると、バーストＲＯＷ／ＢＡＮ
Ｋアドレス比較回路８５は、上記のカウント初期ＲＯＷ
／ＢＡＮＫアドレスが最終ＲＯＷ／ＢＡＮＫアドレス
［１１１１１１１１１１／１１］に到達しているので、
コア遷移信号９１をＨＩＧＨレベルとし、コア遷移を生
じることを伝達する。なお他の回路の動作は、上記実施
の形態３のステップ３１においての相当する回路の動作
と同じである。
【０２１３】［ステップ４２］次に、アドレスカウンタ
回路８２からカウントされたコア／ＲＯＷ／ＢＡＮＫ／
ＣＯＬアドレス［０／１１１１１１１１１／１１／００
０００１］〜［０／１１１１１１１１１／１１／１１１
０１１］が順次出力される。このときのそれぞれの回路
の動作は、上記実施の形態３のステップ３２においての
相当する回路の動作と同じである。
回路８２からカウントされたコア／ＲＯＷ／ＢＡＮＫ／
ＣＯＬアドレス［０／１１１１１１１１１／１１／００
０００１］〜［０／１１１１１１１１１／１１／１１１
０１１］が順次出力される。このときのそれぞれの回路
の動作は、上記実施の形態３のステップ３２においての
相当する回路の動作と同じである。
【０２１４】［ステップ４３］次に、カウントされたＲ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０／１１１１１１１
１１／１１／１１１１００］がアドレスカウンタ回路８
２から出力されると、バーストＣＯＬアドレス比較回路
６２は、カウントされたＣＯＬアドレス［１１１１０
０］がＣＯＬアドレスレジスタ６３に記憶されているＣ
ＯＬアドレス［１１１１００］に達したので、ＲＯＷ遷
移信号５２をＬＯＷレベルからＨＩＧＨレベルにする。
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０／１１１１１１１
１１／１１／１１１１００］がアドレスカウンタ回路８
２から出力されると、バーストＣＯＬアドレス比較回路
６２は、カウントされたＣＯＬアドレス［１１１１０
０］がＣＯＬアドレスレジスタ６３に記憶されているＣ
ＯＬアドレス［１１１１００］に達したので、ＲＯＷ遷
移信号５２をＬＯＷレベルからＨＩＧＨレベルにする。
【０２１５】アクティブ・プリチャージコマンド生成回
路８４は、コア遷移信号９１がＨＩＧＨレベルであり、
ＲＯＷ遷移信号５２がＨＩＧＨレベルになったので、コ
マンドイネーブル信号３５をＬＯＷレベル（禁止）にて
コアアドレス［１］のＳＤＲＡＭを選択し、次アクセス
コア／ＲＯＷ／ＢＡＮＫアドレス［１／０００００００
００／００］にアクティブコマンドを発行し、コアアド
レス［０］のＳＤＲＡＭを再び選択してリード・ライト
コマンドの発行を許可する。つまり、次アクセスＲＯＷ
をアクティブにするためにＳＤＲＡＭの切り換えが必要
なときには、１クロックサイクルのみバースト動作を中
断し、その間にアクティブコマンドを発行する。
路８４は、コア遷移信号９１がＨＩＧＨレベルであり、
ＲＯＷ遷移信号５２がＨＩＧＨレベルになったので、コ
マンドイネーブル信号３５をＬＯＷレベル（禁止）にて
コアアドレス［１］のＳＤＲＡＭを選択し、次アクセス
コア／ＲＯＷ／ＢＡＮＫアドレス［１／０００００００
００／００］にアクティブコマンドを発行し、コアアド
レス［０］のＳＤＲＡＭを再び選択してリード・ライト
コマンドの発行を許可する。つまり、次アクセスＲＯＷ
をアクティブにするためにＳＤＲＡＭの切り換えが必要
なときには、１クロックサイクルのみバースト動作を中
断し、その間にアクティブコマンドを発行する。
【０２１６】リード・ライトコマンド生成回路８３は、
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
になるのを待って、上記カウントされたコア／ＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレス［０／１１１１１１１１１／
１１／１１１１００］についてリード・ライトコマンド
を発行する。
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
になるのを待って、上記カウントされたコア／ＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレス［０／１１１１１１１１１／
１１／１１１１００］についてリード・ライトコマンド
を発行する。
【０２１７】［ステップ４４］次に、カウントされたＲ
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／１１１１０１］〜［０００００００００／０１
／１１１１１１］がアドレスカウンタ回路８２から順次
出力される。このときのそれぞれの回路の動作は、上記
実施の形態３のステップ３２においての相当する回路の
動作と同じである。
ＯＷ／ＢＡＮＫ／ＣＯＬアドレス［０００００００００
／０１／１１１１０１］〜［０００００００００／０１
／１１１１１１］がアドレスカウンタ回路８２から順次
出力される。このときのそれぞれの回路の動作は、上記
実施の形態３のステップ３２においての相当する回路の
動作と同じである。
【０２１８】［ステップ４５］次に、カウントされたコ
ア／ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［１／００００
０００００／００／００００００］がアドレスカウンタ
回路８２から出力されると、バーストＣＯＬアドレス比
較回路６２は、カウントされたＣＯＬアドレス［０００
０００］がＣＯＬアドレスレジスタ６３に記憶されてい
るＣＯＬアドレス［１１１１００］に達していないの
で、ＲＯＷ遷移信号５２をＨＩＧＨレベルからＬＯＷレ
ベルにする。また、バーストＲＯＷ／ＢＡＮＫアドレス
比較回路８５は、カウントされたＲＯＷ／ＢＡＮＫアド
レス［０００００００００／００］が最終ＲＯＷ／ＢＡ
ＮＫアドレス［１１１１１１１１１／１１］に達してい
ないので、コア遷移信号９１をＨＩＧＨレベルからＬＯ
Ｗレベルにする。
ア／ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［１／００００
０００００／００／００００００］がアドレスカウンタ
回路８２から出力されると、バーストＣＯＬアドレス比
較回路６２は、カウントされたＣＯＬアドレス［０００
０００］がＣＯＬアドレスレジスタ６３に記憶されてい
るＣＯＬアドレス［１１１１００］に達していないの
で、ＲＯＷ遷移信号５２をＨＩＧＨレベルからＬＯＷレ
ベルにする。また、バーストＲＯＷ／ＢＡＮＫアドレス
比較回路８５は、カウントされたＲＯＷ／ＢＡＮＫアド
レス［０００００００００／００］が最終ＲＯＷ／ＢＡ
ＮＫアドレス［１１１１１１１１１／１１］に達してい
ないので、コア遷移信号９１をＨＩＧＨレベルからＬＯ
Ｗレベルにする。
【０２１９】アクティブ・プリチャージコマンド生成回
路８４は、ＲＯＷ遷移信号５２およびコア遷移信号９１
がそれぞれＬＯＷレベルになり、アクセスＲＯＷが次ア
クセスＲＯＷに遷移するので、コマンドイネーブル信号
３５をＬＯＷレベル（禁止）とし、アクセスコア／ＲＯ
Ｗ／ＢＡＮＫアドレス［０／１１１１１１１１１／１
１］についてプリチャージコマンドを発行し、コアアド
レス［１］のＳＤＲＡＭを選択してリード・ライトコマ
ンドの発行を許可し、アクセスＲＯＷが次アクセスＲＯ
Ｗに遷移したときに、新たなアクセスＲＯＷのアクセス
に並行して、新たなアクセスＲＯＷのコア／ＲＯＷ／Ｂ
ＡＮＫアドレス［１／０００００００００／００］をア
ドレスレジスタ２６，２７，８８に記憶する。つまり、
ＲＯＷの遷移によってＳＤＲＡＭの切り換えが必要なと
きには、１クロックサイクルのみバースト動作を中断
し、その間にプリチャージコマンドを発行する。
路８４は、ＲＯＷ遷移信号５２およびコア遷移信号９１
がそれぞれＬＯＷレベルになり、アクセスＲＯＷが次ア
クセスＲＯＷに遷移するので、コマンドイネーブル信号
３５をＬＯＷレベル（禁止）とし、アクセスコア／ＲＯ
Ｗ／ＢＡＮＫアドレス［０／１１１１１１１１１／１
１］についてプリチャージコマンドを発行し、コアアド
レス［１］のＳＤＲＡＭを選択してリード・ライトコマ
ンドの発行を許可し、アクセスＲＯＷが次アクセスＲＯ
Ｗに遷移したときに、新たなアクセスＲＯＷのアクセス
に並行して、新たなアクセスＲＯＷのコア／ＲＯＷ／Ｂ
ＡＮＫアドレス［１／０００００００００／００］をア
ドレスレジスタ２６，２７，８８に記憶する。つまり、
ＲＯＷの遷移によってＳＤＲＡＭの切り換えが必要なと
きには、１クロックサイクルのみバースト動作を中断
し、その間にプリチャージコマンドを発行する。
【０２２０】リード・ライトコマンド生成回路８３は、
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
になるのを待って、上記カウントされたコア／ＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレス［１／０００００００００／
００／００００００］についてリード・ライトコマンド
を発行する。
コマンドイネーブル信号３５がＨＩＧＨレベル（許可）
になるのを待って、上記カウントされたコア／ＲＯＷ／
ＢＡＮＫ／ＣＯＬアドレス［１／０００００００００／
００／００００００］についてリード・ライトコマンド
を発行する。
【０２２１】［ステップ４６］これ以降、カウントされ
たコア／ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［１／００
０００００００／００／０００００１］〜［１／０００
００００００／０１／００００００］については、上記
実施の形態３のステップ３２〜３５においての相当する
回路と同じ動作をする。
たコア／ＲＯＷ／ＢＡＮＫ／ＣＯＬアドレス［１／００
０００００００／００／０００００１］〜［１／０００
００００００／０１／００００００］については、上記
実施の形態３のステップ３２〜３５においての相当する
回路と同じ動作をする。
【０２２２】以上のように実施の形態４によれば、上記
実施の形態３において複数のＳＤＲＡＭに跨るバースト
動作が可能となり、より大容量のデータを高速に転送す
ることができる。
実施の形態３において複数のＳＤＲＡＭに跨るバースト
動作が可能となり、より大容量のデータを高速に転送す
ることができる。
【０２２３】なお、上記実施の形態４は、上記実施の形
態３において、複数のＳＤＲＡＭのアクセスを制御でき
るようにしたものであるが、上記実施の形態１および２
において複数のＳＤＲＡＭのアクセスを制御できるよう
にすることも可能である。
態３において、複数のＳＤＲＡＭのアクセスを制御でき
るようにしたものであるが、上記実施の形態１および２
において複数のＳＤＲＡＭのアクセスを制御できるよう
にすることも可能である。
【０２２４】複数のＳＤＲＡＭのアクセスを制御する上
記実施の形態１は、第１のＲＯＷおよび第２のＲＯＷが
第１のＳＤＲＡＭに配置されたＲＯＷであり、連続アド
レスのアクセスであれば上記第２のＲＯＷの次にアクセ
スされる第３のＲＯＷが第２のＳＤＲＡＭに配置された
ＲＯＷである場合には、アクセスＲＯＷが上記第２のＲ
ＯＷに遷移するときに、上記第２のＳＤＲＡＭを一時選
択して上記第３のＲＯＷをアクティブにすることを特徴
とする。
記実施の形態１は、第１のＲＯＷおよび第２のＲＯＷが
第１のＳＤＲＡＭに配置されたＲＯＷであり、連続アド
レスのアクセスであれば上記第２のＲＯＷの次にアクセ
スされる第３のＲＯＷが第２のＳＤＲＡＭに配置された
ＲＯＷである場合には、アクセスＲＯＷが上記第２のＲ
ＯＷに遷移するときに、上記第２のＳＤＲＡＭを一時選
択して上記第３のＲＯＷをアクティブにすることを特徴
とする。
【０２２５】この複数のＳＤＲＡＭのアクセスを制御す
る実施の形態１においてのアクティブ・プリチャージコ
マンド回路は、アクセスＲＯＷが上記第１のＲＯＷであ
り、次アクセスＲＯＷが上記第２のＲＯＷである場合に
おいて、上記入力コア／ＲＯＷ／ＢＡＮＫアドレスが上
記第２のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスと一
致し、アクセスＲＯＷが上記第２のＲＯＷに遷移すると
きに、上記第２のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアド
レスを上記アドレスレジスタに記憶するとともに、リー
ド・ライトコマンドの発行を禁止して第２のＳＤＲＡＭ
を選択し、上記第３のＲＯＷにアクティブコマンドを発
行し、第１のＳＤＲＡＭを再び選択してリード・ライト
コマンドの発行を許可し、上記第２のＲＯＷのアクセス
に並行して上記第１のＲＯＷにプリチャージコマンドを
発行し、アクセスＲＯＷが上記第２のＲＯＷであり、次
アクセスＲＯＷが上記第３のＲＯＷである場合におい
て、上記入力コア／ＲＯＷ／ＢＡＮＫアドレスが上記第
３のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスと一致
し、アクセスＲＯＷが上記第３のＲＯＷに遷移するとき
に、リード・ライトコマンドの発行を禁止して上記第２
のＲＯＷにプリチャージコマンドを発行し、上記第２の
ＳＤＲＡＭを選択してリード・ライトコマンドの発行を
許可し、第３のＲＯＷのアクセスに並行して、上記第３
のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスを上記アド
レスレジスタに記憶し、新たな次アクセスＲＯＷにアク
ティブコマンドを発行する。
る実施の形態１においてのアクティブ・プリチャージコ
マンド回路は、アクセスＲＯＷが上記第１のＲＯＷであ
り、次アクセスＲＯＷが上記第２のＲＯＷである場合に
おいて、上記入力コア／ＲＯＷ／ＢＡＮＫアドレスが上
記第２のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスと一
致し、アクセスＲＯＷが上記第２のＲＯＷに遷移すると
きに、上記第２のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアド
レスを上記アドレスレジスタに記憶するとともに、リー
ド・ライトコマンドの発行を禁止して第２のＳＤＲＡＭ
を選択し、上記第３のＲＯＷにアクティブコマンドを発
行し、第１のＳＤＲＡＭを再び選択してリード・ライト
コマンドの発行を許可し、上記第２のＲＯＷのアクセス
に並行して上記第１のＲＯＷにプリチャージコマンドを
発行し、アクセスＲＯＷが上記第２のＲＯＷであり、次
アクセスＲＯＷが上記第３のＲＯＷである場合におい
て、上記入力コア／ＲＯＷ／ＢＡＮＫアドレスが上記第
３のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスと一致
し、アクセスＲＯＷが上記第３のＲＯＷに遷移するとき
に、リード・ライトコマンドの発行を禁止して上記第２
のＲＯＷにプリチャージコマンドを発行し、上記第２の
ＳＤＲＡＭを選択してリード・ライトコマンドの発行を
許可し、第３のＲＯＷのアクセスに並行して、上記第３
のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスを上記アド
レスレジスタに記憶し、新たな次アクセスＲＯＷにアク
ティブコマンドを発行する。
【０２２６】また、複数のＳＤＲＡＭのアクセスを制御
する上記実施の形態２は、第１のＲＯＷおよび第２のＲ
ＯＷが第１のＳＤＲＡＭに配置されたＲＯＷであり、連
続アドレスのアクセスであれば上記第２のＲＯＷの次に
アクセスされる第３のＲＯＷが第２のＳＤＲＡＭに配置
されたＲＯＷである場合には、アクセスＲＯＷが上記第
２のＲＯＷに遷移するときに、上記第２のＳＤＲＡＭを
一時選択して上記第３のＲＯＷをアクティブにすること
を特徴とする。
する上記実施の形態２は、第１のＲＯＷおよび第２のＲ
ＯＷが第１のＳＤＲＡＭに配置されたＲＯＷであり、連
続アドレスのアクセスであれば上記第２のＲＯＷの次に
アクセスされる第３のＲＯＷが第２のＳＤＲＡＭに配置
されたＲＯＷである場合には、アクセスＲＯＷが上記第
２のＲＯＷに遷移するときに、上記第２のＳＤＲＡＭを
一時選択して上記第３のＲＯＷをアクティブにすること
を特徴とする。
【０２２７】この複数のＳＤＲＡＭのアクセスを制御す
る実施の形態２においてのアクティブ・プリチャージコ
マンド回路は、アクセスＲＯＷが上記第１のＲＯＷであ
り、次アクセスＲＯＷが上記第２のＲＯＷである場合に
おいて、カウントされたカラムアドレスが最終カラムア
ドレスから初期カラムアドレスに戻り、アクセスＲＯＷ
が上記第２のＲＯＷに遷移するときに、上記第２のＲＯ
Ｗのコア／ＲＯＷ／ＢＡＮＫアドレスを上記アドレスレ
ジスタに記憶するとともに、リード・ライトコマンドの
発行を禁止して第２のＳＤＲＡＭを選択し、上記第３の
ＲＯＷにアクティブコマンドを発行し、第１のＳＤＲＡ
Ｍを再び選択してリード・ライトコマンドの発行を許可
し、上記第２のＲＯＷのアクセスに並行して上記第１の
ＲＯＷにプリチャージコマンドを発行し、アクセスＲＯ
Ｗが上記第２のＲＯＷであり、次アクセスＲＯＷが上記
第３のＲＯＷである場合において、カウントされたカラ
ムアドレスが最終カラムアドレスから初期カラムアドレ
スに戻り、アクセスＲＯＷが上記第３のＲＯＷに遷移す
るときに、リード・ライトコマンドの発行を禁止して上
記第２のＲＯＷにプリチャージコマンドを発行し、上記
第２のＳＤＲＡＭを選択してリード・ライトコマンドの
発行を許可し、第３のＲＯＷのアクセスに並行して、上
記第３のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスを上
記アドレスレジスタに記憶し、新たな次アクセスＲＯＷ
にアクティブコマンドを発行する。
る実施の形態２においてのアクティブ・プリチャージコ
マンド回路は、アクセスＲＯＷが上記第１のＲＯＷであ
り、次アクセスＲＯＷが上記第２のＲＯＷである場合に
おいて、カウントされたカラムアドレスが最終カラムア
ドレスから初期カラムアドレスに戻り、アクセスＲＯＷ
が上記第２のＲＯＷに遷移するときに、上記第２のＲＯ
Ｗのコア／ＲＯＷ／ＢＡＮＫアドレスを上記アドレスレ
ジスタに記憶するとともに、リード・ライトコマンドの
発行を禁止して第２のＳＤＲＡＭを選択し、上記第３の
ＲＯＷにアクティブコマンドを発行し、第１のＳＤＲＡ
Ｍを再び選択してリード・ライトコマンドの発行を許可
し、上記第２のＲＯＷのアクセスに並行して上記第１の
ＲＯＷにプリチャージコマンドを発行し、アクセスＲＯ
Ｗが上記第２のＲＯＷであり、次アクセスＲＯＷが上記
第３のＲＯＷである場合において、カウントされたカラ
ムアドレスが最終カラムアドレスから初期カラムアドレ
スに戻り、アクセスＲＯＷが上記第３のＲＯＷに遷移す
るときに、リード・ライトコマンドの発行を禁止して上
記第２のＲＯＷにプリチャージコマンドを発行し、上記
第２のＳＤＲＡＭを選択してリード・ライトコマンドの
発行を許可し、第３のＲＯＷのアクセスに並行して、上
記第３のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスを上
記アドレスレジスタに記憶し、新たな次アクセスＲＯＷ
にアクティブコマンドを発行する。
【０２２８】また、上記実施の形態１〜４においてのＳ
ＤＲＡＭは、ＣＰＵと同じＩＣチップに設けられたＳＤ
ＲＡＭコア、ＣＰＵのＩＣチップに外付けしたＳＤＲＡ
Ｍのいずれであっても、本発明を適用することが可能で
ある。
ＤＲＡＭは、ＣＰＵと同じＩＣチップに設けられたＳＤ
ＲＡＭコア、ＣＰＵのＩＣチップに外付けしたＳＤＲＡ
Ｍのいずれであっても、本発明を適用することが可能で
ある。
【０２２９】
【発明の効果】以上説明したように本発明によれば、Ｒ
ＯＷアドレスが連続する一連のアクセス（連続アドレス
のアクセス）において全てのＲＯＷ遷移が異なるＢＡＮ
Ｋに配置されたＲＯＷの間で生じるようにＤＲＡＭのア
クセスを制御し、第１のＲＯＷがアクセスＲＯＷである
期間に、第１のＲＯＷのアクセスに並行して、第２のＲ
ＯＷをあらかじめアクティブにしておき、アクセスＲＯ
Ｗが上記第１のＲＯＷから上記第２のＲＯＷに遷移した
ときに、上記第２のＲＯＷのアクセスに並行して、上記
第１のＲＯＷをプリチャージすることにより、連続アド
レスの一連のアクセスの開始から終了まで連続アクセス
が可能になり、アクセス時間を短縮することができ、最
大データ転送効率を期待できるという効果がある。
ＯＷアドレスが連続する一連のアクセス（連続アドレス
のアクセス）において全てのＲＯＷ遷移が異なるＢＡＮ
Ｋに配置されたＲＯＷの間で生じるようにＤＲＡＭのア
クセスを制御し、第１のＲＯＷがアクセスＲＯＷである
期間に、第１のＲＯＷのアクセスに並行して、第２のＲ
ＯＷをあらかじめアクティブにしておき、アクセスＲＯ
Ｗが上記第１のＲＯＷから上記第２のＲＯＷに遷移した
ときに、上記第２のＲＯＷのアクセスに並行して、上記
第１のＲＯＷをプリチャージすることにより、連続アド
レスの一連のアクセスの開始から終了まで連続アクセス
が可能になり、アクセス時間を短縮することができ、最
大データ転送効率を期待できるという効果がある。
【図１】本発明の実施の形態１〜３のマイクロプロセッ
サのブロック図である。
サのブロック図である。
【図２】図１のＤＲＡＭインターフェース回路において
のＳＤＲＡＭのアクセスのためのアドレス割付を説明す
る図である。
のＳＤＲＡＭのアクセスのためのアドレス割付を説明す
る図である。
【図３】図１のＳＤＲＡＭの構成図である。
【図４】本発明の実施の形態１のＤＲＡＭインターフェ
ース回路のブロック図である。
ース回路のブロック図である。
【図５】図４のＤＲＡＭインターフェース回路のタイミ
ングチャートである。
ングチャートである。
【図６】本発明の実施の形態２のＤＲＡＭインターフェ
ース回路のブロック図である。
ース回路のブロック図である。
【図７】本発明の実施の形態３のＤＲＡＭインターフェ
ース回路のブロック図である。
ース回路のブロック図である。
【図８】本発明の実施の形態１〜３のマイクロプロセッ
サのブロック図である。
サのブロック図である。
【図９】図８のＤＲＡＭインターフェース回路において
のＳＤＲＡＭのアクセスのためのアドレス割付を説明す
る図である。
のＳＤＲＡＭのアクセスのためのアドレス割付を説明す
る図である。
【図１０】本発明の実施の形態４のＤＲＡＭインターフ
ェース回路のブロック図である。
ェース回路のブロック図である。
【図１１】従来のＤＲＡＭインターフェース回路のタイ
ミングチャートである。
ミングチャートである。
１１ 内部バス、 １２ ＣＰＵ、 １３，１６ ＤＲ
ＡＭインターフェース回路、 １４，１５ ＳＤＲＡ
Ｍ、 ２１ アドレスデコード回路、 ２２ リード・
ライトコマンド生成回路、 ２３ アクティブ・プリチ
ャージコマンド生成回路、 ２４ アクセスアドレス比
較回路、 ２５ 次アクセスアドレス比較回路、 ２６
ＢＡＮＫアドレスレジスタ、 ２７ ＲＯＷアドレス
レジスタ、４１ バーストモードデコード回路、 ４２
アドレスカウンタ回路、 ４３リード・ライトコマン
ド生成回路、 ４４ アクテイブ・プリチャージコマン
ド生成回路、 ４５ バーストＣＯＬアドレス比較回
路、 ６１ アクテイブ・プリチャージコマンド生成回
路、 ６２ バーストＣＯＬアドレス比較回路、６３
ＣＯＬアドレスレジスタ、 ８１ アドレスデコード回
路、 ８２ アドレスカウンタ回路、 ８３ リード・
ライトコマンド生成回路、 ８４ アクテイブ・プリチ
ャージコマンド生成回路、 ８５ バーストＲＯＷ／Ｂ
ＡＮＫアドレス比較回路、 ８６ アクセスアドレス比
較回路、 ８７ 次アクセスアドレス比較回路、 ８８
コアアドレスレジスタ。
ＡＭインターフェース回路、 １４，１５ ＳＤＲＡ
Ｍ、 ２１ アドレスデコード回路、 ２２ リード・
ライトコマンド生成回路、 ２３ アクティブ・プリチ
ャージコマンド生成回路、 ２４ アクセスアドレス比
較回路、 ２５ 次アクセスアドレス比較回路、 ２６
ＢＡＮＫアドレスレジスタ、 ２７ ＲＯＷアドレス
レジスタ、４１ バーストモードデコード回路、 ４２
アドレスカウンタ回路、 ４３リード・ライトコマン
ド生成回路、 ４４ アクテイブ・プリチャージコマン
ド生成回路、 ４５ バーストＣＯＬアドレス比較回
路、 ６１ アクテイブ・プリチャージコマンド生成回
路、 ６２ バーストＣＯＬアドレス比較回路、６３
ＣＯＬアドレスレジスタ、 ８１ アドレスデコード回
路、 ８２ アドレスカウンタ回路、 ８３ リード・
ライトコマンド生成回路、 ８４ アクテイブ・プリチ
ャージコマンド生成回路、 ８５ バーストＲＯＷ／Ｂ
ＡＮＫアドレス比較回路、 ８６ アクセスアドレス比
較回路、 ８７ 次アクセスアドレス比較回路、 ８８
コアアドレスレジスタ。
Claims (19)
- 【請求項１】 複数のＲＯＷを配置したＢＡＮＫを複数
設けたＤＲＡＭのアクセスを、ＲＯＷアドレスが連続す
る一連のアクセスにおいて全てのＲＯＷ遷移が異なるＢ
ＡＮＫに配置されたＲＯＷの間で生じるように制御する
ＤＲＡＭインターフェース回路であって、 第１のＲＯＷがこれからアクセスされるあるいはアクセ
スされているアクセスＲＯＷであり、第２のＲＯＷが連
続アドレスのアクセスであれば上記アクセスＲＯＷの次
にアクセスされる次アクセスＲＯＷである期間に、上記
第１のＲＯＷのアクセスに並行して、上記第２のＲＯＷ
をあらかじめアクティブにしておき、 上記アクセスＲＯＷが上記第２のＲＯＷに遷移したとき
に、上記第２のＲＯＷのアクセスに並行して、上記第１
のＲＯＷをプリチャージすることを特徴とするＤＲＡＭ
インターフェース回路。 - 【請求項２】 連続して入力される一連のアドレス信号
に従って一連のアクセスを制御し、 アクセスＲＯＷが上記第２のＲＯＷに遷移したときに、
上記第２のＲＯＷのアクセスに並行して、新たな次アク
セスＲＯＷをアクティブにすることを特徴とする請求項
１記載のＤＲＡＭインターフェース回路。 - 【請求項３】 上記アクセスＲＯＷが上記次アクセスＲ
ＯＷと異なる第３のＲＯＷに遷移するときに、上記第３
のＲＯＷをアクティブにし、 アクセスＲＯＷが上記第３のＲＯＷに遷移したときに、
新たな次アクセスＲＯＷをアクティブにすることを特徴
とする請求項２記載のＤＲＡＭインターフェース回路。 - 【請求項４】 上記一連のアクセスの最初に、上記次ア
クセスＲＯＷをアクティブにすることを特徴とする請求
項２記載のＤＲＡＭインターフェース回路。 - 【請求項５】 入力されたアドレス信号をデコードし、
入力ＲＯＷアドレス、入力ＢＡＮＫアドレス、入力カラ
ムアドレスを生成するアドレスデコード手段と、 上記アクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスを記憶
するアドレスレジスタと、 リード・ライトコマンドの発行が許可されているとき
に、上記入力ＲＯＷ／ＢＡＮＫ／カラムアドレスについ
てリード・ライトコマンドを発行するリード・ライトコ
マンド生成手段と、 上記入力ＲＯＷ／ＢＡＮＫアドレスを上記アクセスＲＯ
ＷのＲＯＷ／ＢＡＮＫアドレスと比較するアクセスアド
レス比較手段と、 上記入力ＲＯＷ／ＢＡＮＫアドレスを上記次アクセスＲ
ＯＷのＲＯＷ／ＢＡＮＫアドレスと比較する次アクセス
アドレス比較手段と、 アクティブ・プリチャージコマンドを発行するととも
に、上記リード・ライトコマンドの発行を許可または禁
止するアクティブ・プリチャージコマンド生成手段とを
備え、 上記アクティブ・プリチャージコマンド生成手段は、 上記入力ＲＯＷ／ＢＡＮＫアドレスが上記アクセスＲＯ
Ｗまたは上記次アクセスＲＯＷのＲＯＷ／ＢＡＮＫアド
レスと一致するとき、上記入力ＲＯＷ／ＢＡＮＫ／カラ
ムアドレスについてのリード・ライトコマンドの発行を
直ちに許可し、 上記入力ＲＯＷ／ＢＡＮＫアドレスが上記次アクセスＲ
ＯＷのＲＯＷ／ＢＡＮＫアドレスと一致し、アクセスＲ
ＯＷが次アクセスＲＯＷに遷移するときにはさらに、新
たなアクセスＲＯＷのアクセスに並行して、それまでの
アクセスＲＯＷにプリチャージコマンドを発行し、新た
なアクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスを上記ア
ドレスレジスタに記憶し、新たな次アクセスＲＯＷにア
クティブコマンドを発行することを特徴とする請求項２
記載のＤＲＡＭインターフェース回路。 - 【請求項６】 それぞれ複数のバンクを設けた複数のＤ
ＲＡＭのアクセスを制御するＤＲＡＭインターフェース
回路であって、 上記第１のＲＯＷおよび上記第２のＲＯＷが第１のＤＲ
ＡＭに配置されたＲＯＷであり、連続アドレスのアクセ
スであれば上記第２のＲＯＷの次にアクセスされる第３
のＲＯＷが第２のＤＲＡＭに配置されたＲＯＷである場
合には、アクセスＲＯＷが上記第２のＲＯＷに遷移する
ときに、上記第２のＤＲＡＭを一時選択して上記第３の
ＲＯＷをアクティブにすることを特徴とする請求項２記
載のＤＲＡＭインターフェース回路。 - 【請求項７】 入力されたアドレス信号をデコードし、
上記複数のＤＲＡＭの内のいずれかを選択するための入
力コアアドレス、入力ＲＯＷアドレス、入力ＢＡＮＫア
ドレス、入力カラムアドレスを生成するアドレスデコー
ド手段と、 上記アクセスＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレス
を記憶するアドレスレジスタと、 リード・ライトコマンドの発行が許可されているとき
に、選択されているＤＲＡＭの上記入力コア／ＲＯＷ／
ＢＡＮＫ／カラムアドレスについてリード・ライトコマ
ンドを発行するリード・ライトコマンド生成手段と、 上記入力コア／ＲＯＷ／ＢＡＮＫアドレスを上記アクセ
スＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスと比較する
アクセスアドレス比較手段と、 上記入力コア／ＲＯＷ／ＢＡＮＫアドレスを上記次アク
セスＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスと比較す
る次アクセスアドレス比較手段と、 上記複数のＤＲＡＭの内のいずれかを選択し、選択した
ＤＲＡＭについて、アクティブ・プリチャージコマンド
を発行するとともに、上記リード・ライトコマンドの発
行を許可または禁止するアクティブ・プリチャージコマ
ンド生成手段とを備え、 上記アクティブ・プリチャージコマンド生成手段は、 アクセスＲＯＷが上記第１のＲＯＷであり、次アクセス
ＲＯＷが上記第２のＲＯＷがある場合において、上記入
力コア／ＲＯＷ／ＢＡＮＫアドレスが上記第２のＲＯＷ
のコア／ＲＯＷ／ＢＡＮＫアドレスと一致し、アクセス
ＲＯＷが上記第２のＲＯＷに遷移するときに、上記第２
のＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスを上記アド
レスレジスタに記憶するとともに、リード・ライトコマ
ンドの発行を禁止して第２のＤＲＡＭを選択し、上記第
３のＲＯＷにアクティブコマンドを発行し、第１のＤＲ
ＡＭを再び選択してリード・ライトコマンドの発行を許
可し、上記第２のＲＯＷのアクセスに並行して上記第１
のＲＯＷにプリチャージコマンドを発行し、 アクセスＲＯＷが上記第２のＲＯＷであり、次アクセス
ＲＯＷが上記第３のＲＯＷである場合において、上記入
力コア／ＲＯＷ／ＢＡＮＫアドレスが上記第３のＲＯＷ
のコア／ＲＯＷ／ＢＡＮＫアドレスと一致し、アクセス
ＲＯＷが上記第３のＲＯＷに遷移するときに、リード・
ライトコマンドの発行を禁止して上記第２のＲＯＷにプ
リチャージコマンドを発行し、上記第２のＤＲＡＭを選
択してリード・ライトコマンドの発行を許可し、第３の
ＲＯＷのアクセスに並行して、上記第３のＲＯＷのコア
／ＲＯＷ／ＢＡＮＫアドレスを上記アドレスレジスタに
記憶し、新たな次アクセスＲＯＷにアクティブコマンド
を発行することを特徴とする請求項６記載のＤＲＡＭイ
ンターフェース回路。 - 【請求項８】 入力されたバースト初期アドレス信号お
よびバースト長信号に従ってバースト動作を制御し、 バースト動作中において、アクセスＲＯＷが上記第２の
ＲＯＷに遷移したときに、上記第２のＲＯＷのアクセス
に並行して、新たな次アクセスＲＯＷをアクティブにす
ることを特徴とする請求項１記載のＤＲＡＭインターフ
ェース回路。 - 【請求項９】 上記バースト動作の最初に、上記次アク
セスＲＯＷをアクティブにすることを特徴とする請求項
８記載のＤＲＡＭインターフェース回路。 - 【請求項１０】 入力されたバースト初期アドレス信号
をデコードし、入力バースト初期ＲＯＷアドレス、入力
バースト初期ＢＡＮＫアドレス、入力バースト初期カラ
ムアドレスを生成するアドレスデコード手段と、 入力されたバースト長信号をデコードし、バースト長デ
ータを生成するバースト長デコード手段と、 入力バースト初期ＲＯＷ／ＢＡＮＫ／カラムアドレスか
らバースト長に達するまでカウントするアドレスカウン
ト手段と、 上記アクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスを記憶
するアドレスレジスタと、 カウントされたそれぞれのＲＯＷ／ＢＡＮＫ／カラムア
ドレスについてリード・ライトコマンドを発行するリー
ド・ライトコマンド生成手段と、 カウントされたカラムアドレスが最終カラムアドレスに
達したか否かを比較するバーストカラムアドレス比較手
段と、 アクティブ・プリチャージコマンドを発行するととも
に、上記リード・ライトコマンドの発行を許可または禁
止するアクティブ・プリチャージコマンド生成手段とを
備え、 上記アクティブ・プリチャージコマンド生成手段は、バ
ースト動作中において、 連続してリード・ライトコマンドの発行を許可し、 カウントされたカラムアドレスが最終カラムアドレスか
ら初期カラムアドレスに戻り、アクセスＲＯＷが次アク
セスＲＯＷに遷移したときに、新たなアクセスＲＯＷの
アクセスに並行して、それまでのアクセスＲＯＷにプリ
チャージコマンドを発行し、新たなアクセスＲＯＷのＲ
ＯＷ／ＢＡＮＫアドレスを上記アドレスレジスタに記憶
し、新たな次アクセスＲＯＷにアクティブコマンドを発
行することを特徴とする請求項８記載のＤＲＡＭインタ
ーフェース回路。 - 【請求項１１】 それぞれ複数のバンクを設けた複数の
ＤＲＡＭのアクセスを制御するＤＲＡＭインターフェー
ス回路であって、 上記第１のＲＯＷおよび上記第２のＲＯＷが第１のＤＲ
ＡＭに配置されたＲＯＷであり、連続アドレスのアクセ
スであれば上記第２のＲＯＷの次にアクセスされる第３
のＲＯＷが第２のＤＲＡＭに配置されたＲＯＷである場
合には、アクセスＲＯＷが上記第２のＲＯＷに遷移する
ときに、上記第２のＤＲＡＭを一時選択して上記第３の
ＲＯＷをアクティブにすることを特徴とする請求項８記
載のＤＲＡＭインターフェース回路。 - 【請求項１２】 入力されたバースト初期アドレス信号
をデコードし、上記複数のＤＲＡＭの内のいずれかを選
択するための入力バースト初期コアアドレス、入力バー
スト初期ＲＯＷアドレス、入力バースト初期ＢＡＮＫア
ドレス、入力バースト初期カラムアドレスを生成するア
ドレスデコード手段と、 入力されたバースト長信号をデコードし、バースト長デ
ータを生成するバースト長デコード手段と、 入力バースト初期コア／ＲＯＷ／ＢＡＮＫ／カラムアド
レスからバースト長に達するまでカウントするアドレス
カウント手段と、 上記アクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスを記憶
するアドレスレジスタと、 リード・ライトコマンドの発行が許可されているとき
に、選択されているＤＲＡＭのカウントされたそれぞれ
のコア／ＲＯＷ／ＢＡＮＫ／カラムアドレスについてリ
ード・ライトコマンドを発行するリード・ライトコマン
ド生成手段と、 カウントされたカラムアドレスが最終カラムアドレスに
達したか否かを比較するバーストカラムアドレス比較手
段と、 上記複数のＤＲＡＭの内のいずれかを選択し、選択した
ＤＲＡＭについて、アクティブ・プリチャージコマンド
を発行するとともに、上記リード・ライトコマンドの発
行を許可または禁止するアクティブ・プリチャージコマ
ンド生成手段とを備え、 上記アクティブ・プリチャージコマンド生成手段は、 アクセスＲＯＷが上記第１のＲＯＷであり、次アクセス
ＲＯＷが上記第２のＲＯＷである場合において、カウン
トされたカラムアドレスが最終カラムアドレスから初期
カラムアドレスに戻り、アクセスＲＯＷが上記第２のＲ
ＯＷに遷移するときに、上記第２のＲＯＷのコア／ＲＯ
Ｗ／ＢＡＮＫアドレスを上記アドレスレジスタに記憶す
るとともに、リード・ライトコマンドの発行を禁止して
第２のＤＲＡＭを選択し、上記第３のＲＯＷにアクティ
ブコマンドを発行し、第１のＤＲＡＭを再び選択してリ
ード・ライトコマンドの発行を許可し、上記第２のＲＯ
Ｗのアクセスに並行して上記第１のＲＯＷにプリチャー
ジコマンドを発行し、 アクセスＲＯＷが上記第２のＲＯＷであり、次アクセス
ＲＯＷが上記第３のＲＯＷである場合において、カウン
トされたカラムアドレスが最終カラムアドレスから初期
カラムアドレスに戻り、アクセスＲＯＷが上記第３のＲ
ＯＷに遷移するときに、リード・ライトコマンドの発行
を禁止して上記第２のＲＯＷにプリチャージコマンドを
発行し、上記第２のＤＲＡＭを選択してリード・ライト
コマンドの発行を許可し、第３のＲＯＷのアクセスに並
行して、上記第３のＲＯＷのコア／ＲＯＷ／ＢＡＮＫア
ドレスを上記アドレスレジスタに記憶し、新たな次アク
セスＲＯＷにアクティブコマンドを発行することを特徴
とする請求項１１記載のＤＲＡＭインターフェース回
路。 - 【請求項１３】 入力されたバースト初期アドレス信号
およびバースト長信号に従ってバースト動作を制御し、 バースト動作中において、アクセスＲＯＷが上記第２の
ＲＯＷに遷移し、上記第２のＲＯＷにおいてのアクセス
が所定のカラムアドレスに達したときに、新たな次アク
セスＲＯＷをアクティブにすることを特徴とする請求項
１記載のＤＲＡＭインターフェース回路。 - 【請求項１４】 上記所定のカラムアドレスを、プログ
ラムによって変更可能であることを特徴とする請求項１
３記載のＤＲＡＭインターフェース回路。 - 【請求項１５】 バースト動作の最初に、上記次アクセ
スＲＯＷをアクティブにすることを特徴とする請求項１
３記載のＤＲＡＭインターフェース回路。 - 【請求項１６】 バースト初期カラムアドレスが上記所
定のカラムアドレスに達しているときにのみ、バースト
動作の最初に上記次アクセスＲＯＷをアクティブにする
ことを特徴とする請求項１３記載のＤＲＡＭインターフ
ェース回路。 - 【請求項１７】 入力されたバースト初期アドレス信号
をデコードし、入力バースト初期ＲＯＷアドレス、入力
バースト初期ＢＡＮＫアドレス、入力バースト初期カラ
ムアドレスを生成するアドレスデコード手段と、 入力されたバースト長信号をデコードし、バースト長デ
ータを生成するバースト長デコード手段と、 入力バースト初期ＲＯＷ／ＢＡＮＫ／カラムアドレスか
らバースト長に達するまでカウントするアドレスカウン
ト手段と、 上記アクセスＲＯＷのＲＯＷ／ＢＡＮＫアドレスを記憶
するアドレスレジスタと、 リード・ライトコマンドの発行が許可されているとき
に、カウントされたそれぞれのＲＯＷ／ＢＡＮＫ／カラ
ムアドレスについてリード・ライトコマンドを発行する
リード・ライトコマンド生成手段と、 所定のカラムアドレスがあらかじめ記憶されているカラ
ムアドレスレジスタと、 カウントされたカラムアドレスが上記所定のカラムアド
レスに達しているか否かを比較するバーストカラムアド
レス比較手段と、 アクティブ・プリチャージコマンドを発行するととも
に、上記リード・ライトコマンドの発行を許可または禁
止するアクティブ・プリチャージコマンド生成手段とを
備え、 上記アクティブ・プリチャージコマンド生成手段は、バ
ースト動作中において、 連続してリード・ライトコマンドの発行を許可し、 カウントされたカラムアドレスが最終カラムアドレスか
ら初期カラムアドレスに戻り、アクセスＲＯＷが次アク
セスＲＯＷに遷移したときに、新たなアクセスＲＯＷの
アクセスに並行して、それまでのアクセスＲＯＷにプリ
チャージコマンドを発行し、新たなアクセスＲＯＷのＲ
ＯＷ／ＢＡＮＫアドレスを上記アドレスレジスタに記憶
し、 上記新たなアクセスＲＯＷにおいてのアクセスが上記所
定のカラムアドレスに達したときに、新たな次アクセス
ＲＯＷにアクティブコマンドを発行することを特徴とす
る請求項１３記載のＤＲＡＭインターフェース回路。 - 【請求項１８】 それぞれ複数のバンクを設けた複数の
ＤＲＡＭのアクセスを制御するＤＲＡＭインターフェー
ス回路であって、 上記アクセスＲＯＷが第１のＤＲＡＭに配置されたＲＯ
Ｗであり、上記次アクセスＲＯＷが第２のＤＲＡＭに配
置されたＲＯＷである場合には、上記アクセスＲＯＷに
おいてのアクセスが上記所定のカラムアドレスに達する
ときに、上記第２のＤＲＡＭを一時選択して上記次アク
セスＲＯＷをアクティブにすることを特徴とする請求項
１３記載のＤＲＡＭインターフェース回路。 - 【請求項１９】 入力されたバースト初期アドレス信号
をデコードし、上記複数のＤＲＡＭの内のいずれかを選
択するための入力バースト初期コアアドレス、入力バー
スト初期ＲＯＷアドレス、入力バースト初期ＢＡＮＫア
ドレス、入力バースト初期カラムアドレスを生成するア
ドレスデコード手段と、 入力されたバースト長信号をデコードし、バースト長デ
ータを生成するバースト長デコード手段と、 入力バースト初期コア／ＲＯＷ／ＢＡＮＫ／カラムアド
レスからバースト長に達するまでカウントするアドレス
カウント手段と、 上記アクセスＲＯＷのコア／ＲＯＷ／ＢＡＮＫアドレス
を記憶するアドレスレジスタと、 リード・ライトコマンドの発行が許可されているとき
に、選択されているＤＲＡＭのカウントされたそれぞれ
のコア／ＲＯＷ／ＢＡＮＫ／カラムアドレスについてリ
ード・ライトコマンドを発行するリード・ライトコマン
ド生成手段と、 所定のカラムアドレスがあらかじめ記憶されているカラ
ムアドレスレジスタと、 カウントされたカラムアドレスが最終カラムアドレスに
達したか否かおよび上記所定のカラムアドレスに達した
か否かを比較するバーストカラムアドレス比較手段と、 カウントされたＲＯＷ／ＢＡＮＫアドレスが最終ＲＯＷ
／ＢＡＮＫアドレスに達したか否かを比較するバースト
ＲＯＷ／ＢＡＮＫアドレス比較手段と、 上記複数のＤＲＡＭの内のいずれかを選択し、選択した
ＤＲＡＭについて、アクティブ・プリチャージコマンド
を発行するとともに、上記リード・ライトコマンドの発
行を許可または禁止するアクティブ・プリチャージコマ
ンド生成手段とを備え、 上記アクティブ・プリチャージコマンド生成手段は、上
記アクセスＲＯＷが第１のＤＲＡＭに配置されたＲＯＷ
であり、上記次アクセスＲＯＷが第２のＤＲＡＭに配置
されたＲＯＷである場合において、 カウントされたカラムアドレスが上記所定のカラムアド
レスに達したときに、リード・ライトコマンドの発行を
禁止して第２のＤＲＡＭを選択し、上記第３のＲＯＷに
アクティブコマンドを発行し、第１のＤＲＡＭを再び選
択してリード・ライトコマンドの発行を許可し、 カウントされたカラムアドレスが最終カラムアドレスか
ら初期カラムアドレスに戻り、アクセスＲＯＷが上記第
２のＲＯＷに遷移するときに、リード・ライトコマンド
の発行を禁止し、上記第１のＲＯＷについてプリチャー
ジコマンドを発行し、上記第２のＤＲＡＭを選択してリ
ード・ライトコマンドの発行を許可し、 アクセスＲＯＷが上記第２のＲＯＷに遷移したときに、
上記第２のＲＯＷのアクセスに並行して、上記第２のＲ
ＯＷのコア／ＲＯＷ／ＢＡＮＫアドレスを上記アドレス
レジスタに記憶することを特徴とする請求項１８記載の
ＤＲＡＭインターフェース回路。
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