JP4077874B2 - ダイナミック・ランダム・アクセス・メモリ・システム - Google Patents
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Description
1.発明の分野
本発明は、ダイナミック・ランダム・アクセス・メモリ(DRAM)と、そのアクセスの構造および方法に関する。具体的には、本発明はDRAMへのアクセスに必要な線数を削減することに関する。
2.技術の背景
ダイナミック・ランダム・アクセス・メモリ(DRAM)素子は、今日のコンピュータ・システムに廉価な半導体記憶技法を提供する。デジタル情報は、2次元配列コンデンサ上に格納された電荷の形でアレイ内に維持される。このアレイへのアクセスは2段階から成るプロセスである。まず、行アドレスを供給してラッチ内に保持する。この行アドレスによって、対応するワード線を選択することでDRAMの行の1つが選択される。他のワード線は選択されない。アレイに対する読取り動作を行う場合は、センス動作が行われ、選択されたトランジスタの行を介してコンデンサの行の内容が列増幅器によって検出される。書込み動作を行う場合は、再記憶動作が行われ、列増幅器の内容がトランジスタの選択された行を介して選択されたアレイのコンデンサの行に書き込まれる。
センス動作は破壊的であり、後でコンデンサの行を再記憶動作によって再充電させる必要がある。コンデンサの選択された行に再記憶されると、列増幅器がラッチされているため、内容は破壊されない。
第2図に、プロセッサまたはメモリ制御装置素子に接続する対応する制御線、アドレス線、およびデータ線を備えたDRAMを有する従来技術のメモリ・システムを図示する。ある種のDRAMでは、内部ラッチが制御信号とともにロードされる非同期(非クロック)インタフェースが使用される。現在一般的に使用されているのは、インタフェースが時間基準として外部供給クロック源を用いる内部ラッチとレジスタを備えた同期DRAMである。これによって、DRAMの情報送受信速度が高速化される。
書込みアクセスは、アドレス線に行アドレスを伝送し、センス制御信号(RAS)を伝送することによって開始される。これによって、列増幅器によってtRCD後に所望の行がセンスされる。列アドレスはアドレス線で伝送され、書込み制御信号(CAS)が書込データWData(a,1)の先頭ワードとともに伝送される。次にDRAMによってデータ・ワードが受け取られ、指定された列アドレスで列増幅器に書き込まれる。新しい行がセンスされるまで、このステップを現在センスされている行についてn回繰り返すことができる。新しい行をセンスする前に、古い行をメモリ・コアに再記憶し、DRAMのビット線をプリチャージさせなければならない。一般に、DRAMでこれを実現する方法は2通りある。非パルス・ワード線を有するDRAMでは、書込み動作のたびに、センスされた行がメモリ・アレイに再記憶される。したがって、次のセンス動作の前に1回のプリチャージのみが行われる。パルス・ワード線を有するDRAMでは、次のプリチャージ/センス動作の直前に1回、再記憶動作が行われる。
第3図に、伝送/受信ワードのサイズである「tr」ビットが読取り/書込みワードのサイズである「rw」ビットと等しい場合の同期書込みタイミングを図示する。図で、a、b...は行アドレスを表し、1、2...nは列アドレス、WData[row,col]はデータ・ワード(rwビット)のDRAMアドレスを表し、センス(RAS)はセンス動作を開始する制御信号であり、WRITE(CAS)およびREAD(CAS)は列増幅器に対してそれぞれ書込み動作と読取り動作を開始する。この例では、行列アドレス遅延タイミング・パラメタtRCDは2クロック・サイクルである。最初のクロック・サイクルで行アドレスが表明されると、tRCD遅延後に列アドレスと書込みデータがDRAMアレイに書き込まれる。
読取りアクセスは、プロセッサが、アドレス線で行アドレスを送信し、センス制御信号(RAS)を送信することによって開始される。これによって、所望の行が列増幅器によってセンスされる。tRCD後、アドレス線で列アドレスが送信され、読取り制御信号(CAS)が送信される。tCAA後、DRAMが読取りデータRData(a,1)の先頭ワードを送信し、プロセッサがそれを受け取る。新しい行をセンスするまで、現在センスされている行についてこのステップをn回繰り返すことができる。新しい行がセンスされる前に、古い行をメモリ・アレイに再記憶しなければならない。
第4図のタイミング図に読取りタイミングを示す。tCAAはDRAMの「列アドレス・アクセス」タイミング・パラメタであることに留意されたい。このパラメタによって、列アドレスの発行から読取りデータへのアクセスまでの遅延を指定する。これは、読取りアクセスと書込みアクセスとの間の実際の差のみを表す。
センス動作を行うのに要する時間の長さのために、アドレス・バスで行アドレスと列アドレスを同時に送信する必要がないことが認められている。したがって、DRAMは、1組の入力データを使用してまず行アドレスを受け取り、次に列アドレスを受け取ることが可能である。これは一般に非同期DRAMと、ある種のDRAMで行われる。したがって、大部分のDRAMの1アレイ当たりの行数は、1行当たりの列ビット数srとほぼ同じである(srは約b0.5であり、bはアレイ内のビット数である)。これによって、行数と列アドレス信号線数はほぼ同じに維持される。
DRAM技術における1つの動向は、情報の送受信速度を高速化することである。この速度は絶対的に高速化しているだけでなく、センス/再記憶動作および読取り/書込みアクセスを行うことができる速度と比較した相対的な意味でも高速化している。第5図に、読取りアクセスまたは書込みアクセスを行うのに要する時間が、DRAMとの間でデータが送信または受信される時間の半分の遅さであるときの、f=2の同期書込みタイミングを示す。したがって、rwビットの読取りアクセスまたは書込みアクセスを行うのに要する時間に、それぞれtrビットのf個のワードを送信または受信することができる。図のy、zは、rwビットの幅のデータ・ワードのtrビットの幅のサブフィールドを示す。さらに、tcyclはDRAM入出力ピンでtrビットが伝送/受信される時間を表す。t読取り/書込みパラメタは、列増幅器との間のrwビットの読出し/書込み時間、tRCDは行をセンスして列増幅器に入れる時間である。
発明の概要
本発明の目的は、DRAMにアクセスするのに必要なアドレス制御ピンと信号線の数を最小限にすると同時に、すべてのDRAMピンの情報率が常にほぼ等しくなるように使用効率を最大限にすることである。
DRAMへのインタフェースが高度化し、パフォーマンスが向上するにつれて、インタフェースとインタフェースをサポートするのに必要な信号線を実現するコストがますます高くなる。したがって、インタフェースにおける信号線の高パフォーマンスを活かすために、信号線数を最小限にし、DRAMとインタフェースする信号線の帯域幅を最大限にすることが望ましい。本発明のDRAMメモリ・システムでは、アドレス線と制御線を統合し、情報を多重化して、DRAMピンの情報率が常にほぼ等しくなるようにする。具体的には、この要件を満たすためにクロック・サイクルごとに受信する必要がある列アドレス・ビットの数を、以下の等式から求めることができる。
cap=上限(ca/f)
上式において、
・ capはクロック・サイクルごとの受信アドレス・ビット数、
・ 上限は引き数以上の整数値を返す関数、
・ caは各読み書きサイクルで使用される列アドレス・ビット数、
・ fはrw/trの比を表す。
将来のDRAM技術においてfパラメタが増大するに従って、列アドレス・ビットを多重化することによって、さらに節約を実現することができる。また、DRAM内の1組のピンに接続された1組の線で行アドレスを列アドレスと多重化することによって、さらに利点が得られる。他の実施態様では、行アドレスを受信するときにはDRAMのデータ・ピンが使用されていないため、DRAMのデータ・ピンを利用して行アドレスを送信する。さらに、センス動作、再記憶動作または読み書きアクセスを指定するために必要な制御信号も、DRAMがデータの受信または送信を行う必要がある時点の前に、データ・ピンに多重化することができる。したがって、たとえば16メガビットのDRAMでは、DRAMの11本のピンに接続された合計11本の線を利用する。すなわち、データ、制御情報、行アドレス情報、および一部の列アドレス情報用のBusData[8:0]、列アドレス用のBusEnable、データ線にデータまたはアドレス情報があるかどうかを指定するためのBusCtrlである。
他の実施態様では、読取り動作に必要な待ち時間を書込み動作の待ち時間に設定するために、書込み動作時の待ち時間がプログラム可能である。このようにして、読取りアクセスと書込みアクセスの混在に関係なく、アクセスをインターリーブすることによって、データ・バスのすべてのクロック・サイクルを伝送に使用することができる。
さらに、パルス・ワード線を備えたDRAMでは、列増幅器がとることができる3つの状態を指定する。各状態は、新しい行をセンスするために行わなければならない様々な動作のセットを有する。このDRAMは、列増幅器に対して書き込みアクセスを行うときに立てられるダーティ・フラグを備える。このフラグは、再記憶動作によって列増幅器がメモリ・アレイ内の選択された行に書き込まれるとクリアされる。本発明では、1つの行に関する動作が完了した時点で、DRAMの状態を3つの状態の内の1つに維持することができる。状態は、読取りまたは書込みアクセス・コマンドを指定するときに制御入力によって選択することができる。アクセスが完了した後、列増幅器がダーティな場合、列増幅器をダーティ状態のままにしておくことができる。あるいは、再記憶動作では列増幅器をクリーン状態のままにしたり、再記憶/プリチャージ動作で列増幅器をプリチャージ状態にしておくこともできる。
同様に、1つの行へのアクセスの完了後、列増幅器がクリーンな場合は、増幅器をクリーンな状態にしたり、プリチャージ動作を行って列増幅器をプリチャージ状態にしたりすることができる。一般には、新しい行に対するセンス動作を行うのに要する時間を最小限にするために、行アクセスの終了時点でこれらの動作をできるだけ多く行った方がよいが、状況によっては、即時に実行する必要のある動作を処理し、新しい行をセンスする時点で待ち時間を生じさせることが好ましい場合もある。しかし、この3つの状態を使用すれば柔軟性が得られ、新しい行へのアクセスの待ち時間が短縮される。古い行がダーティな場合は、再記憶/プリチャージ/センス動作を行ってからでなければ別の行の読取り/書込みアクセスを開始することができない。古い行がクリーンな場合は、プリチャージ/センス動作を行うだけで別の行の読取り/書込みアクセスを開始することができ、古い行をプリチャージする場合にはセンス動作を行ってからでなければ別の行の読取り/書込みアクセスを開始することができないということになる。したがって、この3つの状態を設けることにより、ある状況では新しい行へのアクセスの待ち時間を最小限にし、他の状況ではコア動作を不必要に実行しないように、RDRAMを制御することができる。
【図面の簡単な説明】
本発明の目的、特徴、および利点は、以下の詳細な説明から明らかになろう。説明において、
第1図は、従来技術のダイナミック・ランダム・アクセス・メモリ(DRAM)素子のブロック図である。
第2図は、DRAMシステムと、DRAMにアクセスするための入出力ピンおよび信号線を示すブロック図である。
第3図は、読取り/書込みワードのサイズが送信/受信ワードのサイズと等しいときの同期書込みタイミングを示す、タイミング図である。
第4図は、送信/受信ワードのサイズが読取り/書込みワードのサイズと等しいときの同期読取りタイミングを示す、従来技術のタイミング図である。
第5図は、読取り/書込みワードのサイズが送信/受信ワードのサイズの二倍のときの同期書込みタイミングを示す、従来技術のタイミング図である。
第6図は、行アドレス情報と列アドレス情報を含む二重多重化アドレス線を示す、本発明の教示に従ったDRAMシステムのブロック図である。
第7図は、二重多重化行/列情報による同期書込みタイミングを図示するタイミング図である。
第8図は、二重多重化行/列情報による同期読取りタイミングを図示するタイミング図である。
第9図は、多重化データ/行情報を使用するDRAMシステムのブロック図である。
第10図は、多重化データ/行情報を使用する同期書込みタイミングを図示するタイミング図である。
第11図は、多重化データ/行/制御情報を図示するDRAMシステムのブロック図である。
第12図は、多重化データ/行/制御情報を使用する同期書込みタイミングを図示するタイミング図である。
第13図は、多重化データ/行/制御情報による同期読取りタイミングを図示するタイミング図である。
第14図は、本発明の教示に従って複数の強化点を組み込んだ同期書込みタイミングを図示する、タイミング図である。
第15図および16図は、書込み動作時に発生する待ち時間が読取り動作時に発生する待ち時間よりも短い場合の同期書込みタイミングおよび同期読取りタイミングの図である。
第17図は、本発明の教示に従って待ち時間をプログラミングするための単純な構造の例である。
第18図は、読取り待ち時間が書込み待ち時間と等しい場合のインターリーブ読取り/書込み動作タイミングを図示する、タイミング図である。
第19図は、多重化データ/行/制御情報による同期インターリーブ読取りタイミングを図示する、タイミング図である。
発明の詳細な説明
以下の説明では、本発明を十分に理解することができるように、説明のため多くの詳細が記載されている。しかし、当業者には、これらの具体的な詳細は本発明を実施するために必須のものではないことは明らかであろう。本発明が不必要に不明瞭にならないように、他の例では周知の電気構造および回路をブロック図の形で示してある。
本発明は、ダイナミック・ランダム・アクセス・メモリ(DRAM)にインタフェースするために必要なピンと制御情報線の数を最小限にする構造および方法を目的としている。以下の説明では、列アドレスの発行からDRAMからの読取りデータを受け取るまでの間に生ずる遅延は、列アドレス発行後にDRAMに情報を書込みのために発生する遅延とは異なる。しかしこれは読取りアクセスと書込みアクセスの間の相違に過ぎない。したがって、以下の説明は主として書き込みアクセスに焦点を合わせているが、開示されている概念は読取りアクセスにも等しく適用可能であることは明らかである。
(センス/再記憶動作および読取り/書込みアクセスを実行することができる速度と相対的に)情報の送受信の速度が高速化し続けるにつれて、送受信しなければならない読み書きデータ量と相対的に、DRAMが受け取らなければならない制御情報量とアドレス情報量の不均衡が増大する。さらに、DRAMシステムがより高速のデータ伝送速度で動作するように開発されるに従い、DRAMシステムを必要な各線について実現するためのコストがますます高くなる。したがって、入出力ピンの速度だけでなく入出力ピンの使用効率も最大限にして、その速度を活かし、帯域幅を拡大すると同時に、実現のコストを削減することが望ましい。したがって、すべてのDRAMピンが常にほぼ均等な情報率になるように、データ/制御/アドレス情報を多重化することによって、信号線を削減する。
具体的には、ピンの使用効率を最大限にするために各クロック・サイクルで受信する必要がある列アドレス・ビット数は、以下の等式を用いて説明することができる。
cap=上限(ca/f)
上式において、
・ cap=クロック・サイクルtClockCycleごとの受信アドレス・ビット数、
・ 上限=引き数以上の整数値を返す関数、
・ ca=読み書きサイクルtRead/Writeごとに使用される列アドレス・ビット数、
・ f=rw/tr、ここでrw=各読取り/書込みサイクルtread/Write中に列増幅器との間で読み書きされるビット数、tr=各クロック・サイクルtClockCycle中にDRAMとの間で送受信されるビット数、
・ tRead/Write=f・tClockCycleである。
列アドレス・ビットを多重化すれば、fパラメタが大きくなるに従って多くのピンと信号線が節約される可能性がある。たとえば、fの値は現在の同期DRAMでは2であり、将来の同期DRAMでは8以上の値になると予想される。読取りアクセスのための列アドレス・アクセス・パラメタtCAAには(tRead/Write−tClockCycle)の待ち時間が付加されるが、この遅延は、列増幅器の完全な列アドレスをアセンブルするのに必要なものであり、アクセスを行うのに必要なピンおよび信号線の数を削減することによって得られる利点から見れば、影響はごくわずかであるものと認められる。
さらに、DRAMが行アドレスを受け取る方法に改良を加えることができる。考えられる1つの改良は、DRAMに送られる行アドレスを、1クロック・サイクル当たりに受信する行アドレス・ビットrapが1クロック・サイクル当たりに送信される列アドレス・ビット数capと等しくなるようにして多重化することである。これによって、行アドレス・ビットの受信とアセンブルが行われる間、行アドレスの使用が時間(tRead/Write−tClockCycle)だけ遅延される。
第6図に、行アドレス情報と列アドレス情報を列アドレス線(cap)に「二重多重化」したDRAMを図示する。ここでcap=上限(ac/f)である。第7図および第8図に、それぞれ、二重多重化行および列接続を使用した書込みタイミングと読取りタイミングを示す。パラメタCol[m,n]は、列アドレス(合計幅caビット)のca/fビットのサブワードを表し、Row[m,n]は行アドレスのra/fビットのサブワードを表す。第8図には最初の3つのクロック・サイクルが図示されていないが、第7図に示す最初の3つのクロック・サイクルと同じであることに留意されたい。このタイミングはf=2の場合の例である。つまり、各読取り/書込みサイクルに列増幅器との間で読み書きされるビット数は、各クロック・サイクルでDRAMとの間で送受信されるビット数の2倍である。より高度な送受信技法を用いた場合、fの値は8以上にすることが可能であり、アドレス線の数を1本または2本にまで削減することができる。この例では、アドレス線の数は半分に削減されており、行または列アドレスを受け取るために2クロック・サイクルを必要とする。1つの読取り/書込みサイクルも2クロック・サイクルを必要とする。したがって、クロック・サイクルが1つ追加されるという待ち時間の不利と引き換えに、情報にアクセスするのに必要なピンの数が大幅に削減される。その結果、DRAMとのインタフェースのコストと複雑さが減少する。
DRAMのピンの使用効率をさらに大きくするために、行アドレスをデータ・ピンで伝送する。これが可能なのは、DRAMによって行アドレスが送受信されるときにDRAMのデータ・ピンが使用されていないためである。データピンを使用すると行アドレスは、cap列アドレス・ピンで要する時間の約1/fの時間で受信することができる。これを、第9図のブロック図で示す。第9図には、データ線から着信する行アドレス情報と、列アドレス線で着信する列アドレス情報が示されている。
第10図に、この概念を用いた同期書込みタイミングを図示する。第10図に示すように、行アドレスは初期クロック・サイクル中にデータ線で伝送され、列情報は列アドレス線で伝送される。ra>trの場合、列アドレスは複数の初期クロック・サイクルにわたって伝送される。さらに、センス動作または再記憶動作、あるいは読取りアクセスまたは書込みアクセスを通知するために必要な制御信号も、DRAMが実際にデータを送受信する必要がある時点の前に、データ・ピンに多重化することができる。データ線で制御情報と行情報を送信する時点を示すために、少なくとも1本の制御線を多重化せずに残しておく必要がある。この制御情報によって単に制御/行情報またはデータ情報だけを示すか、あるいは所定のプロトコルを使用してDRAMの内部状態と組み合わせて、ピンで入手可能な情報のタイプを示すことができる。たとえば、第11図に示すように、DRAMは、データ、行アドレス、および制御情報の間で多重化されるtrデータ・ピン、データ/制御選択ピン、および1つまたは2つの列アドレス・ピンを備えている。
第12図に、データ、行、および制御情報が多重化された同期書込みタイミングを示し、第13図に、データ、行、および制御情報が多重化された同期読取りタイミングを示す。たとえば列アドレス・ピンとデータ/制御選択ピンのように、非データ・ピンを2つしか使用しない場合、DRAMをブロック指向プロトコルで動作させることが好ましいことに留意されたい。具体的には、3番目のクロック・サイクルにWrite(CAS)アクセスが指定されている場合、伝送カウントを指定して、伝送するデータ・ワード(幅tr)の数を示す。第13図の読取りタイミングを参照すると、Read(CAS)アクセスが指定されている場合、同時に伝送カウントも指定されている。したがって、読取りアクセスと書込みアクセスの唯一の相違は、Read(CAS)制御入力データの受信と最初の読取りデータ・ワードRData(a,ly)の送信の間の待ち時間tCAAである。
読取りデータと書込みデータはrw=f・trビットのブロック単位で処理されるため、データ/制御選択ピンは2つの組み合わせ(データまたは制御)を指定することには限定されない。そうではなく、プロセッサとDRAMがfブロック・サイクル長バーストの適切なフレーミングについて一致することが可能であるとすれば、2f個の使用可能な組み合わせがあることになる。つまり、データ/制御選択ピン上のfビット・ブロックは、データ・バス上のf・trビット・ブロックおよび列アドレス・バス上のf・capビット・ブロックについて一致していなければならない。この余分の組み合わせによってコード化することができる機能の1つは、プロトコルでf・trビットのデータ・ブロック・サイズの倍数の伝送を指定することが可能な場合、ブロック伝送を終了させるコマンドである。
上記の新技法を採用した16メガビットのDRAMの場合、合計11本の線を使用することができる。パラメタは以下のように指定される
・ sr=2048×9ビット
・ rw=8×9ビット
・ tr=9ビット
・ f=8
・ ra=10ビット(プラス15ビットの装置アドレス)
・ ca=8ビット
・ cap=1ビット
BusData[8:0]をデータ、制御、および行アドレス情報に使用する。ピンBusEnableは、多重クロック・サイクルの列アドレスを伝送するために使用し、BusCtrlピンをデータ線上のデータまたはアドレスを指定するために使用する。f=8であるため、BusCtrl線をどの信号の伝送にも使用していないときにいくらかのクロック・サイクルがあるので、BusCtrl線をデータまたはアドレスの指定以外の機能に使用することができる。したがって、ブロック・データの伝送を早期終了する時点を示すなどの機能を実現することができる。
第14図に、f=2の場合の単純化した例を示す。第14図を参照すると、新技法によるタイミングの改善が見られる。具体的には、データと制御信号を対にしてデータ/行/制御信号線で伝送し、データ/制御信号線を使用して伝送する情報のタイプを識別する。さらに、行アドレスは複数のクロック・サイクルにわたって伝送され、必要な信号線の数が削減される。さらに、パフォーマンスを強化するために、最初の列アドレスをデータ/行/制御信号線で伝送し、パイプライン機能を提供する。それ以降の列アドレス情報は、列アドレス信号線で、図のようにtread/writeクロック・サイクル早く伝送される。さらに、データ/行/制御信号線でカウント値が伝送され、ブロック回避プロトコルにおいて必要なカウント情報を提供する。最後に、データ/制御信号線を使用して、1つまたは複数(この例では2つ)のクロック・サイクルで送信するビットをコード化することによって他の制御情報を送信することができる。この例では、終了機能をコード化してデータのブロック動作を早期終了させる。
前述のように、読取りアクセスと書込みアクセスの間にはタイミングの相違がある。具体的には、列アドレスと読取りコマンドのあるクロック・サイクルと、読取りデータの先頭ワードのあるクロック・サイクルとの間の列アドレス・アクセス待ち時間tCAAによって、読取りタイミングが書込みタイミングより長くなる。これを、第15図および16図に示す。第15図および16図では、f=1の場合の単純な事例が示してある。列アドレスと書込みコマンドのあるクロック・サイクルと書込みデータの先頭ワードのあるクロック・サイクルの間の待ち時間はゼロである。読取り状況では、tCAAの遅延が生ずる。したがって、この待ち時間の相違により、読取りアクセスの後に書き込みアクセスが続くたびに、データ・バス上で無駄なクロック・サイクルがあることになる。信号線の使用効率を最大化し、信号線の帯域幅を拡大するために、書込み待ち時間をプログラム可能にして、読取り待ち時間と等しくなるように調節できるようにする。
待ち時間をプログラミングするための単純な構造の例を第17図に示す。第17図では、待ち時間制御レジスタ510にロードされた情報に応じて、動作(読取り/書込みの開始)505を開始する信号を一定のクロック・クロック数だけ遅延させるDRAM制御論理回路500が示してある。待ち時間制御レジスタ510にロードされた情報によって、マルチプレクサ515、520、525の動作が制御される。マルチプレクサ515、520、525の選択によって、フリップ・フロップ530、535、540を介して信号505を処理することにより信号505を所定の遅延の直後に出力するか入力するかを決定する。各フリップ・フロップ530、535、540は、信号を1クロック・サイクル遅延させる。待ち時間は他の構造を使用してプログラムすることも可能なことは容易に理解できる。たとえば、待ち時間は、プログラム可能カウンタを使用して遅延数をカウントすることによっても、プログラム可能にすることができる。あるいは、制御信号と制御信号の間に遅延を挿入して、所望の待ち時間を生ずるように制御信号を他の動作とともにパイプライン化することもできる。書込み待ち時間を読取り待ち時間と等しく設定すれば、行うアクセスのタイプに関係なく、データ・バスのすべてのクロック・サイクルを伝送に使用することができる。これは、行うアクセスをインターリーブすることによって実現される。この技法によって、書込み待ち時間のわずかな犠牲でバスの帯域幅使用効率を最大限にすることができる。
第18図に、読取りアクセスと書込みアクセスのインターリーブ・タイミングを示す。このように、インターリーブ構造によって、DRAMへの読取りアクセスに別のDRAMへの書込みアクセスをインターリーブさせることができる。DRAMが複数の独立したメモリ・アレイとそれに付随する列増幅器を備えている場合、1つのバンクへの読取りアクセスに同じDRAM内の別のバンクへの書込みアクセスをインターリーブさせることができ、DRAM自体の帯域幅使用効率がさらに向上する。さらに、インターリーブは多重化アドレスおよび制御情報(前述のf>1の場合)とともに作用して、DRAMの動作をさらに強化する。
インターリーブの概念は、情報および行アドレスにおける制御を前述のようにデータ・バス線で多重化することができることを認識することによって、1段階進んでとらえることができる。したがって、読取りと書込みの待ち時間の範囲を大きくすることによって、(ブロック指向プロトコルを使用して)伝送カウントとコマンド情報をデータ・バス上でインターリーブさせることができるという利点もある。これは第19図で、たとえばCol[3m]、Col[3n]に示されている。(f=2)5サイクルごとに4ワードの読取りまたは書込みアクセスを完了することができるようにするため、RData[a,3y]RData「a,3z]が使用可能な場合、第1のクロック・サイクルで発行された読取りコマンドからのデータを第7のクロック・サイクルまで意図的に遅延させる。これによって、読取りと書込みの待ち時間の犠牲だけでデータ・バスの帯域幅使用効率がさらに最大化される。
前述のように、非パルス・ワード線を使用したDRAMは、書込み動作のたびにセンスされた行がメモリ・コアに再記憶され、行に対する次のセンス動作の前にプリチャージ動作のみが行われる。このようなDRAMは、列増幅器にメモリ・アレイの行の1つのコピーが入っているセンス済み状態になっていることができるか、またはアレイは、列増幅器とビット線がプリチャージされて次のセンス動作を行うことが可能なプリチャージ状態になることができる。列増幅器のこの2つの状態の選択は、読取りまたは書込みアクセス・コマンドを指定するときに制御入力データで行うことができる。おそらく、プリチャージ状態は、センスされた行に対する最終アクセスを行ったときに選択される。これにより、次の行をセンスするために時間tRCDが得られるまでのプリチャージ時間tRPを費やさなくても済む。パルス・ワード線を使用するDRAMでは、通常、再記憶動作は次のプリチャージ/センス動作の直前に1回行われる。しかし、この再記憶動作は、列増幅器がメモリ・アレイ内の行とは異なる場合にのみ必要である。
したがって、列増幅器がとることができる状態が3通り設けられ、それぞれが、新しい行をセンスするために行わなければならない異なるセットの動作を用いる。第1の状態は、列増幅器とビット線がプリチャージされるプリチャージ状態である。行がプリチャージされる場合、センス動作を行ってからでなければ読取り/書込みアクセスを開始することができない。次の、クリーン状態と呼ぶ状態では、列増幅器にはメモリ・アレイ内の行と同じ情報が入っている。増幅器がクリーン状態の場合、プリチャージ/センス動作を行ってからでなければ、読取り/書込みアクセスを開始することができない。これには、当然、センス動作だけの場合よりも長い時間を要する。第3の状態は、列増幅器に行およびメモリ・アレイとは異なる情報が入っているダーティ状態である。したがって、新しい行への読取り/書込みアクセスを開始する前に、再記憶/プリチャージ/センス動作を行わなければならない。
行の状態を追跡するために、ダーティ・フラグを使用する。このフラグは、DRAM制御論理回路内にあるレジスタ内のビットであることが好ましく、列増幅器に対して書込みアクセスを行うときに設定されることが好ましい。あるいは、ダーティ・フラグを外部DRAM制御装置で維持することもできる。このビットは、再記憶動作によってメモリ・アレイ内の選択された行の列増幅器が書き込まれるとクリアされる。したがって、DRAMの列増幅器は3つの状態のいずれか1つになっていることができる。この状態は、読取りまたは書込みアクセスコマンドを指定するときに制御入力データによって選択する。たとえば、6つの別個の読取りおよび書込みコマンド(読取り3、書込み3)を出し、それぞれでアクセスの完了時に列増幅器にとらせる状態を識別する。アクセス完了後、列増幅器がダーティの場合、列増幅器はダーティ状態を継続することができるか、または再記憶動作によって列増幅器がクリーン状態になるか、再記憶/プリチャージ動作によって列増幅器をプリチャージ状態になる。同様に、アクセス完了後、列増幅器がクリーンな場合、増幅器はクリーン状態を継続することができるか、またはプリチャージ動作によって列増幅器はプリチャージ状態になる。
これらの動作を新しい行をセンスする前に行うのではなく、アクセス終了時にこれらの動作の多くを行うことが好ましいが、ある種のタイミング制約によっては、動作を行うシーケンスに他の代替方法を用いる必要がある場合もある。この構造は、行を3つの状態のいずれか1つにしておき、行をセンスするのに先立って必要な動作を、古い行へのアクセスの終了時または新しい行へのアクセスの前に行う柔軟性を備える。
以上、本発明について好ましい実施例とともに説明した。当業者には、以上の説明に鑑みて多くの代替方法、修正、変更、および使用が明らかに理解できることは明白である。
Claims (8)
- メモリ・アレイを有するダイナミック・ランダム・アクセス・メモリ装置であって:
上記メモリ・アレイ中の行アドレスおよび列アドレスで指定される位置にデータを書込むことを指定する書込みコマンドを受信するインタフェースを備え;
書込みコマンドに応じてデータが書込まれる複数の列増幅器を備え、クロック信号の複数のクロック・サイクルからなる書込み動作において列増幅器に書込めるデータのビット数は、クロック信号の単一のクロック・サイクルにおいて複数のピンに受信されるデータのビット数の少なくとも2倍であり;
クロック信号の単一のクロック・サイクル中に行アドレスを受信し、他の単一のクロック・サイクル中に列アドレスを受信する複数のピンを備え;
列アドレスの受信から書込み動作の開始までに経過する、クロック信号のクロック・サイクル数を表す値を記憶する第1のレジスタを備え;
上記インタフェースおよび上記第1のレジスタに接続され、上記第1のレジスタ内の値に応じて書込み動作の開始を遅延させる遅延回路を備え;
書込みコマンドを受信した時に、プリチャージ状態又はセンス済み状態を示す制御入力が、プリチャージ状態であれば、上記列増幅器が、書込み動作に続いてプリチャージされ、次のセンス動作が可能な状態にされ、センス済み状態であれば、上記列増幅器が、メモリ・アレイの行の1つのコピーを有しているセンス済み状態のままにされるようにする制御回路を備える、
ことを特徴とするダイナミック・ランダム・アクセス・メモリ装置。 - 請求項1記載の装置において:
読取りコマンドの受信からデータの出力までに経過する、クロック・サイクル数を表す値を記憶する第2のレジスタを備え;
インタフェースを介して受信した読取りコマンドおよび上記第2のレジスタ内の値に応じてデータを出力する出力回路を備える、
ことを特徴とするダイナミック・ランダム・アクセス・メモリ装置。 - 請求項2記載の装置において、列アドレスの受信から書込み動作の開始までの遅延時間が、読取りコマンドの受信から、読取りコマンドに応じた上記出力回路からのデータの出力までの遅延時間にほぼ等しくなるよう、上記値が選択される、ことを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
- 請求項2記載の装置において、上記第1および第2のレジスタそれぞれは、ダイナミック・ランダム・アクセス・メモリ装置の外部の信号源から値を受信する入力端子を含む、ことを特徴とするダイナミック・ランダム・アクセス・メモリ装置。
- メモリ・アレイを有するメモリ装置を制御する方法であって:
クロック信号の単一クロック・サイクルで第1の数のデータ・ビットがメモリ装置に与えられ;
上記メモリ・アレイ中の行アドレスおよび列アドレスで指定される位置への書込みを指定する書込みコマンドをメモリ装置に与え、複数のクロック・サイクルからなる書込み動作の間、上記第1の数の少なくとも2倍である第2の数のデータ・ビットが列増幅器に書込まれるようにし;
クロック信号の単一のクロック・サイクル中に行アドレスをメモリ装置に与え;
他の単一クロック・サイクル中に列アドレスをメモリ装置に与え;
遅延時間値をメモリ装置に与え;
上記遅延時間値は、メモリ装置のレジスタに記憶され、書込みコマンドの受信から書込み動作までの、クロック信号のクロック・サイクル数を表し;
上記書込みコマンドとともに、プリチャージ状態又はセンス済み状態を示す制御入力を与え、プリチャージ状態であれば、上記列増幅器が、書込み動作に続いてプリチャージされて、次のセンス動作が可能な状態にされ、センス済み状態であれば、上記列増幅器が、メモリ・アレイの行の1つのコピーを有しているセンス済み状態のままにされる;
ことを特徴とするメモリ装置を制御する方法。 - 請求項5記載の方法において、上記遅延時間値は、クロック信号のクロック・サイクル数で示される、ことを特徴とするメモリ装置を制御する方法。
- 請求項5記載の方法において、メモリ装置における読取りコマンドの受信から、読取りコマンドに応じたデータの出力までの遅延時間に従って時間遅延値が選択される、ことを特徴とするメモリ装置を制御する方法。
- 請求項5記載の方法において、書込みコマンドの受信から対応する書込み動作の開始までの遅延時間が、読取りコマンドの受信から、読取りコマンドに応じたデータの出力までの遅延時間にほぼ等しくなるよう、上記遅延時間値が選択される、ことを特徴とするメモリ装置を制御する方法。
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