JP2988804B2

JP2988804B2 - 半導体メモリ装置

Info

Publication number: JP2988804B2
Application number: JP5085220A
Authority: JP
Inventors: 辺裕待渡
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-03-19
Filing date: 1993-03-19
Publication date: 1999-12-13
Anticipated expiration: 2014-12-13
Also published as: DE69430683T2; KR0167871B1; EP0616331B1; DE69430683D1; EP0616331A2; JPH06275071A; EP0616331A3; KR940022556A; US5463590A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は高速性を要求される半導
体メモリ装置に関するもので、特にミニコンピュータ、
ワークステーションなどの比較的小規模のシステムのう
ち高速ＣＰＵシステムを搭載した機器に使用される半導
体メモリ装置に関するものである。

【０００２】

【従来の技術】従来から、コンピュータなどの主記憶に
用いられているＤＲＡＭは、周知のように、ＲＡＳ信号
やＣＡＳ信号などの各種の制御信号を必要とする。これ
らの制御信号は、ＣＰＵの動作のために供給されている
クロックを、加工することにより作り出すのが一般的で
あった。

【０００３】一方、近年、ＣＰＵの動作周波数の高速化
がめざましい。そして、ＣＰＵの動作周波数が、ＤＲＡ
Ｍの動作周波数を上回るようになってきている。このた
め、ＣＰＵの動作速度に対して、ＤＲＡＭの動作速度が
遅れてしまうという問題がある。

【０００４】このような、ＣＰＵの動作速度に対する、
ＤＲＡＭの動作速度の遅れをカバーするために、従来か
ら、ＤＲＡＭで構成される主記憶部を複数のバンクで構
成するような構成や、メモリをインターリーブ動作させ
るような構成がとられてきた。これらの構成は、メモリ
のアクセスを並列的に実行することで、ＣＰＵから見た
場合の動作を高速化するものである。しかしながら、そ
の反面、メモリ制御の方法が非常に複雑になり、メモリ
周辺回路の複雑化を招く。

【０００５】

【発明が解決しようとする課題】従来の半導体メモリ装
置は以上のように構成されていたので、ミニコンピュー
タやワークステーションなどのように、比較的小規模な
コンピュータシステムに適用しようとすると、システム
の複雑化を招くという問題点がある。つまり、小規模の
システムで、メモリのバンクアクセスやメモリのインタ
ーリーブを採用しようとすると、ハードウエア的に構成
が複雑になり、システムコストの上昇をまねいたり、ダ
ウンサイジングの妨げになったりする。

【０００６】また、ＣＰＵの動作周波数が５０ＭＨｚ、
１００ＭＨｚと高速になると、メモリの使いこなしが更
に難しくなる。つまり、ＣＰＵの高速化に対応するに
は、メモリの階層をより巧妙に構築する必要があり、メ
モリシステムを更に複雑なものにしてしまう。

【０００７】一方、メモリシステムの複雑化を避けるた
めに、メモリ内部をパイプライン動作させるようなメモ
リ装置も提案されている。しかし、メモリ内部を単純に
パイプライン動作させるだけでは、メモリの動作速度は
コア部からのデータの読み出し速度に律速されてしま
う。つまり、高速動作するＣＰＵの動作に追従させるこ
とができないという問題点がある。

【０００８】本発明の目的は上記のような従来技術の問
題点を解消し、高速動作するＣＰＵを用いたコンピュー
タシステムなどにおいて、メモリ制御システムを複雑化
することなく高速化に対応できる、半導体メモリ装置を
提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、本発明は第１に、複数のメモリセルを有し、加えら
れたアドレスに応じたメモリセルに対してアクセスを行
い、且つ、加えられた各種のコマンドを検知し、加えら
れたコマンドに応じた動作を行なう、半導体メモリ装置
において、前記複数のメモリセルは複数のバンクに分割
されており、前記コマンドのうちのあるものを検知する
あるコマンド検知手段は、前記複数のバンクに共通に１
つだけ設けられている、前記各バンクに、前記アドレス
をラッチするアドレスラッチ手段が設けられており、前
記コマンド検知手段によるコマンドの検知に伴って、前
記各アドレスラッチ手段は、それに対応する前記バンク
が、活性化されたときにラッチ状態となり、プリチャー
ジされたときにラッチ解除状態になる、半導体メモリ装
置を提供するものである。

【００１０】

【００１１】上記目的を達成するために、本発明は第２
に、複数のメモリセルを有し、前記メモリセルに対する
アクセスに当っては、アクセス対象をするメモリセルを
活性化した後にプリチャージを行うようにした、半導体
メモリ装置において、前記複数のメモリセルは複数のバ
ンクに分割されており、前記バンクの全てをプリチャー
ジする全バンクプリチャージ指定を、前記バンクの１つ
のでもプリチャージゲーティング状態にあるときには無
視する、論理手段が設けられている、半導体メモリ装置
を提供するものである。

【００１２】上記目的を達成するために、本発明は第３
に、複数のメモリセルを有し、入力されたオートリフレ
ッシュコマンドあるいはセルフリフレッシュコマンドを
オートリフレッシュコマンド検知手段あるいはセルフリ
フレッシュコマンド検知手段で検知して、それらのメモ
リセルに対してオートリフレッシュあるいはセルフリフ
レッシュを行なうようにした、半導体メモリ装置におい
て、前記セルフリフレッシュの実行は、前記セルフリフ
レッシュコマンドに基づいた信号を、前記セルフリフレ
ッシュコマンド検知手段から前記オートリフレッシュコ
マンド検知手段に周期的に加えることにより、オートリ
フレッシュコマンドが前記オートリフレッシュコマンド
検知手段に周期的に入力されたように見せかけることに
より、行うようにした半導体メモリ装置を提供するもの
である。

【００１３】上記目的を達成するために、本発明は第４
に、複数のメモリセルを有し、前記メモリセルのうちの
リフレッシュカウンタで示されるものに対してリフレッ
シュを行うようにした半導体メモリ装置において、前記
メモリセルは複数のバンクに分割されており、カウンタ
テスト時には、前記リフレッシュカウンタが示すメモリ
セルがいずれのバンクに在るかを検知して、検知された
バンクにおけるカラム系を自動的に活性化する半導体メ
モリ装置を提供するものである。

【００１４】上記目的を達成するために、本発明は第５
に、複数のメモリセルを有し、入力されたアドレスに対
応するメモリセルをアクセスするに当り、それらのメモ
リセルをアクティブコマンドの入力に応じて活性化する
ようにした、半導体メモリ装置において、前記アドレス
を格納するアドレスバッファを有し、前記メモリセルは
複数のハンクに分割されており、前記各バンクは、それ
ぞれバンク用アドレスラッチ部を有し、前記各バンク用
アドレスラッチ部には前記アドレスバッファからのアド
レスが格納されており、前記各バンク用アドレスラッチ
部に格納されたアドレスに対応する各バンクにおけるメ
モリセルの活性化は、前記アクティブコマンドの入力に
よって行われる半導体メモリ装置を提供するものであ
る。

【００１５】上記目的を達成するために、本発明は第６
に、複数のメモリセルを有し、それらのメモリセルに対
してアクセスするに当り、それらのメモリセルをアクテ
ィブコマンドによって活性化するようにした、半導体メ
モリ装置において、前記メモリセルは複数のバンクに分
割されており、前記アクティブコマンドはコマンドラッ
チ手段を介して前記各バンクに伝えられ、このコマンド
ラッチ手段は、あるバンクについて活性化実行中に同一
のバンクのアクティブを内容とする他のアクティブコマ
ンドが入力されても、前記他のアクティブコマンドは無
視する、半導体メモリ装置を提供するものである。

【００１６】

【００１７】

【作用】上記手段において、本発明の半導体メモリ装置
は、第１に、複数のバンクに分割されたメモリセル手段
に対してコマンド検知手段が１系統だけとなっており、
クロック制御が簡単になりヒデゥンロー動作が可能にな
っている。さらに、複数のバンクに分割されたメモリセ
ル手段の各バンク毎にアドレスラッチ手段が設けられ、
各バンクが活性化されてラッチ状態になり、プリチャー
ジ状態になるとラッチ解除となる。

【００１８】

【００１９】上記手段において、本発明の半導体メモリ
装置は、第２に、複数のバンクに分割されたメモリセル
手段の全バンクプリチャージ指定は、論理手段により、
１つのバンクでもバンクプリチャージゲーティング状態
にある時には全バンクのプリチャージ指定を禁止する。

【００２０】上記手段において、本発明の半導体メモリ
装置は、第３に、セルフリフレッシュは、オートリフレ
ッシュ検知手段にカウンタ手段からの信号を与えること
により実行する。

【００２１】上記手段において、本発明の半導体メモリ
装置は、第４に、カウンタテスト時には、リフレッシュ
カウンタが示すメモリセルが存するバンクのカラム系を
自動的に活性化する。

【００２２】上記手段において、本発明の半導体メモリ
装置は、第５に、活性化コマンド検知手段によりメモリ
セルの活性化コマンドを検知すると、バンク用アドレス
バッファからの指示に基づいてメモリセルの活性化を行
わせる。

【００２３】上記手段において、本発明の半導体メモリ
装置は、第６に、同一のバンクに対する活性化コマンド
が、２回以上続けて入力された場合でも、活性化の指示
を制限する。

【００２４】

【００２５】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００２６】図１は本発明の一実施例に係る半導体メモ
リ装置の概略構成図を示すものであり、特に、アドレス
およびデータの流れを示す説明図である。

【００２７】図１において示すように、バンクＩセルア
レイ４３にはロウデコーダ４４とカラムデコーダ４５が
接続される。一方、バンクIIセルアレイ４６にはロウデ
コーダ４７とカラムデコーダ４８が接続される。セルア
レイ４３にはＤＱバッファ４９が接続され、セルアレイ
４６にはＤＱバッファ５０が接続される。

【００２８】なお、アドレスＡＩＮはロウアドレスバッ
ファ２、１９とカラムアドレスバッファ５１に与えられ
る。ロウアドレスバッファ２、１９からのアドレスＡ０
〜Ａ１０はバンクＩ用アドレスラッチ３２、バンクII用
アドレスラッチ３３に出力される。アドレスＢＳはバン
クＩの活性化／プリチャージ用のバンクＩ活性化／プリ
チャージ指定部２６、バンクIIの活性化／プリチャージ
用のバンクII活性化／プリチャージ指定部２７に出力さ
れる。また、ロウアドレスバッファ２、１９のアドレス
Ａ０〜ＢＳはモードレジスタ１５に出力される。

【００２９】バンクＩ用アドレスラッチ３２からのアド
レスＡ０、Ａ１はデコーダ回路ＷＤＲＶに、アドレスＡ
２〜Ａ７はＸ_A,B,C回路に、アドレスＡ８〜Ａ１０はＲ
ＳＬ回路にそれぞれ与えられる。バンクII用アドレスラ
ッチ３３からのアドレスＡ０、Ａ１はデコーダ回路ＷＤ
ＲＶに、アドレスＡ２〜Ａ７はＸ_A,B,C回路に、アドレ
スＡ８〜Ａ１０はＲＳＬ回路にそれぞれ与えられる。

【００３０】カラムアドレスバッファ５１からのアドレ
スＡ１〜Ａ３は２つのＣＳＬセレクタ回路にそれぞれ与
えられる。２つのＣＳＬセレクタ回路の出力は、／ＣＤ
ＲＶ回路と、ＳＣＳＬ回路にそれぞれ出力される。ま
た、カラムアドレスバッファ５１からのアドレスＡ３〜
Ａ８はアドレスカウンタ５２に出力される。アドレスカ
ウンタ５２からのアドレス出力Ａ３〜Ａ８は２つのＹ
_A,B,C回路にそれぞれ出力される。

【００３１】一方、カラムアドレスバッファ５１からの
アドレスＡ０、Ａ１、Ａ９は、ＱＡＣＴ回路５３、５４
に与えられる。ＱＡＣＴ回路５３、５４の出力はそれぞ
れＤＱバッファ４９、５０に接続される。

【００３２】入力データＤＱは、ライトレジスタ５５を
通じて、入力される。その入力データＤＱは、Ｘ’ｆｅ
ｒ（トランスファー）Ｇａｔｅ回路５６及びＤＱバッ
ファ４９、５０を介してセルアレイ（バンクＩ，II）４
３，４６に接続される。ちなみに、Ｘ’ｆｅｒＧａｔｅ
回路５６，５７には、カラムアドレスバッファ５１か
ら、アドレスＡ０、Ａ１が入力されている。

【００３３】ＤＱＭ信号は、ＤＱＭＷレジスタ５０１を
介して、ＤＱＭＷｉに接続される。ＤＱＭＷｉはＤＱバ
ッファ４９、５０に接続される。さらに、ＤＱＭ信号
は、ＤＱＭＲレジスタ５０２を通じて、ＤＱＭＲｉに接
続される。ＤＱＭＲｉはＲｅａｄレジスタ５０３に接続
される。Ｒｅａｄレジスタ５０３の出力であるＰＧＴ、
ＮＧＴの信号は、出力バッファ５０４を通じて、出力デ
ータＤＱとして読み出される。リードレジスタ５０３に
は制御回路５０５が接続されている。この制御回路５０
５は、プリチャージコマンド入力後も、有効なデータを
出力可能なように、リードレジスタ５０３を制御する。
即ち、制御回路５０５は、プリチャージコマンド入力に
伴ってセルアレイ４３，４６からの読み出しデータが無
効データとなる前の有効データを、プリチャージコマン
ド入力後に出力させる。

【００３４】さて、ロウデコーダ４４、４７には、それ
ぞれ、Ｘ_A,B,C回路とロウデコーダＷＤＲＶが接続され
る。また、カラムデコーダ４５、４６には、それぞれ、
／ＣＤＲＶ回路、Ｙ_A,B,C回路、ＳＣＳＬ回路が接続
される。

【００３５】図２は図１の構成におけるロウ系コントロ
ール部のブロック図であり、特にシンクロナスＤＲＡＭ
のロウ系アーキテクチャーを示すものである。

【００３６】図において示すように、ＡＣＴコマンド検
知部１には、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、
ＣＬＫ及びＣＭＬＡＴが与えられる。そのＡＣＴコマン
ド検知部１の出力は、ロウアドレスバッファ２中のアド
レスラッチ３と、ゲート４とに出力される。ちなみに、
ロウアドレスバッファ２中のアドレスバッファ５にはア
ドレス入力ＡＩＮが入力される。この入力ＡＩＮは、ア
ドレスラッチ３を介して、ロウアドレスとしてロウアド
レス線に出力される。

【００３７】また、オートリフレッシュ検知部６には、
／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＣＬＫ、ＣＫＥ
及びＣＭＬＡＴが与えられる。このオートリフレッシュ
検知部６の出力は、オートリフレッシュカウンタ７と、
ゲート８と、プリチャージ制御部９とに与えられる。オ
ートリフレッシュカウンタ７は、カウンタコントロール
１０とカウンタ１１を有する。このカウンタ７の出力は
ゲート８を介してロウアドレス線に導出される。なお、
プリチャージ制御部９の出力は、両バンクプリチャージ
強制信号として、オアゲート２４、２５に出力される。
オアゲート２４は、バンクＩをプリチャージするための
プリチャージ信号を、バンクＩ活性化／プリチャージ指
定部２６中のバンクＩプリチャージ部２９に与えるもの
である。オアゲート２５は、バンクIIをプリチャージす
るためのプリチャージ信号を、バンクII活性化／プリチ
ャージ指定部２７中のバンクIIプリチャージ部３１に与
えるものである。

【００３８】なお、バンクＩ活性化／プリチャージ指定
部２６は、バンクＩ活性化部２８とバンクＩプリチャー
ジ部２９を有する。オアゲート２４の出力は、バンクＩ
プリチャージ部２９に与えられる。一方、バンクII活性
化／プリチャージ指定部２７は、バンクII活性化部３０
とバンクIIプリチャージ部３１を有する。オアゲート２
５の出力は、バンクIIプリチャージ部３１に与えられ
る。

【００３９】また、セルフリフレッシュ検知部１２に
は、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、ＣＬＫ、Ｃ
ＫＥ及びＣＭＬＡＴが与えられる。このセルフリフレッ
シュ検知部１２の出力は、セルフリフレッシュカウンタ
１３、パワーダウン部１４、モードレジスタ１５に与え
られる。セルフリフレッシュカウンタ１３はセルフカウ
ンタコントロール１６とカウンタ１７を有する。そのカ
ウンタ１３の出力は、セルフ活性化周期信号として、オ
ートリフレッシュ検知部６に出力される。また、パワー
ダウン部１４には、ＣＬＫとＣＰＯＲ、ＣＫＥが与えら
れ、そのパワーダウン部１４の出力は初段に出力され
る。一方、セルフリフレッシュ検知部１２からモードレ
ジスタ１５に与えられる信号は、アドレスＡ７を無視す
るドントケア指定信号として用いられる。モードレジス
タ１５から、プリチャージ制御部９には、アドレスＡ７
に対応する信号が与えられる。また、／ＣＳ、／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥ、ＣＬＫ及びＣＭＬＡＴが与えら
れるプリコマンド検知部１８の出力は、ロウアドレスバ
ッファ１９にラッチプリコマンドとして与えられると共
に、バンク指定検知部２０にプリ指定パルスとして与え
られる。ロウアドレスバッファ１９は、アドレスＡＩＮ
が与えられるアドレスバッファ２１と、バッファ２１か
らの出力をラッチしてＡ１０、ＢＳとして出力するアド
レスラッチ２２を有する。ロウアドレスバッファ１９の
出力Ａ１０、ＢＳは、バンク指定検知部２０に与えられ
る。バンク指定検知部２０からはバンクＩプリチャージ
信号とバンクIIプリチャージ信号が出力される。なお、
バンクＩプリチャージ信号はオアゲート２４に、バンク
IIプリチャージ信号はオアゲート２５にそれぞれ与えら
れる。

【００４０】一方、オートプリチャージバンク検知部２
３には、／ＮＯＮＣＬＡ、／ＷＭＲ、Ａ１０Ｃ、ＢＳ
Ｃ、ＣＬＫが入力される。このオートプリチャージバン
ク検知部２３は、バンクＩプリチャージ信号とバンクII
プリチャージ信号を出力する。なお、バンクＩプリチャ
ージ信号はオアゲート２４に、バンクIIプリチャージ信
号はオアゲート２５にそれぞれ出力される。

【００４１】ロウアドレスバッファ２とカウンタ７とに
接続されるロウアドレス線は、バンクＩ用アドレスラッ
チ３２とバンクII用アドレスラッチ３３とに接続され
る。そして、バンクＩ用アドレスラッチ３２にラッチさ
れたアドレスは、バンクＩ回路３４に出力される。バン
クII用アドレスラッチ３３にラッチされたアドレスは、
バンクII回路３５に出力される。

【００４２】バンクＩ用アドレスラッチ３２には、バン
クＩアドレスラッチコントロール部３６から、活性化ラ
ッチ／プリチャージ解除信号が出力される。バンクII用
アドレスラッチ３３には、バンクIIアドレスラッチコン
トロール部３７から、活性化ラッチ／プリチャージ解除
信号が出力される。

【００４３】バンクＩ用アドレスラッチ３２からは、バ
ンクＩ活性化／プリチャージ指定部２６中のバンクＩ活
性化部２８に、／ＢＳが出力される。バンクII用アドレ
スラッチ３３からは、バンクII活性化／プリチャージ指
定部２７中のバンクII活性化部に、／ＢＳが出力され
る。

【００４４】バンクＩ活性化／プリチャージ指定部２６
中のバンクＩ活性化部２８からは、ラッチ信号がバンク
Ｉアドレスラッチコントロール部３６と／ＲＴＭＩ部３
８とに与えられる。一方、バンクII活性化／プリチャー
ジ指定部２７中のバンクII活性化部３０からは、ラッチ
信号が、バンクＩアドレスラッチコントロール部３７と
／ＲＴＭII部３９とに与えられる。

【００４５】バンクＩ活性化／プリチャージ指定部２６
中のバンクＩプリチャージ部２９からは、解除信号がバ
ンクＩアドレスラッチコントロール部３６とアンドゲー
ト４０とに与えられる。一方、バンクII活性化／プリチ
ャージ指定部２７中のバンクIIプリチャージ部３１から
は、解除信号が、バンクＩアドレスラッチコントロール
部３７とアンドゲート４０に与えられる。

【００４６】バンクＩ活性化／プリチャージ指定部２６
から、バンクＩ回路３４には、活性化／プリチャージ信
号が出力される。バンクII活性化／プリチャージ指定部
２７から、バンクII回路３５には、活性化／プリチャー
ジ信号が出力される。

【００４７】／ＲＴＭＩ部３８の出力は、アンドゲート
４１に出力されると共に、バンクＩ活性化／プリチャー
ジ指定部２６中のバンクＩプリチャージ部２９にプリチ
ャージゲーティング信号として出力される。一方、／Ｒ
ＴＭII部３９の出力は、アンドゲート４１に出力される
と共に、バンクII活性化／プリチャージ指定部２７中の
バンクIIプリチャージ部３１にプリチャージゲーティン
グ信号として出力される。

【００４８】なお、アンドゲート４０からは、両バンク
プリチャージ信号がセルフリフレッシュ検知部１２と、
オートリフレッシュ検知部６と、プリチャージ制御部９
と、カウンタ７中のカウンタコントロール１０とに与え
られる。プリチャージ制御部９はこの信号を両バンク強
制解除信号として用いる。一方、アンドゲート４１から
は、／ＲＴＭ信号が両バンク可ゲーティング信号とし
て、バンク指定検知部２０に与えられる。

【００４９】図２からも明らかなように、活性化コマン
ド検知部１、オートリフレッシュ検知部６、セルフリフ
レッシュ検知部１２、プリチャージコマンド検知部１
８、オートプリチャージバンク検知部２３などのコマン
ド入力部や、ロウアドレスバッファ２、１９、オートリ
フレッシュカウンタ７、セルフリフレッシュカウンタ１
３は全体で１つだけ存在する。これに対し、各バンク用
のバンク活性化／プリチャージ指定部２６、２７はバン
クの数だけ存在している。

【００５０】そして、コア部は、バンク活性化／プリチ
ャージ用指定部２６、２７を指定する信号によりコント
ロールされる。このコア部は図３のブロック図に示すよ
うな構成となる。

【００５１】図３において示すように、バンクラッチア
ドレス回路４２には、アドレスＡｄｄとバンク（活性化
／プリチャージ）指定信号とが与えられる。アドレスＡ
０、Ａ１はデコード部ＷＤＲＶｍに出力される。アドレ
スＡ２〜Ａ７はＸａ回路に、アドレスＡ８〜Ａ１０はＲ
ＳＬ回路に、ＢＳはＫＩ／II回路に出力される。Ｘａ回
路の出力であるＸ_A,B,CはＲ／Ｄ回路とロウスペアデコ
ーダＲＳＤとに出力される。一方、ＲＳＬ回路の出力
は、ＷＰＳＳＷＤ回路と、ＥＱＬ回路と、カラムスペア
検知回路ＣＳＤに出力される。カラムスペア検知回路Ｃ
ＳＤの出力であるＦ２〜Ｆ８、ＦＦはカラムスペア回路
ＣＳに与えられる。なお、ロウスペアデコーダＲＳＤの
出力は、Ｒ／Ｄ回路とＷＰＳＳＷＤ回路とに出力され
る。なお、信号発生回路ＸＶＬＤは、バンク（活性化／
プリチャージ）指定信号に基づき、ワード線を活性化す
るための信号を発生する。電荷供給回路ＷＫＭはワード
線用に電荷を供給する回路である。デコード部ＷＤＲＶ
ｍはアドレスＡ０、Ａ１に基づいて、ワード線をデコー
ドする。センス増幅器／ＳＡＮとドライバＳＡＰはワー
ド線を読み出すためのものである。信号回路ＦＴＤは、
センス増幅器／ＳＡＮにセルアレイをつなぐための信号
を発生するものである。電荷供給回路ＦＤＲＶは、信号
回路ＦＴＤに電荷を供給する。そして、ＥＱ回路は信号
回路ＦＴＤと、センス増幅器／ＳＡＮに、ドライバＳＡ
Ｐとに接続される。

【００５２】以上の回路は、全てバンク（活性化／プリ
チャージ）指定信号から動き始める。

【００５３】図４は以上のように構成される半導体メモ
リ装置の動作を説明するタイミングチャートであり、特
にヒデゥンロー動作を説明するものである。ちなみに、
図は、１６ＭシンクロナスＤＲＡＭにおけるアクティブ
ページランダムリードの４ラップモードを示すもので、
（Ａ）はクロックＣＬＫ、（Ｂ）は／ＣＳ、（Ｃ）は／
ＲＡＳ、（Ｄ）は／ＣＡＳ、（Ｅ）は／ＷＥ、（Ｆ）は
ＡＤＤ、（Ｇ）はアドレスＡ０、（Ｈ）はＤＱＭ、
（Ｉ）はＣＫＥ、（Ｊ）はＤＱをそれぞれ示すものであ
る。

【００５４】図４からも明らかなように、このような動
作が行えるようになると、汎用ＤＲＡＭでは行えなかっ
た動作ができる。つまり、プリチャージ中にデータを出
力したり、異なるバンクを活性化してプリチャージを任
意の組み合わせで行うこと等ができる。例えば、異なる
バンクを交互に指定すれば、実質的なサイクルタイムを
縮めることができる。

【００５５】また、汎用品のＣＡＳビフォアＲＡＳリフ
レッシュに対応してオートリフレッシュがある。このオ
ートフレッシュを行うに際しても、汎用品においてオー
トフレッシュを行なうときに必要な動作、即ち、リフレ
ッシュ後のプリチャージ指定という動作は必要ない。つ
まり、リフレッシュ後にプリチャージ指定をわざわざ行
わなくても、リフレッシュ後に自動的にプリチャージを
入れればよく、コントロールが簡単に行なえる。

【００５６】一方、カウンタテスト時には、モードセッ
トにおいて、プリチャージが自動的に入らないようにし
ておけばよい。

【００５７】また、自動的にリフレッシュを行うセルフ
リフレッシュモードについては図５に示すとおりであ
る。ちなみに、図５は、１６ＭシンクロナスＤＲＡＭに
おけるセルフリフレッシュサイクルを示すもので、
（Ａ）はクロックＣＬＫ、（Ｂ）は／ＣＳ、（Ｃ）は／
ＲＡＳ、（Ｄ）は／ＣＡＳ、（Ｅ）は／ＷＥ、（Ｆ）は
ＢＳ、（Ｇ）はＤＱＭ、（Ｈ）はＣＫＥ、（Ｉ）はＤＱ
をそれぞれ示すものである。図５にも示すように、クロ
ック１と２の立ち上がりの間が両バンクプリチャージ期
間となっており、クロック６の立ち上がりがセルフリフ
レッシュエントリーとなっている。そして、クロック７
の立ち上がりからクロック１２の立ち上がりまでの間が
セルフリフレッシュサイクルである。続く、クロック１
２の立ち上がりからクロック２２の立ち上がりまでの間
が非動作サイクルとなっており、クロック２２の立ち上
がりがアービタリィサイクルとなっている。

【００５８】さて、以上のような動作を行わせるため
の、アーキテクチャーについて説明する。

【００５９】まず、ロウ系活性化について表１に基づい
て説明する。

【００６０】

【表１】まず、半導体メモリ装置のセルアレイを活性化しなくて
はならないのは、次にの３つの場合がある。第１は、ロ
ウ系活性化コマンドが入った場合であり、第２はオート
リフレッシュに入った場合であり、第３はセルフリフレ
ッシュに入った場合である。

【００６１】先ず、ロウ活性化コマンドが入った場合
は、ロウアドレスを取り込み、活性化されたバンク側で
取り込みアドレスをラッチする必要がある。これは、各
バンクで異なるアドレスを活性化する場合があり、この
場合には各バンクごとにアドレスをラッチする必要があ
るためである。

【００６２】また、一旦活性化されたバンクは、一定期
間内はプリチャージコマンドを受けつけないようにする
必要がある。これは、活性化されたバンクで、一定期間
以内にプリチャージに入ってしまうと、セルデータが破
壊されることになるので、これを防ぐためである。

【００６３】セルフリフレッシュに関しては、オートリ
フレッシュ用の回路を定期的に活性化するようにしてい
る。

【００６４】オートリフレッシュは、内部カウンタを用
いて、そのカウンタアドレスに対応するセルをリフレッ
シュするものである。オートリフレッシュ用カウンタ
は、オートリフレッシュ後のプリチャージに入った時
に、カウントアップされる。

【００６５】オートリフレッシュについては、図６に示
すとおりである。ちなみに、図３は、１６Ｍシンクロナ
スＤＲＡＭにおけるオートリフレッシュサイクルを示す
もので、（Ａ）はクロックＣＬＫ、（Ｂ）は／ＣＳ、
（Ｃ）は／ＲＡＳ、（Ｄ）は／ＣＡＳ、（Ｅ）は／Ｗ
Ｅ、（Ｆ）はアドレスＡ０、（Ｇ）はＤＱＭ、（Ｈ）は
ＣＫＥ、（Ｉ）はＤＱをそれぞれ示すものである。図に
も示すように、クロック０の立ち上がりが、両バンクプ
リチャージとなっており、クロック４の立ち上がりがオ
ートリフレッシュの開始となっている。そして、クロッ
ク１４の立ち上がりのアービタリーサイクルまでオート
リフレッシュが行われる。

【００６６】次に、ロウ系プリチャージについて表２に
基づいて説明する。

【００６７】

【表２】ロウ系プリチャージについても３つの場合がある。１つ
は、プリチャージコマンドが入った場合、第２は、オー
トプリチャージに入った場合、第３は、オートリフレッ
シュに入った場合である。

【００６８】まず、プリチャージコマンドが入った場合
について説明する。プリチャージコマンドが入るのは、
先にも述べたように、ロウ系活性化後の一定期間後とな
る。プリチャージに入り、アドレスをラッチしている必
要がなくなれば、アドレスのラッチを解除して、次のア
ドレス入力に備える必要がある。このプリチャージゲー
ティングは、各バンクが別々に活性化された時に、他方
のバンクの影響を受けないように、それぞれのバンクに
存する必要がある。

【００６９】一方、オートリフレッシュ時に、オートプ
リチャージが指定されている場合は、リフレッシュ終了
後に自動的にプリチャージがなされる。これは、モード
セット時に指定を行ことによってなされる。オートリフ
レッシュの系列は、セルフリフレッシュ時にも使われる
が、この場合は、たとえカウンタテスト指定がされてい
ても、リフレッシュ後は自動的にプリチャージを入れる
必要がある。

【００７０】なお、カラムコマンドサイクルでオートプ
リチャージ指定を行った場合は、モジュール長アクセス
後のＣＬＫの立ち上がりでプリチャージを行う必要があ
る。

【００７１】一方、半導体メモリ装置のデバイスで消費
されるパワーを削減するために、パワーダウンモードが
用意されている。

【００７２】ここで、パワーダウンモードについて、表
３にしたがって説明する。

【００７３】

【表３】パワーダウンモードについては２つの場合がある。１つ
はパワーダウンモードを指定した場合であり、他はセル
フリフレッシュに入った場合である。

【００７４】このパワーダウンモードについては図７に
示すとおりである。ちなみに、図７は、１６Ｍシンクロ
ナスＤＲＡＭにおけるパワーダウンモードを示すもの
で、（Ａ）はクロックＣＬＫ、（Ｂ）は／ＣＳ、（Ｃ）
は／ＲＡＳ、（Ｄ）は／ＣＡＳ、（Ｅ）は／ＷＥ、
（Ｆ）はＡＤＤ、（Ｇ）はアドレスＡ０、（Ｈ）はＤＱ
Ｍ、（Ｉ）はＣＫＥ、（Ｊ）はＤＱをそれぞれ示すもの
である。図にも示すように、クロック９の立ち上がりか
らクロック１７の立ち下がりの間の期間がパワーダウン
となっている。ちなみに、パワーダウンモードへのエン
トリーは、ｔＳＢと（ｔＳＴＵＰ＋ＴＰＲＤ）うちの遅
い方のタイミングとなる。

【００７５】また、モードセットサイクルについて、表
３にしたがって説明する。

【００７６】モードセットサイクル時はアドレスＡ０〜
ＢＳまでのアドレスを取り込み、モードをデコードす
る。これが、行えるのは、モジュール長分のアクセスを
終了した後となる。

【００７７】このモードセットサイクルについては図８
に示すとおりである。ちなみに、図８は、モードレジス
タセットサイクルを示すもので、（Ａ）はクロックＣＬ
Ｋ、（Ｂ）は／ＣＳ、（Ｃ）は／ＲＡＳ、（Ｄ）は／Ｃ
ＡＳ、（Ｅ）は／ＷＥ、（Ｆ）はアドレスＡ０〜Ａ１
０、ＢＳをそれぞれ示すものである。図に示すように、
／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、アドレスＡ０〜
Ａ１０、ＢＳが切り替わってから、時間ｔＳＴＵＰ経過
後にモードセットサイクルとなる。これから、時間ｔＲ
ＳＣ経過後にアービタリーサイクルとなる。

【００７８】次に、コア部回路構成について、表４にし
たがって説明する。

【００７９】

【表４】コア部回路を動作させるものは、ロウデコーダを動作さ
せる系列と、ワード線を動作させる系列と、センス増幅
器を選択する系列が存在する。これらの系列は、表中に
ＷＬ系列、Ｒ／Ｄ系列、ＲＳＬ系列、Ｋ系列として示し
てある。

【００８０】次に、図２、図３に示された構成の各部に
ついて詳細に説明する。

【００８１】先ず、バンク活性化／プリチャージ検知に
関して、表５に従って説明する。

【００８２】

【表５】バンク活性化／プリチャージ指定部２６、２７はバンク
活性用パルスＢＡＣＴが入力された時に活性化され、こ
のＢＡＣＴはオートプリチャージまたはバンク活性化コ
マンドが入力された場合に活性化する。また、バンクは
ロウプリチャージゲーティング／ＲＴＭがハイレベルの
状態でのバンクプリチャージコマンド入力時、またはオ
ートリフレッシュ時／ＲＴＭの立ち上がり時、またはオ
ートプリチャージ指定時のオートプリチャージ信号活性
化時のいずれかの場合にプリチャージになる。

【００８３】以上の動作は、図９、図１０、図１１の回
路図に示すような回路を通じて制御される。

【００８４】ここで、図９はバンク活性／不活性指定回
路であり、ＡＲＩＢＳ（／ＡＲＩＢＳ）信号、ＢＡＣＴ
信号、／ＲＩＭＩ（／ＲＩＭII）、／ＰＲＥＣＩ（／Ｐ
ＲＥＣII）、／ＡＵＰＥＬ、／ＲＴＭＩ（／ＲＴＭI
I）、／ＡＵＴＰＩ（／ＡＵＴＰII）に基づいてＢＮＫ
Ｉ（ＢＮＫII）並びにＢＮＫＦＩ（ＢＮＫＦII）を出力
するものである。図において、６１〜６４はインバー
タ、６５〜６７はノアゲート、６９〜７１はナンドゲー
ト、７２、７３はインバータ、９２〜９４は時定数回路
であり、それぞれの論理の組み合わせにより、入力に対
応した出力信号を得ている。

【００８５】また、図１０はバンクプリチャージゲーテ
ィング回路であり、ＢＮＫＩ（ＢＮＫII）に基づいて、
／ＲＴＭＩ（／ＲＴＭII）を出力するものである。図に
おいて示すように、ＢＮＫＩ（ＢＮＫII）は、ドレイン
同士を抵抗７４で結んだＰチャンネルＭＯＳトランジス
タ７５とＮチャンネルＭＯＳトランジスタ７６のそれぞ
れのゲートと、ナンドゲート７７とに入力される。トラ
ンジスタ７５のドレインは、コンデンサ７８を介して接
地されるラインを通じて、インバータ７９、８０の直列
回路に入力される。インバータ８０の出力はナンドゲー
ト７７に与えられる。そして、ナンドゲート７７の出力
として、／ＲＴＭＩ（／ＲＴＭII）を得ている。

【００８６】図１１はバンク活性化回路であり、ＡＣＴ
Ｃ信号とＡＵＴＣ信号をノアゲート８１に入力し、ノア
ゲート８１の出力をインバータ８２を介して取り出すこ
とにより、ＢＡＣＴ信号を得ている。

【００８７】次に、ＡＣＴコマンド検知について、表６
に基づいて説明する。

【００８８】

【表６】バンクアクティブコマンド検知後、バンク活性用パルス
を出力し、ロウアドレスバッファ出力をラッチする。こ
れらの動作は図１２、図１３、図１４の回路および図１
１の回路を通じて実行される。

【００８９】さて、図１２はバンク活性化コマンド検知
回路である。図にも示すように、ＣＭＬＡＴ信号、／Ｃ
ＳＩＮ信号、／ＲＡＳＩＮ信号、／ＣＡＳＩＮ信号、／
ＷＥＩＮ信号に基づいて、ＲＯＷＡＣＴ信号が出力され
る。つまり、ＣＭＬＡＴ信号と／ＣＳＩＮ信号をノアゲ
ート８３を通じて、また／ＲＡＳＩＮ信号をインバータ
８４を通じて、／ＣＡＳＩＮ信号と／ＷＥＩＮ信号を直
接に、ナンドゲート８５に入力し、ナンドゲート８５の
出力をインバータ８６を通じて取り出すことにより、Ｒ
ＯＷＡＣＴ信号を得ている。

【００９０】図１３はバンク活性化コマンドパルス発生
回路である。図に示すように、ＲＯＷＡＣＴ信号とＣＬ
ＫＩＮ信号に基づいてＡＣＴＣ信号が発生される。この
回路は、ナンドゲート８６〜８８、インバータ８９、９
０、時定数回路９５、９６により構成される。

【００９１】図１４はロウアドレスラッチ回路であり、
ＡＣＴＣ信号、ＲＥＦＲ信号、ＭＳＰ信号をノアゲート
９７に入力し、ノアゲート９７の出力をインバータ９
８、９９の直列回路を通じて取り出すことにより、／Ｒ
ＡＬ信号を得ている。

【００９２】また、各バンク用アドレスは、バンク活性
化でラッチされ、バンクプリチャージでラッチ解除され
る。これは、図１５に示すバンク用アドレスラッチ回路
を通じて行われる。

【００９３】図１５においてＢＮＫＩ（ＢＮＫII）信号
は、直接ノアゲート１００に入力されると共に時定数回
路１０１を通じてノアゲート１００に入力される。ノア
ゲート１００の出力はインバータ１０２、１０３を通じ
て／ＢＡＬＩ（ＢＡＬII）として出力される。ちなみ
に、時定数回路１０１は信号出力をＢＬ（ビット線）イ
コライズまで待たせるためである。

【００９４】図１６に示されるように、ロウアドレスバ
ッファの出力は、コア部アドレス指定用出力ＡＲｉ、プ
リチャージ指定用出力Ａ１０ＰＲ、ＢＳＰＲとして導出
される。ちなみに、図１６はロウアドレスバッファ回路
である。／ＳＥＬＰＤ、／ＳＴＢＰＤを、ナンドゲート
１０３を通じて、ＰチャンネルＭＯＳトランジスタ１０
４のゲートに入力する。アドレスＡｉを、Ｐチャンネル
ＭＯＳトランジスタ１０５のゲートと、ＮチャンネルＭ
ＯＳトランジスタ１０６、１０７のゲートとに入力して
いる。トランジスタ１０５、１０７のドレインは、イン
バータ１０８を通じて取り出される。インバータ１０８
の出力は、トランジスタ１０７に並列接続されるＮチャ
ンネルＭＯＳトランジスタ１０９のゲートに入力され
る。インバータ１０８の出力はクロックドインバータ１
１０、１１１に入力される。一方、リフレッシュカウン
タからのＲＡｊはクロックドインバータ１１２に入力さ
れる。ちなみに、クロックドインバータ１１０は／ＰＢ
Ｌ信号によりクロックド動作し、クロックドインバータ
１１１は／ＲＡＬ信号によりクロックド動作し、クロッ
クドインバータ１１２はＲＦＡＤＤ信号によりクロック
ド動作する。クロックドインバータ１１０の出力は、イ
ンバータ１１３、１１４を通じる経路と直接の経路とを
経て、インバータ１１７に入力され、Ａ１０ＰＲ、ＢＳ
ＰＲ出力を得る。また、クロックドインバータ１１１、
１１２の出力は、インバータ１１５、１１６を通じる経
路と直接の経路とを経て、インバータ１１８に入力さ
れ、ＡＲｉ出力を得る。ちなみに、クロックド１１０を
含む系は、Ａ１０とＢＳを含む系にのみ存在する。

【００９５】次に、オートリフレッシュ検知について、
表７に基づいて説明する。

【００９６】

【表７】オートリフレッシュ検知信号は、オートリフレッシュコ
マンド入力時およびセルフリフレッシュ周期指定用カウ
ンタ活性時に、活性化される。オートリフレッシュ検知
信号が活性化されると、バンク活性化がなされる。オー
トリフレッシュ時はリフレッシュカウンタ出力を用いる
ため、アドレスバッファ出力は止められる。また、オー
トプリチャージ指定されている時は、／ＲＴＭ信号の立
ち上がりによりプリチャージが始まる。また、カウンタ
テスト時は、内部で活性化されたバンクがどちら側であ
るのかが不明であるために、カウンタによって活性化さ
れた側を自動的にカラムアクティブ状態にする。

【００９７】以上の動作は、図１７〜図２５の回路によ
って実現される。

【００９８】図１７はオートリフレッシュコマンド検知
回路である。ＣＭＬＡＴ信号、／ＣＳＩＮ信号、／ＲＡ
ＳＩＮ信号をノアゲート１１９を通じて、／ＣＡＳＩＮ
信号をインバータ１２０を通じて、／ＷＥＩＮ信号、Ｃ
ＫＥＩＮ信号を直接、それそれナンドゲート１２１に入
力することにより、出力として／ＡＲＣ信号を得てい
る。

【００９９】図１８は両バンクプリチャージ検知回路で
あり、／ＢＡＬＩ信号と／ＢＡＬII信号をナンドゲート
１２２に入力することにより、出力として／ＢＡＬ信号
を得ている。

【０１００】図１９はオートリフレッシュ指定回路であ
り、／ＡＲＣ信号と／ＢＡＬ信号をノアゲート１２３
に、ＣＬＫＩＮ信号を時定数回路１２４とナンドゲート
１２６に、／ＢＡＬ信号をインバータ１２７、／ＳＬＦ
ＴＰ信号をナンドゲート１３１にそれぞれ入力してい
る。ノアゲート１２３の出力はナンドゲート１２６に接
続され、時定数回路１２４の出力はインバータ１２５を
通じてナンドゲート１２６に接続され、ナンドゲート１
２６の出力はナンドゲート１３１に接続される。一方、
インバータ１２７の出力はナンドゲート１３０と時定数
回路１２８に与えられるが、時定数回路１２８の出力は
インバータ１２９を通じてナンドゲート１３０に与えら
れる。ナンドゲート１３０の出力はナンドゲート１３２
に与えられる。ナンドゲート１３１の出力はナンドゲー
ト１３２の入力に、ナンドゲート１３２の出力はナンド
ゲート１３１の入力にそれぞれ接続される。ナンドゲー
ト１３１の出力はＡＵＴＲＦ信号として導出される。一
方、ナンドゲート１３１の出力はインバータ１３３を通
じて、／ＡＵＴＲＦ信号として出力される。

【０１０１】図２０はリフレッシュ状態検知回路であ
る。／ＡＵＴＲＦ信号と／ＳＬＦＲＦ信号をナンドゲー
ト１３４に入力することにより、ＲＥＦＲ信号を得てい
る。

【０１０２】図２１はオートリフレッシュプリチャージ
指定回路である。ＡＵＴＲＦ信号を直接、ＭＯＤＥ７信
号をインバータ１３５を通じて、それぞれナンドゲート
１３６に入力することにより、／ＡＵＰＥＬ信号を得て
いる。

【０１０３】図２２はリフレッシュアドレスゲート回路
である。／ＡＵＴＲＦ信号を時定数回路１３７とインバ
ータ１３８を通じてノアゲート１３９に入力すると共
に、／ＡＵＴＲＦ信号を直接ノアゲート１３９に入力す
る。ノアゲート１３９の出力をインバータ１４０を通じ
て取り出すことにより、／ＲＦＡＤＤ信号を得ている。
また、インバータ１４０の出力をインバータ１４１を通
じて反転することにより、ＲＦＡＤＤ信号を得ている。

【０１０４】図２３はリフレッシュアクティブバンク回
路である。／ＲＦＡＤＤ信号を時定数回路１４２とイン
バータ１４３を通じてナンドゲート１４４に入力すると
共に、／ＲＦＡＤＤ信号を直接ナンドゲート１４４に入
力する。ナンドゲート１４４の出力をインバータ１４５
を通じて取り出すことにより、ＡＵＴＣ信号を得てい
る。

【０１０５】図２４はカウンタテスト対応カラム系選択
回路である。図において示すように、／ＢＳＣＬ信号と
ＢＮＫＩ信号は、ナンドゲート１４６を通じて、ナンド
ゲート１４９に入力される。／ＡＵＴＲＦ信号は、イン
バータ１４７を通じて、ナンドゲート１４８に入力され
る。ＭＯＤＥ７信号とＢＮＫＩ信号は、ナンドゲート１
４８に入力される。ナンドゲート１４８の出力はナンド
ゲート１４９に入力される。ナンドゲート１４９の出力
としてＣＬＳＩ信号を得る。一方、ＢＳＣＬ信号とＢＮ
ＫII信号は、ナンドゲート１５０を通じて、ナンドゲー
ト１５３に入力される。／ＡＵＴＲＦ信号は、インバー
タ１５１を通じて、ナンドゲート１５２に入力される。
ＭＯＤＥ７信号とＢＮＫII信号は、ナンドゲート１５２
に入力される。ナンドゲート１５２の出力はナンドゲー
ト１５３に入力される。ナンドゲート１５３の出力とし
てＣＬＳII信号を得る。

【０１０６】図２５はリフレッシュカウンタ回路であ
る。図において示すように、／ＡＵＴＲＦは、インバー
タ１５４、１５５を介して入力され、時定数回路１５６
とナンドゲート１５７に与えられる。時定数回路１５６
の出力は、インバータ１６０を通じて、ナンドゲート１
５７に与えられる。ナンドゲート１５７の出力は、イン
バータ１５８を通じて、ＣＴ信号として取り出される。
ＣＴ信号は、インバータ１５９を通じて、／ＣＴ信号と
される。ちなみに、時定数回路１５６はＲＢＳ信号が反
転する長さに設定される。

【０１０７】Ｒｊ信号はインバータ１６２の出力として
取り出される。インバータ１６２の出力は、クロックド
インバータ１６６に接続されると共に、クロックドイン
バータ１６１を通じてインバータ１６２の入力側に戻さ
れる。クロックドインバータ１６６の出力は、インバー
タ１６３とクロックドインバータ１６５に接続される。
インバータ１６３の出力は、クロックドインバータ１６
４を通じて、インバータ１６３の入力側に戻される。ク
ロックドインバータ１６５の出力はインバータ１６２に
与えられる。ちなみに、クロックドインバータ１６１、
１６６は／（Ｒｊ−１）によりゲート動作し、クロック
ドインバータ１６４、１６５は（Ｒｊ−１）によりゲー
ト動作する。なお、ＲＢＳ−１はＣＴに対応するもので
あり、／（ＲＢＳ−１）は／ＣＴに対応するものであ
る。

【０１０８】ＣＴは図２５に示すように、ＢＳ段、０段
目、１段目〜１０段目と接続されるカウンタのＢＳ段に
与えられる。

【０１０９】次に、表８にしたがって、セルフリフレッ
シュ検知、プリチャージコマンド検知、オートプリチャ
ージバンク検知について説明する。

【０１１０】

【表８】セルフリフレッシュは、リフレッシュ周期をカウンタを
用いて作り出し、その周期毎にオートリフレッシュを行
うことにより実現する。これらを実現するために、図２
６〜図２９の回路が用いられる。

【０１１１】図２６はセルフリフレッシュコマンド検知
回路である。図において示すように、ＣＭＬＡＴ信号、
／ＣＳＩＮ信号、／ＲＡＳＩＮは、ノアゲート１６７を
通じて、ナンドゲート１７０に入力される。一方、／Ｃ
ＡＳＩＮ信号はインバータ１６８を通じて、／ＷＥＩＮ
信号は直接、ＣＫＥＩＮ信号はインバータ１６９を通じ
て、ナンドゲート１７０に入力される。そして、ナンド
ゲート１７０の出力として、／ＳＲＣ信号を得る。

【０１１２】図２７はセルフリフレッシュ指定回路であ
る。図において示すように、／ＳＲＣ信号と／ＢＡＬ信
号は、ノアゲート１７１に入力される。ＣＬＫＩＮは、
時定数回路１７２とナンドゲート１７４に入力される。
ＣＫＥ信号は、時定数回路１７６とノアゲート１７８に
入力される。時定数回路１７２の出力は、インバータ１
７３を通じて、ナンドゲート１７４に入力される。時定
数回路１７６の出力は、インバータ１７７を通じて、ナ
ンドゲート１７８に入力される。ノアゲート１７１の出
力は、ナンドゲート１７４に与えられる。ナンドゲート
１７４の出力はナンドゲート１７５に、ナンドゲート１
７８の出力はナンドゲート１７９の出力に、それぞれ、
与えられる。また、ナンドゲート１７５の出力はナンド
ゲート１７９の入力に、ナンドゲート１７９の出力はナ
ンドゲート１７５の入力に、それぞれ、接続される。そ
して、ナンドゲート１７５の出力としてＳＬＦＲＦ信号
を得ることができる。また、この信号を、インバータ１
８０で反転して、／ＳＬＦＲＦ信号を得ることができ
る。

【０１１３】図２８はセルフリフレッシュタイミングパ
ルス回路である。図において示すように、ＳＬＦＲＦ信
号は、時定数回路１８１とナンドゲート１８３に与えら
れる。時定数回路１８１の出力は、インバータ１８２を
通じて、ナンドゲート１８３に入力される。ナンドゲー
ト１８３の出力はナンドゲート１８４に与えられる。ナ
ンドゲート１８４には他に／ＳＲＦＰ信号が入力されて
いる。ナンドゲート１８４の出力は、インバータ１８５
を介して、／ＳＬＦＴＰ信号として出力される。

【０１１４】図２９はセルフ強制プリチャージ指定回路
である。図において示すように、ＣＴＥＳＴ信号と／Ｓ
ＬＦＲＦ信号は、ナンドゲート１８６に入力され、イン
バータ１８７を通じてＭＯＤＥ７信号として取り出され
る。

【０１１５】プリチャージコマンド入力により指定され
たバンクをプリチャージするが、この時、バンク指定を
行うＡ１０、ＢＳをラッチする部分は活性化側とは別の
部分にする必要がある。これは、次のＣＬＫで活性化コ
マンドが入る場合に対応するためである。この動作に対
しては図３０〜３３の回路で対応する。

【０１１６】図３０はプリチャージコマンド検知回路で
ある。図において示すように、／ＷＥＩＮ信号とＣＭＬ
ＡＴ信号は、ノアゲート１８８に入力される。／ＣＳＩ
Ｎ信号、／ＲＡＳＩＮ信号、／ＣＡＳＩＮ信号は、ノア
ゲート１８８の出力と共に、ナンドゲート１８９に入力
される。ナンドゲート１８９の出力は、インバータ１９
０を通じて、ＲＯＷＰＲＥ信号として取り出される。

【０１１７】図３１はプリチャージバンク検知回路であ
る。図において示すように、Ａ１０ＰＲ信号と／ＲＴＭ
信号はナンドゲート１９１に、Ａ１０ＰＲ信号とＢＳＰ
Ｒ信号はオアゲート１９２にそれぞれ入力される。ナン
ドゲート１９１の出力とオアゲート１９２の出力はナン
ドゲート１９３に与えられる。ナンドゲート１９３の出
力としてＢＰＥＮＬＩ信号を得る。また、Ａ１０ＰＲ信
号と／ＲＴＭ信号はナンドゲート１９４に、Ａ１０ＰＲ
信号と／ＢＳＰＲ信号はオアゲート１９５にそれぞれ入
力される。ナンドゲート１９４の出力とオアゲート１９
５の出力はナンドゲート１９６に与えられる。ナンドゲ
ート１９６の出力としてＢＰＥＮＬII信号を得る。

【０１１８】図３２はバンクプリチャージコマンドパル
ス回路である。図において示すように、ＲＯＷＰＲＥ信
号はナンドゲート１９９に与えられ、ＣＬＫＩＮ信号は
ナンドゲート１９９と時定数回路１９７に入力される。
時定数回路１９７の出力は、インバータ１９８を通じ
て、ナンドゲート１９９に入力される。ナンドゲート１
９９の出力はナンドゲート２００に入力される。ナンド
ゲート２００の出力はナンドゲート２０３に入力され
る。ナンドゲート２０３の出力はナンドゲート２００に
入力される。一方、ナンドゲート２００の出力は、時定
数回路２０１とインバータ２０２の直列回路を経て、ナ
ンドゲート２０３に入力される。そして、ナンドゲート
２００の出力としてＰＲＥＣ信号を得る。また、この信
号をインバータ２０４で反転して／ＰＲＥＣ信号を得
る。

【０１１９】図３３はバンクプリチャージ回路である。
図において示すように、ＰＲＥＣ信号とＢＰＥＮＬＩ信
号は、ナンドゲート２０５を通じて、／ＰＲＥＣＩ信号
として出力される。一方、ＰＲＥＣ信号とＢＰＥＮＬII
信号は、ナンドゲート２０６を通じて、／ＰＲＥＣII信
号として出力される。

【０１２０】また、カラムアクセスモード時のオートプ
リチャージについては、図３４、図３５の回路で対応す
る。

【０１２１】図３４はオートプリチャージ検知回路であ
る。図において示すように、／ＮＯＮＣＬＡ信号と／Ｗ
ＭＲ信号はノアゲート２０７に与えられ、Ａ１０ＰＲ信
号とＣＬＫＩＮ信号はナンドゲート２０９に与えられ
る。ノアゲート２０７の出力はノアゲート２１２に入力
され、ナンドゲート２０９の出力はノアゲート２１２と
時定数回路２１０に入力される。時定数回路２１０の出
力は、インバータ２１１を介して、ノアゲート２１２に
与えられる。その結果、ノアゲート２１２の出力として
ＡＵＴＰを得ることができる。

【０１２２】図３５はオートプリチャージバンク指定回
路である。図において示すように、ＡＵＴＰ信号と／Ｂ
ＳＣＬ信号をナンドゲート２１３に与えることにより／
ＡＵＴＰＩを得ている。ＡＵＴＰ信号とＢＳＣＬ信号を
ナンドゲート２１４に与えることにより／ＡＵＴＰII信
号を得ている。

【０１２３】次に、表９に基づいてパワーダウンモード
について説明する。

【０１２４】

【表９】パワーダウンモード指定は、全バンクがプリチャージ状
態にあり、かつＣＫＥがロウレベルである場合に行われ
る。このモードに入ると、外部信号入力段シュミットト
リガを止める。ただし、ＣＫＥ・ＣＬＫは止めない。ま
た、セルフリフレッシュに入り、ＣＫＥ信号以外の全て
の入力段が止まる。このような動作は図３６の構成を通
じて行われる。

【０１２５】図３６（Ａ）はパワーダウン対応回路であ
り、（Ｂ）はパワーダウン信号の行き先の説明図であ
る。さて、同図（Ａ）において示すように、／ＳＬＦＲ
Ｆ信号は、インバータ２１５、２１６の直列回路を経
て、／ＳＥＬＰＤ信号として出力される。一方、ＢＮＫ
Ｉ信号、ＢＮＫII信号、ＣＫＥＩＮ信号は、ノアゲート
２１７に入力される。また、ＣＬＫＩＮ信号は時定数回
路２１８とノアゲート２２２に入力される。そして、Ｃ
ＫＥＩＮ信号は時定数回路２１９とナンドゲート２２３
に入力される。ノアゲート２１７の出力はナンドゲート
２２２に入力され、時定数回路２１８の出力はインバー
タ２２０を通じてナンドゲート２２２に入力される。一
方、時定数回路２１９の出力はインバータ２２１を通じ
てナンドゲート２２３に入力される。ナンドゲート２２
２の出力はナンドゲート２２４に、ナンドゲート２２３
の出力はナンドゲート２２５にそれぞれ出力される。ナ
ンドゲート２２４の出力はナンドゲート２２５の入力
に、ナンドゲート２２５の出力はナンドゲート２２４の
入力にそれぞれ接続される。ナンドゲート２２４の出力
はインバータ２２６、２２７、２２８の直列回路を経て
／ＳＴＢＰＤとして出力される。

【０１２６】なお、パワーダウン信号である／ＳＥＬＰ
Ｄ信号と／ＳＴＢＰＤ信号の行き先は図３６（Ｂ）に示
すとおりである。

【０１２７】次に、モードレジスタセットサイクルにつ
いて表１０、表１１に基づいて説明する。

【０１２８】

【表１０】モードセットサイクルでのアドレスＡ０〜ＢＳによりシ
ンクロナスＤＲＡＭの動作モードを指定する。動作モー
ドは表１１に示す通りである。

【０１２９】

【表１１】表１１において、（Ａ）はモジュロレングスモード、
（Ｂ）はスクランブルモード、（Ｃ）はレイテンシモー
ド、（Ｄ）はテストモード、（Ｅ）はモードチェンジモ
ードをそれぞれ示している。

【０１３０】動作モードとして取り込んだアドレスはモ
ード用レジスタにラッチされる。ただし、このときにお
いて、カウンタテスト指定はセルフリフレッシュ時には
強制的にオートプリチャージ指定に変わる必要がある。
図３７〜図４４はこのための回路を示すものである。

【０１３１】図３７はモード変更検知回路である。図に
おいて示すように、／ＭＷＳＴＰ信号はインバータ２２
９を介して、ＭＲＲＳＴ信号は直接、ノアゲート２３０
にそれぞれ入力される。／ＷＥＩＮはノアゲート２３１
に、／ＲＡＳＩＮ信号と／ＣＡＳＩＮ信号はノアゲート
２３２に、／ＣＳＩＮ信号とＣＭＬＡＴ信号はノアゲー
ト２３３に、それぞれ入力される。ナンドゲート２３０
の出力はノアゲート２３１に入力される。ノアゲート２
３１、２３２、２３３の各出力はナンドゲート２３４に
与えられ、ナンドゲート２３４の出力はインバータ２３
５を通じてＭＳＥＴ信号として出力される。

【０１３２】図３８はモード用アドレス取り込み回路で
ある。図において示すように、ＭＳＥＴ信号はナンドゲ
ート２３８に入力され、ＣＬＫＩＮ信号はナンドゲート
２３８と時定数回路２３６に入力される。時定数回路２
３６の出力は、インバータ２３７を通じて、ナンドゲー
ト２３８に入力される。ナンドゲート２３８の出力はナ
ンドゲート２３９に入力される。ナンドゲート２３９の
出力はナンドゲート２４２と時定数回路２４０に入力さ
れる。時定数回路２４０の出力は、インバータ２４１を
通じて、ナンドゲート２４２に入力される。ナンドゲー
ト２４２の出力はナンドゲート２３９に与えられる。ナ
ンドゲート２３９の出力はＭＳＰ信号として出力され
る。ナンドゲート２３９の出力は、インバータ２４３、
２４４を通じて、ＭＤＩＮ信号として出力される。

【０１３３】図３９はモード変更パルス回路である。図
において示すように、／ＭＣＨＥＬ信号とＭＤＩＮ信号
はノアゲート２４５に与えられる。ノアゲート２４５の
出力はナンドゲート２４８と時定数回路２４６に与えら
れる。時定数回路２４６の出力はインバータ２４７を介
してナンドゲート２４８に与えられる。ナンドゲート２
４８の出力はインバータ２４９を介してＭＣＨ信号とし
て導出される。

【０１３４】図４０はモジュール長デコーダ回路であ
る。図において示すように、Ｒ０、Ｒ１、Ｒ２信号はナ
ンドゲート２５０に入力される。ナンドゲート２５０の
出力は／ＭＬＣＰ信号として導出される。一方、ナンド
ゲート２５０の出力は、クロックドインバータ２５１を
通じて、インバータ２５２、２５４に与えられる。イン
バータ２５２の出力はインバータ２５３を通じてインバ
ータ２５４に与えられる。クロックドインバータ２５１
はＭＣＨ信号によりゲート制御される。インバータ２５
４の出力は、インバータ２５５を通じて、ＭＬＰ信号と
して出力される。また、Ｒ０、Ｒ１、Ｒ２信号はナンド
ゲート２５６に入力される。ナンドゲート２５６の出力
は／ＭＬＣ１〜／ＭＬＣ８として出力される。一方、ナ
ンドゲート２５６の出力はクロックドインバータ２５７
を通じて、ＭＬ１〜ＭＬ８として出力される。ちなみ
に、クロックドインバータ２５７の出力は、インバータ
２５８、２５９の直列回路を通じて、自己保持される。
また、／ＭＬＣ１、／ＭＬＣ２、／ＭＬＣ４、／ＭＬＣ
８、／ＭＬＣＰはナンドゲート２６０に入力され、ＭＬ
ＶＡＬ信号を得る。ちなみに、クロックドインバータ２
５１、２５７はＭＣＨ信号によりゲート制御される。

【０１３５】図４１はスクランブルデコーダ回路であ
る。図において示すように、Ｒ３信号はクロックドイン
バータ２６１、インバータ２６４の直列回路を経てＩＮ
ＴＥＲ信号として導出される。なお、クロックドインバ
ータ２６１の出力はインバータ２６２、２６３の直列回
路を経て自己保持される。なお、ＷＲＡＰはその行き先
でインバータを通す。ちなみに、クロックドインバータ
２６１はＭＣＨ信号によりゲート制御される。

【０１３６】図４２はレイテンシデコーダ回路である。
図において示すように、Ｒ４、Ｒ５、Ｒ６信号はナンド
ゲート２６５に与えられる。ナンドゲート２６５の出力
は／ＬＡＣ２〜／ＬＡＣ４として出力される。ナンドゲ
ート２６５の出力は、クロックドインバータ２６６を介
して、ＬＡＣＹ２〜ＬＡＣＹ４信号として出力される。
ちなみに、クロックドインバータ２６６の出力はインバ
ータ２６７、２６８の直列回路により自己保持される。
また、／ＬＡＣ２、／ＬＡＣ３、／ＬＡＣ４はナンドゲ
ート２６９に与えられ、ナンドゲート２６９の出力とし
てＬＡＶＡＬ信号を得る。ちなみに、クロックドインバ
ータ２６６はＭＣＨ信号によりゲート制御される。

【０１３７】図４３はテストモードデコード回路であ
る。図において示すように、Ｒ７信号はクロックドイン
バータ２７０とインバータ２７３を経てＣＴＥＳＴ信号
として出力される。クロックドインバータ２７０の出力
はインバータ２７１、２７２の直列回路を経て自己保持
される。ちなみに、クロックドインバータ２７０はＭＣ
Ｈ信号によりゲート制御される。

【０１３８】図４４はモード変更可検知回路である。図
において示すように、Ｒ８、Ｒ９、Ｒ１０、ＲＢＳ信号
はノアゲート２７４に入力され、ノアゲート２７４の出
力としてＯＨＶＡＬ信号を得ている。また、ＭＬＰ信号
とＩＮＴＥＲ信号はナンドゲート２７５に入力される。
ナンドゲート２７５の出力と、ＭＬＶＡＬ信号、ＬＡＶ
ＡＬ信号、ＬＨＶＡＬ信号は、ナンドゲート２７６に与
えられる。ナンドゲート２７６の出力は／ＭＣＨＥＬ信
号として導出される。

【０１３９】シンクロナスＤＲＡＭは、汎用ＤＲＡＭと
異なり、カラム系に対してロウ系からのｔＲＣＤゲーテ
ィングをかけるのは難しい。これは、仕様上の制約によ
るものである。したがって、カラム系においてコアへの
アクセスが始まる前に、確実にビット線のセンスを終え
ていなくてはならない。このため、ロウ系の活性化を少
しでも早く始める必要がある。

【０１４０】本発明では、アドレスはコア回路部まで常
に入力しており、バンク活性化時にＢＳで指定された側
が自動的に活性化され、これに伴い直ちにコア回路が活
性化するようにしている。これにより、コア部での動作
マージンが増している。つまり、プリチャージ状態にあ
る時は、アドレスはアドレスラッチ部にまで入力してお
り、バンク活性化と共にアドレスラッチと指定バンク側
コア回路活性化が同時に行われる。コア部回路は図４５
〜図５２に示すとおりである。

【０１４１】ちなみに、コア部のアドレスは図５６のア
ドレス対応図に示すとおりである。図においては、１Ｍ
ｗｏｒｄＸ２ＢａｎｋＸ８ｂｉｔの構成で、４ｋリフ
レッシュのシンクロナスＤＲＡＭの場合を例示するもの
である。

【０１４２】図４５はロウパーシャルデコーダ回路であ
り、同図（Ａ）は回路図、（Ｂ）はＸＡｊに対応するＡ
Ｒ３、ＡＲ２の論理表、（Ｃ）はＸＢｊに対応するＡＲ
５、ＡＲ４の論理表、（Ｄ）はＸＣｊに対応するＡＲ
７、ＡＲ６の論理表である。同図に示すように、ＢＮＫ
Ｉ／II信号と、ＡＲＩ／II２信号と、ＡＲＩ／II３信号
は、ナンドゲート２７７に、入力される。ナンドゲート
２７７の出力は、インバータ２８０、２８３、２８６の
直列回路を経て、ＸＩ／IIＡｊ信号として出力される。
また、ＢＮＫＩ／II信号と、ＡＲＩ／II４信号と、ＡＲ
Ｉ／II５信号とは、ナンドゲート２７８に、入力され
る。ナンドゲート２７８の出力は、インバータ２８１、
２８４、２８７の直列回路を経て、ＸＩ／IIＢｊ信号と
して出力される。さらに、ＢＮＫＩ／II信号と、ＡＲＩ
／II６信号と、ＡＲＩ／II７信号とは、ナンドゲート２
７９に、入力される。ナンドゲート２７９の出力は、イ
ンバータ２８２、２８５、２８８の直列回路を経て、Ｘ
Ｉ／IIＣｊ信号として出力される。このような構成を通
じて、同図（Ｂ）、（Ｃ）、（Ｄ）に示すようなデコー
ド結果が得られる。

【０１４３】図４６はワードライン（ＷＬ）デコーダ回
路であり、同図（Ａ）は回路図、（Ｂ）はＷＳｊに対応
するＡＲ１とＡＲ０の論理表である。同図に示すよう
に、ＢＮＫＩ／II信号、ＡＲＩ／II０信号、ＡＲＩ／II
１信号はナンドゲート２８９に入力され、ナンドゲート
２８９の出力はインバータ２９０を通じてＷＳＩ／IIｊ
信号として出力される。このような構成を通じて、同図
（Ｂ）に示すようなデコード結果が得られる。

【０１４４】図４７はロウブロックセレクタ回路であ
り、同図（Ａ）は回路図、（Ｂ）はｊに対応するＡＲ１
０、ＡＲ９、ＡＲ８の論理表である。同図に示すよう
に、ＢＮＫＩ／II、ＡＲＩ／II８、ＡＲＩ／II９、ＡＲ
Ｉ／II１０の各信号はナンドゲート２９１に入力され
る。ナンドゲート２９１の出力はインバータ２９２、２
９３の直列回路を経て／ＲＳＬＩ／IIｊ信号として出力
される。一方、／ＲＳＬＩ／IIｊ信号は、インバータ２
９４を通じて、ＲＳＬＩ／IIｊ信号として出力される。
なお、／ＲＳＬＩ／IIｊ信号を発生する回路はコア部の
周辺部に配置され、ＲＳＬＩ／IIｊ信号を発生する回路
はコア部に配置される。このような構成を通じて、同図
（Ｂ）に示すようなセレクト結果を得る。

【０１４５】図４８はワードライン（ＷＬ）活性化コン
トロール回路である。同図に示すように、ＢＮＫＦＩ
（ＢＮＫＦII）信号は、ＰチャンネルＭＯＳトランジス
タ３４１のゲートとＮチャンネルＭＯＳトランジスタ３
４２のゲートにそれぞれ与えらえる。また、ＸＩＡ０
（ＸIIＡ０）は、ＰチャンネルＭＯＳトランジスタ２９
７のゲートとＮチャンネルＭＯＳトランジスタ３４３の
ゲートにそれぞれ入力される。同様に、ＸＩＡ１（ＸII
Ａ１）はＰチャンネルＭＯＳトランジスタ２９８のゲー
トとＮチャンネルＭＯＳトランジスタ３４４の各ゲート
に、ＸＩＡ２（ＸIIＡ２）は、ＰチャンネルＭＯＳトラ
ンジスタ２９９のゲートとＮチャンネルＭＯＳトランジ
スタ２９５のゲートに、ＸＩＡ３（ＸIIＡ３）はＰチャ
ンネルＭＯＳトランジスタ３００のゲートとＮチャンネ
ルＭＯＳトランジスタ２９６の各ゲートに、それぞれ入
力される。トランジスタ３４１のドレインは、トランジ
スタ２９７、３０１のドレインと、トランジスタ３４
３、３４４、２９５、２９６のドレインと、インバータ
３０２にそれぞれ接続される。一方、トランジスタ３４
２のドレインは、トランジスタ３４３、３４４、２９
５、２９６の各ソ−スに接続される。そして、トランジ
スタ２９７のソ−スはトランジスタ２９８のドレイン
に、トランジスタ２９８のソ−スはトランジスタ２９９
のドレインに、トランジスタ２９９のソ−スはトランジ
スタ３００のドレインに、それぞれ接続される。トラン
ジスタ３００のドレインは電源電位に接続される。トラ
ンジスタ３４１、３０１のソ−スも電源電位に接続され
る。インバータ３０２の出力はトランジスタ３０１のゲ
ートに接続される。このような構成を通じて、インバー
タ３０２の出力にＸＶＬＤＩ（ＸＶＬＤII）信号を得
る。

【０１４６】図４９はワードライン（ＷＬ）ドライバデ
コーダ回路である。図において示すように、ＷＫＭＩ
（ＷＫＭII）信号はＰチャンネルＭＯＳトランジスタ３
０３、３０４、３０５のソ−スとバックゲートに接続さ
れる。また、ＸＶＬＤＩ（ＸＶＬＤII）信号とＷＳＩｊ
（ＷＳIIｊ）信号は、ナンドゲート３１２を通じて、Ｎ
チャンネルＭＯＳトランジスタ３０６のゲートに入力さ
れる。ナンドゲート３１２の出力は、インバータ３１１
を介して、ＮチャンネルＭＯＳトランジスタ３０８のゲ
ートに入力される。また、ＢＮＫＦＩ（ＢＮＫＦII）信
号はＮチャンネルＭＯＳトランジスタ３０７、３１０の
ゲートに入力される。トランジスタ３０６のドレイン
は、トランジスタ３０７、３０８のドレイン、トランジ
スタ３０４のゲートにそれぞれ接続される。また、トラ
ンジスタ３０８のドレインは、トランジスタ３０３のゲ
ート、トランジスタ３０４のドレイン、ＮチャンネルＭ
ＯＳトランジスタ３０９のゲートと、トランジスタ３０
５のゲートにそれぞれ接続される。トランジスタ３０
５、３０９のドレインは、トランジスタ３１０のドレイ
ンに接続される。ここからＷＤＲＶｊＩ（ＷＤＲＶｊI
I）信号が出力される。

【０１４７】図５０はコア部プリチャージ回路である。
図において示すように、ＢＮＫＩ／II信号とＷＤＯＷＮ
Ｉ／II信号はノアゲート３１３に入力される。ノアゲー
ト３１３の出力はインバータ３１４を通じてＥＱＳ信号
として出力され、更にインバータ３１５を通じて／ＰＲ
ＣＨＩ／II信号として出力され、更にインバータ３１６
を経てＰＲＣＨＩ／II信号として出力される。

【０１４８】図５１はワードライン（ＷＬ）ブースト回
路である。図において示すように、ＸＶＬＤＩ／II信号
は、インバータ３１７、３１８、３１９、３２０の直列
回路を経て、コンデンサ３２１に与えられる。併せて、
ＸＶＬＤＩ／II信号はノアゲート３２３と時定数回路３
２２に入力される。時定数回路３２２の出力はノアゲー
ト３２３に与えられる。ノアゲート３２３の出力はＰチ
ャンネルＭＯＳトランジスタ３２４、ＮチャンネルＭＯ
Ｓトランジスタ３２５のゲートに与えられる。トランジ
スタ３２４、３２５はコンプリメンタリ接続されてお
り、それぞれのドレインはＰチャンネルＭＯＳトランジ
スタ３２６のゲートに接続される。トランジスタ３２６
のソ−スは電源電位に接続される。また、コンデンサ３
２１の他端側と、トランジスタ３２４及びソ−スとバッ
クゲートと、トランジスタ３２６及びドレインとバック
ゲートとは、共通接続され、ここからＷＫＭＩ／II信号
が得られる。

【０１４９】図５２はセンス増幅器ゲートドライバ回路
である。図において示すように、／ＷＤＯＷＮＩ／II信
号は、インバータ３２７、３２８、３２９の直列回路を
経て、ノアゲート３３０とインバータ３３５に入力され
る。一方、ＸＶＬＤＩ／IIはノアゲート３３０、３３７
に入力される。インバータ３３５の出力は、インバータ
３３６を通じて、ノアゲート３３７に入力される。ノア
ゲート３３０の出力は、インバータ３３１、３３２、３
３３を経て、コンデンサ３３４に入力される。一方、ノ
アゲート３３７の出力はＰチャンネルＭＯＳトランジス
タ３３８、ＮチャンネルＭＯＳトランジスタ３３９のゲ
ートに与えられる。トランジスタ３３８、３３９はコン
プリメンタリ接続されており、それぞれのドレインはＰ
チャンネルＭＯＳトランジスタ３４０のゲートに接続さ
れる。トランジスタ３４０のソ−スは電源電位に接続さ
れる。また、コンデンサ３３４の他端側と、トランジス
タ３３８のソ−ス及びバックゲートと、トランジスタ３
４０のドレインとバックゲートとは、共通接続され、こ
こからＦＤＲＶＩ／II信号が得られる。

【０１５０】また、アドレスラッチ部は図５３、５４に
示すような回路で実現される。

【０１５１】図５３はバンク用アドレスラッチ回路であ
る。図において示すように、ＡＲｉ信号は、クロックド
インバータ３４５を通じて、／ＡＲＩｉ信号として出力
される。この信号はインバータ３４８を通じてＡＲＩｉ
信号として出力される。なお、クロックドインバータ３
４５の出力側には、インバータ３４６、３４７の直列回
路からなる自己保持回路が接続される。また、クロック
ドインバータ３４５には、／ＢＡＬＩ信号が、ゲート信
号として与えられる。一方、ＡＲｉ信号は、クロックド
インバータ３４９を通じて、／ＡＲIIｉ信号として出力
される。この信号はインバータ３５２を通じてＡＲIIｉ
信号として出力される。なお、クロックドインバータ３
４９の出力側には、インバータ３５０、３５１の直列回
路からなる自己保持回路が接続される。クロックドイン
バータ３４９には／ＢＡＬII信号がゲート信号として与
えられる。

【０１５２】図５４はモード用アドレスラッチ回路であ
る。図において示すように、ＡＲｉ信号は、クロックド
インバータ３５３を通じて、／Ｒｉ信号として出力され
る。この信号は、インバータ３５６を通じて、Ｒｉ信号
として出力される。なお、クロックドインバータ３５３
の出力側には、インバータ３５４、３５５の直列回路か
らなる自己保持回路が接続される。クロックドインバー
タ３５３にはＭＤＩＮ信号がゲート信号として与えられ
る。

【０１５３】なお、カラムスペアアドレスは、ロウ系活
性化時に選択したコアブロックに対応するアドレスが確
定した時点で、出力される。

【０１５４】図５５は、Ａ１０Ｒの論理“０”、“１”
に対応してそれぞれのヒューズセットが存在する場合
の、カラムスペアアドレス発生回路の回路図である。図
において示すように、ＡＲ１０Ｉ／II信号は、Ｐチャン
ネルＭＯＳトランジスタ３６３、３６９のゲートと、Ｎ
チャンネルＭＯＳトランジスタ３７５、３７７のゲート
に入力される。／ＡＲ１０Ｉ／II信号は、Ｐチャンネル
ＭＯＳトランジスタ３６４、３７０のゲートと、Ｎチャ
ンネルＭＯＳトランジスタ３７６、３７８のゲートに入
力される。トランジスタ３６３、３７５のドレイン間に
はヒューズ３７１が接続される。トランジスタ３６４、
３７６のドレイン間にはヒューズ３７２が接続され、ト
ランジスタ３６９、３７７のドレイン間にはヒューズ３
７３が接続され、トランジスタ３７０、３７８のドレイ
ン間にはヒューズ３７４が接続される。また、トランジ
スタ３６３のドレインはＰチャンネルＭＯＳトランジス
タ３６１のドレイン、インバータ３５９、ナンドゲート
３５７に接続される。インバータ３５９の出力はトラン
ジスタ３６１のゲートに接続される。一方、トランジス
タ３６４のドレインはＰチャンネルＭＯＳトランジスタ
３６２のドレイン、インバータ３６０、ナンドゲート３
５７に接続される。インバータ３６０の出力はトランジ
スタ３６２のゲートに接続される。そして、ナンドゲー
ト３５７の出力として／Ｆ３Ｉ／II信号を得ることがで
きる。また、トランジスタ３６９のドレインは、Ｐチャ
ンネルＭＯＳトランジスタ３６７のドレイン、インバー
タ３６５、ナンドゲート３５８に接続される。インバー
タ３６５の出力はトランジスタ３６７のゲートに接続さ
れる。一方、トランジスタ３７０のドレインは、Ｐチャ
ンネルＭＯＳトランジスタ３６８のドレイン、インバー
タ３６６、ナンドゲート３５８に接続される。インバー
タ３６６の出力はトランジスタ３６８のゲートに接続さ
れる。そして、ナンドゲート３５８の出力として／ＦＦ
Ｉ／II信号を得ることができる。ちなみに、ナンドゲー
ト３５７を含む回路は、スペアアドレス／Ｆ２〜／Ｆ８
毎に配置される。なお、／ＦＦはスペアアドレス使用許
可信号となる。

【０１５５】次に、バンク活性化／プリチャージ動作と
オートリフレッシュサイクル動作について図５７、図５
８のタイミングチャートに基づいて説明する。

【０１５６】図５７はバンク活性化／プリチャージ動作
を説明するためのタイミングチャートである。図におい
て、（Ａ）はＣＬＫ、（Ｂ）は／ＲＡＳ、（Ｃ）は／Ｗ
Ｅ、（Ｄ）はＲＯＷＡＣＴ、（Ｅ）はＣＬＫＩＮ、
（Ｆ）はＡＣＴＣ、（Ｇ）はＢＡＣＴ、（Ｈ）は／ＲＡ
Ｌ、（Ｉ）はＢＮＫＩ、（Ｊ）はＢＮＫII、（Ｋ）は／
ＢＡＬＩ、（Ｌ）は／ＢＡＬII、（Ｍ）はＲＯＷＰＲ
Ｅ、（Ｎ）はＢＰＥＮＬＩ、（Ｏ）はＢＰＥＮＬII、
（Ｐ）はＰＲＥＣ、（Ｑ）は／ＰＢＬ、（Ｒ）は／ＰＲ
ＥＣＩ、（Ｓ）は／ＰＲＥＣII、（Ｔ）はＡＲｉ、
（Ｕ）はＡＲＩｉ、（Ｖ）はＡＲIIｉ、（Ｗ）はＸＩα
ｊ、（Ｘ）はＸIIαｊ、（Ｙ）はＲＳＬＩｋ、（Ｚ）は
ＲＳＬIIｋ、（ａ）はＸＶＬＤＩ、（ｂ）はＸＶＬＤI
I、（ｃ）はＷＫＭＩ、（ｄ）はＷＫＭII、（ｅ）はＰ
ＲＣＨＩ、（ｆ）はＰＲＣＨII、（ｇ）は／ＦｌＩ、
（ｈ）は／ＦｌII、（ｉ）は／ＲＴＭＩ、（ｊ）はＲＴ
ＭIIである。

【０１５７】バンク活性化の場合、図５７に示すよう
に、同図（Ｄ）のＲＯＷＡＣＴ信号によりロウ活性化と
なると、これはバンク活性化コマンドとして検知され
る。これにより、同図（Ｆ）のＡＣＴＣ信号としてバン
ク活性化コマンドパルスが出され、同図（Ｇ）のＢＡＣ
Ｔ信号によりバンク活性化が行われると共に、同図
（Ｈ）に示すように、ロウアドレスがラッチされる。バ
ンク活性化により、同図（Ｉ）、（Ｊ）に示すように、
バンク活性／不活性の指定がなされる。この場合、ＢＮ
ＫＩ信号、ＢＮＫII信号によりバンクＩまたはIIの活性
化が行われる。バンクの活性化により、先ず、同図
（Ｋ）、（Ｌ）に示すように、／ＢＡＬＩ信号、／ＢＡ
ＬII信号によって、バンクアドレスがラッチされる。併
せて、同図（Ｗ）、（Ｘ）、（Ｙ）、（Ｚ）の指定によ
りパーシャルデコードが行われる。これに基づき、同図
（ａ）、（ｂ）に示すように、ワード線活性化コントロ
ールが行われる。これによって、同図（ｃ）、（ｄ）に
示すように、ワード線のブーストが行われる。そして、
同図（ｅ）、（ｆ）に示すように、コア部のプリチャー
ジが行われる。

【０１５８】一方、バンクプリチャージの場合、図５７
に示すように、同図（Ｐ）、（Ｑ）に示すように、ＰＲ
ＥＣ信号がバンクプリチャージコマンドパルスとして与
えられると、／ＰＢＬが出力される。その結果、同図
（Ｒ）、（Ｓ）に示すように、指定された側のバンクが
プリチャージされる。併せて、同図（Ｗ）、（Ｘ）、
（Ｙ）、（Ｚ）の指定によりパーシャルデコードが行わ
れる。これに基づき、同図（ａ）、（ｂ）に示すよう
に、ワード線活性化コントロールが行われる。これによ
って、同図（ｃ）、（ｄ）に示すように、ワード線のブ
ーストが行われる。

【０１５９】ちなみに、同図（Ｍ）はプリチャージコマ
ンド検知、（Ｎ）、（Ｏ）はプリチャージバンク検知、
（Ｔ）はロウアドレス、（Ｕ）、（Ｖ）はバンク用アド
レスラッチ、（ｇ）、（ｈ）はカラムスペアアドレス、
（ｉ）、（ｊ）はバンクプリチャージゲーティングをそ
れぞれ示している。

【０１６０】図５８はオートリフレッシュサイクル動作
を説明するためのタイミングチャートである。図におい
て、（Ａ）はＣＬＫ、（Ｂ）は／ＲＡＳ、（Ｃ）は／Ａ
ＲＣ、（Ｄ）は／ＢＡＬ、（Ｅ）はＡＵＴＲＦ、（Ｆ）
は／ＡＵＴＲＦ、（Ｇ）はＰＥＦＲ、（Ｈ）は／ＡＵＰ
ＥＬ、（Ｉ）はＲＦＡＤＤ、（Ｊ）は／ＲＡＬ、（Ｋ）
はＡＵＴＣ、（Ｌ）はＢＡＣＴ、（Ｍ）はＢＮＫＩ、
（Ｎ）はＢＮＫII、（Ｏ）は／ＲＴＭＩ、（Ｐ）は／Ｒ
ＴＭII、（Ｑ）は／ＢＡＬＩ、（Ｒ）は／ＢＡＬII、
（Ｓ）はＡＲｉ、（Ｔ）はＡＲＩｉ、（Ｕ）はＡＲII
ｉ、（Ｖ）はＣＴ、（Ｗ）はＲｊ、（Ｘ）はＸＩα、
（Ｙ）はＸIIα、（Ｚ）はＸＶＬＤＩ、（ａ）はＸＶＬ
ＤIIである。

【０１６１】同図（Ｃ）に示すように、／ＡＲＣ信号に
よりオートリフレッシュコマンドを検知すると、同図
（Ｅ）、（Ｆ）に示すように、オートリフレッシュ指定
する。その結果、同図（Ｇ）に示すように、オートリフ
レッシュ状態が検知される。これに伴い、同図（Ｉ）に
示すように、リフレッシュアドレスゲートが開かれ、同
図（Ｋ）、（Ｌ）、（Ｍ）、（Ｎ）に示すように、リフ
レッシュバンクが活性化される。そして、同図（Ｏ）、
（Ｐ）、（Ｑ）、（Ｒ）に示すように、ゲーティングや
バンクアドレスのラッチを実行し、次に、同図（Ｘ）、
（Ｙ）、（Ｚ）、（ａ）に示すように、リフレッシュ動
作を行わせる。このような一連の動作のあとで、同図
（Ｄ）に示すように、両バンクプリチャージ検知を行う
と、同図（Ｖ）、（Ｗ）に示すように、リフレッシュカ
ウンタを動作させ、同様の動作を繰り返す。

【０１６２】以上のような構成と動作を通じて、本発明
の半導体メモリ装置は各種モードの組み合わせによる高
速動作を実現する。

【０１６３】

【発明の効果】以上述べたように、本発明の半導体メモ
リ装置によれば、メモリ内部を複数バンク構成とし、そ
れぞれのバンクを独立に動作できるようにしたので、単
一のクロックにより高速動作するＣＰＵに対して、その
ＣＰＵと同じクロックにより、ＣＰＵに追従して高速動
作できるようになり、ヒデゥンロー動作が可能になりカ
ラムアクセスがとぎれることなく実施できるという効果
がある。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体メモリ装置のブ
ロック図である。

【図２】図１の構成のロウ系コントロール部のブロック
図である。

【図３】図１の構成のコア部のブロック図である。

【図４】アクティブページランダムリードモードの説明
図である。

【図５】セルフリフレッシュサイクルの説明図である。

【図６】オートリフレッシュサイクルの説明図である。

【図７】パワーダウンモードの説明図である。

【図８】モードレジスタセットサイクルの説明図であ
る。

【図９】バンク活性／不活性指定回路の回路図である。

【図１０】バンクプリチャージゲーティングの回路図で
ある。

【図１１】バンク活性化回路の回路図である。

【図１２】バンク活性化コマンド検知回路の回路図であ
る。

【図１３】バンク活性化コマンドパルス発生回路の回路
図である。

【図１４】アドレスラッチ回路の回路図である。

【図１５】バンク用アドレスラッチ回路の回路図であ
る。

【図１６】ロウアドレスバッファ回路の回路図である。

【図１７】オートリフレッシュコマンド検知回路の回路
図である。

【図１８】両バンクプリチャージ検知回路の回路図であ
る。

【図１９】オートリフレッシュ指定回路の回路図であ
る。

【図２０】リフレッシュ状態検知回路の回路図である。

【図２１】オートリフレッシュプリチャージ指定回路の
回路図である。

【図２２】リフレッシュアドレスゲート回路の回路図で
ある。

【図２３】リフレッシュバンクアクティブ回路の回路図
である。

【図２４】カウンタテスト対応カラム系選択回路の回路
図である。

【図２５】リフレッシュカウンタ回路の回路図である。

【図２６】セルフリフレッシュコマンド検知回路の回路
図である。

【図２７】セルフリフレッシュ指定回路の回路図であ
る。

【図２８】セルフリフレッシュタイミングパルス回路の
回路図である。

【図２９】セルフ強制プリチャージ指定回路の回路図で
ある。

【図３０】プリチャージコマンド検知回路の回路図であ
る。

【図３１】プリチャージバンク検知回路の回路図であ
る。

【図３２】バンクプリチャージコマンドパルス回路の回
路図である。

【図３３】バンクプリチャージ回路の回路図である。

【図３４】オートプリチャージ検知回路の回路図であ
る。

【図３５】オートプリチャージバンク指定回路の回路図
である。

【図３６】パワーダウン対応回路の回路図（Ａ）と論理
表（Ｂ）である。

【図３７】モード変更検知回路の回路図である。

【図３８】モード用アドレス取り込み回路の回路図であ
る。

【図３９】モード変更パルス回路の回路図である。

【図４０】モード長デコーダ回路の回路図である。

【図４１】スクランブルデコーダ回路の回路図である。

【図４２】レイテンシデコーダ回路の回路図である。

【図４３】テストモードデコード回路の回路図である。

【図４４】モード変更可検知回路の回路図である。

【図４５】ロウパーシャルデコーダ回路の回路図（Ａ）
と論理表（Ｂ）、（Ｃ）、（Ｄ）である。

【図４６】ワードラインデコーダ回路の回路図（Ａ）と
論理表（Ｂ）である。

【図４７】ロウブロックセレクタ回路の回路図（Ａ）と
論理表（Ｂ）である。

【図４８】ワードライン活性化コントロール回路の回路
図である。

【図４９】ワードラインドライバデコーダ回路の回路図
である。

【図５０】コア部プリチャージ回路の回路図である。

【図５１】ワードラインブースト回路の回路図である。

【図５２】センス増幅器ゲートドライバ回路の回路図で
ある。

【図５３】バンク用アドレスラッチ回路の回路図であ
る。

【図５４】モード用アドレスラッチ回路の回路図であ
る。

【図５５】カラムスペアアドレス発生回路の回路図であ
る。

【図５６】半導体メモリ装置のアドレス対応図である。

【図５７】バンク活性化／プリチャージ動作を説明する
タイミングチャートである。

【図５８】オートリフレッシュサイクル動作を説明する
タイミングチャートである。

【符号の説明】

１活性化コマンド検知部２ロウアドレスバッファ３アドレスラッチ６オートリフレッシュ検知部７オートリフレッシュカウンタ９プリチャージ制御部１２セルフリフレッシュ検知部１３セルフリフレッシュカウンタ１４パワーダウン回路１５モードレジスタ１８プリチャージコマンド検知部１９プリチャージカウンタ２０バンク指定検知部２３オートプリチャージバンク検知部２６バンクＩ活性化／プリチャージ指定部２７バンクII活性化／プリチャージ指定部３２バンクＩ用アドレスラッチ３３バンクII用アドレスラッチ３４バンクＩ回路３５バンクII回路３６バンクＩアドレスラッチコントロール部３７バンクIIアドレスラッチコントロール部４３バンクＩセルアレイ４６バンクIIセルアレイ５１カラムアドレスバッファ５２アドレスカウンタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６８１Ｆ 27/108

Claims

(57)【特許請求の範囲】

【請求項１】複数のメモリセルを有し、加えられたアド
レスに応じたメモリセルに対してアクセスを行い、且
つ、加えられた各種のコマンドを検知し、加えられたコ
マンドに応じた動作を行なう、半導体メモリ装置におい
て、前記複数のメモリセルは複数のバンクに分割されてお
り、前記コマンドのうちのあるものを検知するあるコマンド
検知手段は、前記複数のバンクに共通に１つだけ設けら
れており、前記各バンクに、前記アドレスをラッチするアドレスラ
ッチ手段が設けられており、前記コマンド検知手段によるコマンドの検知に伴って、
前記各アドレスラッチ手段は、それに対応する前記バン
クが、活性化されたときにラッチ状態となり、プリチャ
ージされたときにラッチ解除状態になる、半導体メモリ装置。
【請求項２】複数のメモリセルを有し、前記メモリセル
に対するアクセスに当っては、アクセス対象とするメモ
リセルを活性化した後にプリチャージを行うようにし
た、半導体メモリ装置において、前記複数のメモリセルは複数のバンクに分割されてお
り、前記バンクの全てをプリチャージする全バンクプリチャ
ージ指定を、前記バンクの１つでもプリチャージゲーテ
ィング状態にあるときには無視する、論理手段が設けら
れている、半導体メモリ装置。
【請求項３】複数のメモリセルを有し、入力されたオー
トリフレッシュコマンドあるいはセルフリフレッシュコ
マンドをオートリフレッシュコマンド検知手段あるいは
セルフリフレッシュコマンド検知手段で検知して、それ
らのメモリセルに対してオートリフレッシュあるいはセ
ルフリフレッシュを行なうようにした、半導体メモリ装
置において、前記セルフリフレッシュの実行は、前記セルフリフレッ
シュコマンドに基づいた信号を、前記セルフリフレッシ
ュコマンド検知手段から前記オートリフレッシュコマン
ド検知手段に周期的に加えることにより、オートリフレ
ッシュコマンドが前記オートリフレッシュコマンド検知
手段に周期的に入力されたように見せかけることによ
り、行うようにした、半導体メモリ装置。
【請求項４】複数のメモリセルを有し、前記メモリセル
のうちのリフレッシュカウンタで示されるものに対して
リフレッシュを行うようにした半導体メモリ装置におい
て、前記メモリセルは複数のバンクに分割されており、カウンタテスト時には、前記リフレッシュカウンタが示
すメモリセルがいずれのバンクに在るかを検知して、検
知されたバンクにおけるカラム系を自動的に活性化す
る、半導体メモリ装置。
【請求項５】複数のメモリセルを有し、入力されたアド
レスに対応するメモリセルをアクセスするに当り、それ
らのメモリセルをアクティブコマンドの入力に応じて活
性化するようにした、半導体メモリ装置において、前記アドレスを格納するアドレスバッファを有し、前記メモリセルは複数のバンクに分割されており、前記各バンクは、それぞれバンク用アドレスラッチ部を
有し、前記各バンク用アドレスラッチ部には前記アドレ
スバッファからのアドレスが格納されており、前記各バンク用アドレスラッチ部に格納されたアドレス
に対応する各バンクにおけるメモリセルの活性化は、前
記アクティブコマンドの入力によって行われ、前記各バンク用アドレスラッチ部は、それに対応する前
記バンクが、活性化されたときにラッチ状態となり、プ
リチャージされたときにラッチ解除状態となる、半導体メモリ装置。
【請求項６】複数のメモリセルを有し、それらのメモリ
セルに対してアクセスするに当り、それらのメモリセル
をアクティブコマンドによって活性化するようにした、
半導体メモリ装置において、前記メモリセルは複数のバンクに分割されており、前記アクティブコマンドはコマンドラッチ手段を介して
前記各バンクに伝えられ、このコマンドラッチ手段は、あるバンクについて活性化
実行中に同一のバンクのアクティブを内容とする他のア
クティブコマンドが入力されても、前記他のアクティブ
コマンドは無視する、半導体メモリ装置。