KR0166843B1 - 저소비 전력의 디램 비트라인 선택회로 - Google Patents

저소비 전력의 디램 비트라인 선택회로 Download PDF

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Abstract

본 발명은 저소비 전력의 DRAM 비트라인 선택회로에 관한 것으로, 구체적으로는 양 방향 센스앰프 사용시 동일 블럭선택이 계속될 경우 그 상태를 유지시켜 레벨천이 과정에서 소모되는 소비전력을 경감하도록 한 저소비 전력의 비트라인 선택회로에 관한 것이다.
이를 위한 본 발명의 저소비 전력의 DRAM 비트라인 선택회로는 적어도 2개의 블럭으로 나뉘어져 배열되고 복수쌍의 비트라인과 워드라인에 연결된 셀 어레이와, 상기 복수쌍의 비트라인에 각각 설치된 스위칭수단을 통하여 상기 셀어레이의 각 셀과 연결되는 적어도 하나의 양방향에 센스앰프를 가지는 DRAM에서 상기 스위칭 수단의 구동을 선택하여 각쌍의 비트라인을 구동하도록 비트라인 선택신호를 발생하는 비트라인 선택회로에 있어서, 블럭선택 코딩신호를 입력으로 하여 펄스를 발생시키는 적어도 2개의 펄스발생 수단과, 상기 펄스발생 수단중 선택되는 블럭의 블럭선택 코딩신호가 입력되는 펄스발생 수단의 출력을 선택하여 다른 블럭이 선택될때까지 래치하는 신호레벨 래치수단을 가지는 블럭선택 회로부와, 상기 블럭선택 회로부의 출력에 각각 상응하여 제1레벨에서 제2레벨로 또는 제2레벨에서 제1레벨로 출력레벨을 천이시키는 레벨천이부와, 상기 레벨천이부의 출력에 상응하여 비트라인 선택신호를 출력시키는 선택신호 발생부를 구비하여 상기 비트라인 선택신호가 특정블럭을 선택할 때 다른 블럭이 선택될때까지 제1레벨 또는 제3레벨로 유지되도록 함을 특징으로 한다.

Description

저소비 전력의 디램(DRAM) 비트라인 선택회로
제1도(a)는 양방향 센스앰프를 사용한 DRAM센싱 시스템을 나타낸 도면.
제1도(b)는 블럭선택 코딩신호를 변환하는 신호변환 회로를 개략적으로 도시한 도면.
제2도는 종래의 블럭선택 회로의 상세도.
제3도는 종래의 블럭선택 회로의 타이밍도.
제4도는 본 발명의 제1실시예를 나타낸 도면.
제5도는 제1실시예의 타이밍도.
제6도는 본 발명의 제2실시예를 나타낸 도면.
제7도는 제6도의 블럭선택회로 상세도.
제8도는 제2실시예의 타이밍도를 나타낸 도면이다.
* 도면의 주요부분에 대한 부호의 설명
A1~A7: 펄스발생수단 AND1~AND2: 앤드게이트
LS1~SL6: 레벨쉬프터 NAND1~NAND6: 낸드게이트
In1~In5: 인버터 pMOST1~pMOST6: pMOST 트랜지스터
DL1~DL : 지연회로 nMOST1~nMOST12: nMOST 트랜지스터
PX-BLKØ~PX-BLKn-1: 블럭선택 코딩신호
BEQENØ~BEQEN1 : 블럭선택 신호
/RAS : 로우어드레스 신호 BSØ~BS1 : 비트라인 선택신호
B1~B3: 래치회로
본 발명은 저소비 전력의 DRAM 비트라인 선택회로에 관한 것으로, 구체적으로는 양방향 센스앰프 사용시 동일 블럭선택이 계속될 경우 그 상태를 유지시켜 레벨천이 과저에서 소모되는 소비전력을 경감하도록 한 저소비 전력의 비트라인 선택회로에 관한 것이다.
종래의 양방향 센스앰프를 사용한 DRAM 센싱 시스템은 제1도(a)에 개략적으로 도시되어 있는 바와 같이, 양방향 센스앰프(12)와, 양방향 센스앰프(12)의 양측에 배치되고 비트라인쌍 Bit 및가 각각 접속되어 있는 2개의 블럭의 셀 어레이(10,10'), 상기 각 비트라인쌍 Bit 및사이를 등화시키는 등화회로(11,11'), 상기 셀 어레이의 2개의 블럭중 한 블럭을 선택하여 양방향 센스앰프(12)에 접속시키기 위해 상기 각 비트라인쌍에 설치된 MOS트랜지스터를 선택 구동하도록 블럭선택 신호 BS0 및 BS1을 발생시키는 블럭선택신호 발생회로(130를 구비하고 있다.
상기 블럭선택 신호발생 회로(13)는, 제2도에 도시되어 있는 바와 같이, 로우 어드레스 신호에 응답하는 블럭선택 신호에 의한 BEQEN0,BEQEN1을 각각 입력받아 Vcc레벨에서 Vpp(단 Vpp=Vcc+Vth, Vth는 드레스 홀드 전압)로 레벨쉬프터 시키는 레벨쉬프터(LS1,LS2)와, 상기 레벨쉬프터(LS1,LS2)의 출력을 논리적하여 nMOS트랜지스터(nMOST1,nMOST2)를 스위칭 시키는 AND게이트(AND1), 상기 레벨쉬프터(LS1)의 출력이 직접 그의 게이트에 접속되는 PMOS트랜지스터(PMOST1)과 인버터(In1)를 경유하여 그의 게이트에 접속되는 nMOS트랜지스터(nMOST3), 상기 레벨쉬프터(LS2)의 출력이 직접 그의 게이트에 접속되는 PMOS트랜지스터(PMOST2)와 인버터(In2)를 경유하여 그의 게이트에 접속되는 nMOS트랜지스터(nMOST4)를 구비하고, 상기 PMOS트랜지스터(PMOST1)와 상기 nMOS트랜지스터(nMOST3), 상기 PMOS트랜지스터(PMOST2)와 상기 nMOS트랜지스터(nMOST3)는 각각 하나의 COMS트랜지스터를 형성하고, 이를 CMOS트랜지스터의 각각은 출력단에는 상기 nMOS트랜지스터(nMOST1,nMOST2)의 소오스단자가 각각 접속되어 BS0 및 출력 BS1을 추력하도록 구성되어 있다.
이와 같은 구성은 종래 비트라인 선택회로의 동작에 대하여 제1도(b)에 도시된 신호변환 회로와 제3도에 도시된 타이밍도를 더 참조하여 설명하면, 제1도(b)에 도시된 바와 같이, 시간 t1에서 블럭선택 코딩신호 PX-BLK0 및 PX-BLK1이 비트라인 등화제어 신호발생수(14)에 입력되면 블럭선택신호(또는 비트라인 제어신호로도 사용) BEQEN1,BEQEN1을 발생한다.
상기 블럭선택신호 BEQEN0 및 BEQEN1의 신호레벨이 모두 하이레벨일 때 레벨쉬프터(LS1,LS2)는 각각 Vcc의 전압레벨에서 Vpp의 전압레벨로 천히하는 출력신호를 발생한다.
이 Vpp레벨의 출력신호는 앤드게이트(AND1)의 양 입력단자에 입력되어 하이레벨의 신호를 출력하게 되며 이것에 의해 nMOS트랜지스터(nMOST1, nMOST2)가 모두 턴온 된다.
한편, 상기 레벨쉬프터(LS1,LS2)의 Vpp레벨의 출력이 PMOS트랜지스터(PMOS1,PMOS2)의 게이트 입력됨과 동시에 인버터(IN1,IN2)를 통하여 반전되어 nMOS 트랜지스터(nMOST3,nMOST4)의 게이트에 입력되면 PMOS트랜지스터(PMOS1,PMOS2) 및 nMOS 트랜지스터(nMOST3,nMOST4)모두가 턴 오프 된다.
따라서 출력 BS0 및 출력 BS1은 상기 nMOS트랜지스터(nMOST1,nMOST2)의 턴 온으로 인하여 Vcc레벨상태로 되어 모두 프라차지 상태에 있게 된다.
그후 시간 t2에서 블럭선택 코딩신호 BEQEN0가 로우레벨 상태로 되면, 레벨쉬프터(LS1)의 출력은 Vcc레벨상태로 되어 AND게이트(AND1)의 한 입력단자로 입력하게 되므로, AND게이트(AND1)의 출력은 로우레벨로 되어 nMOST 트랜지스터(nMOST1, nMOST2)가 턴 오프 된다.
또한 상기 레벨쉬프터(LS1)의 Vcc 레벨의 신호가 PMOS트랜지스터(PMOST1)의 게이트에 인가됨과 동시에 인버터(In1)을 경유하여 nMOS트랜지스터(nMOS1)의 게이트에 인가되어 이를 PMOS트랜지스터(PMOST1) 및 nMOS트랜지스터(nMOS4)가 모두 턴 온 되므로 출력 BS0는 Vpp레벨, 출력 BS1은 Vss레벨로 된다.
이와 같은 과정은 다음 블럭이 선택되어 그의 블럭선택신호 BEQEN1이 로우어드레스신호/RAS 에 상응하여 변하게 되는 이전 시간 t3에서 블럭선택신호 BEQEN0가 하이레벨로 천이하면 블럭선택신호 BEQEN0 및 BEQEN1가 모두 하이레벨로 되어 전술한 과정을 통하여 다시 비트라인 선택회로의 출력 BS0 및 BS1은 Vcc 레벨의 프리차지 상태로 된다.
이어, 시간 t4에서 블럭선택신호 BEQEN1이 로우레벨로 천이되면, 레벨쉬프터(LS2)의 출력이 Vcc에서 Vpp로 천이하게 되므로 전술한 바와 동양으로 AND게이트(AND1)의 출력이 로우레벨로 되어 nMOS트랜지스터(nMOST1,nMOST2)가 턴 오프 됨과 동시에 PMOS트랜지스터(PMOST2)의 게이트에 Vpp레벨의 신호가, 그리고 nMOS트랜지스터(nMOST3)에 Vpp레벨의 반전된 신호가 입력되어 이를 PMOS트랜지스터(PMOST2) 및 nMOS트랜지스터(nMOST3)가 모두 턴 온 되어서 비트라인 선택회로의 출력 BS0와 BS1은 각각 Vss와 Vpp를 출력하게 된다. 이상과 같이 로우어드레스 신호/RAS의 신호상태가 천이될때마다 블럭선택 코팅신호(BEQEN0과 BEQEN1의 레벨상태가 천이되고, 이것에 의해 비트라인 선택신호 BS0와 BS1가 Vpp에서 Vcc로, 또는 Vcc에서 Vss 그리고 그 역순으로 반복적으로 천이되며 상기 천이과정 동안 Vpp에 의한 누설전류가 흐르게 되어 필요없는 전력이 소비되며 이는 다용량, 고집적 및 다비트 제품의 경우 상기와 같은 전력소비가 더욱 심각하게 된다는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 감안하여 발명한 것으로, 양방향 센스앰프를 사용하는 DRAM의 비트라인 선택에 있어서 동일 블럭선택이 계속될 경우 전압레벨상태를 그대로 유지시켜 레벨천이 과정에서 소모되는 소비전력을 경감시키는 저소비전력의 비트라인 선택회로를 제공하기 위한 것이다.
이와 같은 본 발명의 목적을 달성하기 위한 본 발명의 DRAM에 비트라인 선택회로는 적어도 2개의 블럭으로 되고, 복수쌍의 비트라인과 워드라인에 연결하는 셀 어레이와, 상기 복수쌍의 비트라인에 각각 설치된 스위칭 수단을 통하여 상기 셀 어레이의 각 셀과 연결되는 양방향 센스앰프를 가지는 DRAM에서 상기 스위칭 수단을 구동하여 각 쌍의 비트라인을 선택 구동하는 비트라인 선택회로에 있어서, 블럭선택 신호를 입력으로 하여 펄스를 발생시키는 적어도 2개의 펄스발생 수단과, 상기 펄스발생수단중 선택되는 한 펄스발생 수단의 출력을 래치한 후, 나머지 펄스발생 수단의 출력이 변동되지 않는한 계속 그 래치상태를 유지하는 신호레벨 래치수단을 가지는 블럭 선택회로부, 상기 블럭선택 회로부의 출력에 각각 상응하여 제1레벨에서 제2레벨 또는 제2레벨에서 제1레벨오 출력레벨을 천이시키는 레벨천이부, 상기 레벨천이부의 출력에 상응하여 비트라인 선택신호를 발생시키는 비트라인선택 신호발생부를 구비함을 특징으로 하고 있다.
이하 본 발명의 구체적인 실시예를 첨부도면에 근거하여 상세히 설명한다.
제4도는 본 발명의 제1실시예의 상세회로도이고, 제5도는 제1실시예의 타이밍도를 나타낸 것이다.
본 발명의 제1실시예의 DRAM 비트라인 선택회로는 블럭선택 회로부, 레벨천이부 및 비트라인 선택신호 발생부를 구비하고 있다.
상기 블럭선택 회로부는 블럭선택 코팅신호 PX-BLK0 및 PX-PLK1이 각각 직접 인가되는 입력단자와 상기 블럭선택 코딩신호 PX-BLK0 및 PX-PLK1이 인버터(IN3,IN4) 및 지연회로(DL1,DL2)를 경유하여 인가되는 다른 또 하나의 입력단자를 가지는 NAND게이트(NAND1,NAND2)로 구성되는 펄스발생 회로(A1,A2)와, 상기 펄스발생 회로(A1,A2)의 출력을 래치시키기 위한 2개의 NAND게이트(NAND3,NAND4)로 형성되는 NAND게이트형 래치회로로 구성되어 있다.
상기 레벨천이부는 상기 NAND게이트형 래치회로 출력 Q 및에 상응하여 Vpp→Vcc, Vpp→Vcc로 천이시키는 2개의 레벨쉬프터(LS3,LS4)로 구성되어 있다.
그리고, 비트라인선택 신호발생부는 PMOS트랜지스터(PMOST3) 및 nMOS트랜지스터(nMOS5)를 형성되는 CMOS와, PMOS트랜지스터(PMOST4) 및 nMOS트랜지스터(nMOST6)로 형성되는 CMOS를 구비하고, 상기 레벨천이부의 레벨쉬프터(LS3)의 출력이 인버터(In5)를 경유하여 상기 PMOS트랜지스터(PMOST3)의 게이트에 접속됨과 동시에 인버터(In5) 및 다른 또 하나의 인버터(In6)를 경유하여 nMOS트랜지스터(nMOST6)의 게이트에 접속되고 상기 레벨천이부의 상기 레벨쉬프터(LS4)의 출력이 인버터(In7)을 경유하여 PMOS트랜지스터(PMOST4)의 게이트에 접속됨과 동시에 상기 인버터(In7) 및 다른 또 하나의 인버터(In8)를 경유하여 nMOS트랜지스터(nMOST5)에 접속되게 구성되어 있다.
그리고 상기 인버터(In5~In)는 모두 Vpp용의 인버터이며, 상기 CMOS의 스윙폭은 Vpp-Vss이다.
이와 같은 구성의 제1실시예의 동작에 대하여 제5도에 도시된 타이밍도를 더 참조하여 상세히 설명한다.
먼저 로우어드레스 신호/RAS에 응답하여 선택된 블럭의 블록선택 코딩신호 PX-BLK0만이 출력되고 선택되지 않은 블럭의 블럭선택 코딩신호 PX-BLK1는 선택될대까지 로우레벨의 상태로 유지된다.
이와 같이 블럭선택 코딩신호 PX-BLK0 및 PX-BLK1의 입력으로 인하여 블럭선택 회로부의 펄스발생 회로(A1)(제5도 A1참조)는 블럭선택 코딩신호 PX-BLK0의 첫 사이클(t1)에서 펄스(부펄스)가 발생되나, 블럭선택 신호 PX-BLK1는 로우상태로 변동없이 그대로 유지되어 펄스발생 회로(A2)는 하이레벨의 상태를 계속 유지한다(제5도 A2참조).
이것으로 인하여 래치회로(B)의 NAND게이트(NAND3) 출력 Q는 하이레벨의 상태, NAND게이트(NAND4) 출력는 로우레벨의 상태로 된다.
이와 같은 래치회로의 출력상태는 블럭선택 코딩신호 PX-BLK1의 젓 사이클(시간 t2)까지 계속 유지된다.
상기와 같은 블럭선택 회로부의 출력에 의하여 레벨쉬프터(LS3)의 출력은 Vpp, 레벨쉬프터(LS4)의 출력은 Vcc로 된다.
이것에 의해 상기 비트라인 선택구동부는 PMOS트랜지스터(PMOST3) 및 nMOS트랜지스터(nMOST6)가 턴 온 되고 nMOS트랜지스터(nMOST5) 및 PMOS트랜지스터(PMOST4)가 턴 오프 되므로 출력 BS0는 Vpp, 출력 BS1은 Vss로 된다.
이 출력은 전술한 nMOS트랜지스터로 구성되어 센스앰프(12)와 각 쌍의 비트라인을 접속하는 스위칭 수단을 턴 온 시키어 제1도(a)의 상측에 있는 셀 어레이를 센싱한다.
이어 시간 t2에서 블럭선택 코딩신호 PX-BLK1이 선택되면, 이 선택된 블럭선택 코딩 신호 PX-BLK1는 로우 어드레스 신호/RAS에 상응하여 출력하는 신호로 되고 선택하지 아니한 블럭선택 코딩신호 PX-BLK0는 로우 레벨로 된다.
이와 같은 입력신호 변동으로 인하여 블럭선택 회로부의 펄스발생 회로(A1)는 그의 출력이 하이레벨 그대로 유지되나 펄스발생 회로부(A2)는 부(-)의 펄스가 발생하게 된다.
이것에 의해 래치회로의 NAND게이트(NAND3)의 출력 Q는 로우레벨로 천이되고, NAND게이트(NAND4)의 출력는 하이레벨로 천이된다.
따라서 레벨천이부의 레벨쉬프터(LS3)의 출력은 Vcc, 레벨쉬프터(LS4)의 출력은 Vpp로 천이되고, 이것에 의해 비트라인 선택신호 발생부의 출력 BS0는 로우레벨, 출력 BS1는 하이레벨되며, 제1도 (a)에서의 하측의 셀 어레이의 비트라인 쌍 bit,스위칭수단(nMOS트랜지스터)를 통하여 센스앰프(12)에 접속된다.
따라서 제1실시에에서는 로우어드레스 신호/RAS에 관계없이 선택블럭의 비트라인 선택 신호발생부의 출력 BS0와 비선택 블럭의 비트라인 선택신호 발생부의 출력 BS1은 선택블럭이 변경될때까지 각각 Vpp와 Vss레벨을 유지하게 되므로 종래의 비트라인 선택회로와 같이 로우어드레스 신호/RAS에 응답하여 비트라인 선택신호(BS0,BS1)가 반복적으로 Vpp와 Vcc, 또는 Vcc와 Vss 사이에서 천이되는 일이 없게 되므로 이 반복과정에서 발생되는 전류누설에 의한 전력소비가 없게 된다.
제6도는 본 발명의 제2실시예에 도시한 것이고, 제7도는 제6도의 블럭선택회로부의 상세회로도, 제8도는 제2실시예의 타이밍도를 나타낸 것이다.
제1실시예가 2블럭으로 나누어진 어레이 즉, 양방향 센스앰프를 공용하는 2블럭으로 나누어진 어레이 셀만을 가지는 DRAM의 비트라인 선택회로를 예시하여 설명된 것이나, 제2실시예는 양방향 센스앰프를 공용하고 그중 하나가 선택되는 제1 및 제2 블럭의 어레이 셀과, 상기 양방향 센스앰프를 공용하지 않는 비선택의 적어도 2이상의 타블럭으로 되어 전체적으로는 적어도 4개의 블럭을 가지는 어레이 셀을 가지는 DRAM비트라인 선택회로를 예시하여 설명한 것이다.
제2실시예의 비트라인 선택회로는, 제1실시예와 동양으로 블럭선택 회로부와 레벨천이부 및 비트라인 선택 신호발생부를 구비하고 있다.
상기 블럭선택 회로부는 인버터(In9) 및 지연회로(DL3)와 NAND게이트(NAND5)로 형성되고 제1블럭의 블럭선택 코딩신호 PX-BLK0를 입력으로하며 펄스를 발생하는 제1펄스발생 회로(A3)와, 인버터(In10)와 지연회로(DL4) 및 NAND게이트(NAND6)으로 형성되고 제2블럭의 블럭선택 회로 PX-BLK1을 입력으로 하여 펄스를 발생하는 제2펄스발생회로(A4)와, 상기 제1블럭 및 제2블럭과는 센스앰프를 공용하지 않는 제3내지 제n-1블럭의 블럭선택 코딩신호(PX-BLK2…PX-BLKn-1)를 합산하기 위해 O링으로 형성된 합산기(sum)의 출력을 입력으로 하여 펄스를 발생하도록 인버터(In11), 지연회로(DL5) 및 NAND게이트(NAND7)로 형성되는 제3펄스발생 회로(A5)와, 상기 제1펄스발생 회로(A3)와 제3펄스발생회로(A5)를 입력으로 하여 래치시켜 출력 Q, 및 출력를 발생하도록 NAND게이트(NAND8,NAND9)로 형성된 제1래치회로(B1)와 제2펄스발생 회로(A4)와 제3펄스발생회로(A5)는 입력으로 하여 출력 Q2와를 발생하도록 NAND게이트(NAND11,NAND12)로 형성된 제2래치회로(B2)와 상기 제1래치회로(B1)의 출력 Q을 입력으로 하여 펄스를 발생하고, 인버터(In12), 지연회로(DL6) 및 NAND게이트(NAND12)로 형성되는 제4펄스발생 회로(A6)와, 제2래치회로(B2)의 출력를 입력으로 하여 펄스를 발생하고 인버터(In3), 지연회로(DL7) 및 NAND게이트(NAND1)로 형성되는 제5펄스발생 회로(A9)와, 제1래치회로(B1)의 출력 Q와 제2래치회로(B2)의 출력를 입력으로 하여 논리 연산하는 NAND게이트(NAND14)와, 상기 NAND게이트(NAND14)의 출력을 인에이블 신호로 하고, 제4펄스발생 회로(A6)와 제5펄스발생 회로(A7)의 출력을 래치하여 블럭선택신호 BSEN1과 BSEN0을 발생하는 제3래치회로(B3)로 구성되어 있다.
상기 nMOS트랜지스터 nMOSTT7및 nMOST8은 POWER UP 신호를 입력으로 하여 제1래치회로(B1) 및 제2래치회로(B2)를 리셋시키기 위한 것이다.
그리고 레벨천이부는 상기 제3래치회로(B3)의 블럭선택신호 BSEN1 및 BSEN0 상응하여 Vcc→Vpp 또는 Vpp→Vcc로 각각 천이시키는 레벨쉬프터(LS5,LS6)로 구성되어 있다.
상기 비트라인 선택구동 신호발생부는 2개의 상기 레벨쉬프터(LS5,LS6)의 출력을 논리연산하는 AND게이트(AND2)와, 상기 AND게이트(AND2)의 출력으로 트리거링되는 nMOS트랜지스터(nMOST9,nMOST10)와, 상기 레벨쉬프터(LS5,LS6)의 출력에 의해 각각 트리거링되는 PMOS트랜지스터(PMOST5,PMOST6) 및 상기 레벨쉬프터(LS3,LS4)의 출력의 인버터(In1,In)에 의한 반전신호에 의해 각각 트리거링되는 nMOS트랜지스터(nMOST1,nMOST12)를 구비하고, 상기 nMOS트랜지스터(nMOST9,nMOST10)의 출력단은 각각 비트라인 선택신호 BS0 및 BS1을 출력하는 출력단자에 연결되어 있다.
이와 같이 구성된 실시예의 동작에 대하여 제8도에 도시된 타이밍도를 더 참조하여 설명한다.
먼저, 양방향 센스앰프를 공용하는 제1블럭(BLOCK0)이 먼저 선택되는 것으로 가정한다.
제1블럭(BLOCK0) 및 제1블럭(BLOCK1)이 대기상태에서 선택상태를 될 때에는 POWER UP 신호에 의해 nMOS트랜지스터 nMOST7및 nMOST38이 턴 온 되어 제1래치회로(B1) 및 제2래치회로(B2)의 출력 Q1및 Q2를 로우레벨 상태로 리셋트 시킨다. 이때, 제1블럭(BLOCK0)이 선택되면 블럭선택 코딩신호(PX-BLOCK0)만이 로우어드레스 신호/RAS에 상응하여 출력을 발생하고 그 밖의 블럭선택 코딩신호(PX-BLK1~PX-BLKn-1)(제8도에서는 PX-BLK2…PX-BLKn-1를 대표해서 PX-BLK2로 표시)은 로우레벨 상태로 된다.
따라서, 제1펄스발생 회로(A3)만이 부의 펄스를 발생하고 이로 인하여 제1래치회로(B1)의 출력 Q1은 로우레벨에서 하이레벨로 천이하게 되므로 출력은 하이레벨에서 로우레벨로 천이하게 된다.
이것에 의해 제4펄스발생회로(A6)는 부의펄스를 발생하게 되므로 제3래치회로(B3)의 출력 Q3은 하이레벨,은 로우레벨로 된다.
따라서 제3래치회로(B3)는 블럭선택신호 BENG0은 로우레벨, 블럭선택신호 BSEN1는 하이레벨로 하여 출력된다. 이 신호는 레벨천이부의 레벨쉬프터(LS5)와 레벨쉬프터(LS6)의 출력을 각각 Vcc 및 Vpp상태로 천이하게 되어서, AND게이트(AND2)가 로우레벨로 되어 nMOS트랜지스터(nMOST7,nMOST10)을 턴 오프 시킴과 동시에 상기 레벨쉬프터(LS6)의 Vpp레벨출력이 직접 및 인버터(In15)를 통하여 PMOS트랜지스터(PMOST5) 및 nMOS트랜지스터(nMOST10)을 턴 온 시키고, 상기 레벨쉬프터(LS5)의 Vcc레벨출력이 직접 및 인버터(In14)를 각각 통하여 PMOS트랜지스터(PMOST6) 및 nMOS트랜지스터(nMOST10)에 각각 인가되어 이들을 턴 오프 시키므로 비트라인 선택 신호 BS0는 Vpp레벨, BS1은 Vcc레벨로 되고 상기 Vpp레벨의 BS0의 신호에 의해 어레이 셀 블럭(BLOCK0)이 선택된다.
이어 t2에서 양방향 센스앰프를 공용하는 블럭(BLOCK1)이 선택되어 블럭선택 코딩신호(PX-BLK1)만이 로우어드레스 신호/RAS에 응답하여 펄스출력을 발생하고 나머지의 블럭선택 코딩신호(PX-BLK0,PX-BLK2~PX-BLKn-1)가 로우레벨 상태로 되면, 블럭선택 회로부의 제2펄스발생 회로(A4)에서 부의 펄스를 발생하게 되어서 제2래치회로(B2)의 출력 Q2와 출력는 각각 로우레벨 및 하이레벨로 천이된다.
상기 출력의 하이레벨로 천이에 의하여 제5펄스발생회로(A7)는 부의펄스를 발생하게 되고, 이것에 의해 제3래치회로(B3)의 블럭선택신호 BSEN0는 로우레벨, 블럭선택신호 BSEN1는 하이레벨로 천이하게 되어서 전술한 바와 동양의 과정을 거쳐 비트라인 선택신호 BS0는 로우레벨, BS1은 하이레벨로 되어 BS1이 접속되는 어레이셀 블럭(BLOCK1)이 센스앰프(12)에 접속하게 된다.
그후 시간 t3에서 센스앰프를 공용하지 않는 블럭선택 코딩신호(PX-BLK2)의 어드레스가 선택되면 블럭선택 회로부의 가산기(sum)의 출력이 로우레벨에서 하이레벨로 천이되고, 이것에 의해 제2펄스발생 회로(A5)는 부의펄스를 발생하게 되므로 제1래치회로(B1)의 출력 Q1과 출력은 각각 로우레벨 및 하이레벨로 천이되고, 또한 제2래치회로(B2)의 출력 Q2와 출력도 각각 로우레벨 및 하이레벨로 천이하게 된다.
이것에 의해 NAND게이트(NAND14)의 출력I 로우레벨로 되어 제3래치회로)B3)의 NAND게이트(NAND15,NAND16)의 출력 BSEN0,BSEN1이 모두 하이레벨 상태로 된다.
이들 하이레벨의 BSEN0 및 BSEN1에 의해 레벨쉬프터(LS5,LS6)는 각각 Vcc→Vpp레벨로 천이하게 되므로 AND 게이트(AND2)를 통하여 nMOS트랜지스터(nMOST9,nMOST10)를 턴 온 시킴과 동시에 PMOS트랜지스터(PMOST5,PMOST6) 및 nMOS트랜지스터(nMOST11,nMOST12)를 모두 턴 오프시키므로 비트선택 신호 BS0 및 BS1는 모두 Vcc의 프리차지 상태로 되어, 다른 블럭이 선택되는 동안에는 Vpp의 높은 레벨로 띠워있지 않게 된다.
상기 제2실시예에 의하면 로우어드레스 신호/RAS에 관계없이 양방향 센스앰프를 공용하는 제1 및 제2블럭중의 하나가 선택되었을 때에는 이들중 선택되지 않는 블럭이 선택되거나 또는 상기 센스앰프를 공요하지 않는 제3블럭 내지 제n-1블럭이 선택될때까지 로우어드레스 신호/RAS 에 관계없이 BS0나 BS1중의 하나는 Vpp레벨, 나머지 하나는 Vss레벨을 계속 유지하므로 제1실시예어서와 같이 레벨천이에 따른 누설전류를 방지하게 될뿐만 아니라 제3블럭 내지 제n-1블럭이 선택될때에는 상기 BS0 및 BS1은 Vcc의 프리차지 상태로 되어 있어 보다 안정된 상태로 유지할 수 있게 된다.

Claims (14)

  1. 적어도 2개의 블럭으로 나뉘어져 배열되고 복수쌍의 비트라인과 워드라인에 연결된 셀 어레이와, 상기 복수쌍의 비트라인에 각각 설치된 스위칭수단을 통하여 상기 셀어레이의 각 셀과 연결되는 적어도 하나의 양방향에 센스앰프를 가지는 DRAM에서 상기 스위칭 수단의 구동을 선택하여 각쌍의 비트라인을 구동하도록 비트라인 선택신호를 발생하는 비트라인 선택회로에 있어서, 블럭선택 코딩신호를 입력으로 하여 펄스를 발생시키는 적어도 2개의 펄스발생수단과, 상기 펄스발생 수단중 선택되는 블럭의 블럭선택 코딩신호가 입력되는 펄스발생 수단의 출력을 선택하여 다른 블럭이 선택될 때까지 래치하는 신호레벨래치수단을 가지는 블럭선택 회로부와, 상기 블럭선택 회로부의 출력에 각각 상응하여 제1레벨에서 제2레벨로 또는 제2레벨에서 제1레벨로 출력레벨을 천이시키는 레벨천이부와, 상기 레벨천이부의 출력에 상응하여 비트라인 선택신호를 출력시키는 선택신호발생부를 구비하여 상기 비트라인 선택신호가 특정블럭을 선택할 때 다른 블럭이 선택될때까지 제1레벨 또는 제3레벨로 유지되도록 함을 특징으로 하는 비트라인 선택회로.
  2. 제1항에 있어서, 상기 블럭선택 회로부는 양방향 센스앰프를 공용함과 동시에 제1블럭선택 코딩신호를 입력으로 하여 펄스를 발생시키는 제1펄스발생수단과, 제2블럭선택코딩신호를 입력으로 하여 펄스를 발생시키는 제2펄스발생수단과, 제1펄스발생수단 및 제2펄스발생 수단의 출력을 입력으로 하여 래치시키는 제1래치수단을 구비하고, 선택된 블럭의 블럭선택 코딩신호에 의해 출력되는 비트라인 선택신호는 제1레벨로, 선택되지 않는 블럭의 블럭선택 코딩신호에 의해 출력되는 비트라인 선택신호는 제3레벨로 각각 유지하도록 함을 특징으로 하는 비트라인 선택회로.
  3. 제1항에 있어서, 제1펄스발생수단과 제2펄스발생수단은 각각 블럭선택 코딩신호가 인가되는 한 입력단자와 상기 블럭선택 코딩신호가 인버터 및 지연회로를 경유하여 인가되는 또 하나의 다른 입력단자를 가지는 NAND게이트로 형성됨을 특징으로 하는 비트라인 선택회로.
  4. 제3항에 있어서, 제1래치수단은 NAND게이트형 래치회로로 구성되어 제1블럭선택 코딩신호에 의해 발생되는 제1펄스발생기의 출력에 응답하여 래치를 한 후, 제2블럭선택 코딩신호의 첫 펄스발생시까지 상기 래치상태를 유지하도록 함을 특징으로 하는 비트라인 선택회로.
  5. 제2항에 있어서, 상기 레벨천이부는 제1레벨쉬프터와 제2레벨쉬프터를 구비함을 특징으로 하는 비트라인 선택회로.
  6. 제2항에 있어서, 상기 비트라인 선택구동 신호발생부는 제1레벨쉬프터의 출력이 하나의 인버터를 통하여 게이트단자에 접속되는 제1PMOS트랜지스터와 2개의 직렬인버터를 통하여 게이트단자에 접속되는 제2nMOS트랜지스터와 제2레벨쉬프터의 출력이 하나의 인버터를 통하여 게이트에 접속되는 제2PMOS트랜지스터와 2개의 직렬인버터를 통하여 게이트에 접속되는 제1nMOS트랜지스터로 구비함을 특징으로 하는 비트라인 선택회로.
  7. 제6항에 있어서, 상기 레벨천이부의 제1레벨은 Vcc이고 제2레벨은 Vpp=Vcc+Vth(여기서 Vth는 상기 PMOS트랜지스터 및 nMOS트랜지스터의 드레쉬홀드 전압)이며, 제3레벨은 Vcc보다 더 낮은 레벨인 Vss로 설정됨을 특징으로 하는 비트라인 선택회로.
  8. 제1항에 있어서, 상기블럭선택 회로는 양방향 센스앰프를 공용하는 제3블럭선택 코딩신호를 입력으로 하여 펄스를 발생하는 제3펄스발생수단과, 상기 양방향 센스앰프를 공용하지 않고 적어도 2개 이상의 제5 내지 제n-1블럭선택 코딩신호를 가산수단를 통하여 가산하고 상기 가산수단의 출력을 입력으로 하여 펄스를 발생하는 제4펄스발생 수단과, 상기 양방향 센스앰프를 공용하는 제4블럭선택 코딩신호를 입력으로 하여 펄스를 발생하는 제5펄스발생 수단과, 제3펄스발생 수단과 제4펄스발생 수단의 출력은 각각 입력으로 하여 래치하는 제2래치수단과, 제4펄스발생 수단과 제5펄스발생 수단의 출력을 각각 한 입력으로 하여 래치하는 제3래치수단과, 제2래치수단의 한 출력을 입력으로 하여 펄스를 발생하는 제6펄스발생 수단과, 제3래치수단의 한 출력을 입력으로 하여 펄스를 발생하는 제7펄스발생 수단과, 상기 2래치수단과 제3래치수단 각각의 또 하나의 다른 출력을 입력으로 하여 논리연산하는 로직회로와, 상기 로직회로의 출력을 인에이블 입력으로 하고 제6펄스발생수단 및 제7펄스발생 수단의 출력을 데이터 입력으로 하여 래치하여 출력시키는 제4래치수단을 구비함을 특징으로 하는 비트라인 선택회로.
  9. 제8항에 있어서, 제3내지 제7펄스발생 수단은 블럭선택 코딩신호가 인가되는 한 입력단자와 상기 블럭선택 코딩신호가 인버터 및 지연소자를 경유하여 입력되는 또 하나의 다른 입력단자를 가지는 NAND게이트로 형성됨을 특징으로 하는 비트라인 선택회로.
  10. 제8항에 있어서, 제2 내지 제4래치수단은 NAND게이트형 래치회로로 구성됨을 특징으로 하는 비트라인 선택회로.
  11. 제8항에 있어서, 상기 가산수단은 O링으로 구성됨을 특징으로 하는 비트라인 선택회로.
  12. 제8항에 있어서, 상기 로직회로는 NAND게이트임을 특징으로 하는 비트라인 선택회로.
  13. 제8항에 있어서, 상기 레벨천이부는 제3레벨쉬프터와 제4레벨쉬프터를 구비함을 특징으로 하는 비트라인 선택회로.
  14. 제8항에 있어서, 상기 비트라인 선택신호 발생부는 제3레벨쉬프터와 제4레벨쉬프터의 출력을 입력으로 하여 논리연산하는 AND게이트와, 상기 AND게이트의 출력에 의해 트리거되는 제3 및 제4nMOS트랜지스터와 제3레벨쉬프터의 출력이 직접 인력되어 트리거링 하는 제3PMOS트랜지스터와, 하나의 인버터를 통하여 트리거링 하는 제6nMOS트랜지스터, 상기 제4레벨쉬프터의 출력이 집적 입력되어 트리거링하는 제4PMOS트랜지스터와, 하나의 인버터를 통하여 트리거링 하는 제5nMOS트랜지스터를 구비하고, 상기 제3 및 제4블럭선택 신호에 의해 상기 Vpp 또는 Vss레벨의 비트라인 선택신호가 출력되고 제5 내지 제n-1블럭선택 신호에 의해 상기 Vcc레벨의 비트라인 선택신호가 출력되도록 함을 특징으로 하는 비트라인 선택회로.
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