JPH0785675A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0785675A JPH0785675A JP5231701A JP23170193A JPH0785675A JP H0785675 A JPH0785675 A JP H0785675A JP 5231701 A JP5231701 A JP 5231701A JP 23170193 A JP23170193 A JP 23170193A JP H0785675 A JPH0785675 A JP H0785675A
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- Japan
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- signal
- level
- signal line
- line
- equalizing
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
Landscapes
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】 半導体記憶装置のアクセス時間の高速化。
【構成】 メモリセルデータが読み出される共通信号線
と、共通信号線の電位差を検知する増幅器を備え、前記
共通信号線に、前記増幅器の動作に必要な電位差がでた
時点で、前記、共通信号線のイコライズを開始した。ま
た、複数のメモリセルアレイを備えた半導体記憶装置に
おいて、メモリセルデータを読み出す第１の共通信号線
と、第１の共通信号線が接続された、第２の共通信号線
を備え、前記第１の共通信号線は、活性状態において書
き込み動作の後のみ動作させた。
と、共通信号線の電位差を検知する増幅器を備え、前記
共通信号線に、前記増幅器の動作に必要な電位差がでた
時点で、前記、共通信号線のイコライズを開始した。ま
た、複数のメモリセルアレイを備えた半導体記憶装置に
おいて、メモリセルデータを読み出す第１の共通信号線
と、第１の共通信号線が接続された、第２の共通信号線
を備え、前記第１の共通信号線は、活性状態において書
き込み動作の後のみ動作させた。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に係
り、特にメモリセルからデータが読み出される信号線対
のイコライズに関するものである。
り、特にメモリセルからデータが読み出される信号線対
のイコライズに関するものである。
【０００２】
【従来の技術】図12は例えばIEEE Journal of Solid St
ate Circuit,vol.SC-22,no.5,pp733〜740 に記載された
従来の半導体記憶装置の読み出し回路を示しており、図
において１は外部からアドレス信号ADD が与えられるア
ドレスピン、２はアドレスピン１に与えられるアドレス
信号ADD を受け、内部回路のための内部アドレス信号in
tADDを出力するアドレスバッファ、３はこのアドレスバ
ッファ２からの内部アドレス信号intADDを受け、この内
部アドレス信号intADDが変化すると一定期間Ｌレベルか
らＨレベルとなるアドレス変化信号φ1 を出力するアド
レス変化検知回路、４はアドレス変化検知回路３からの
アドレス変化信号φ1 を受けるインバータ、５は入力が
このインバータ４の出力に接続され、イコライズ信号φ
E を出力するインバータである。
ate Circuit,vol.SC-22,no.5,pp733〜740 に記載された
従来の半導体記憶装置の読み出し回路を示しており、図
において１は外部からアドレス信号ADD が与えられるア
ドレスピン、２はアドレスピン１に与えられるアドレス
信号ADD を受け、内部回路のための内部アドレス信号in
tADDを出力するアドレスバッファ、３はこのアドレスバ
ッファ２からの内部アドレス信号intADDを受け、この内
部アドレス信号intADDが変化すると一定期間Ｌレベルか
らＨレベルとなるアドレス変化信号φ1 を出力するアド
レス変化検知回路、４はアドレス変化検知回路３からの
アドレス変化信号φ1 を受けるインバータ、５は入力が
このインバータ４の出力に接続され、イコライズ信号φ
E を出力するインバータである。
【０００３】６はアドレスバッファ２からの内部アドレ
ス信号intADDを受け、この内部アドレス信号intADDに応
じて複数のワード線７の電位WL1,WL2 ・・・のうち１つ
をＬレベルからＨレベルに立ち上げる行デコーダ、８は
複数のメモリセル９がワード線７とビット線10および11
からなるビット線対の交点にマトリックス状に配置さ
れ、メモリセル９がそれぞれワード線７およびビット線
10および11に接続されたメモリセルアレイで、メモリセ
ル９はソース電極がともに接地電位が印加される接地電
位ノード12に接続され、互いのゲート電極が他のドレイ
ン電極に接続される２つのｎチャネルＭＯＳトランジス
タからなるドライバトランジスタ13および14、電源電位
ＶCCが印加される電源電位ノード15とドライバトランジ
スタ13のドレイン電極との間に接続された高負荷型の抵
抗16、電源電位ノード15とドライバトランジスタ14のド
レイン電極との間に接続された高負荷型の抵抗17、ビッ
ト線10とドライバトランジスタ13のドレイン電極との間
に接続され、ゲート電極がワード線７に接続されたｎチ
ャネルＭＯＳトランジスタからなるアクセストランジス
タ18、およびビット線11とドライバトランジスタ14のド
レイン電極との間に接続され、ゲート電極がワード線７
に接続されたｎチャネルＭＯＳトランジスタからなるア
クセストランジスタ19とで構成されている。
ス信号intADDを受け、この内部アドレス信号intADDに応
じて複数のワード線７の電位WL1,WL2 ・・・のうち１つ
をＬレベルからＨレベルに立ち上げる行デコーダ、８は
複数のメモリセル９がワード線７とビット線10および11
からなるビット線対の交点にマトリックス状に配置さ
れ、メモリセル９がそれぞれワード線７およびビット線
10および11に接続されたメモリセルアレイで、メモリセ
ル９はソース電極がともに接地電位が印加される接地電
位ノード12に接続され、互いのゲート電極が他のドレイ
ン電極に接続される２つのｎチャネルＭＯＳトランジス
タからなるドライバトランジスタ13および14、電源電位
ＶCCが印加される電源電位ノード15とドライバトランジ
スタ13のドレイン電極との間に接続された高負荷型の抵
抗16、電源電位ノード15とドライバトランジスタ14のド
レイン電極との間に接続された高負荷型の抵抗17、ビッ
ト線10とドライバトランジスタ13のドレイン電極との間
に接続され、ゲート電極がワード線７に接続されたｎチ
ャネルＭＯＳトランジスタからなるアクセストランジス
タ18、およびビット線11とドライバトランジスタ14のド
レイン電極との間に接続され、ゲート電極がワード線７
に接続されたｎチャネルＭＯＳトランジスタからなるア
クセストランジスタ19とで構成されている。
【０００４】20はアドレスバッファ２からの内部アドレ
ス信号intADDを受け、この内部アドレス信号intADDに応
じて複数の列選択線21の電位CSL1,CSL2 ・・・のうち１
つをＬレベルからＨレベルに立ち上げる列デコーダ、22
はビット線対10、11とＩ／Ｏ線対23、24との間に接続さ
れ、ゲート電極が列選択線21に接続され、対をなす２つ
のｎチャネルＭＯＳトランジスタ25、26からなり、ビッ
ト線対10、11の電位BL1,/BL1,BL2,/BL2,・・・のうち１
対の電位をＩ／Ｏ線対23、24に伝えるためのＩＯゲート
回路である。
ス信号intADDを受け、この内部アドレス信号intADDに応
じて複数の列選択線21の電位CSL1,CSL2 ・・・のうち１
つをＬレベルからＨレベルに立ち上げる列デコーダ、22
はビット線対10、11とＩ／Ｏ線対23、24との間に接続さ
れ、ゲート電極が列選択線21に接続され、対をなす２つ
のｎチャネルＭＯＳトランジスタ25、26からなり、ビッ
ト線対10、11の電位BL1,/BL1,BL2,/BL2,・・・のうち１
対の電位をＩ／Ｏ線対23、24に伝えるためのＩＯゲート
回路である。
【０００５】27はインバータ５から出力されるイコライ
ズ信号φE を受け、このイコライズ信号φE がほぼ電源
電位ＶCCのＨレベルとなるとビット線対10、11を電源電
位ＶCCよりＶthだけ低い電位ＶCC−Ｖthにイコライズす
るビット線イコライズ回路で、電源電位ＶCCが印加され
る電源電位ノード15とビット線10との間に接続され、ゲ
ート電極にイコライズ信号φE を受け、閾値電圧がＶth
のプリチャージ用トランジスタ28、電源電位ノード15と
ビット線11との間に接続され、ゲート電極にイコライズ
信号φE を受け、閾値電圧がＶthのプリチャージ用トラ
ンジスタ29およびビット線10とビット線11との間に接続
され、ゲート電極にイコライズ信号φEを受けるイコラ
イズ用トランジスタ30とから構成される。31はＩ／Ｏ線
23および24の電位IO,/IOが入力され、このＩ／Ｏ線対2
3、24間の電位差を増幅してリードデータRD,/RDを出力
する差動増幅器、32はこの差動増幅器31からのリードデ
ータRD,/RDを受けて出力データＤout を出力ピン33に出
力する出力バッファ回路である。
ズ信号φE を受け、このイコライズ信号φE がほぼ電源
電位ＶCCのＨレベルとなるとビット線対10、11を電源電
位ＶCCよりＶthだけ低い電位ＶCC−Ｖthにイコライズす
るビット線イコライズ回路で、電源電位ＶCCが印加され
る電源電位ノード15とビット線10との間に接続され、ゲ
ート電極にイコライズ信号φE を受け、閾値電圧がＶth
のプリチャージ用トランジスタ28、電源電位ノード15と
ビット線11との間に接続され、ゲート電極にイコライズ
信号φE を受け、閾値電圧がＶthのプリチャージ用トラ
ンジスタ29およびビット線10とビット線11との間に接続
され、ゲート電極にイコライズ信号φEを受けるイコラ
イズ用トランジスタ30とから構成される。31はＩ／Ｏ線
23および24の電位IO,/IOが入力され、このＩ／Ｏ線対2
3、24間の電位差を増幅してリードデータRD,/RDを出力
する差動増幅器、32はこの差動増幅器31からのリードデ
ータRD,/RDを受けて出力データＤout を出力ピン33に出
力する出力バッファ回路である。
【０００６】次に、以上のように構成された従来の半導
体記憶装置の動作について、図13のタイミング図に基づ
き説明する。ここでは図12に示されたメモリセル９のう
ちメモリセル9aa および9bb にＨレベルおよびＬレベル
のデータが記憶されているものとし、最初にすでにメモ
リセル9bb からＬデータが読み出されており、その後メ
モリセル9aa からＨデータを読み出し、再びメモリセル
9bb からＬデータを読み出す動作を説明する。まず、図
13の(a) に示すように外部からのアドレス信号ADD がA2
からA1に変化する時刻ｔ0 までは、アドレス変化検知回
路３からインバータ４および５を介して出力されるイコ
ライズ信号φE は図13の(c) に示すようにＬレベルで、
このイコライズ信号φE をゲートに受けるプリチャージ
用トランジスタ28、29およびイコライズ用トランジスタ
30は非導通状態となっており、ビット線のイコライズは
中断されている。また、ワード線7bの電位WL2 は図13の
(e) に示すようにＨレベルとなっており、このワード線
に接続されたメモリセル9bb におけるアクセストランジ
スタ18bb、19bbは導通し、ドライバトランジスタ13bb、
14bbのドレインに記憶されているＬレベルおよびＨレベ
ルの電位がビット線10b 、11b に読み出され、このビッ
ト線10b 、11b の電位BL2,/BL2は図13の(i)に示すよう
にＬレベルおよびＨレベルとなっている。
体記憶装置の動作について、図13のタイミング図に基づ
き説明する。ここでは図12に示されたメモリセル９のう
ちメモリセル9aa および9bb にＨレベルおよびＬレベル
のデータが記憶されているものとし、最初にすでにメモ
リセル9bb からＬデータが読み出されており、その後メ
モリセル9aa からＨデータを読み出し、再びメモリセル
9bb からＬデータを読み出す動作を説明する。まず、図
13の(a) に示すように外部からのアドレス信号ADD がA2
からA1に変化する時刻ｔ0 までは、アドレス変化検知回
路３からインバータ４および５を介して出力されるイコ
ライズ信号φE は図13の(c) に示すようにＬレベルで、
このイコライズ信号φE をゲートに受けるプリチャージ
用トランジスタ28、29およびイコライズ用トランジスタ
30は非導通状態となっており、ビット線のイコライズは
中断されている。また、ワード線7bの電位WL2 は図13の
(e) に示すようにＨレベルとなっており、このワード線
に接続されたメモリセル9bb におけるアクセストランジ
スタ18bb、19bbは導通し、ドライバトランジスタ13bb、
14bbのドレインに記憶されているＬレベルおよびＨレベ
ルの電位がビット線10b 、11b に読み出され、このビッ
ト線10b 、11b の電位BL2,/BL2は図13の(i)に示すよう
にＬレベルおよびＨレベルとなっている。
【０００７】そして、列デコーダ20はアドレス信号A2に
応じた列選択線21b の電位CSL2を図13の(g) に示すよう
にＨレベルに立ち上げており、この電位CSL2をゲート電
極に受けるＩＯゲート回路におけるｎチャネルＭＯＳト
ランジスタ25b 、26b は導通状態となり、ビット線10b
、11b とＩ／Ｏ線23、24とがこのｎチャネルＭＯＳト
ランジスタ25b および26b を介して接続され、Ｉ／Ｏ線
23、24の電位IO,/IOは図13の(j) に示すようにＬレベル
およびＨレベルとなっている。そしてこのＩ／Ｏ線23、
24電位IO,/IOを受ける差動増幅器31は図13の(k) に示す
ようにＬレベルのリードデータRD、Ｈレベルのリードデ
ータ/RD を出力し、これを受ける出力バッファ回路32は
図13の(m) に示すようにＬレベルの出力データＤout を
出力ピン33に出力している。
応じた列選択線21b の電位CSL2を図13の(g) に示すよう
にＨレベルに立ち上げており、この電位CSL2をゲート電
極に受けるＩＯゲート回路におけるｎチャネルＭＯＳト
ランジスタ25b 、26b は導通状態となり、ビット線10b
、11b とＩ／Ｏ線23、24とがこのｎチャネルＭＯＳト
ランジスタ25b および26b を介して接続され、Ｉ／Ｏ線
23、24の電位IO,/IOは図13の(j) に示すようにＬレベル
およびＨレベルとなっている。そしてこのＩ／Ｏ線23、
24電位IO,/IOを受ける差動増幅器31は図13の(k) に示す
ようにＬレベルのリードデータRD、Ｈレベルのリードデ
ータ/RD を出力し、これを受ける出力バッファ回路32は
図13の(m) に示すようにＬレベルの出力データＤout を
出力ピン33に出力している。
【０００８】そして、図13の(a) に示すように時刻ｔ0
で外部からのアドレス信号ADD がA2からA1に変化する
と、これを受けてアドレスバッファ２の出力する内部ア
ドレスintADDが変化する。するとこのintADDを受けるア
ドレス変化検知回路３は図13の(b) に示すように時刻ｔ
2 までの所定の期間Ｈレベルとなるアドレス変化信号φ
1 を出力し、これを受けてインバータ４および５を介し
て出力されるイコライズ信号φE は図13の(c) に示すよ
うにＨレベルとなりこのイコライズ信号φE をゲート電
極に受けるプリチャージ用トランジスタ28、29およびイ
コライズ用トランジスタ30が導通状態となり、ビット線
10、11の電位BL1,/BL1,BL2,/BL2,・・・が図13の(h) や
(i) に示すように電源電位ＶCCからプリチャージ用トラ
ンジスタ28、29の閾値電圧Ｖthだけ低い電位ＶCC−Ｖth
でイコライズされる。一方行デコーダ６は時刻ｔ0 でア
ドレス信号ADD がA2からA1に変化したのに伴いワード線
7bの電位WL2 を図13の(e) に示すように時刻ｔ1 でＬレ
ベルへ立ち上げ、ワード線7aの電位WL1 を図13の(d) に
示すようにＨレベルへ立ち上げる。すると、これを受け
てメモリセル9aa におけるアクセストランジスタ18aaお
よび19aaは導通状態となる。
で外部からのアドレス信号ADD がA2からA1に変化する
と、これを受けてアドレスバッファ２の出力する内部ア
ドレスintADDが変化する。するとこのintADDを受けるア
ドレス変化検知回路３は図13の(b) に示すように時刻ｔ
2 までの所定の期間Ｈレベルとなるアドレス変化信号φ
1 を出力し、これを受けてインバータ４および５を介し
て出力されるイコライズ信号φE は図13の(c) に示すよ
うにＨレベルとなりこのイコライズ信号φE をゲート電
極に受けるプリチャージ用トランジスタ28、29およびイ
コライズ用トランジスタ30が導通状態となり、ビット線
10、11の電位BL1,/BL1,BL2,/BL2,・・・が図13の(h) や
(i) に示すように電源電位ＶCCからプリチャージ用トラ
ンジスタ28、29の閾値電圧Ｖthだけ低い電位ＶCC−Ｖth
でイコライズされる。一方行デコーダ６は時刻ｔ0 でア
ドレス信号ADD がA2からA1に変化したのに伴いワード線
7bの電位WL2 を図13の(e) に示すように時刻ｔ1 でＬレ
ベルへ立ち上げ、ワード線7aの電位WL1 を図13の(d) に
示すようにＨレベルへ立ち上げる。すると、これを受け
てメモリセル9aa におけるアクセストランジスタ18aaお
よび19aaは導通状態となる。
【０００９】このとき、ビット線10a および11a の電位
BL1 および/BL1は図13の(h) に示すようにイコライズさ
れて等しくなるが、アクセストランジスタ18aaおよび19
aaのオン抵抗が比較的大きいため、ドライバトランジス
タ13aaおよび14aaのドレイン電極にはＨレベルおよびＬ
レベルの電位が保たれたままとなっている。また、列デ
コーダ20も時刻ｔ0 でアドレス信号ADD がA2からA1に変
化したのに伴い、列選択線21b の電位CSL2を図13の(g)
に示すようにほぼ時刻ｔ1 でＬレベルへ立ち下げ、列選
択線21a の電位CSL1を図13の(f) に示すようにＨレベル
へ立ち上げる。すると、これを受けてＩＯゲート回路22
におけるｎチャネルＭＯＳトランジスタ25a および26a
が導通し、ビット線10a 、11a とＩ／Ｏ線23、24とが接
続され、このＩ／Ｏ線23、24の電位IO,/IOも図13の(j)
に示すようにイコライズされ等しくなる。さらに、差動
増幅器31はイコライズ信号φE がＨレベルになったのを
受けて非活性化され、図13の(k) に示すようにともにＬ
レベルとなるリードデータRDおよび/RD を出力し、出力
バッファ32はこのリードデータRDおよび/RD が共にＬレ
ベルになったのを受けて図13の(m) に示すようにハイイ
ンピーダンス(Hi-Z)の出力データＤout を出力する。
BL1 および/BL1は図13の(h) に示すようにイコライズさ
れて等しくなるが、アクセストランジスタ18aaおよび19
aaのオン抵抗が比較的大きいため、ドライバトランジス
タ13aaおよび14aaのドレイン電極にはＨレベルおよびＬ
レベルの電位が保たれたままとなっている。また、列デ
コーダ20も時刻ｔ0 でアドレス信号ADD がA2からA1に変
化したのに伴い、列選択線21b の電位CSL2を図13の(g)
に示すようにほぼ時刻ｔ1 でＬレベルへ立ち下げ、列選
択線21a の電位CSL1を図13の(f) に示すようにＨレベル
へ立ち上げる。すると、これを受けてＩＯゲート回路22
におけるｎチャネルＭＯＳトランジスタ25a および26a
が導通し、ビット線10a 、11a とＩ／Ｏ線23、24とが接
続され、このＩ／Ｏ線23、24の電位IO,/IOも図13の(j)
に示すようにイコライズされ等しくなる。さらに、差動
増幅器31はイコライズ信号φE がＨレベルになったのを
受けて非活性化され、図13の(k) に示すようにともにＬ
レベルとなるリードデータRDおよび/RD を出力し、出力
バッファ32はこのリードデータRDおよび/RD が共にＬレ
ベルになったのを受けて図13の(m) に示すようにハイイ
ンピーダンス(Hi-Z)の出力データＤout を出力する。
【００１０】そしてアドレス変化検知回路から出力され
るアドレス変化信号φ1 が図13の(b) に示すように時刻
ｔ2 でＬレベルに立ち下がると、これを受けてインバー
タ４および５を介して出力されるイコライズ信号φE は
図13の(c) に示すようにＬレベルに立ち下がる。する
と、このイコライズ信号φE を受けるビット線イコライ
ズ回路27におけるプリチャージ用トランジスタ28、29お
よびイコライズ用トランジスタ30が非導通状態となり、
ビット線10、11のイコライズが中止され、ビット線10a
および11a にメモリセル9aa におけるドライバ用トラン
ジスタ13aaおよび14aaのドレイン電極に保持されたＨレ
ベルおよびＬレベルの電位がそれぞれ読み出され、この
ビット線10a および11a の電位BL1 および/BL1は図13の
(h) に示すようにそれぞれＨレベルおよびＬレベルとな
る。
るアドレス変化信号φ1 が図13の(b) に示すように時刻
ｔ2 でＬレベルに立ち下がると、これを受けてインバー
タ４および５を介して出力されるイコライズ信号φE は
図13の(c) に示すようにＬレベルに立ち下がる。する
と、このイコライズ信号φE を受けるビット線イコライ
ズ回路27におけるプリチャージ用トランジスタ28、29お
よびイコライズ用トランジスタ30が非導通状態となり、
ビット線10、11のイコライズが中止され、ビット線10a
および11a にメモリセル9aa におけるドライバ用トラン
ジスタ13aaおよび14aaのドレイン電極に保持されたＨレ
ベルおよびＬレベルの電位がそれぞれ読み出され、この
ビット線10a および11a の電位BL1 および/BL1は図13の
(h) に示すようにそれぞれＨレベルおよびＬレベルとな
る。
【００１１】これに応じてこのビット線10a および11a
に接続されているＩ／Ｏ線23および24の電位IOおよび/I
O は図13の(j) に示すように電位差が開いて時刻ｔ3 で
ΔV1となり、やがてΔV2に広がってそれぞれＨレベルお
よびＬレベルとなる。すると、このＩ／Ｏ線23、24の電
位IO,/IOを受ける差動増幅器31はIO,/IO間の電位差がΔ
V1となると図13の(k) に示すようにＨレベルに立ち上が
るリードデータRDおよびこれと相補の関係をなすＬレベ
ルのリードデータ/RD を出力し、出力バッファ回路32は
これを受けて図13の(m) に示すようにＨレベルとなる出
力データＤoutを出力ピン33に出力する。
に接続されているＩ／Ｏ線23および24の電位IOおよび/I
O は図13の(j) に示すように電位差が開いて時刻ｔ3 で
ΔV1となり、やがてΔV2に広がってそれぞれＨレベルお
よびＬレベルとなる。すると、このＩ／Ｏ線23、24の電
位IO,/IOを受ける差動増幅器31はIO,/IO間の電位差がΔ
V1となると図13の(k) に示すようにＨレベルに立ち上が
るリードデータRDおよびこれと相補の関係をなすＬレベ
ルのリードデータ/RD を出力し、出力バッファ回路32は
これを受けて図13の(m) に示すようにＨレベルとなる出
力データＤoutを出力ピン33に出力する。
【００１２】その後、図13の(a) に示すように時刻ｔ4
で外部からのアドレス信号ADD がA1からA2に変化する
と、これを受けてアドレスバッファ２の出力する内部ア
ドレスintADDが変化する。するとこのintADDを受けるア
ドレス変化検知回路３は図13の(b) に示すように時刻ｔ
6 までの所定の期間Ｈレベルとなるアドレス変化信号φ
1 を出力し、これを受けてインバータ４および５を介し
て出力されるイコライズ信号φE は図13の(c) に示すよ
うにＨレベルとなりこのイコライズ信号φE をゲート電
極に受けるプリチャージ用トランジスタ28、29およびイ
コライズ用トランジスタ30が導通状態となり、ビット線
10、11の電位BL1,/BL1,BL2,/BL2 ・・・が図13の(h) や
(i) に示すように電源電位ＶCCからプリチャージ用トラ
ンジスタ28、29の閾値電圧Ｖthだけ低い電位ＶCC−Ｖth
でイコライズされる。一方行デコーダ６は時刻ｔ4 でア
ドレス信号ADD がA1からA2に変化したのに伴いワード線
7aの電位WL1 を図13の(d) に示すように時刻ｔ5 でＬレ
ベルへ立ち下げ、ワード線7bの電位WL2 を図13の(e) に
示すようにＨレベルへ立ち上げる。すると、これを受け
てメモリセル9bb におけるアクセストランジスタ18bbお
よび19bbは導通状態となる。
で外部からのアドレス信号ADD がA1からA2に変化する
と、これを受けてアドレスバッファ２の出力する内部ア
ドレスintADDが変化する。するとこのintADDを受けるア
ドレス変化検知回路３は図13の(b) に示すように時刻ｔ
6 までの所定の期間Ｈレベルとなるアドレス変化信号φ
1 を出力し、これを受けてインバータ４および５を介し
て出力されるイコライズ信号φE は図13の(c) に示すよ
うにＨレベルとなりこのイコライズ信号φE をゲート電
極に受けるプリチャージ用トランジスタ28、29およびイ
コライズ用トランジスタ30が導通状態となり、ビット線
10、11の電位BL1,/BL1,BL2,/BL2 ・・・が図13の(h) や
(i) に示すように電源電位ＶCCからプリチャージ用トラ
ンジスタ28、29の閾値電圧Ｖthだけ低い電位ＶCC−Ｖth
でイコライズされる。一方行デコーダ６は時刻ｔ4 でア
ドレス信号ADD がA1からA2に変化したのに伴いワード線
7aの電位WL1 を図13の(d) に示すように時刻ｔ5 でＬレ
ベルへ立ち下げ、ワード線7bの電位WL2 を図13の(e) に
示すようにＨレベルへ立ち上げる。すると、これを受け
てメモリセル9bb におけるアクセストランジスタ18bbお
よび19bbは導通状態となる。
【００１３】また、列デコーダ20も時刻ｔ4 でアドレス
信号ADD がA1からA2に変化したのに伴い、列選択線21a
の電位CSL1を図13の(f) に示すようにほぼ時刻ｔ5 でＬ
レベルへ立ち下げ、列選択線21b の電位CSL2を図13の
(g) に示すようにＨレベルへ立ち上げる。すると、これ
を受けてＩＯゲート回路22におけるｎチャネルＭＯＳト
ランジスタ25b および26b が導通し、ビット線10b 、11
b とＩ／Ｏ線23、24とが接続され、このＩ／Ｏ線23、24
の電位IO,/IOも図13の(j) に示すようにイコライズされ
等しくなる。さらに、差動増幅器31はイコライズ信号φ
E がＨレベルになったのを受けて非活性化され、図13の
(k) に示すようにともにＬレベルとなるリードデータRD
および/RD を出力し、出力バッファ32はこのリードデー
タRDおよび/RD が共にＬレベルになったのを受けて図13
の(m) に示すようにハイインピーダンス(Hi-Z)の出力デ
ータＤout を出力する。
信号ADD がA1からA2に変化したのに伴い、列選択線21a
の電位CSL1を図13の(f) に示すようにほぼ時刻ｔ5 でＬ
レベルへ立ち下げ、列選択線21b の電位CSL2を図13の
(g) に示すようにＨレベルへ立ち上げる。すると、これ
を受けてＩＯゲート回路22におけるｎチャネルＭＯＳト
ランジスタ25b および26b が導通し、ビット線10b 、11
b とＩ／Ｏ線23、24とが接続され、このＩ／Ｏ線23、24
の電位IO,/IOも図13の(j) に示すようにイコライズされ
等しくなる。さらに、差動増幅器31はイコライズ信号φ
E がＨレベルになったのを受けて非活性化され、図13の
(k) に示すようにともにＬレベルとなるリードデータRD
および/RD を出力し、出力バッファ32はこのリードデー
タRDおよび/RD が共にＬレベルになったのを受けて図13
の(m) に示すようにハイインピーダンス(Hi-Z)の出力デ
ータＤout を出力する。
【００１４】そしてアドレス変化検知回路３から出力さ
れるアドレス変化信号φ1 が図13の(b) に示すように時
刻ｔ6 でＬレベルに立ち下がると、これを受けてインバ
ータ４および５を介して出力されるイコライズ信号φE
は図13の(c) に示すようにＬレベルに立ち下がる。する
と、このイコライズ信号φE を受けるビット線イコライ
ズ回路27におけるプリチャージ用トランジスタ28、29お
よびイコライズ用トランジスタ30が非導通状態となり、
ビット線10、11のイコライズが中止され、ビット線10b
および11b にメモリセル9bb におけるドライバ用トラン
ジスタ13bbおよび14bbのドレイン電極に保持されたＬレ
ベルおよびＨレベルの電位がそれぞれ読み出され、この
ビット線10b および11b の電位BL2 および/BL2は図13の
(i) に示すようにそれぞれＬレベルおよびＨレベルとな
る。
れるアドレス変化信号φ1 が図13の(b) に示すように時
刻ｔ6 でＬレベルに立ち下がると、これを受けてインバ
ータ４および５を介して出力されるイコライズ信号φE
は図13の(c) に示すようにＬレベルに立ち下がる。する
と、このイコライズ信号φE を受けるビット線イコライ
ズ回路27におけるプリチャージ用トランジスタ28、29お
よびイコライズ用トランジスタ30が非導通状態となり、
ビット線10、11のイコライズが中止され、ビット線10b
および11b にメモリセル9bb におけるドライバ用トラン
ジスタ13bbおよび14bbのドレイン電極に保持されたＬレ
ベルおよびＨレベルの電位がそれぞれ読み出され、この
ビット線10b および11b の電位BL2 および/BL2は図13の
(i) に示すようにそれぞれＬレベルおよびＨレベルとな
る。
【００１５】これに応じてこのビット線10b および11b
に接続されているＩ／Ｏ線23および24の電位IOおよび/I
O は図13の(j) に示すように電位差が開いて時刻ｔ7 で
ΔV1となり、やがてΔV2に広がってそれぞれＬレベルお
よびＨレベルとなる。すると、このＩ／Ｏ線23、24の電
位IO,/IOを受ける差動増幅器31はIO,/IO間の電位差がΔ
V1となると図13の(k) に示すようにＨレベルに立ち上が
るリードデータ/RD およびこれと相補の関係をなすＬレ
ベルのリードデータRDを出力し、出力バッファ回路32は
これを受けて図13の(m) に示すようにＬレベルとなる出
力データＤoutを出力ピン33に出力する。
に接続されているＩ／Ｏ線23および24の電位IOおよび/I
O は図13の(j) に示すように電位差が開いて時刻ｔ7 で
ΔV1となり、やがてΔV2に広がってそれぞれＬレベルお
よびＨレベルとなる。すると、このＩ／Ｏ線23、24の電
位IO,/IOを受ける差動増幅器31はIO,/IO間の電位差がΔ
V1となると図13の(k) に示すようにＨレベルに立ち上が
るリードデータ/RD およびこれと相補の関係をなすＬレ
ベルのリードデータRDを出力し、出力バッファ回路32は
これを受けて図13の(m) に示すようにＬレベルとなる出
力データＤoutを出力ピン33に出力する。
【００１６】
【発明が解決しようとする課題】上記のような従来の半
導体記憶装置では、Ｉ／Ｏ線23、24の電位IO,/IOの電位
差がΔV1に広がった時点（ｔ3 およびｔ7 ）ですでに差
動増幅器31はＩ／Ｏ線23、24に読み出されたデータがＨ
レベルかＬレベルかを検知してＨレベルおよびＬレベ
ル、またはＬレベルＨレベルのリードデータRDおよび/R
D をそれぞれ出力し、出力バッファ32はこれを受けてＨ
レベルまたはＬレベルの出力データＤout を出力する
が、ビット線のイコライズは外部からのアドレス信号AD
D が変化してから所定期間（ｔ0 〜ｔ2 およびｔ4 〜ｔ
6 ）だけ行っているため、Ｉ／Ｏ線23、24の電位IO,/IO
の電位差は既に差動増幅器31が読み出されたデータがＨ
レベルかＬレベルか検知できているにもかかわらず広が
り続け、ΔV2にもなり、次にアドレス信号が別のアドレ
スに変化してからＩ／Ｏ線23、24がイコライズされて電
位IO,/IOが等しくなるまでの時間がかかるため、次のデ
ータが読み出されるまでの時間が大きいという問題点が
あった。
導体記憶装置では、Ｉ／Ｏ線23、24の電位IO,/IOの電位
差がΔV1に広がった時点（ｔ3 およびｔ7 ）ですでに差
動増幅器31はＩ／Ｏ線23、24に読み出されたデータがＨ
レベルかＬレベルかを検知してＨレベルおよびＬレベ
ル、またはＬレベルＨレベルのリードデータRDおよび/R
D をそれぞれ出力し、出力バッファ32はこれを受けてＨ
レベルまたはＬレベルの出力データＤout を出力する
が、ビット線のイコライズは外部からのアドレス信号AD
D が変化してから所定期間（ｔ0 〜ｔ2 およびｔ4 〜ｔ
6 ）だけ行っているため、Ｉ／Ｏ線23、24の電位IO,/IO
の電位差は既に差動増幅器31が読み出されたデータがＨ
レベルかＬレベルか検知できているにもかかわらず広が
り続け、ΔV2にもなり、次にアドレス信号が別のアドレ
スに変化してからＩ／Ｏ線23、24がイコライズされて電
位IO,/IOが等しくなるまでの時間がかかるため、次のデ
ータが読み出されるまでの時間が大きいという問題点が
あった。
【００１７】この発明は上記した点に鑑みてなされたも
のであり、差動増幅器31がＩ／Ｏ線23、24に読み出され
たデータがＨレベルかＬレベルかを検知できるΔV1程度
にＩ／Ｏ線23、24の電位IO,/IOに電位差が生じたら、イ
コライズを開始してこのＩ／Ｏ線23、24の電位差がいっ
ぱい（ΔV2）まで広がるのを防ぐと同時に既にイコライ
ズを済ませておくことで次のデータが読み出されるまで
の時間を短縮することにある。
のであり、差動増幅器31がＩ／Ｏ線23、24に読み出され
たデータがＨレベルかＬレベルかを検知できるΔV1程度
にＩ／Ｏ線23、24の電位IO,/IOに電位差が生じたら、イ
コライズを開始してこのＩ／Ｏ線23、24の電位差がいっ
ぱい（ΔV2）まで広がるのを防ぐと同時に既にイコライ
ズを済ませておくことで次のデータが読み出されるまで
の時間を短縮することにある。
【００１８】
【課題を解決するための手段】この発明の第１の発明に
係る半導体記憶装置は、メモリセルからのデータに対応
した電位が出力される第１の信号線および第２の信号
線、第１の信号線および第２の信号線の電位が入力さ
れ、第１の信号線の電位が第２の信号線の電位より第１
の所定電圧以上高いと第１のレベルとなり、第１の信号
線の電位が第２の信号線の電位より第２の所定電圧以上
低いと第２のレベルとなるリードデータを出力する増幅
回路、アドレス信号を受け、このアドレス信号の変化に
応答して第３のレベルから第４のレベルとなり、第１の
信号線と第２の信号線との電位差の絶対値が第１の所定
電圧と第２の所定電圧のどちらかの電圧になるのに応じ
て第３のレベルとなるイコライズ信号を出力するイコラ
イズ信号発生回路、第１の信号線および第２の信号線に
接続され、上記イコライズ信号を受け、このイコライズ
信号が第３のレベルであると第１の信号線および第２の
信号線の電位をイコライズし、イコライズ信号が第４の
レベルであると第１の信号線および第２の信号線の電位
のイコライズを中止する信号線イコライズ回路を備えた
ものである。
係る半導体記憶装置は、メモリセルからのデータに対応
した電位が出力される第１の信号線および第２の信号
線、第１の信号線および第２の信号線の電位が入力さ
れ、第１の信号線の電位が第２の信号線の電位より第１
の所定電圧以上高いと第１のレベルとなり、第１の信号
線の電位が第２の信号線の電位より第２の所定電圧以上
低いと第２のレベルとなるリードデータを出力する増幅
回路、アドレス信号を受け、このアドレス信号の変化に
応答して第３のレベルから第４のレベルとなり、第１の
信号線と第２の信号線との電位差の絶対値が第１の所定
電圧と第２の所定電圧のどちらかの電圧になるのに応じ
て第３のレベルとなるイコライズ信号を出力するイコラ
イズ信号発生回路、第１の信号線および第２の信号線に
接続され、上記イコライズ信号を受け、このイコライズ
信号が第３のレベルであると第１の信号線および第２の
信号線の電位をイコライズし、イコライズ信号が第４の
レベルであると第１の信号線および第２の信号線の電位
のイコライズを中止する信号線イコライズ回路を備えた
ものである。
【００１９】この発明の第２の発明に係る半導体記憶装
置は、メモリセルからのデータに対応した電位が出力さ
れる第１の信号線および第２の信号線、第１の信号線お
よび第２の信号線の電位が入力され、第１の信号線の電
位が第２の信号線の電位より第１の所定電圧以上高いと
第１のレベルとなり、第１の信号線の電位が第２の信号
線の電位より第２の所定電圧以上低いと第２のレベルと
なるリードデータを出力する増幅回路、アドレス信号を
受け、このアドレス信号の変化に応答して所定期間一方
のレベルから他方のレベルへ変化する２値レベルを有す
るアドレス変化信号を出力するアドレス変化検知回路
と、アドレス変化信号および自ら出力する第１の信号の
遅延回路を介した遅延信号を受け、アドレス変化信号の
一方のレベルから他方のレベルへの変化に応じて一方の
レベルから他方のレベルへと変化し、遅延信号の第１の
信号の一方のレベルから他方のレベルへの変化に伴う変
化に応じて他方のレベルから一方のレベルへと変化する
２値レベルを有する第１の信号を出力する第１の信号発
生回路と、アドレス変化信号および第１の信号を受け、
アドレス変化信号が一方のレベルかつ第１の信号が他方
のレベルとなると第３のレベルから第４のレベルとな
り、第１の信号が一方のレベルとなると第４のレベルか
ら第３のレベルとなるイコライズ信号を出力する第２の
信号発生回路とを有するイコライズ信号発生回路、第１
の信号線および第２の信号線に接続され、イコライズ信
号を受け、このイコライズ信号が第３のレベルであると
第１の信号線および第２の信号線の電位をイコライズ
し、イコライズ信号が第４のレベルであると第１の信号
線および第２の信号線の電位のイコライズを中止する信
号線イコライズ回路、複数のワード線が接続され、第１
の信号を受け、この第１の信号が他方のレベルであると
ワード線を全て接地電位とする行デコーダを備えたもの
である。
置は、メモリセルからのデータに対応した電位が出力さ
れる第１の信号線および第２の信号線、第１の信号線お
よび第２の信号線の電位が入力され、第１の信号線の電
位が第２の信号線の電位より第１の所定電圧以上高いと
第１のレベルとなり、第１の信号線の電位が第２の信号
線の電位より第２の所定電圧以上低いと第２のレベルと
なるリードデータを出力する増幅回路、アドレス信号を
受け、このアドレス信号の変化に応答して所定期間一方
のレベルから他方のレベルへ変化する２値レベルを有す
るアドレス変化信号を出力するアドレス変化検知回路
と、アドレス変化信号および自ら出力する第１の信号の
遅延回路を介した遅延信号を受け、アドレス変化信号の
一方のレベルから他方のレベルへの変化に応じて一方の
レベルから他方のレベルへと変化し、遅延信号の第１の
信号の一方のレベルから他方のレベルへの変化に伴う変
化に応じて他方のレベルから一方のレベルへと変化する
２値レベルを有する第１の信号を出力する第１の信号発
生回路と、アドレス変化信号および第１の信号を受け、
アドレス変化信号が一方のレベルかつ第１の信号が他方
のレベルとなると第３のレベルから第４のレベルとな
り、第１の信号が一方のレベルとなると第４のレベルか
ら第３のレベルとなるイコライズ信号を出力する第２の
信号発生回路とを有するイコライズ信号発生回路、第１
の信号線および第２の信号線に接続され、イコライズ信
号を受け、このイコライズ信号が第３のレベルであると
第１の信号線および第２の信号線の電位をイコライズ
し、イコライズ信号が第４のレベルであると第１の信号
線および第２の信号線の電位のイコライズを中止する信
号線イコライズ回路、複数のワード線が接続され、第１
の信号を受け、この第１の信号が他方のレベルであると
ワード線を全て接地電位とする行デコーダを備えたもの
である。
【００２０】この発明の第３の発明に係る半導体記憶装
置は、所定方向にのび、並べて配置され、メモリセルか
らのデータに対応した電位が出力される第１の信号線お
よび第２の信号線、それぞれが、所定方向に対し垂直方
向にのび、第１の信号線に対応する第３の信号線および
第２の信号線に対応する第４の信号線からなり、所定方
向に沿って対応する第１の信号線および第２の信号線に
接続信号により接続および非接続をおこなう接続回路を
介して接続される複数の信号線対、第１の信号線および
第２の信号線の電位が入力され、第１の信号線の電位が
第２の信号線の電位より第１の所定電圧以上高いと第１
のレベルとなり、第１の信号線の電位が第２の信号線の
電位より第２の所定電圧以上低いと第２のレベルとなる
リードデータを出力する増幅回路、アドレス信号の変化
して所定期間経過後一方のレベルから他方のレベルへの
変化をする２値レベルを有する第１のイコライズ信号お
よびこの第１のイコライズ信号の一方のレベルから他方
のレベルへの変化後、第３のレベルから第４のレベルへ
と変化し、第１の信号線と第２の信号線との電位差の絶
対値が第１の所定電圧と第２の所定電圧のどちらかの電
圧になるのに応じて第３のレベルとなる第２イコライズ
信号を出力するイコライズ信号発生回路、信号線対にそ
れぞれ設けられ、第１のイコライズ信号を受け、この第
１のイコライズ信号が一方のレベルであると第３の信号
線および第４の信号線の電位をイコライズし、他方のレ
ベルであるとイコライズをやめる第１の信号線イコライ
ズ回路、第１の信号線および第２の信号線に接続され、
第２のイコライズ信号を受け、この第２のイコライズ信
号が第３のレベルであると第１の信号線および第２の信
号線の電位をイコライズし、第４のレベルであるとイコ
ライズをやめる第２の信号線イコライズ回路を備えたも
のである。
置は、所定方向にのび、並べて配置され、メモリセルか
らのデータに対応した電位が出力される第１の信号線お
よび第２の信号線、それぞれが、所定方向に対し垂直方
向にのび、第１の信号線に対応する第３の信号線および
第２の信号線に対応する第４の信号線からなり、所定方
向に沿って対応する第１の信号線および第２の信号線に
接続信号により接続および非接続をおこなう接続回路を
介して接続される複数の信号線対、第１の信号線および
第２の信号線の電位が入力され、第１の信号線の電位が
第２の信号線の電位より第１の所定電圧以上高いと第１
のレベルとなり、第１の信号線の電位が第２の信号線の
電位より第２の所定電圧以上低いと第２のレベルとなる
リードデータを出力する増幅回路、アドレス信号の変化
して所定期間経過後一方のレベルから他方のレベルへの
変化をする２値レベルを有する第１のイコライズ信号お
よびこの第１のイコライズ信号の一方のレベルから他方
のレベルへの変化後、第３のレベルから第４のレベルへ
と変化し、第１の信号線と第２の信号線との電位差の絶
対値が第１の所定電圧と第２の所定電圧のどちらかの電
圧になるのに応じて第３のレベルとなる第２イコライズ
信号を出力するイコライズ信号発生回路、信号線対にそ
れぞれ設けられ、第１のイコライズ信号を受け、この第
１のイコライズ信号が一方のレベルであると第３の信号
線および第４の信号線の電位をイコライズし、他方のレ
ベルであるとイコライズをやめる第１の信号線イコライ
ズ回路、第１の信号線および第２の信号線に接続され、
第２のイコライズ信号を受け、この第２のイコライズ信
号が第３のレベルであると第１の信号線および第２の信
号線の電位をイコライズし、第４のレベルであるとイコ
ライズをやめる第２の信号線イコライズ回路を備えたも
のである。
【００２１】この発明の第４の発明に係る半導体記憶装
置は、所定方向にのび、並べて配置され、メモリセルか
らのデータに対応した電位が出力される第１の信号線お
よび第２の信号線、それぞれが、所定方向に対し垂直方
向にのび、第１の信号線に対応する第３の信号線および
上記第２の信号線に対応する第４の信号線からなり、所
定方向に沿って対応する第１の信号線および第２の信号
線に接続信号により接続および非接続をおこなう接続回
路を介して接続される複数の信号線対、第１の信号線お
よび第２の信号線の電位が入力され、第１の信号線の電
位が第２の信号線の電位より第１の所定電圧以上高いと
第１のレベルとなり、第１の信号線の電位が第２の信号
線の電位より第２の所定電圧以上低いと第２のレベルと
なるリードデータを出力する増幅回路、データ読み出し
時は一方のレベルで、データ書き込み時は一方のレベル
から他方のレベルへと変化する書き込み信号およびアド
レス信号を受け、書き込み信号の他方のレベルから一方
のレベルへの変化に応じて所定期間一方のレベルから他
方のレベルへの変化をし、データ読み出し時は一方のレ
ベルとなる２値レベルを有する第１のイコライズ信号、
および書き込み信号が一方のレベルのときアドレス信号
の変化に応答して第３のレベルから第４のレベルとな
り、第１の信号線と第２の信号線との電位差の絶対値が
第１の所定電圧と第２の所定電圧のどちらかの電圧にな
るのに応じて第３のレベルとなり、かつデータ書き込み
時はアドレス信号の変化に応答して第３のレベルから第
４のレベルとなり、書き込み信号の他方のレベルから一
方のレベルへの変化を受けて第４のレベルから第３のレ
ベルへと変化する第２のイコライズ信号を出力するイコ
ライズ信号発生回路、信号線対にそれぞれ設けられ、第
１のイコライズ信号を受け、この第１のイコライズ信号
が他方のレベルであると第３の信号線および第４の信号
線の電位をイコライズし、一方のレベルであるとイコラ
イズをやめる第１の信号線イコライズ回路、第１の信号
線および第２の信号線に接続され、上記第２のイコライ
ズ信号を受け、この第２のイコライズ信号が第３のレベ
ルであると第１の信号線および第２の信号線の電位をイ
コライズし、第４のレベルであるとイコライズをやめる
第２の信号線イコライズ回路を備えたものである。
置は、所定方向にのび、並べて配置され、メモリセルか
らのデータに対応した電位が出力される第１の信号線お
よび第２の信号線、それぞれが、所定方向に対し垂直方
向にのび、第１の信号線に対応する第３の信号線および
上記第２の信号線に対応する第４の信号線からなり、所
定方向に沿って対応する第１の信号線および第２の信号
線に接続信号により接続および非接続をおこなう接続回
路を介して接続される複数の信号線対、第１の信号線お
よび第２の信号線の電位が入力され、第１の信号線の電
位が第２の信号線の電位より第１の所定電圧以上高いと
第１のレベルとなり、第１の信号線の電位が第２の信号
線の電位より第２の所定電圧以上低いと第２のレベルと
なるリードデータを出力する増幅回路、データ読み出し
時は一方のレベルで、データ書き込み時は一方のレベル
から他方のレベルへと変化する書き込み信号およびアド
レス信号を受け、書き込み信号の他方のレベルから一方
のレベルへの変化に応じて所定期間一方のレベルから他
方のレベルへの変化をし、データ読み出し時は一方のレ
ベルとなる２値レベルを有する第１のイコライズ信号、
および書き込み信号が一方のレベルのときアドレス信号
の変化に応答して第３のレベルから第４のレベルとな
り、第１の信号線と第２の信号線との電位差の絶対値が
第１の所定電圧と第２の所定電圧のどちらかの電圧にな
るのに応じて第３のレベルとなり、かつデータ書き込み
時はアドレス信号の変化に応答して第３のレベルから第
４のレベルとなり、書き込み信号の他方のレベルから一
方のレベルへの変化を受けて第４のレベルから第３のレ
ベルへと変化する第２のイコライズ信号を出力するイコ
ライズ信号発生回路、信号線対にそれぞれ設けられ、第
１のイコライズ信号を受け、この第１のイコライズ信号
が他方のレベルであると第３の信号線および第４の信号
線の電位をイコライズし、一方のレベルであるとイコラ
イズをやめる第１の信号線イコライズ回路、第１の信号
線および第２の信号線に接続され、上記第２のイコライ
ズ信号を受け、この第２のイコライズ信号が第３のレベ
ルであると第１の信号線および第２の信号線の電位をイ
コライズし、第４のレベルであるとイコライズをやめる
第２の信号線イコライズ回路を備えたものである。
【００２２】
【作用】この発明の第１の発明においては、イコライズ
信号発生回路から出力されるイコライズ信号がアドレス
信号の変化を受けると、第３のレベルから第４のレベル
となり、これを受ける信号線イコライズ回路は第１の信
号線および第２の信号線のイコライズを中止する。する
と、第１の信号線および第２の信号線にアドレス信号に
応じたメモリセルからのデータに対応した電位が出力さ
れ、これらの信号線の電位を受ける増幅回路は第１およ
び第２の信号線の電位差に応じたレベルのリードデータ
を出力し、このリードデータは第１の信号線の電位が第
２の信号線の電位よりも第１の所定電圧以上高いと第１
のレベル、第１の信号線の電位が第２の信号線の電位よ
り第２の所定電圧以上低いと第２のレベルとなる。そし
て、イコライズ信号発生回路から出力されるイコライズ
信号は、第１の信号線と第２の信号線との電位差の絶対
値が第１の所定電圧と第２の所定電圧のどちらかの電
圧、つまり、増幅回路が第１のレベルと第２のレベルの
どちらかのレベルのリードデータを出力できる電圧とな
るのに応じて第３のレベルとなり、このイコライズ信号
を受ける信号線イコライズ回路は第１の信号線および第
２の信号線のイコライズを開始するので、第１の信号線
および第２の信号線間の電位差がいっぱいまで広がるの
を防ぐと同時に既にイコライズを済ませておくことで次
のアドレスが入力されてデータが読み出されるまでの時
間が短縮される。
信号発生回路から出力されるイコライズ信号がアドレス
信号の変化を受けると、第３のレベルから第４のレベル
となり、これを受ける信号線イコライズ回路は第１の信
号線および第２の信号線のイコライズを中止する。する
と、第１の信号線および第２の信号線にアドレス信号に
応じたメモリセルからのデータに対応した電位が出力さ
れ、これらの信号線の電位を受ける増幅回路は第１およ
び第２の信号線の電位差に応じたレベルのリードデータ
を出力し、このリードデータは第１の信号線の電位が第
２の信号線の電位よりも第１の所定電圧以上高いと第１
のレベル、第１の信号線の電位が第２の信号線の電位よ
り第２の所定電圧以上低いと第２のレベルとなる。そし
て、イコライズ信号発生回路から出力されるイコライズ
信号は、第１の信号線と第２の信号線との電位差の絶対
値が第１の所定電圧と第２の所定電圧のどちらかの電
圧、つまり、増幅回路が第１のレベルと第２のレベルの
どちらかのレベルのリードデータを出力できる電圧とな
るのに応じて第３のレベルとなり、このイコライズ信号
を受ける信号線イコライズ回路は第１の信号線および第
２の信号線のイコライズを開始するので、第１の信号線
および第２の信号線間の電位差がいっぱいまで広がるの
を防ぐと同時に既にイコライズを済ませておくことで次
のアドレスが入力されてデータが読み出されるまでの時
間が短縮される。
【００２３】この発明の第２の発明においては、イコラ
イズ信号発生回路におけるアドレス変化検知回路から出
力されるアドレス変化信号がアドレス信号の変化を受け
ると一方のレベルから他方のレベルとなり、これを受け
るイコライズ信号発生回路における第１の信号発生回路
から出力される第１の信号が一方のレベルから他方のレ
ベルとなる。そして、所定期間が経過するとアドレス変
化検知回路から出力されるアドレス変化信号が他方のレ
ベルから一方のレベルとなり、このアドレス変化信号お
よび他方のレベルの第１の信号を受けるイコライズ信号
発生回路における第２の信号発生回路から出力されるイ
コライズ信号が第３のレベルから第４のレベルへと変化
し、これを受ける信号線イコライズ回路は第１の信号線
および第２の信号線のイコライズを中止する。すると、
第１の信号線および第２の信号線にアドレス信号に応じ
たメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第１および第
２の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第１の信号線の電位が第２の
信号線の電位よりも第１の所定電圧以上高いと第１のレ
ベル、第１の信号線の電位が第２の信号線の電位より第
２の所定電圧以上低いと第２のレベルとなる。
イズ信号発生回路におけるアドレス変化検知回路から出
力されるアドレス変化信号がアドレス信号の変化を受け
ると一方のレベルから他方のレベルとなり、これを受け
るイコライズ信号発生回路における第１の信号発生回路
から出力される第１の信号が一方のレベルから他方のレ
ベルとなる。そして、所定期間が経過するとアドレス変
化検知回路から出力されるアドレス変化信号が他方のレ
ベルから一方のレベルとなり、このアドレス変化信号お
よび他方のレベルの第１の信号を受けるイコライズ信号
発生回路における第２の信号発生回路から出力されるイ
コライズ信号が第３のレベルから第４のレベルへと変化
し、これを受ける信号線イコライズ回路は第１の信号線
および第２の信号線のイコライズを中止する。すると、
第１の信号線および第２の信号線にアドレス信号に応じ
たメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第１および第
２の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第１の信号線の電位が第２の
信号線の電位よりも第１の所定電圧以上高いと第１のレ
ベル、第１の信号線の電位が第２の信号線の電位より第
２の所定電圧以上低いと第２のレベルとなる。
【００２４】そして、イコライズ信号発生回路における
遅延回路は第１の信号発生回路から出力される第１の信
号の一方のレベルから他方のレベルへの変化に応じて遅
延時間だけ遅れて変化する遅延信号を出力し、この遅延
信号の変化を受けて第１の信号発生回路から出力される
第１の信号は他方のレベルから一方のレベルとなり、こ
れを受けて第２の信号発生回路から出力されるイコライ
ズ信号は第４のレベルから第３のレベルへと変化し、こ
のイコライズ信号を受けるイコライズ回路は第１の信号
線および第２の信号線のイコライズを開始する。そし
て、このイコライズが開始されるのが第１の信号線と第
２の信号線との電位差の絶対値が第１の所定電圧と第２
の所定電圧のどちらかの電圧、つまり、増幅回路が第１
レベルと第２レベルのどちらかのレベルのリードデータ
を出力できる電圧となるように遅延回路の遅延時間を調
整することで、簡単に第１の信号線および第２の信号線
間の電位差がいっぱいまで広がるのを防ぐと同時に既に
イコライズを済ませておくことで次のアドレスが入力さ
れてデータが読み出されるまでの時間の短縮を実現する
ことができる半導体記憶装置を得ることができる。
遅延回路は第１の信号発生回路から出力される第１の信
号の一方のレベルから他方のレベルへの変化に応じて遅
延時間だけ遅れて変化する遅延信号を出力し、この遅延
信号の変化を受けて第１の信号発生回路から出力される
第１の信号は他方のレベルから一方のレベルとなり、こ
れを受けて第２の信号発生回路から出力されるイコライ
ズ信号は第４のレベルから第３のレベルへと変化し、こ
のイコライズ信号を受けるイコライズ回路は第１の信号
線および第２の信号線のイコライズを開始する。そし
て、このイコライズが開始されるのが第１の信号線と第
２の信号線との電位差の絶対値が第１の所定電圧と第２
の所定電圧のどちらかの電圧、つまり、増幅回路が第１
レベルと第２レベルのどちらかのレベルのリードデータ
を出力できる電圧となるように遅延回路の遅延時間を調
整することで、簡単に第１の信号線および第２の信号線
間の電位差がいっぱいまで広がるのを防ぐと同時に既に
イコライズを済ませておくことで次のアドレスが入力さ
れてデータが読み出されるまでの時間の短縮を実現する
ことができる半導体記憶装置を得ることができる。
【００２５】また、行デコーダは第１の信号が他方のレ
ベルであるとワード線の電位を全て接地電位とするの
で、イコライズ信号が第４のレベルから第３のレベルに
変化して第１の信号線および第２の信号線のイコライズ
が開始されると、ワード線の電位が全て接地電位で非活
性化され、第１の信号線および第２の信号線にはメモリ
セルからのデータに応じて電位差を生じさせようとする
力が働かなくなる。このように一方ではメモリセルから
のデータに応じた電位差を第１の信号線および第２の信
号線に生じさせようとし、一方ではこの信号線をイコラ
イズして電位を等しくしようとしている状態を少なくす
ることで、第１および第２の信号線間に信号線イコライ
ズ回路を介して流れる電流を少なくすることができ消費
電力の低減がはかれる。
ベルであるとワード線の電位を全て接地電位とするの
で、イコライズ信号が第４のレベルから第３のレベルに
変化して第１の信号線および第２の信号線のイコライズ
が開始されると、ワード線の電位が全て接地電位で非活
性化され、第１の信号線および第２の信号線にはメモリ
セルからのデータに応じて電位差を生じさせようとする
力が働かなくなる。このように一方ではメモリセルから
のデータに応じた電位差を第１の信号線および第２の信
号線に生じさせようとし、一方ではこの信号線をイコラ
イズして電位を等しくしようとしている状態を少なくす
ることで、第１および第２の信号線間に信号線イコライ
ズ回路を介して流れる電流を少なくすることができ消費
電力の低減がはかれる。
【００２６】この発明の第３の発明においては、イコラ
イズ信号発生回路から出力される第１のイコライズ信号
がアドレス信号の変化を受けて所定期間経過後に一方の
レベルから他方のレベルとなり、これを受ける第１の信
号線イコライズ回路は第３の信号線および第４の信号線
のイコライズをやめる。この後、イコライズ信号発生回
路から出力される第２のイコライズ信号は第３のレベル
から第４のレベルとなり、これを受ける第２の信号線イ
コライズ回路は第１の信号線および第２の信号線のイコ
ライズを中止する。このように、第３の信号線および第
４の信号線のイコライズをやめるのを第１の信号線と第
２の信号線のイコライズをやめるよりも早く行うこと
で、イコライズ信号発生回路から離れたところに配置さ
れる第３の信号線および第４の信号線からなる信号線対
が第１の信号線および第２の信号線に接続されるとき、
すでに第２のイコライズ信号が第３のレベルから第４の
レベルとなって第１の信号線および第２の信号線のイコ
ライズが中止されているのに、このイコライズ信号発生
回路から離れたところに配置される第３の信号線および
第４の信号線からなる信号線対に設けられた第１の信号
線イコライズ回路への第１のイコライズ信号の伝達遅延
により、まだ第１のイコライズ信号が一方のレベルでこ
の信号線対がイコライズされ、メモリセルからのデータ
に応じた電位差が信号線対から接続回路を介して第１の
信号線および第２の信号線間に生じず、増幅回路からリ
ードデータが出力されないという状態を防ぐことが可能
となり、リードデータが読み出されるまでの時間を短縮
することができる。
イズ信号発生回路から出力される第１のイコライズ信号
がアドレス信号の変化を受けて所定期間経過後に一方の
レベルから他方のレベルとなり、これを受ける第１の信
号線イコライズ回路は第３の信号線および第４の信号線
のイコライズをやめる。この後、イコライズ信号発生回
路から出力される第２のイコライズ信号は第３のレベル
から第４のレベルとなり、これを受ける第２の信号線イ
コライズ回路は第１の信号線および第２の信号線のイコ
ライズを中止する。このように、第３の信号線および第
４の信号線のイコライズをやめるのを第１の信号線と第
２の信号線のイコライズをやめるよりも早く行うこと
で、イコライズ信号発生回路から離れたところに配置さ
れる第３の信号線および第４の信号線からなる信号線対
が第１の信号線および第２の信号線に接続されるとき、
すでに第２のイコライズ信号が第３のレベルから第４の
レベルとなって第１の信号線および第２の信号線のイコ
ライズが中止されているのに、このイコライズ信号発生
回路から離れたところに配置される第３の信号線および
第４の信号線からなる信号線対に設けられた第１の信号
線イコライズ回路への第１のイコライズ信号の伝達遅延
により、まだ第１のイコライズ信号が一方のレベルでこ
の信号線対がイコライズされ、メモリセルからのデータ
に応じた電位差が信号線対から接続回路を介して第１の
信号線および第２の信号線間に生じず、増幅回路からリ
ードデータが出力されないという状態を防ぐことが可能
となり、リードデータが読み出されるまでの時間を短縮
することができる。
【００２７】そして、第１の信号線および第２の信号線
にメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第１および第
２の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第１の信号線の電位が第２の
信号線の電位よりも第１の所定電圧以上高いと第１のレ
ベル、第１の信号線の電位が第２の信号線の電位より第
２の所定電圧以上低いと第２のレベルとなる。そして、
イコライズ信号発生回路から出力される第２のイコライ
ズ信号は、第１の信号線と第２の信号線との電位差の絶
対値が第１の所定電圧と第２の所定電圧のどちらかの電
圧、つまり、増幅回路が第１レベルと第２レベルのどち
らかのレベルのリードデータを出力できる電圧となるの
に応じて第３のレベルとなり、この第２のイコライズ信
号を受ける第２の信号線イコライズ回路は第１の信号線
および第２の信号線のイコライズを開始するので、第１
の信号線および第２の信号線間の電位差がいっぱいまで
広がるのを防ぐと同時に既にイコライズを済ませておく
ことで次のアドレスが入力されてデータが読み出される
までの時間を短縮することができる。
にメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第１および第
２の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第１の信号線の電位が第２の
信号線の電位よりも第１の所定電圧以上高いと第１のレ
ベル、第１の信号線の電位が第２の信号線の電位より第
２の所定電圧以上低いと第２のレベルとなる。そして、
イコライズ信号発生回路から出力される第２のイコライ
ズ信号は、第１の信号線と第２の信号線との電位差の絶
対値が第１の所定電圧と第２の所定電圧のどちらかの電
圧、つまり、増幅回路が第１レベルと第２レベルのどち
らかのレベルのリードデータを出力できる電圧となるの
に応じて第３のレベルとなり、この第２のイコライズ信
号を受ける第２の信号線イコライズ回路は第１の信号線
および第２の信号線のイコライズを開始するので、第１
の信号線および第２の信号線間の電位差がいっぱいまで
広がるのを防ぐと同時に既にイコライズを済ませておく
ことで次のアドレスが入力されてデータが読み出される
までの時間を短縮することができる。
【００２８】この発明の第４の発明においては、データ
読み出し時は書き込み信号が一方のレベルで、イコライ
ズ信号発生回路から出力される第１のイコライズ信号は
一方のレベルのままとなり、これを受ける第１の信号線
イコライズ回路は第３の信号線および第４の信号線のイ
コライズを行わない。また、イコライズ信号発生回路か
ら出力される第２のイコライズ信号はアドレス信号の変
化を受けて第３のレベルから第４のレベルとなり、これ
を受ける第２の信号線イコライズ回路は第１の信号線お
よび第２の信号線のイコライズを中止する。このよう
に、データ読み出し時は第３の信号線および第４の信号
線のイコライズをしないことで、イコライズ信号発生回
路から離れたところに配置される第３の信号線および第
４の信号線からなる信号線対が第１の信号線および第２
の信号線に接続されるとき、すでに第２のイコライズ信
号が第３のレベルから第４のレベルとなって第１の信号
線および第２の信号線のイコライズが中止されているの
に、このイコライズ信号発生回路から離れたところに配
置される第３の信号線および第４の信号線からなる信号
線対に設けられた第１の信号線イコライズ回路への第１
のイコライズ信号の伝達遅延により、まだ第１のイコラ
イズ信号が一方のレベルでこの信号線対がイコライズさ
れ、メモリセルからのデータに応じた電位差が信号線対
から接続回路を介して第１の信号線および第２の信号線
間に生じず、増幅回路からリードデータが出力されない
という状態を防いでおり、リードデータが読み出される
までの時間を短縮することができる。
読み出し時は書き込み信号が一方のレベルで、イコライ
ズ信号発生回路から出力される第１のイコライズ信号は
一方のレベルのままとなり、これを受ける第１の信号線
イコライズ回路は第３の信号線および第４の信号線のイ
コライズを行わない。また、イコライズ信号発生回路か
ら出力される第２のイコライズ信号はアドレス信号の変
化を受けて第３のレベルから第４のレベルとなり、これ
を受ける第２の信号線イコライズ回路は第１の信号線お
よび第２の信号線のイコライズを中止する。このよう
に、データ読み出し時は第３の信号線および第４の信号
線のイコライズをしないことで、イコライズ信号発生回
路から離れたところに配置される第３の信号線および第
４の信号線からなる信号線対が第１の信号線および第２
の信号線に接続されるとき、すでに第２のイコライズ信
号が第３のレベルから第４のレベルとなって第１の信号
線および第２の信号線のイコライズが中止されているの
に、このイコライズ信号発生回路から離れたところに配
置される第３の信号線および第４の信号線からなる信号
線対に設けられた第１の信号線イコライズ回路への第１
のイコライズ信号の伝達遅延により、まだ第１のイコラ
イズ信号が一方のレベルでこの信号線対がイコライズさ
れ、メモリセルからのデータに応じた電位差が信号線対
から接続回路を介して第１の信号線および第２の信号線
間に生じず、増幅回路からリードデータが出力されない
という状態を防いでおり、リードデータが読み出される
までの時間を短縮することができる。
【００２９】そして、第１の信号線および第２の信号線
にメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第１および第
２の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第１の信号線の電位が第２の
信号線の電位よりも第１の所定電圧以上高いと第１のレ
ベル、第１の信号線の電位が第２の信号線の電位より第
２の所定電圧以上低いと第２のレベルとなる。そして、
イコライズ信号発生回路から出力される第２のイコライ
ズ信号は、第１の信号線と第２の信号線との電位差の絶
対値が第１の所定電圧と第２の所定電圧のどちらかの電
圧、つまり、増幅回路が第１のレベルと第２のレベルの
どちらかのレベルのリードデータを出力できる電圧とな
るのに応じて第３のレベルとなり、この第２のイコライ
ズ信号を受ける第２の信号線イコライズ回路は第１の信
号線および第２の信号線のイコライズを開始するので、
第１の信号線および第２の信号線間の電位差がいっぱい
まで広がるのを防ぐと同時に既にイコライズを済ませて
おくことで次のアドレスが入力されてデータが読み出さ
れるまでの時間が短縮される。
にメモリセルからのデータに対応した電位が出力され、
これらの信号線の電位を受ける増幅回路は第１および第
２の信号線の電位差に応じたレベルのリードデータを出
力し、このリードデータは第１の信号線の電位が第２の
信号線の電位よりも第１の所定電圧以上高いと第１のレ
ベル、第１の信号線の電位が第２の信号線の電位より第
２の所定電圧以上低いと第２のレベルとなる。そして、
イコライズ信号発生回路から出力される第２のイコライ
ズ信号は、第１の信号線と第２の信号線との電位差の絶
対値が第１の所定電圧と第２の所定電圧のどちらかの電
圧、つまり、増幅回路が第１のレベルと第２のレベルの
どちらかのレベルのリードデータを出力できる電圧とな
るのに応じて第３のレベルとなり、この第２のイコライ
ズ信号を受ける第２の信号線イコライズ回路は第１の信
号線および第２の信号線のイコライズを開始するので、
第１の信号線および第２の信号線間の電位差がいっぱい
まで広がるのを防ぐと同時に既にイコライズを済ませて
おくことで次のアドレスが入力されてデータが読み出さ
れるまでの時間が短縮される。
【００３０】さらに、データ書き込み時は書き込み信号
が一方のレベルから他方のレベルとなり、書き込み終了
後他方のレベルから一方のレベルへ変化し、イコライズ
信号発生回路から出力される第１のイコライズ信号はこ
の書き込み信号の他方のレベルから一方のレベルへの変
化を受けて所定時間一方のレベルから他方のレベルとな
り、これを受ける第１の信号線イコライズ回路は第３の
信号線および第４の信号線のイコライズを所定期間行
う。また、イコライズ信号発生回路から出力される第２
のイコライズ信号はアドレス信号の変化を受けて第３の
レベルから第４のレベルとなり、これを受ける第２の信
号線イコライズ回路は第１の信号線および第２の信号線
のイコライズは中止され、書き込み信号がデータの書き
込み終了後他方のレベルから一方のレベルへと変化する
と第２のイコライズ信号は第４のレベルから第３のレベ
ルとなり、これを受ける第２の信号線イコライズ回路は
第１の信号線および第２の信号線のイコライズを行う。
が一方のレベルから他方のレベルとなり、書き込み終了
後他方のレベルから一方のレベルへ変化し、イコライズ
信号発生回路から出力される第１のイコライズ信号はこ
の書き込み信号の他方のレベルから一方のレベルへの変
化を受けて所定時間一方のレベルから他方のレベルとな
り、これを受ける第１の信号線イコライズ回路は第３の
信号線および第４の信号線のイコライズを所定期間行
う。また、イコライズ信号発生回路から出力される第２
のイコライズ信号はアドレス信号の変化を受けて第３の
レベルから第４のレベルとなり、これを受ける第２の信
号線イコライズ回路は第１の信号線および第２の信号線
のイコライズは中止され、書き込み信号がデータの書き
込み終了後他方のレベルから一方のレベルへと変化する
と第２のイコライズ信号は第４のレベルから第３のレベ
ルとなり、これを受ける第２の信号線イコライズ回路は
第１の信号線および第２の信号線のイコライズを行う。
【００３１】このように、書き込み時に第１および第２
の信号線間およびこれに接続される第３および第４の信
号線間の電位差がいっぱいまで広がってしまった後で、
第１の信号線イコライズ回路および第２の信号線イコラ
イズ回路の両方でイコライズすることで、第１および第
２の信号線およびこれに接続される第３および第４の信
号線の電位が高速で等しくなるため、書き込み後次のア
ドレスが入力されてデータが読み出されるまでの時間が
短縮される。
の信号線間およびこれに接続される第３および第４の信
号線間の電位差がいっぱいまで広がってしまった後で、
第１の信号線イコライズ回路および第２の信号線イコラ
イズ回路の両方でイコライズすることで、第１および第
２の信号線およびこれに接続される第３および第４の信
号線の電位が高速で等しくなるため、書き込み後次のア
ドレスが入力されてデータが読み出されるまでの時間が
短縮される。
【００３２】
実施例１．以下にこの発明の実施例１である半導体記憶
装置について、図１に基づいて説明する。図１において
100 は外部からのアドレス信号ADD をアドレスピン101
を介して受け、内部回路のための内部アドレス信号intA
DDを出力するアドレスバッファ、200 は書き込み時はＨ
レベル、読み出し時はＬレベルとなる書き込み信号WEお
よびアドレスバッファ100 からの内部アドレス信号intA
DDを受け、読み出し時にこのアドレス信号intADDの変化
に応答してＨレベルからＬレベルとなり、その後再びＨ
レベルとなるイコライズ信号φE を出力するイコライズ
信号発生回路で、このイコライズ信号発生回路200 にお
いて、210 はアドレスバッファ100 からの内部アドレス
信号intADDを受け、この内部アドレス信号intADDが変化
すると所定期間ＬレベルからＨレベルとなるアドレス変
化信号φ0 を出力するアドレス変化検知回路、220 は書
き込み信号を受け、この書き込み信号WEがＨレベルから
Ｌレベルへ立ち下がるとある期間だけＨレベルとなる書
き込み終了信号φW を出力する書き込み終了検知回路
で、一方の入力が書き込み信号WEが与えられるノード20
1 に接続され、書き込み終了信号φW を出力するＮＯＲ
回路221 と、ノード201 とＮＯＲ回路221 の他方の入力
との間に直列に接続されたインバータ222 、223 および
224 と、電源電位ＶCCが印加される電源電位ノード202
とインバータ222 の出力との間に接続されたキャパシタ
225 と、インバータ222 の出力と接地電位が印加される
接地電位ノード203 との間に接続されたキャパシタ226
とで構成される。
装置について、図１に基づいて説明する。図１において
100 は外部からのアドレス信号ADD をアドレスピン101
を介して受け、内部回路のための内部アドレス信号intA
DDを出力するアドレスバッファ、200 は書き込み時はＨ
レベル、読み出し時はＬレベルとなる書き込み信号WEお
よびアドレスバッファ100 からの内部アドレス信号intA
DDを受け、読み出し時にこのアドレス信号intADDの変化
に応答してＨレベルからＬレベルとなり、その後再びＨ
レベルとなるイコライズ信号φE を出力するイコライズ
信号発生回路で、このイコライズ信号発生回路200 にお
いて、210 はアドレスバッファ100 からの内部アドレス
信号intADDを受け、この内部アドレス信号intADDが変化
すると所定期間ＬレベルからＨレベルとなるアドレス変
化信号φ0 を出力するアドレス変化検知回路、220 は書
き込み信号を受け、この書き込み信号WEがＨレベルから
Ｌレベルへ立ち下がるとある期間だけＨレベルとなる書
き込み終了信号φW を出力する書き込み終了検知回路
で、一方の入力が書き込み信号WEが与えられるノード20
1 に接続され、書き込み終了信号φW を出力するＮＯＲ
回路221 と、ノード201 とＮＯＲ回路221 の他方の入力
との間に直列に接続されたインバータ222 、223 および
224 と、電源電位ＶCCが印加される電源電位ノード202
とインバータ222 の出力との間に接続されたキャパシタ
225 と、インバータ222 の出力と接地電位が印加される
接地電位ノード203 との間に接続されたキャパシタ226
とで構成される。
【００３３】さらに、230 はアドレス変化検知回路210
からのアドレス変化信号φ0 および書き込み終了検知回
路220 からの書き込み終了信号φW を受け、少なくとも
一方がＨレベルならばＨレベルとなる信号φ1 を出力す
るＯＲ回路、240 は信号φ1および自ら入りする第１の
信号φ2 の遅延回路241 を介した遅延信号を受け、信号
φ1 がＬレベルからＨレベルへ変化するとＬレベルから
Ｈレベルとなり、遅延信号がＬレベルからＨレベルへ変
化するとＨレベルからＬレベルへと変化する第１の信号
φ2 を出力する第１の信号発生手段で、インバータ241
a、241bとキャパシタ241c、241dとを有する遅延回路241
と、セット入力側(S) にＯＲ回路230 からの信号φ1
を受け、リセット入力側(R) に遅延回路241 を介してセ
ット優先出力(Q) から出力する第１の信号φ2 を受ける
Ｒ−Ｓフリップフロップ回路242 とで構成される。
からのアドレス変化信号φ0 および書き込み終了検知回
路220 からの書き込み終了信号φW を受け、少なくとも
一方がＨレベルならばＨレベルとなる信号φ1 を出力す
るＯＲ回路、240 は信号φ1および自ら入りする第１の
信号φ2 の遅延回路241 を介した遅延信号を受け、信号
φ1 がＬレベルからＨレベルへ変化するとＬレベルから
Ｈレベルとなり、遅延信号がＬレベルからＨレベルへ変
化するとＨレベルからＬレベルへと変化する第１の信号
φ2 を出力する第１の信号発生手段で、インバータ241
a、241bとキャパシタ241c、241dとを有する遅延回路241
と、セット入力側(S) にＯＲ回路230 からの信号φ1
を受け、リセット入力側(R) に遅延回路241 を介してセ
ット優先出力(Q) から出力する第１の信号φ2 を受ける
Ｒ−Ｓフリップフロップ回路242 とで構成される。
【００３４】250 はＯＲ回路230 からの信号φ1 、第１
の信号発生回路240 からの第１の信号φ2 および書き込
み信号WEを受け、この書き込み信号WEがＬレベルかつ信
号φ1 がＨレベルもしくは第１の信号φ2 がＬレベルで
あるとＨレベルとなり、書き込み信号WEがＨレベルまた
はφ1 がＬレベルかつ第１の信号φ2 がＨレベルである
とＬレベルとなるイコライズ信号φE を出力する第２の
信号発生回路で、信号φ1 を入力に受けるインバータ25
1 と、一方の入力にインバータ251 の出力を受け、他方
の入力に第１の信号φ2 を受けるＮＡＮＤ回路252 と、
書き込み信号WEを入力に受けるインバータ253 と、一方
の入力にこのインバータ253 の出力を受け、他方の入力
にＮＡＮＤ回路252 の出力を受けるＮＡＮＤ回路254
と、このＮＡＮＤ回路254 の出力を入力に受け、イコラ
イズ信号φE を出力するインバータ255 とで構成され
る。
の信号発生回路240 からの第１の信号φ2 および書き込
み信号WEを受け、この書き込み信号WEがＬレベルかつ信
号φ1 がＨレベルもしくは第１の信号φ2 がＬレベルで
あるとＨレベルとなり、書き込み信号WEがＨレベルまた
はφ1 がＬレベルかつ第１の信号φ2 がＨレベルである
とＬレベルとなるイコライズ信号φE を出力する第２の
信号発生回路で、信号φ1 を入力に受けるインバータ25
1 と、一方の入力にインバータ251 の出力を受け、他方
の入力に第１の信号φ2 を受けるＮＡＮＤ回路252 と、
書き込み信号WEを入力に受けるインバータ253 と、一方
の入力にこのインバータ253 の出力を受け、他方の入力
にＮＡＮＤ回路252 の出力を受けるＮＡＮＤ回路254
と、このＮＡＮＤ回路254 の出力を入力に受け、イコラ
イズ信号φE を出力するインバータ255 とで構成され
る。
【００３５】300 はイコライズ信号発生回路200 からの
第１の信号φ2 およびアドレスバッファ100 からの内部
アドレス信号intADDを受け、第１の信号φ2 がＨレベル
のときは内部アドレス信号intADDに応じて複数のワード
線310 の電位WL1,WL2,・・・のうち１つをＬレベルから
Ｈレベルに立ち上げ、第１の信号φ2 がＬレベルである
と全てのワード線310 をＬレベルにする行デコーダ、40
0 は複数のメモリセル410 がワード線310 とビット線42
0 および421 からなるビット線対の交点に対応してマト
リックス状に配置され、メモリセル410 がそれぞれワー
ド線310 およびビット線420 および421 に接続されたメ
モリセルアレイで、メモリセル410 はソース電極がとも
に接地電位ノード203 に接続され、互いのゲート電極が
他のドレイン電極に接続される２つのドライバトランジ
スタ411 および412 、電源電位ノード202 とドライバト
ランジスタ411 のドレイン電極との間に接続された高負
荷型の抵抗413 、電源電位ノード202 とドライバトラン
ジスタ412 のドレイン電極との間に接続された高負荷型
の抵抗414 、ビット線420 とドライバトランジスタ411
のドレイン電極との間に接続され、ゲート電極がワード
線310 に接続されたアクセストランジスタ415 、および
ビット線421 とドライバトランジスタ412 のドレイン電
極との間に接続され、ゲート電極がワード線310 に接続
されたアクセストランジスタ416 とで構成されている。
第１の信号φ2 およびアドレスバッファ100 からの内部
アドレス信号intADDを受け、第１の信号φ2 がＨレベル
のときは内部アドレス信号intADDに応じて複数のワード
線310 の電位WL1,WL2,・・・のうち１つをＬレベルから
Ｈレベルに立ち上げ、第１の信号φ2 がＬレベルである
と全てのワード線310 をＬレベルにする行デコーダ、40
0 は複数のメモリセル410 がワード線310 とビット線42
0 および421 からなるビット線対の交点に対応してマト
リックス状に配置され、メモリセル410 がそれぞれワー
ド線310 およびビット線420 および421 に接続されたメ
モリセルアレイで、メモリセル410 はソース電極がとも
に接地電位ノード203 に接続され、互いのゲート電極が
他のドレイン電極に接続される２つのドライバトランジ
スタ411 および412 、電源電位ノード202 とドライバト
ランジスタ411 のドレイン電極との間に接続された高負
荷型の抵抗413 、電源電位ノード202 とドライバトラン
ジスタ412 のドレイン電極との間に接続された高負荷型
の抵抗414 、ビット線420 とドライバトランジスタ411
のドレイン電極との間に接続され、ゲート電極がワード
線310 に接続されたアクセストランジスタ415 、および
ビット線421 とドライバトランジスタ412 のドレイン電
極との間に接続され、ゲート電極がワード線310 に接続
されたアクセストランジスタ416 とで構成されている。
【００３６】500 はアドレスバッファ100 からの内部ア
ドレス信号intADDを受け、この内部アドレス信号intADD
に応じて複数の列選択線510 の電位CSL1,CSL2,・・・の
うち１つをＬレベルからＨレベルに立ち上げる列デコー
ダ、600 はビット線対420 、421 とＩ／Ｏ線対610 、61
1 との間に接続され、ゲート電極が列選択線510 に接続
され、対をなす２つのｎチャネルＭＯＳトランジスタ62
0 、621 からなり、ビット線対420 、421 の電位BL1,/B
L1,BL2,/BL2,・・・のうち１対の電位をＩ／Ｏ線対610
、611 に伝えるためのＩＯゲート回路である。700 は
イコライズ信号発生回路200 から出力されるイコライズ
信号φE を受け、このイコライズ信号φEがほぼ電源電
位ＶCCのＨレベルとなるとビット線対420 、421 を電源
電位ＶCCよりＶthだけ低い電位ＶCC−Ｖthでイコライズ
するビット線イコライズ回路で、電源電位ノード202 と
ビット線420 との間に接続され、ゲート電極にイコライ
ズ信号φE を受け、閾値電圧がＶthのプリチャージ用ト
ランジスタ701 、電源電位ノード202 とビット線421 と
の間に接続され、ゲート電極にイコライズ信号φE を受
け、閾値電圧がＶthのプリチャージ用トランジスタ702
およびビット線420 と421 との間に接続され、ゲート電
極にイコライズ信号φE を受けるイコライズ用トランジ
スタ703 とから構成される。
ドレス信号intADDを受け、この内部アドレス信号intADD
に応じて複数の列選択線510 の電位CSL1,CSL2,・・・の
うち１つをＬレベルからＨレベルに立ち上げる列デコー
ダ、600 はビット線対420 、421 とＩ／Ｏ線対610 、61
1 との間に接続され、ゲート電極が列選択線510 に接続
され、対をなす２つのｎチャネルＭＯＳトランジスタ62
0 、621 からなり、ビット線対420 、421 の電位BL1,/B
L1,BL2,/BL2,・・・のうち１対の電位をＩ／Ｏ線対610
、611 に伝えるためのＩＯゲート回路である。700 は
イコライズ信号発生回路200 から出力されるイコライズ
信号φE を受け、このイコライズ信号φEがほぼ電源電
位ＶCCのＨレベルとなるとビット線対420 、421 を電源
電位ＶCCよりＶthだけ低い電位ＶCC−Ｖthでイコライズ
するビット線イコライズ回路で、電源電位ノード202 と
ビット線420 との間に接続され、ゲート電極にイコライ
ズ信号φE を受け、閾値電圧がＶthのプリチャージ用ト
ランジスタ701 、電源電位ノード202 とビット線421 と
の間に接続され、ゲート電極にイコライズ信号φE を受
け、閾値電圧がＶthのプリチャージ用トランジスタ702
およびビット線420 と421 との間に接続され、ゲート電
極にイコライズ信号φE を受けるイコライズ用トランジ
スタ703 とから構成される。
【００３７】800 はイコライズ信号発生回路200 からの
第１の信号φ2 およびＩ／Ｏ線610、611 の電位IO,/IOが
入力され、第１の信号φ2 がＨレベルであるとＩ／Ｏ線
対610 、611 間の電位差を増幅してリードデータRD,/RD
を出力し、第１の信号φ2がＬレベルであるとリードデ
ータRD,/RDをラッチする差動増幅回路、900 はこの差動
増幅回路からのリードデータRD,/RDを受けて出力データ
Ｄout を出力ピン901 に出力する出力バッファ回路であ
る。
第１の信号φ2 およびＩ／Ｏ線610、611 の電位IO,/IOが
入力され、第１の信号φ2 がＨレベルであるとＩ／Ｏ線
対610 、611 間の電位差を増幅してリードデータRD,/RD
を出力し、第１の信号φ2がＬレベルであるとリードデ
ータRD,/RDをラッチする差動増幅回路、900 はこの差動
増幅回路からのリードデータRD,/RDを受けて出力データ
Ｄout を出力ピン901 に出力する出力バッファ回路であ
る。
【００３８】次に、以上のように構成されたこの発明の
半導体記憶装置の動作について、図２のタイミング図に
基づき説明する。ここでは図１に示されたメモリセル41
0 のうちメモリセル410aa および410bb にＨレベルおよ
びＬレベルのデータが記憶されているものとし、最初に
すでにメモリセル410bb からＬデータが読み出されてお
り、その後メモリセル410aa からＨデータを読み出し、
再びメモリセル410bbからＬデータを読み出した後にメ
モリセル410aa にＬレベルのデータを書き込む動作を説
明する。まず、図２の(a) に示すように外部からのアド
レス信号ADD がA2からA1に変化する時刻ｔ10以前は、イ
コライズ信号発生回路200 から出力されるイコライズ信
号φE は図２の(g) に示すようにＨレベルで、このイコ
ライズ信号φE をゲートに受けるプリチャージ用トラン
ジスタ701 、702 およびイコライズ用トランジスタ703
は導通状態となっており、ビット線420 、421 の電位BL
1,/BL1,BL2,/BL2,・・・は図２の(m) や(n) に示すよう
にＶCC−Ｖthにイコライズされている。
半導体記憶装置の動作について、図２のタイミング図に
基づき説明する。ここでは図１に示されたメモリセル41
0 のうちメモリセル410aa および410bb にＨレベルおよ
びＬレベルのデータが記憶されているものとし、最初に
すでにメモリセル410bb からＬデータが読み出されてお
り、その後メモリセル410aa からＨデータを読み出し、
再びメモリセル410bbからＬデータを読み出した後にメ
モリセル410aa にＬレベルのデータを書き込む動作を説
明する。まず、図２の(a) に示すように外部からのアド
レス信号ADD がA2からA1に変化する時刻ｔ10以前は、イ
コライズ信号発生回路200 から出力されるイコライズ信
号φE は図２の(g) に示すようにＨレベルで、このイコ
ライズ信号φE をゲートに受けるプリチャージ用トラン
ジスタ701 、702 およびイコライズ用トランジスタ703
は導通状態となっており、ビット線420 、421 の電位BL
1,/BL1,BL2,/BL2,・・・は図２の(m) や(n) に示すよう
にＶCC−Ｖthにイコライズされている。
【００３９】また、イコライズ信号発生回路200 から出
力される第１の信号φ2 は図２の(f) に示すようにＬレ
ベルとなっており、これを受ける行デコーダ300 はワー
ド線310 の電位WL1,WL2,・・・を全て図２の(h) や(i)
に示すようにＬレベルとしており、これを受けるメモリ
セル410 のアクセストランジスタ415 および416 は全て
非導通状態となりプリチャージ用トランジスタ701 、70
2 からビット線420 および421 を介してメモリセル410
に電流が流れない。そして、列デコーダ500 はアドレス
信号A2に応じた列選択線510bの電位CSL2を図２の(k) に
示すようにＨレベルに立ち上げており、この電位CSL2を
ゲート電極に受けるＩＯゲート回路600におけるｎチャ
ネルＭＯＳトランジスタ620b、621bは導通状態となり、
ビット線420b、421bとＩ／Ｏ線610 、611 とがこのｎチ
ャネルＭＯＳトランジスタ620bおよび621bを介して接続
され、Ｉ／Ｏ線610 、611 の電位IO,/IOは図２の(p) に
示すようにイコライズされている。そしてＬレベルの第
１の信号φ2 を受ける差動増幅回路800 は図２の(q) に
示すようにＬレベルのリードデータRD、Ｈレベルのリー
ドデータ/RD をラッチして出力しており、これを受ける
出力バッファ回路900 は図２の(r) に示すようにＬレベ
ルの出力データＤout を出力ピン901 に出力している。
力される第１の信号φ2 は図２の(f) に示すようにＬレ
ベルとなっており、これを受ける行デコーダ300 はワー
ド線310 の電位WL1,WL2,・・・を全て図２の(h) や(i)
に示すようにＬレベルとしており、これを受けるメモリ
セル410 のアクセストランジスタ415 および416 は全て
非導通状態となりプリチャージ用トランジスタ701 、70
2 からビット線420 および421 を介してメモリセル410
に電流が流れない。そして、列デコーダ500 はアドレス
信号A2に応じた列選択線510bの電位CSL2を図２の(k) に
示すようにＨレベルに立ち上げており、この電位CSL2を
ゲート電極に受けるＩＯゲート回路600におけるｎチャ
ネルＭＯＳトランジスタ620b、621bは導通状態となり、
ビット線420b、421bとＩ／Ｏ線610 、611 とがこのｎチ
ャネルＭＯＳトランジスタ620bおよび621bを介して接続
され、Ｉ／Ｏ線610 、611 の電位IO,/IOは図２の(p) に
示すようにイコライズされている。そしてＬレベルの第
１の信号φ2 を受ける差動増幅回路800 は図２の(q) に
示すようにＬレベルのリードデータRD、Ｈレベルのリー
ドデータ/RD をラッチして出力しており、これを受ける
出力バッファ回路900 は図２の(r) に示すようにＬレベ
ルの出力データＤout を出力ピン901 に出力している。
【００４０】そして、図２の(a) に示すように時刻ｔ10
で外部からのアドレス信号ADD がA2からA1に変化する
と、これを受けてアドレスバッファ100 の出力する内部
アドレス信号intADDが変化する。するとこのintADDを受
けるアドレス変化検知回路210は図２の(c) に示すよう
に時刻ｔ12までの所定期間Ｈレベルとなるアドレス変化
信号φ0 を出力する。一方、書き込み信号WEはＬレベル
のままなので、これを受けて書き込み終了検知回路220
から出力される書き込み終了信号φW は図２の(d) に示
すようにＬレベルのままとなり、この書き込み終了信号
φW およびＨレベルとなったアドレス変化信号φ0 を受
けるＯＲ回路230 は図２の(e) に示すように所定期間Ｈ
レベルとなる信号φ1 を出力する。この信号φ1 をセッ
ト入力に受ける第１の信号発生回路240 におけるＲ−Ｓ
フリップフロップ242 は図２の(f)に示すようにＬレベ
ルからＨレベルへと立ち上がる第１の信号φ2 を出力す
る。
で外部からのアドレス信号ADD がA2からA1に変化する
と、これを受けてアドレスバッファ100 の出力する内部
アドレス信号intADDが変化する。するとこのintADDを受
けるアドレス変化検知回路210は図２の(c) に示すよう
に時刻ｔ12までの所定期間Ｈレベルとなるアドレス変化
信号φ0 を出力する。一方、書き込み信号WEはＬレベル
のままなので、これを受けて書き込み終了検知回路220
から出力される書き込み終了信号φW は図２の(d) に示
すようにＬレベルのままとなり、この書き込み終了信号
φW およびＨレベルとなったアドレス変化信号φ0 を受
けるＯＲ回路230 は図２の(e) に示すように所定期間Ｈ
レベルとなる信号φ1 を出力する。この信号φ1 をセッ
ト入力に受ける第１の信号発生回路240 におけるＲ−Ｓ
フリップフロップ242 は図２の(f)に示すようにＬレベ
ルからＨレベルへと立ち上がる第１の信号φ2 を出力す
る。
【００４１】そして、第２の信号発生回路250 における
インバータ251 はＨレベルの信号φ1 を反転したＬレベ
ルの信号をＮＡＮＤ回路252 に出力し、これを受けるＮ
ＡＮＤ回路252 はＨレベルの信号をＮＡＮＤ回路254 に
出力し、このＮＡＮＤ回路254 はさらにインバータ253
からのＬレベルの書き込み信号WEを反転したＨレベルの
信号も受けてＬレベルの信号を出力し、これを受けるイ
ンバータ255 から出力されるイコライズ信号φE は図２
の(g) に示すようにＨレベルのままで、このイコライズ
信号φE をゲート電極に受けるプリチャージ用トランジ
スタ701 、702およびイコライズ用トランジスタ703 は
導通状態のままとなり、ビット線420 、421 の電位BL1,
/BL1,BL2,/BL2,・・・も図２の(m) や(n) に示すように
ＶCC−Ｖthにイコライズされたままである。一方行デコ
ーダ300 は時刻ｔ10でアドレス信号ADD がA2からA1に変
化したのに伴いワード線310aの電位WL1 を図２の(h) に
示すように時刻ｔ11でＨレベルへ立ち上げ、これを受け
てメモリセル410aa におけるアクセストランジスタ415a
a および416aa は導通状態となる。
インバータ251 はＨレベルの信号φ1 を反転したＬレベ
ルの信号をＮＡＮＤ回路252 に出力し、これを受けるＮ
ＡＮＤ回路252 はＨレベルの信号をＮＡＮＤ回路254 に
出力し、このＮＡＮＤ回路254 はさらにインバータ253
からのＬレベルの書き込み信号WEを反転したＨレベルの
信号も受けてＬレベルの信号を出力し、これを受けるイ
ンバータ255 から出力されるイコライズ信号φE は図２
の(g) に示すようにＨレベルのままで、このイコライズ
信号φE をゲート電極に受けるプリチャージ用トランジ
スタ701 、702およびイコライズ用トランジスタ703 は
導通状態のままとなり、ビット線420 、421 の電位BL1,
/BL1,BL2,/BL2,・・・も図２の(m) や(n) に示すように
ＶCC−Ｖthにイコライズされたままである。一方行デコ
ーダ300 は時刻ｔ10でアドレス信号ADD がA2からA1に変
化したのに伴いワード線310aの電位WL1 を図２の(h) に
示すように時刻ｔ11でＨレベルへ立ち上げ、これを受け
てメモリセル410aa におけるアクセストランジスタ415a
a および416aa は導通状態となる。
【００４２】このとき、ビット線420aおよび421aの電位
BL1 および/BL1は図２の(m) に示すようにイコライズさ
れて等しくなっているが、アクセストランジスタ415aa
および416aa のオン抵抗が比較的大きいため、ドライバ
トランジスタ411aa および412aa のドレイン電極にはＨ
レベルおよびＬレベルの電位が保たれたままとなってい
る。また、列デコーダ500 も時刻ｔ10でアドレス信号AD
D がA2からA1に変化したのに伴い、列選択線510bの電位
CSL2を図２の(k) に示すようにほぼ時刻ｔ11でＬレベル
へ立ち下げ、列選択線510aの電位CSL1を図２の(j) に示
すようにＨレベルへ立ち上げる。すると、これを受けて
ＩＯゲート回路600 におけるｎチャネルＭＯＳトランジ
スタ620aおよび621aが導通し、ビット線420a、421aとＩ
／Ｏ線610 、611 とが接続され、このＩ／Ｏ線610 、61
1 の電位IO,/IOも図２の(p) に示すようにイコライズさ
れ等しくなる。さらに、差動増幅回路800 は第１の信号
φ2 がＨレベルになったのを受けてリードデータRD,/RD
のラッチをやめ、図２の(q) に示すようにともにＬレベ
ルとなるリードデータRDおよび/RD を出力し、出力バッ
ファ900 はこのリードデータRDおよび/RD が共にＬレベ
ルになったのを受けて図２の(r) に示すようにハイイン
ピーダンス(Hi-Z)の出力データＤout を出力する。
BL1 および/BL1は図２の(m) に示すようにイコライズさ
れて等しくなっているが、アクセストランジスタ415aa
および416aa のオン抵抗が比較的大きいため、ドライバ
トランジスタ411aa および412aa のドレイン電極にはＨ
レベルおよびＬレベルの電位が保たれたままとなってい
る。また、列デコーダ500 も時刻ｔ10でアドレス信号AD
D がA2からA1に変化したのに伴い、列選択線510bの電位
CSL2を図２の(k) に示すようにほぼ時刻ｔ11でＬレベル
へ立ち下げ、列選択線510aの電位CSL1を図２の(j) に示
すようにＨレベルへ立ち上げる。すると、これを受けて
ＩＯゲート回路600 におけるｎチャネルＭＯＳトランジ
スタ620aおよび621aが導通し、ビット線420a、421aとＩ
／Ｏ線610 、611 とが接続され、このＩ／Ｏ線610 、61
1 の電位IO,/IOも図２の(p) に示すようにイコライズさ
れ等しくなる。さらに、差動増幅回路800 は第１の信号
φ2 がＨレベルになったのを受けてリードデータRD,/RD
のラッチをやめ、図２の(q) に示すようにともにＬレベ
ルとなるリードデータRDおよび/RD を出力し、出力バッ
ファ900 はこのリードデータRDおよび/RD が共にＬレベ
ルになったのを受けて図２の(r) に示すようにハイイン
ピーダンス(Hi-Z)の出力データＤout を出力する。
【００４３】そしてアドレス変化検知回路210 から出力
されるアドレス変化信号φ0 が図２の(c) に示すように
時刻ｔ12でＬレベルに立ち下がると、このアドレス変化
信号φ0 およびＬレベルの書き込み終了信号φW を受け
るＯＲ回路230 は図２の(e)に示すようにＬレベルに立
ち下がる信号φ1 を出力する。このとき、第１の信号発
生回路240 におけるＲ−Ｓフリップフロップ242 から出
力される第１の信号φ2 はセット入力の信号φ1 が変化
しても、まだ遅延回路241 の遅延時間が経過していない
ためＨレベルの第１の信号φ2 が遅延回路241 を通って
Ｒ−Ｓフリップフロップ242 のリセット入力に入力され
ておらず、第１の信号φ2 は図２の(f)に示すようにＨ
レベルを保ったままとなる。そして、第２の信号発生回
路250 におけるインバータ251 はＬレベルの信号φ1 を
反転したＨレベルの信号をＮＡＮＤ回路252 に出力し、
さらにＨレベルの第１の信号φ2 を受けるＮＡＮＤ回路
252 はＬレベルの信号をＮＡＮＤ回路254 に出力し、こ
のＮＡＮＤ回路254 はＨレベルの信号を出力し、これを
受けるインバータ255 から出力されるイコライズ信号φ
E は図２の(g) に示すようにＨレベルからＬレベルへ立
ち下がる。
されるアドレス変化信号φ0 が図２の(c) に示すように
時刻ｔ12でＬレベルに立ち下がると、このアドレス変化
信号φ0 およびＬレベルの書き込み終了信号φW を受け
るＯＲ回路230 は図２の(e)に示すようにＬレベルに立
ち下がる信号φ1 を出力する。このとき、第１の信号発
生回路240 におけるＲ−Ｓフリップフロップ242 から出
力される第１の信号φ2 はセット入力の信号φ1 が変化
しても、まだ遅延回路241 の遅延時間が経過していない
ためＨレベルの第１の信号φ2 が遅延回路241 を通って
Ｒ−Ｓフリップフロップ242 のリセット入力に入力され
ておらず、第１の信号φ2 は図２の(f)に示すようにＨ
レベルを保ったままとなる。そして、第２の信号発生回
路250 におけるインバータ251 はＬレベルの信号φ1 を
反転したＨレベルの信号をＮＡＮＤ回路252 に出力し、
さらにＨレベルの第１の信号φ2 を受けるＮＡＮＤ回路
252 はＬレベルの信号をＮＡＮＤ回路254 に出力し、こ
のＮＡＮＤ回路254 はＨレベルの信号を出力し、これを
受けるインバータ255 から出力されるイコライズ信号φ
E は図２の(g) に示すようにＨレベルからＬレベルへ立
ち下がる。
【００４４】すると、このイコライズ信号φE を受ける
ビット線イコライズ回路700 におけるプリチャージ用ト
ランジスタ701 、702 およびイコライズ用トランジスタ
703が非導通状態となり、ビット線420 、421 のイコラ
イズが中止され、ビット線420aおよび421aにメモリセル
410aa におけるドライバトランジスタ411aa および412a
a のドレイン電極に保持されたＨレベルおよびＬレベル
の電位がそれぞれ読み出され、このビット線420aおよび
421aの電位BL1 および/BL1には図２の(m) に示すように
電位差が生じてBL1 ＞/BL1となる。これに応じてこのビ
ット線420aおよび421aに接続されているＩ／Ｏ線610 お
よび611 の電位IOおよび/IO は図２の(p) に示すように
電位差が開いて時刻ｔ13でΔV1となる。すると、このＩ
／Ｏ線610 、611 の電位IO,/IOを受ける差動増幅回路80
0 はIO,/IO間の電位差がΔV1になると図２の(q) に示す
ようにＨレベルに立ち上がるリードデータRDおよびこれ
と相補の関係をなすＬレベルのリードデータ/RD を出力
し、出力バッファ回路900はこれを受けて図２の(r) に
示すようにＨレベルとなる出力データＤout を出力ピン
901 に出力する。
ビット線イコライズ回路700 におけるプリチャージ用ト
ランジスタ701 、702 およびイコライズ用トランジスタ
703が非導通状態となり、ビット線420 、421 のイコラ
イズが中止され、ビット線420aおよび421aにメモリセル
410aa におけるドライバトランジスタ411aa および412a
a のドレイン電極に保持されたＨレベルおよびＬレベル
の電位がそれぞれ読み出され、このビット線420aおよび
421aの電位BL1 および/BL1には図２の(m) に示すように
電位差が生じてBL1 ＞/BL1となる。これに応じてこのビ
ット線420aおよび421aに接続されているＩ／Ｏ線610 お
よび611 の電位IOおよび/IO は図２の(p) に示すように
電位差が開いて時刻ｔ13でΔV1となる。すると、このＩ
／Ｏ線610 、611 の電位IO,/IOを受ける差動増幅回路80
0 はIO,/IO間の電位差がΔV1になると図２の(q) に示す
ようにＨレベルに立ち上がるリードデータRDおよびこれ
と相補の関係をなすＬレベルのリードデータ/RD を出力
し、出力バッファ回路900はこれを受けて図２の(r) に
示すようにＨレベルとなる出力データＤout を出力ピン
901 に出力する。
【００４５】この時刻ｔ13とほぼ同時またはこれよりも
少し遅れて第１の信号発生回路240から出力されている
Ｈレベルの第１の信号φ2 が遅延回路241 を介してＲ−
Ｓフリップフロップ242 のリセット入力に伝わり、この
Ｒ−Ｓフリップフロップ242から出力される第１の信号
φ2 は図２の(f) に示すようにリセットされＨレベルか
らＬレベルへと立ち下がる。すると、この第１の信号φ
2 を受けるＮＡＮＤ回路252 はＨレベルの信号をＮＡＮ
Ｄ回路254 に出力し、このＮＡＮＤ回路254 はさらにイ
ンバータ253 からのＬレベルの書き込み信号WEを反転し
たＨレベルの信号も受けてＬレベルの信号を出力し、こ
れを受けるインバータ255 から出力されるイコライズ信
号φE は図２の(g) に示すようにＬレベルからＨレベル
に立ち上がり、このイコライズ信号φE を受けるビット
線イコライズ回路700 におけるプリチャージ用トランジ
スタ701 、702 およびイコライズ用トランジスタ703 が
導通状態となりビット線420 および421 の電位は図２の
(m) や(n) に示すようにイコライズされ等しくなる。ま
た、ビット線420aおよび421aに接続されたＩ／Ｏ線610
および611 の電位もこのイコライズ回路700 でイコライ
ズされ図２の(p) に示すように等しくなる。
少し遅れて第１の信号発生回路240から出力されている
Ｈレベルの第１の信号φ2 が遅延回路241 を介してＲ−
Ｓフリップフロップ242 のリセット入力に伝わり、この
Ｒ−Ｓフリップフロップ242から出力される第１の信号
φ2 は図２の(f) に示すようにリセットされＨレベルか
らＬレベルへと立ち下がる。すると、この第１の信号φ
2 を受けるＮＡＮＤ回路252 はＨレベルの信号をＮＡＮ
Ｄ回路254 に出力し、このＮＡＮＤ回路254 はさらにイ
ンバータ253 からのＬレベルの書き込み信号WEを反転し
たＨレベルの信号も受けてＬレベルの信号を出力し、こ
れを受けるインバータ255 から出力されるイコライズ信
号φE は図２の(g) に示すようにＬレベルからＨレベル
に立ち上がり、このイコライズ信号φE を受けるビット
線イコライズ回路700 におけるプリチャージ用トランジ
スタ701 、702 およびイコライズ用トランジスタ703 が
導通状態となりビット線420 および421 の電位は図２の
(m) や(n) に示すようにイコライズされ等しくなる。ま
た、ビット線420aおよび421aに接続されたＩ／Ｏ線610
および611 の電位もこのイコライズ回路700 でイコライ
ズされ図２の(p) に示すように等しくなる。
【００４６】このとき差動増幅回路800 は第１の信号φ
2 がＬレベルとなったのを受けてＨレベルのリードデー
タRDおよびＬレベルのリードデータ/RD をラッチするの
で、出力バッファ900 から出力される出力データＤout
はＨレベルを保ったままとなる。また、行デコーダ300
は第１の信号φ2 がＬレベルとなったのを受けてワード
線310 の電位WL1,WL2,・・・を全て図２の(h) や(i) に
示すようにＬレベルにする。
2 がＬレベルとなったのを受けてＨレベルのリードデー
タRDおよびＬレベルのリードデータ/RD をラッチするの
で、出力バッファ900 から出力される出力データＤout
はＨレベルを保ったままとなる。また、行デコーダ300
は第１の信号φ2 がＬレベルとなったのを受けてワード
線310 の電位WL1,WL2,・・・を全て図２の(h) や(i) に
示すようにＬレベルにする。
【００４７】その後、図２の(a) に示すように時刻ｔ14
で外部からのアドレス信号ADD がA1からA2に変化する
と、これを受けてアドレスバッファ100 の出力する内部
アドレスintADDが変化する。すると時刻ｔ14から時刻ｔ
17に至るまでアドレス変化信号φ0 、信号φ1 、第１の
信号φ2 およびイコライズ信号φE は図２の(c) 、
(e)、(f) および(g) に示すように時刻ｔ10からｔ13に
至るまでと同様の動作で出力される。そして行デコーダ
300 は時刻ｔ14でアドレス信号ADD がA1からA2に変化し
たのに伴いワード線310bの電位WL2 を図２の(i) に示す
ようにＨレベルへ立ち上げる。すると、これを受けてメ
モリセル410bb におけるアクセストランジスタ415bb お
よび416bb は導通状態となる。
で外部からのアドレス信号ADD がA1からA2に変化する
と、これを受けてアドレスバッファ100 の出力する内部
アドレスintADDが変化する。すると時刻ｔ14から時刻ｔ
17に至るまでアドレス変化信号φ0 、信号φ1 、第１の
信号φ2 およびイコライズ信号φE は図２の(c) 、
(e)、(f) および(g) に示すように時刻ｔ10からｔ13に
至るまでと同様の動作で出力される。そして行デコーダ
300 は時刻ｔ14でアドレス信号ADD がA1からA2に変化し
たのに伴いワード線310bの電位WL2 を図２の(i) に示す
ようにＨレベルへ立ち上げる。すると、これを受けてメ
モリセル410bb におけるアクセストランジスタ415bb お
よび416bb は導通状態となる。
【００４８】また、列デコーダ500 も時刻ｔ14でアドレ
ス信号ADD がA1からA2に変化したのに伴い、列選択線51
0aの電位CSL1を図２の(j) に示すようにほぼ時刻ｔ15で
Ｌレベルへ立ち下げ、列選択線510bの電位CSL2を図２の
(k) に示すようにＨレベルへ立ち上げる。すると、これ
を受けてＩＯゲート回路600 におけるｎチャネルＭＯＳ
トランジスタ620bおよび621bが導通し、ビット線420b、
421bとＩ／Ｏ線610 、611 とが接続され、このＩ／Ｏ線
610 、611 の電位IO,/IOも図２の(p) に示すようにイコ
ライズされ等しいままとなる。さらに、差動増幅回路80
0 は時刻ｔ14で第１の信号φ2 がＨレベルになったのを
受けてリードデータRD,/RDのラッチを解除し、図２の
（q)に示すようにともにＬレベルとなるリードデータRD
および/RDを出力し、出力バッファ900 はこのリードデ
ータRDおよび/RD が共にＬレベルになったのを受けて図
２の(r) に示すようにハイインピーダンス(Hi-Z)の出力
データＤout を出力する。
ス信号ADD がA1からA2に変化したのに伴い、列選択線51
0aの電位CSL1を図２の(j) に示すようにほぼ時刻ｔ15で
Ｌレベルへ立ち下げ、列選択線510bの電位CSL2を図２の
(k) に示すようにＨレベルへ立ち上げる。すると、これ
を受けてＩＯゲート回路600 におけるｎチャネルＭＯＳ
トランジスタ620bおよび621bが導通し、ビット線420b、
421bとＩ／Ｏ線610 、611 とが接続され、このＩ／Ｏ線
610 、611 の電位IO,/IOも図２の(p) に示すようにイコ
ライズされ等しいままとなる。さらに、差動増幅回路80
0 は時刻ｔ14で第１の信号φ2 がＨレベルになったのを
受けてリードデータRD,/RDのラッチを解除し、図２の
（q)に示すようにともにＬレベルとなるリードデータRD
および/RDを出力し、出力バッファ900 はこのリードデ
ータRDおよび/RD が共にＬレベルになったのを受けて図
２の(r) に示すようにハイインピーダンス(Hi-Z)の出力
データＤout を出力する。
【００４９】そしてイコライズ信号φE が図２の(g) に
示すように時刻ｔ16でＬレベルに立ち下がると、このイ
コライズ信号φE を受けるビット線イコライズ回路700
におけるプリチャージ用トランジスタ701 、702 および
イコライズ用トランジスタ703 が非導通状態となり、ビ
ット線420 、421 のイコライズが中止され、ビット線42
0bおよび421bにメモリセル410bb におけるドライバトラ
ンジスタ411bb および412bb のドレイン電極に保持され
たＬレベルおよびＨレベルの電位がそれぞれ読み出さ
れ、このビット線420bおよび421bの電位BL2 および/BL2
の間に図２の(n)に示すように電位差が生じてBL2 ＜/BL
2となる。
示すように時刻ｔ16でＬレベルに立ち下がると、このイ
コライズ信号φE を受けるビット線イコライズ回路700
におけるプリチャージ用トランジスタ701 、702 および
イコライズ用トランジスタ703 が非導通状態となり、ビ
ット線420 、421 のイコライズが中止され、ビット線42
0bおよび421bにメモリセル410bb におけるドライバトラ
ンジスタ411bb および412bb のドレイン電極に保持され
たＬレベルおよびＨレベルの電位がそれぞれ読み出さ
れ、このビット線420bおよび421bの電位BL2 および/BL2
の間に図２の(n)に示すように電位差が生じてBL2 ＜/BL
2となる。
【００５０】これに応じてこのビット線420bおよび421b
に接続されているＩ／Ｏ線610 および611 の電位IOおよ
び/IO は図２の(p) に示すように電位差が開いて時刻ｔ
17でΔV1となる。すると、このＩ／Ｏ線610 、611 の電
位IO,/IOを受ける差動増幅回路800 はIO,/IO間の電位差
がΔV1になると図２の(q) に示すようにＨレベルに立ち
上がるリードデータ/RD およびこれと相補の関係をなす
ＬレベルのリードデータRDを出力し、出力バッファ回路
900 はこれを受けて図２の(r) に示すようにＬレベルと
なる出力データＤout を出力ピン901 に出力する。
に接続されているＩ／Ｏ線610 および611 の電位IOおよ
び/IO は図２の(p) に示すように電位差が開いて時刻ｔ
17でΔV1となる。すると、このＩ／Ｏ線610 、611 の電
位IO,/IOを受ける差動増幅回路800 はIO,/IO間の電位差
がΔV1になると図２の(q) に示すようにＨレベルに立ち
上がるリードデータ/RD およびこれと相補の関係をなす
ＬレベルのリードデータRDを出力し、出力バッファ回路
900 はこれを受けて図２の(r) に示すようにＬレベルと
なる出力データＤout を出力ピン901 に出力する。
【００５１】そして、アドレス信号ADD が図２の(a) に
示すように時刻ｔ18でA2からA1に変化すると、時刻ｔ18
から時刻ｔ22に至るまではアドレス変化信号φ0 、信号
φ1および第１の信号φ2 は図２の(c) 、(e) および(f)
に示すように時刻ｔ10からｔ13に至るまでと同様の動
作で出力される。さらにワード線310aおよび列選択線51
0aも図２の(h) 〜(k) に示すように時刻ｔ10からｔ13に
至るまでと同様の動作をして選択される。イコライズ信
号φE は図２の(g) に示すように時刻ｔ21まではデータ
読み出しのときと同様の信号を出力するが、書き込み信
号WEが時刻ｔ21でＨレベルとなるとイコライズ信号発生
回路200 におけるインバータ253 から出力される書き込
み信号WEの反転信号を受けるＮＡＮＤ回路254 は第１の
信号φ2が時刻ｔ22でＬレベルとなってもＨレベルの信
号を出力し、インバータ255 はこの出力を受け、図２の
(g) に示すようにＬレベルのままとなるイコライズ信号
φE を出力し、これを受けるビット線イコライズ回路70
0 はビット線420 および421 のイコライズを中止する。
示すように時刻ｔ18でA2からA1に変化すると、時刻ｔ18
から時刻ｔ22に至るまではアドレス変化信号φ0 、信号
φ1および第１の信号φ2 は図２の(c) 、(e) および(f)
に示すように時刻ｔ10からｔ13に至るまでと同様の動
作で出力される。さらにワード線310aおよび列選択線51
0aも図２の(h) 〜(k) に示すように時刻ｔ10からｔ13に
至るまでと同様の動作をして選択される。イコライズ信
号φE は図２の(g) に示すように時刻ｔ21まではデータ
読み出しのときと同様の信号を出力するが、書き込み信
号WEが時刻ｔ21でＨレベルとなるとイコライズ信号発生
回路200 におけるインバータ253 から出力される書き込
み信号WEの反転信号を受けるＮＡＮＤ回路254 は第１の
信号φ2が時刻ｔ22でＬレベルとなってもＨレベルの信
号を出力し、インバータ255 はこの出力を受け、図２の
(g) に示すようにＬレベルのままとなるイコライズ信号
φE を出力し、これを受けるビット線イコライズ回路70
0 はビット線420 および421 のイコライズを中止する。
【００５２】そして、このようにしてメモリセル410aa
が選択され、ビット線420aおよび421aを介してＩ／Ｏ線
610 および611 と接続された後、時刻ｔ21で書き込み信
号WEがＨレベルへ立ち上がると、図示していないデータ
バッファによりＩ／Ｏ線610および611 に図２の(p) に
示すようにＬレベルおよびＨレベルの電位が与えられ電
位差がいっぱいまで開き、このＩ／Ｏ線610 および611
に接続されたビット線420aおよび421aも図２の(m) に示
されるようにＬレベルおよびＨレベルとなる。その後、
書き込み信号WEが図２の(b) に示すように時刻ｔ23でＨ
レベルからＬレベルへと変化すると、この書き込み信号
のインバータ253 による反転信号、および第１の信号φ
2 がＬレベルとなっているのでＨレベルを出力している
ＮＡＮＤ回路252 からの出力をＮＡＮＤ回路254 は受
け、Ｌレベルの信号を出力し、インバータ255 はこの出
力を受けて図２の(g) に示すようにＨレベルへと立ち上
がるイコライズ信号φE を出力する。
が選択され、ビット線420aおよび421aを介してＩ／Ｏ線
610 および611 と接続された後、時刻ｔ21で書き込み信
号WEがＨレベルへ立ち上がると、図示していないデータ
バッファによりＩ／Ｏ線610および611 に図２の(p) に
示すようにＬレベルおよびＨレベルの電位が与えられ電
位差がいっぱいまで開き、このＩ／Ｏ線610 および611
に接続されたビット線420aおよび421aも図２の(m) に示
されるようにＬレベルおよびＨレベルとなる。その後、
書き込み信号WEが図２の(b) に示すように時刻ｔ23でＨ
レベルからＬレベルへと変化すると、この書き込み信号
のインバータ253 による反転信号、および第１の信号φ
2 がＬレベルとなっているのでＨレベルを出力している
ＮＡＮＤ回路252 からの出力をＮＡＮＤ回路254 は受
け、Ｌレベルの信号を出力し、インバータ255 はこの出
力を受けて図２の(g) に示すようにＨレベルへと立ち上
がるイコライズ信号φE を出力する。
【００５３】そして、この書き込み信号WEがＨレベルか
らＬレベルへ変化したのに伴い、書き込み終了検知回路
220 は図２の(d) に示すように時刻ｔ24までの所定期間
だけＨレベルとなる書き込み終了信号φW を出力する。
すると、これを受けるＯＲ回路230 は図２の(e) に示す
ように所定期間Ｈレベルとなる信号φ1 を出力し、この
信号φ1 がＨレベルに変化したのを受けて、第１の信号
発生回路240 におけるＲ−Ｓフリップフロップ242 がセ
ットされ第１の信号φ2 が図２の(f) に示すようにＨレ
ベルとなる。すると、これを受ける行デコーダ300 はワ
ード線310aの電位WL1 を図２の(h) に示すようにＨレベ
ルとし、信号φ1 が図２の(e) に示すように時刻ｔ24で
Ｌレベルとなるとイコライズ信号φE がＬレベルとなっ
てメモリセル410aa に書き込まれたばかりのＬレベルの
データがビット線420a、421aを介してＩ／Ｏ線610 、61
1 に読み出され、読み出し動作の時と同様にリードデー
タ/RD がＨレベルとなると、イコライズ信号φE は再び
Ｈレベルとなってこれを受けるビット線イコライズ回路
700 によりビット線420 、421 はイコライズされ図２の
(m) や(n) に示すように電位が等しくなる。
らＬレベルへ変化したのに伴い、書き込み終了検知回路
220 は図２の(d) に示すように時刻ｔ24までの所定期間
だけＨレベルとなる書き込み終了信号φW を出力する。
すると、これを受けるＯＲ回路230 は図２の(e) に示す
ように所定期間Ｈレベルとなる信号φ1 を出力し、この
信号φ1 がＨレベルに変化したのを受けて、第１の信号
発生回路240 におけるＲ−Ｓフリップフロップ242 がセ
ットされ第１の信号φ2 が図２の(f) に示すようにＨレ
ベルとなる。すると、これを受ける行デコーダ300 はワ
ード線310aの電位WL1 を図２の(h) に示すようにＨレベ
ルとし、信号φ1 が図２の(e) に示すように時刻ｔ24で
Ｌレベルとなるとイコライズ信号φE がＬレベルとなっ
てメモリセル410aa に書き込まれたばかりのＬレベルの
データがビット線420a、421aを介してＩ／Ｏ線610 、61
1 に読み出され、読み出し動作の時と同様にリードデー
タ/RD がＨレベルとなると、イコライズ信号φE は再び
Ｈレベルとなってこれを受けるビット線イコライズ回路
700 によりビット線420 、421 はイコライズされ図２の
(m) や(n) に示すように電位が等しくなる。
【００５４】以上のようにこの実施例１においては、デ
ータ読み出し時に差動増幅回路800がＩ／Ｏ線610 、611
に読み出されたデータがＨレベルかＬレベルかを検知
できるΔV1程度に、つまり差動増幅回路800 から出力さ
れるリードデータRD,/RDがＨレベル、ＬレベルまたはＬ
レベル、Ｈレベルとなる程度にＩ／Ｏ線610 、611 の電
位IO,/IOに電位差が生じたら、イコライズ信号φE をＨ
レベルにしてイコライズを開始し、このＩ／Ｏ線610 、
611 間の電位差がいっぱいまで広がるのを防ぐと同時に
既にイコライズを済ませておくことで次のデータが読み
出されるまでの時間を短縮している。また、イコライズ
信号φE がＨレベルとなってイコライズが開始されるタ
イミング、すなわち第１の信号φ2 がリセットされるタ
イミングを遅延回路241 の遅延時間をあらかじめシミュ
レーションで最適値に設定しておくことで、簡単にＩ／
Ｏ線610 、611 間の電位差がいっぱいまで広がるのを防
いでいる。
ータ読み出し時に差動増幅回路800がＩ／Ｏ線610 、611
に読み出されたデータがＨレベルかＬレベルかを検知
できるΔV1程度に、つまり差動増幅回路800 から出力さ
れるリードデータRD,/RDがＨレベル、ＬレベルまたはＬ
レベル、Ｈレベルとなる程度にＩ／Ｏ線610 、611 の電
位IO,/IOに電位差が生じたら、イコライズ信号φE をＨ
レベルにしてイコライズを開始し、このＩ／Ｏ線610 、
611 間の電位差がいっぱいまで広がるのを防ぐと同時に
既にイコライズを済ませておくことで次のデータが読み
出されるまでの時間を短縮している。また、イコライズ
信号φE がＨレベルとなってイコライズが開始されるタ
イミング、すなわち第１の信号φ2 がリセットされるタ
イミングを遅延回路241 の遅延時間をあらかじめシミュ
レーションで最適値に設定しておくことで、簡単にＩ／
Ｏ線610 、611 間の電位差がいっぱいまで広がるのを防
いでいる。
【００５５】さらに行デコーダ300 は第１の信号φ2 が
Ｌレベルであるとワード線310 の電位を全てＬレベルと
し、メモリセル410 をビット線420 、421 に接続しない
ので、第１の信号φ2 がＬレベルとなってイコライズ信
号φE がＨレベルへ立ち上がってビット線420 、421 の
イコライズが開始されても、ビット線420 、421 からメ
モリセル410 へ流れ込む電流がない。
Ｌレベルであるとワード線310 の電位を全てＬレベルと
し、メモリセル410 をビット線420 、421 に接続しない
ので、第１の信号φ2 がＬレベルとなってイコライズ信
号φE がＨレベルへ立ち上がってビット線420 、421 の
イコライズが開始されても、ビット線420 、421 からメ
モリセル410 へ流れ込む電流がない。
【００５６】実施例２．以下にこの発明の実施例２であ
る半導体記憶装置について、図３に基づいて説明する。
図３は図１に示されているイコライズ信号発生回路100
をDRAM(DynamicRandom Access Memory)のページモード
動作時のＩ／Ｏ線イコライズに適用した例で、図３にお
いて110 はロウアドレスストローブ信号/RASおよびアド
レスピン101 からのアドレス信号ADD を受け、ロウアド
レスストローブ信号/RASがＬレベルへ立ち下がるとアド
レス信号ADD をロウアドレスとして取り込み内部ロウア
ドレス信号RAを出力するロウアドレスバッファ、120 は
コラムアドレスストローブ信号/CASおよびアドレスピン
101 からのアドレス信号ADD を受け、コラムアドレスス
トローブ信号/CASがＬレベルへ立ち下がるとアドレス信
号ADD をコラムアドレスとして取り込み内部コラムアド
レス信号CAを出力するコラムアドレスバッファ、200 は
図１に示されたイコライズ信号発生回路200 とアドレス
変化検知回路210 以外は同じイコライズ信号発生回路
で、図１のアドレス変化検知回路210 はすべてのアドレ
ス信号ADD の変化を検知していたのに対し、図３のもの
はコラムアドレスバッファ120 からのコラムアドレスCA
のみの変化を検知し、所定期間Ｈレベルとなるアドレス
変化信号φ0 を出力するものである。
る半導体記憶装置について、図３に基づいて説明する。
図３は図１に示されているイコライズ信号発生回路100
をDRAM(DynamicRandom Access Memory)のページモード
動作時のＩ／Ｏ線イコライズに適用した例で、図３にお
いて110 はロウアドレスストローブ信号/RASおよびアド
レスピン101 からのアドレス信号ADD を受け、ロウアド
レスストローブ信号/RASがＬレベルへ立ち下がるとアド
レス信号ADD をロウアドレスとして取り込み内部ロウア
ドレス信号RAを出力するロウアドレスバッファ、120 は
コラムアドレスストローブ信号/CASおよびアドレスピン
101 からのアドレス信号ADD を受け、コラムアドレスス
トローブ信号/CASがＬレベルへ立ち下がるとアドレス信
号ADD をコラムアドレスとして取り込み内部コラムアド
レス信号CAを出力するコラムアドレスバッファ、200 は
図１に示されたイコライズ信号発生回路200 とアドレス
変化検知回路210 以外は同じイコライズ信号発生回路
で、図１のアドレス変化検知回路210 はすべてのアドレ
ス信号ADD の変化を検知していたのに対し、図３のもの
はコラムアドレスバッファ120 からのコラムアドレスCA
のみの変化を検知し、所定期間Ｈレベルとなるアドレス
変化信号φ0 を出力するものである。
【００５７】430 はメモリトランジスタ431 およびキャ
パシタ432 からなるメモリセル、700 はｎチャネルＭＯ
Ｓトランジスタ711 、712 、713 からなるＩ／Ｏ線イコ
ライズ回路、1000はビット線420 および421 をＶBL（＝
1/2 ＶCC）にプリチャージ・イコライズするビット線イ
コライズ回路、1100はセンスアンプである。
パシタ432 からなるメモリセル、700 はｎチャネルＭＯ
Ｓトランジスタ711 、712 、713 からなるＩ／Ｏ線イコ
ライズ回路、1000はビット線420 および421 をＶBL（＝
1/2 ＶCC）にプリチャージ・イコライズするビット線イ
コライズ回路、1100はセンスアンプである。
【００５８】次にこの実施例２の動作について説明す
る。メモリセル430aa はＨレベル、メモリセル430ab は
Ｌレベルのデータを保持しているものとする。従って、
ワード線310aによってビット線420 、421 に読み出され
たメモリセルデータはセンスアンプ1100によって増幅さ
れ、BL1,/BL1,BL2,/BL2 はそれぞれＨレベル、Ｌレベ
ル、Ｌレベル、Ｈレベルとなっている。コラムアドレス
が時刻ｔ2 にCA1 に変化すると、図１の場合と同様にア
ドレス変化検知回路260 の出力φ0 およびＲ−Ｓフリッ
プフロップ回路242 の出力である列デコーダ活性化信号
となる第１の信号φ2 がＨレベルとなり、コラム選択線
CSL1が一定期間Ｈレベルとなる。従ってビット線対420
a、421bがＩ／Ｏ線対610 、611 に接続される。差動増
幅回路800 はＩ／Ｏ線対610 、611 の電位差を増幅して
リードデータRDはＨレベルとなる。
る。メモリセル430aa はＨレベル、メモリセル430ab は
Ｌレベルのデータを保持しているものとする。従って、
ワード線310aによってビット線420 、421 に読み出され
たメモリセルデータはセンスアンプ1100によって増幅さ
れ、BL1,/BL1,BL2,/BL2 はそれぞれＨレベル、Ｌレベ
ル、Ｌレベル、Ｈレベルとなっている。コラムアドレス
が時刻ｔ2 にCA1 に変化すると、図１の場合と同様にア
ドレス変化検知回路260 の出力φ0 およびＲ−Ｓフリッ
プフロップ回路242 の出力である列デコーダ活性化信号
となる第１の信号φ2 がＨレベルとなり、コラム選択線
CSL1が一定期間Ｈレベルとなる。従ってビット線対420
a、421bがＩ／Ｏ線対610 、611 に接続される。差動増
幅回路800 はＩ／Ｏ線対610 、611 の電位差を増幅して
リードデータRDはＨレベルとなる。
【００５９】時刻ｔ3 に列デコーダ活性化信号である第
１の信号φ2 がＬレベルとなると、イコライズ信号φE
がＨレベルとなり、Ｉ／Ｏ線対を短絡する。時刻ｔ4 に
コラムアドレスが変化すると同様にしてコラム選択線CS
L2がＨレベルとなるが、Ｉ／Ｏ線対は十分イコライズさ
れているので、時刻ｔ5 にイコライズが切れるとすぐに
Ｉ／Ｏ線対に逆データが転送される。時刻ｔ7 にアドレ
スがCA1 に変化すると、列選択線CSL1がＨレベルとな
る。書き込み信号WEがＨレベルとなると、イコライズ信
号φE がＬレベルとなり、Ｉ／Ｏ線対に書き込みデータ
が転送される。時刻ｔ9 に書き込み信号WEがＬレベルと
なると、書き込み終了信号発生回路220 の出力φW がＨ
レベルとなって列デコーダ活性化信号φ2 がＨレベルと
なり、列選択線CSL1が一定期間Ｈレベルとなるとともに
イコライズ信号φE がＨレベルとなって書き込みのため
に大きく振幅したＩ／Ｏ線対を短絡して読み出し動作に
備える。
１の信号φ2 がＬレベルとなると、イコライズ信号φE
がＨレベルとなり、Ｉ／Ｏ線対を短絡する。時刻ｔ4 に
コラムアドレスが変化すると同様にしてコラム選択線CS
L2がＨレベルとなるが、Ｉ／Ｏ線対は十分イコライズさ
れているので、時刻ｔ5 にイコライズが切れるとすぐに
Ｉ／Ｏ線対に逆データが転送される。時刻ｔ7 にアドレ
スがCA1 に変化すると、列選択線CSL1がＨレベルとな
る。書き込み信号WEがＨレベルとなると、イコライズ信
号φE がＬレベルとなり、Ｉ／Ｏ線対に書き込みデータ
が転送される。時刻ｔ9 に書き込み信号WEがＬレベルと
なると、書き込み終了信号発生回路220 の出力φW がＨ
レベルとなって列デコーダ活性化信号φ2 がＨレベルと
なり、列選択線CSL1が一定期間Ｈレベルとなるとともに
イコライズ信号φE がＨレベルとなって書き込みのため
に大きく振幅したＩ／Ｏ線対を短絡して読み出し動作に
備える。
【００６０】実施例３．次に、高集積化のために複数の
メモリセルブロックで、列デコーダを共用したDRAMに適
用した場合について述べる。図５において、70〜73はメ
モリセル66〜69、78〜97、99はｎ型ＭＯＳＦＥＴ、70〜
73はメモリセル・キャパシタ、54〜57はメモリセル・ア
レイ、58〜61は行デコーダ、98は列デコーダである。54
のメモリセル・アレイにアクセスする場合について説明
する。この場合、ブロック選択信号BS1 によって、主Ｉ
／Ｏ線GIO,/GIOに、副Ｉ／Ｏ線LIO1,/LIO1が接続され
る。主Ｉ／Ｏ線と副Ｉ／Ｏ線で図１のＩ／Ｏ線と同様の
働きをするが、Ｉ／Ｏ線のイコライズを高速化するため
に、主Ｉ／Ｏ線にイコライズトランジスタ99、副Ｉ／Ｏ
線にイコライズトランジスタ86が備えられている。図５
の様に、列デコーダを共用して、Ｉ／Ｏ線を主Ｉ／Ｏ線
GIO,/GIOと副Ｉ／Ｏ線LIO,/LIOの階層構造にした場合、
主Ｉ／Ｏ線の長さは、64MDRAM では10mm程度もあるの
で、図１のイコライズ信号発生回路200 のイコライズ信
号φE は、主Ｉ／Ｏ線のイコライズトランジスタ99より
も、副Ｉ／Ｏ線のイコライズトランジスタ86には１ns程
度遅れて到達する。したがって、図６に示すように、ア
ドレス変化後、時刻ｔ1 にアドレス変化検知回路の出力
φ1 が“Ｌ”になって、イコライズ信号φE が“Ｌ”に
なっても、トランジスタ86を制御するイコライズ信号φ
E(far)は伝搬遅延のため、時刻ｔ2 に切れる。
メモリセルブロックで、列デコーダを共用したDRAMに適
用した場合について述べる。図５において、70〜73はメ
モリセル66〜69、78〜97、99はｎ型ＭＯＳＦＥＴ、70〜
73はメモリセル・キャパシタ、54〜57はメモリセル・ア
レイ、58〜61は行デコーダ、98は列デコーダである。54
のメモリセル・アレイにアクセスする場合について説明
する。この場合、ブロック選択信号BS1 によって、主Ｉ
／Ｏ線GIO,/GIOに、副Ｉ／Ｏ線LIO1,/LIO1が接続され
る。主Ｉ／Ｏ線と副Ｉ／Ｏ線で図１のＩ／Ｏ線と同様の
働きをするが、Ｉ／Ｏ線のイコライズを高速化するため
に、主Ｉ／Ｏ線にイコライズトランジスタ99、副Ｉ／Ｏ
線にイコライズトランジスタ86が備えられている。図５
の様に、列デコーダを共用して、Ｉ／Ｏ線を主Ｉ／Ｏ線
GIO,/GIOと副Ｉ／Ｏ線LIO,/LIOの階層構造にした場合、
主Ｉ／Ｏ線の長さは、64MDRAM では10mm程度もあるの
で、図１のイコライズ信号発生回路200 のイコライズ信
号φE は、主Ｉ／Ｏ線のイコライズトランジスタ99より
も、副Ｉ／Ｏ線のイコライズトランジスタ86には１ns程
度遅れて到達する。したがって、図６に示すように、ア
ドレス変化後、時刻ｔ1 にアドレス変化検知回路の出力
φ1 が“Ｌ”になって、イコライズ信号φE が“Ｌ”に
なっても、トランジスタ86を制御するイコライズ信号φ
E(far)は伝搬遅延のため、時刻ｔ2 に切れる。
【００６１】主Ｉ／Ｏ線対は、信号φE(far)が“Ｌ”に
なってトランジスタ86が非導通になるまで短絡されてい
るので、時刻ｔ2 以降にしか主Ｉ／Ｏ線対に読み出しデ
ータに対応する電位差がつかないという問題がある。
なってトランジスタ86が非導通になるまで短絡されてい
るので、時刻ｔ2 以降にしか主Ｉ／Ｏ線対に読み出しデ
ータに対応する電位差がつかないという問題がある。
【００６２】実施例４．そこで、図７では、主Ｉ／Ｏ線
のイコライズ・トランジスタを制御する信号φ3 と、副
Ｉ／Ｏ線のイコライズ・トランジスタを制御する信号φ
4 を分けている。図８は信号φ3 、φ4 の発生回路の一
例である。図において、109 〜110 は反転増幅器であ
る。時刻ｔ1 にアドレスが変化した後、アドレス変化検
知回路の出力19が時刻ｔ2 に“Ｌ”になると、副Ｉ／Ｏ
線イコライズ信号φ4 が“Ｌ”となる。主Ｉ／Ｏ線のイ
コライズ信号φ2 が“Ｌ”になるのはＮＡＮＤゲート2
5、反転増幅器108 の２段分だけ後である。従って、伝
搬遅延がゲート２段分以下の時は、副Ｉ／Ｏ線イコライ
ズトランジスタ86のイコライズ信号φ4(far)が切れるの
が遅れても、主Ｉ／Ｏ線のイコライズが切れる時には副
Ｉ／Ｏ線のイコライズも切れている。従って、イコライ
ズ信号が“Ｌ”にならないため、読み出し速度が遅くな
るのを防止することができる。
のイコライズ・トランジスタを制御する信号φ3 と、副
Ｉ／Ｏ線のイコライズ・トランジスタを制御する信号φ
4 を分けている。図８は信号φ3 、φ4 の発生回路の一
例である。図において、109 〜110 は反転増幅器であ
る。時刻ｔ1 にアドレスが変化した後、アドレス変化検
知回路の出力19が時刻ｔ2 に“Ｌ”になると、副Ｉ／Ｏ
線イコライズ信号φ4 が“Ｌ”となる。主Ｉ／Ｏ線のイ
コライズ信号φ2 が“Ｌ”になるのはＮＡＮＤゲート2
5、反転増幅器108 の２段分だけ後である。従って、伝
搬遅延がゲート２段分以下の時は、副Ｉ／Ｏ線イコライ
ズトランジスタ86のイコライズ信号φ4(far)が切れるの
が遅れても、主Ｉ／Ｏ線のイコライズが切れる時には副
Ｉ／Ｏ線のイコライズも切れている。従って、イコライ
ズ信号が“Ｌ”にならないため、読み出し速度が遅くな
るのを防止することができる。
【００６３】実施例５．図10は、信号φ4 とφ4(far)の
伝搬遅延がゲート２段分以上の場合のイコライズ信号発
生回路の構成例である。図において、111 、112 は反転
増幅器である。この制御回路109 の特徴は、時刻ｔ2 か
ら開始する読み出しサイクルには、副Ｉ／Ｏ線のイコラ
イズ信号φ4 は“Ｌ”のままで、主Ｉ／Ｏ線のイコライ
ズ信号φ3 のみを“Ｈ”とし、時刻ｔ3から開始する書
き込みサイクルには、書き込み信号Ｗの終了後、副Ｉ／
Ｏ線のイコライズ信号φ4 と、主ＩＯ線のイコライズ信
号φ3 の両方が“Ｈ”となるという点である。図11にあ
るように、読み出し時には、プリアンプで増幅可能な一
定の電位差がつけばすぐにイコライズを開始するのに対
して、書き込み時には、書き込みデータをビット線に伝
えるために、主Ｉ／Ｏ線GIO,/GIOと、副Ｉ／Ｏ線LIO,/L
IOを大振幅させる。したがって、書き込みサイクルに
は、主Ｉ／Ｏ線と副Ｉ／Ｏ線の両方のイコライズ・トラ
ンジスタを動作させることによって高速にイコライズす
る。読み出しサイクルには、副Ｉ／Ｏ線のイコライズ信
号φ4 は、動作させないので、信号φ4 の伝搬遅延によ
り、副Ｉ／Ｏ線のイコライズが切れるのが遅れてアクセ
ス時間が遅延するのを防止することができる。
伝搬遅延がゲート２段分以上の場合のイコライズ信号発
生回路の構成例である。図において、111 、112 は反転
増幅器である。この制御回路109 の特徴は、時刻ｔ2 か
ら開始する読み出しサイクルには、副Ｉ／Ｏ線のイコラ
イズ信号φ4 は“Ｌ”のままで、主Ｉ／Ｏ線のイコライ
ズ信号φ3 のみを“Ｈ”とし、時刻ｔ3から開始する書
き込みサイクルには、書き込み信号Ｗの終了後、副Ｉ／
Ｏ線のイコライズ信号φ4 と、主ＩＯ線のイコライズ信
号φ3 の両方が“Ｈ”となるという点である。図11にあ
るように、読み出し時には、プリアンプで増幅可能な一
定の電位差がつけばすぐにイコライズを開始するのに対
して、書き込み時には、書き込みデータをビット線に伝
えるために、主Ｉ／Ｏ線GIO,/GIOと、副Ｉ／Ｏ線LIO,/L
IOを大振幅させる。したがって、書き込みサイクルに
は、主Ｉ／Ｏ線と副Ｉ／Ｏ線の両方のイコライズ・トラ
ンジスタを動作させることによって高速にイコライズす
る。読み出しサイクルには、副Ｉ／Ｏ線のイコライズ信
号φ4 は、動作させないので、信号φ4 の伝搬遅延によ
り、副Ｉ／Ｏ線のイコライズが切れるのが遅れてアクセ
ス時間が遅延するのを防止することができる。
【００６４】
【発明の効果】以上のように、この発明によれば、一定
の振幅の読み出し電位が、ビット線またはＩ／Ｏ線に読
み出されれば、ビット線または、Ｉ／Ｏ線のイコライズ
を開始するようにしたので、次の読み出し動作を高速に
することができる。また、Ｉ／Ｏ線を階層構成とし、各
階層ごとにイコライズ・トランジスタを設けた場合、イ
コライズ信号発生回路から位置的に遠いイコライズ・ト
ランジスタを制御する信号は、位置的に近いイコライズ
・トランジスタを制御する信号に比べて、アドレス信号
からの遅延が小さい信号としたので、Ｉ／Ｏ線を階層構
成とした場合でも、位置的に遠いイコライズ・トランジ
スタの動作が終了するのが遅れるためアクセス時間が遅
延することを防止できる。また、Ｉ／Ｏ線を階層構成と
した場合、位置的に、遠いイコライズ・トランジスタ
は、書き込み動作の後だけ動作されることにより、読み
出し動作の遅延を防止することができる。
の振幅の読み出し電位が、ビット線またはＩ／Ｏ線に読
み出されれば、ビット線または、Ｉ／Ｏ線のイコライズ
を開始するようにしたので、次の読み出し動作を高速に
することができる。また、Ｉ／Ｏ線を階層構成とし、各
階層ごとにイコライズ・トランジスタを設けた場合、イ
コライズ信号発生回路から位置的に遠いイコライズ・ト
ランジスタを制御する信号は、位置的に近いイコライズ
・トランジスタを制御する信号に比べて、アドレス信号
からの遅延が小さい信号としたので、Ｉ／Ｏ線を階層構
成とした場合でも、位置的に遠いイコライズ・トランジ
スタの動作が終了するのが遅れるためアクセス時間が遅
延することを防止できる。また、Ｉ／Ｏ線を階層構成と
した場合、位置的に、遠いイコライズ・トランジスタ
は、書き込み動作の後だけ動作されることにより、読み
出し動作の遅延を防止することができる。
【図１】この発明の実施例１を示す回路図である。
【図２】この発明の実施例１の動作を示すタイミング図
である。
である。
【図３】この発明の実施例２を示す回路図である。
【図４】この発明の実施例２の動作を示す回路図であ
る。
る。
【図５】この発明の実施例３を示す回路図である。
【図６】この発明の実施例３の動作を示すタイミング図
である。
である。
【図７】この発明の実施例４を示す回路図である。
【図８】この発明の実施例４におけるイコライズ信号発
生回路の回路図である。
生回路の回路図である。
【図９】この発明の実施例４の動作を示す回路図であ
る。
る。
【図１０】この発明の実施例５を示す回路図である。
【図１１】この発明の実施例５の動作を示すタイミング
図である。
図である。
【図１２】従来の半導体記憶装置を示す回路図である。
【図１３】従来の半導体記憶装置の動作を示すタイミン
グ図である。
グ図である。
200 イコライズ信号発生回路 210 アドレス変化検知回路 240 第１の信号発生回路 250 第２の信号発生回路 300 行デコーダ 610 Ｉ／Ｏ線 611 Ｉ／Ｏ線 800 差動増幅回路
Claims (4)
- 【請求項１】 メモリセルからのデータに対応した電位
が出力される第１の信号線および第２の信号線、 上記第１の信号線および第２の信号線の電位が入力さ
れ、第１の信号線の電位が第２の信号線の電位より第１
の所定電圧以上高いと第１のレベルとなり、上記第１の
信号線の電位が第２の信号線の電位より第２の所定電圧
以上低いと第２のレベルとなるリードデータを出力する
増幅回路、 アドレス信号を受け、このアドレス信号の変化に応答し
て第３のレベルから第４のレベルとなり、第１の信号線
と第２の信号線との電位差の絶対値が上記第１の所定電
圧と第２の所定電圧のどちらかの電圧になるのに応じて
第３のレベルとなるイコライズ信号を出力するイコライ
ズ信号発生回路、 上記第１の信号線および第２の信号線に接続され、上記
イコライズ信号を受け、このイコライズ信号が第３のレ
ベルであると上記第１の信号線および第２の信号線の電
位をイコライズし、上記イコライズ信号が第４のレベル
であると上記第１の信号線および第２の信号線の電位の
イコライズを中止する信号線イコライズ回路を備えた半
導体記憶装置。 - 【請求項２】 メモリセルからのデータに対応した電位
が出力される第１の信号線および第２の信号線、 上記第１の信号線および第２の信号線の電位が入力さ
れ、第１の信号線の電位が第２の信号線の電位より第１
の所定電圧以上高いと第１のレベルとなり、上記第１の
信号線の電位が第２の信号線の電位より第２の所定電圧
以上低いと第２のレベルとなるリードデータを出力する
増幅回路、 アドレス信号を受け、このアドレス信号の変化に応答し
て所定期間一方のレベルから他方のレベルへ変化する２
値レベルを有するアドレス変化信号を出力するアドレス
変化検知回路と、上記アドレス変化信号および自ら出力
する第１の信号の遅延回路を介した遅延信号を受け、上
記アドレス変化信号の一方のレベルから他方のレベルへ
の変化に応じて一方のレベルから他方のレベルへと変化
し、上記遅延信号の上記第１の信号の一方のレベルから
他方のレベルへの変化に伴う変化に応じて他方のレベル
から一方のレベルへと変化する２値レベルを有する第１
の信号を出力する第１の信号発生回路と、上記アドレス
変化信号および第１の信号を受け、アドレス変化信号が
一方のレベルかつ第１の信号が他方のレベルとなると第
３のレベルから第４のレベルとなり、第１の信号が一方
のレベルとなると第４のレベルから第３のレベルとなる
イコライズ信号を出力する第２の信号発生回路とを有す
るイコライズ信号発生回路、 上記第１の信号線および第２の信号線に接続され、上記
イコライズ信号を受け、このイコライズ信号が第３のレ
ベルであると上記第１の信号線および第２の信号線の電
位をイコライズし、上記イコライズ信号が第４のレベル
であると上記第１の信号線および第２の信号線の電位の
イコライズを中止する信号線イコライズ回路、 複数のワード線が接続され、上記第１の信号を受け、こ
の第１の信号が他方のレベルであると上記ワード線を全
て接地電位とする行デコーダを備えた半導体記憶装置。 - 【請求項３】 所定方向にのび、並べて配置され、メモ
リセルからのデータに対応した電位が出力される第１の
信号線および第２の信号線、 それぞれが、上記所定方向に対し垂直方向にのび、上記
第１の信号線に対応する第３の信号線および上記第２の
信号線に対応する第４の信号線からなり、上記所定方向
に沿って対応する第１の信号線および第２の信号線に接
続信号により接続および非接続をおこなう接続回路を介
して接続される複数の信号線対、 上記第１の信号線および第２の信号線の電位が入力さ
れ、第１の信号線の電位が第２の信号線の電位より第１
の所定電圧以上高いと第１のレベルとなり、上記第１の
信号線の電位が第２の信号線の電位より第２の所定電圧
以上低いと第２のレベルとなるリードデータを出力する
増幅回路、 アドレス信号の変化して所定期間経過後一方のレベルか
ら他方のレベルへの変化をする２値レベルを有する第１
のイコライズ信号およびこの第１のイコライズ信号の一
方のレベルから他方のレベルへの変化後、第３のレベル
から第４のレベルへと変化し、第１の信号線と第２の信
号線との電位差の絶対値が上記第１の所定電圧と第２の
所定電圧のどちらかの電圧になるのに応じて第３のレベ
ルとなる第２イコライズ信号を出力するイコライズ信号
発生回路、 上記信号線対にそれぞれ設けられ、上記第１のイコライ
ズ信号を受け、この第１のイコライズ信号が上記一方の
レベルであると第３の信号線および第４の信号線の電位
をイコライズし、他方のレベルであるとイコライズをや
める第１の信号線イコライズ回路、 上記第１の信号線および第２の信号線に接続され、上記
第２のイコライズ信号を受け、この第２のイコライズ信
号が第３のレベルであると上記第１の信号線および第２
の信号線の電位をイコライズし、第４のレベルであると
イコライズをやめる第２の信号線イコライズ回路を備え
た半導体記憶装置。 - 【請求項４】 所定方向にのび、並べて配置され、メモ
リセルからのデータに対応した電位が出力される第１の
信号線および第２の信号線、 それぞれが、上記所定方向に対し垂直方向にのび、上記
第１の信号線に対応する第３の信号線および上記第２の
信号線に対応する第４の信号線からなり、上記所定方向
に沿って対応する第１の信号線および第２の信号線に接
続信号により接続および非接続をおこなう接続回路を介
して接続される複数の信号線対、 上記第１の信号線および第２の信号線の電位が入力さ
れ、第１の信号線の電位が第２の信号線の電位より第１
の所定電圧以上高いと第１のレベルとなり、上記第１の
信号線の電位が第２の信号線の電位より第２の所定電圧
以上低いと第２のレベルとなるリードデータを出力する
増幅回路、 データ読み出し時は一方のレベルで、データ書き込み時
は一方のレベルから他方のレベルへと変化する書き込み
信号およびアドレス信号を受け、書き込み信号の他方の
レベルから一方のレベルへの変化に応じて所定期間一方
のレベルから他方のレベルへの変化をし、データ読み出
し時は一方のレベルとなる２値レベルを有する第１のイ
コライズ信号、および上記書き込み信号が一方のレベル
のとき上記アドレス信号の変化に応答して第３のレベル
から第４のレベルとなり、第１の信号線と第２の信号線
との電位差の絶対値が上記第１の所定電圧と第２の所定
電圧のどちらかの電圧になるのに応じて第３のレベルと
なり、かつデータ書き込み時は上記アドレス信号の変化
に応答して第３のレベルから第４のレベルとなり、書き
込み信号の他方のレベルから一方のレベルへの変化を受
けて第４のレベルから第３のレベルへと変化する第２の
イコライズ信号を出力するイコライズ信号発生回路、 上記信号線対にそれぞれ設けられ、上記第１のイコライ
ズ信号を受け、この第１のイコライズ信号が上記他方の
レベルであると第３の信号線および第４の信号線の電位
をイコライズし、上記一方のレベルであるとイコライズ
をやめる第１の信号線イコライズ回路、 上記第１の信号線および第２の信号線に接続され、上記
第２のイコライズ信号を受け、この第２のイコライズ信
号が第３のレベルであると上記第１の信号線および第２
の信号線の電位をイコライズし、第４のレベルであると
イコライズをやめる第２の信号線イコライズ回路を備え
た半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231701A JPH0785675A (ja) | 1993-09-17 | 1993-09-17 | 半導体記憶装置 |
| TW083103114A TW257868B (ja) | 1993-09-17 | 1994-04-09 | |
| US08/306,098 US5487043A (en) | 1993-09-17 | 1994-09-14 | Semiconductor memory device having equalization signal generating circuit |
| DE4432925A DE4432925C2 (de) | 1993-09-17 | 1994-09-15 | Halbleiterspeichervorrichtung |
| US08/542,958 US5640363A (en) | 1993-09-17 | 1995-10-13 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5231701A JPH0785675A (ja) | 1993-09-17 | 1993-09-17 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0785675A true JPH0785675A (ja) | 1995-03-31 |
Family
ID=16927652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5231701A Pending JPH0785675A (ja) | 1993-09-17 | 1993-09-17 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5487043A (ja) |
| JP (1) | JPH0785675A (ja) |
| DE (1) | DE4432925C2 (ja) |
| TW (1) | TW257868B (ja) |
Cited By (1)
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| DE19844479C1 (de) * | 1998-09-28 | 2000-04-13 | Siemens Ag | Integrierter Speicher mit einem differentiellen Leseverstärker |
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| US6292417B1 (en) | 2000-07-26 | 2001-09-18 | Micron Technology, Inc. | Memory device with reduced bit line pre-charge voltage |
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| JP2667946B2 (ja) * | 1992-09-21 | 1997-10-27 | 三菱電機株式会社 | 半導体記憶装置 |
| JP3476231B2 (ja) * | 1993-01-29 | 2003-12-10 | 三菱電機エンジニアリング株式会社 | 同期型半導体記憶装置および半導体記憶装置 |
-
1993
- 1993-09-17 JP JP5231701A patent/JPH0785675A/ja active Pending
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1994
- 1994-04-09 TW TW083103114A patent/TW257868B/zh active
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- 1994-09-15 DE DE4432925A patent/DE4432925C2/de not_active Expired - Fee Related
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1995
- 1995-10-13 US US08/542,958 patent/US5640363A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5901109A (en) * | 1997-04-25 | 1999-05-04 | Oki Electric Industry Co., Ltd. | Semiconductor memory device capable of higher-speed operation and activated in synchronism with clock |
Also Published As
| Publication number | Publication date |
|---|---|
| DE4432925C2 (de) | 1999-06-24 |
| US5640363A (en) | 1997-06-17 |
| DE4432925A1 (de) | 1995-03-23 |
| TW257868B (ja) | 1995-09-21 |
| US5487043A (en) | 1996-01-23 |
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