JP2013239222A - 半導体装置 - Google Patents

Abstract

【課題】クロスカップル型のセンスアンプを用いて正しくセンス動作を行う。
【解決手段】時刻ｔ２１以前においてはビット線対及びコモンソース配線にプリチャージ電位を与える（ＢＬＥＱＢ，ＣＳＥＱＢ＝Ｌ）。時刻ｔ２１においてビット線対のプリチャージを解除し（ＢＬＥＱＢ＝Ｈ）、フローティング状態とする。時刻ｔ２２においてワード線ＷＬを活性化させ、ビット線対の一方にデータを読み出す。そして、時刻ｔ２３においてコモンソース配線のプリチャージを解除する（ＣＳＥＱＢ＝Ｈ）とともに、コモンソース配線に活性電位を供給する（ＳＡＮ＝Ｈ）ことにより、センスアンプを活性化させ、ビット線対に生じている電位差を増幅する。時刻ｔ２１〜ｔ２３においてＣＳＥＱＢ＝Ｌに維持されているため、オフリーク電流によってビット線対の電位差が反転することがない。
【選択図】図１０

Description

本発明は半導体装置に関し、特に、一対のビット線間に生じている電位差を増幅するセンスアンプを備える半導体装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）に代表される半導体メモリデバイスの多くは、一対のビット線間に生じている電位差を増幅するセンスアンプを備えている。例えば、特許文献１に記載されたＤＲＡＭは、クロスカップルされた２つのｐチャンネル型ＭＯＳトランジスタと、クロスカップルされた２つのｎチャンネル型ＭＯＳトランジスタからなるセンスアンプを備えており、ビット線対に生じている電位差に基づいて、ビット線対の一方をアレイ電位（ＶＡＲＹ）に駆動し、ビット線対の他方を接地電位（ＶＳＳ）に駆動する。

特許文献１においては、センスアンプ（ＳＡ）を用いた一連の読み出し動作が以下のように行われる。まず、読み出し動作を行う前の時点では、ビット線イコライズ信号（ＢＬＥＱ）が活性化しており、これによりビット線プリチャージ回路（ＰＣＣ）によってビット線対がビット線プリチャージ電圧（ＶＢＬＰ）にプリチャージされている。読み出し動作に入るとビット線イコライズ信号は非活性となり、ビット線プリチャージ回路によるビット線プリチャージ電圧の供給が停止される。これにより、ビット線対は同電位のままフローティング状態になる。この状態で特定のワード線が選択され、選択されたメモリセルのセルキャパシタとビット線との間における電荷の移動によって当該ビット線の電位が変化し、ビット線対に電位差が生じる。そして、センスアンプイネーブル信号（ＳＡＰＥ，ＳＡＮＥ）が活性化されることでセンスアンプに含まれるクロスカップルアンプ（ＣＣＡ）がセンス動作を行い、ビット線対の電位差を増幅して保持する。その後、行選択スイッチ信号（ＹＳ）の活性化により、ビット線対の電位差がＩＯ線対等に転送され、記憶情報が読み出される。

特開２０１１−１８７８７９号公報

このような読み出し方式について本願発明者らが検討したところ、以下のような課題が見出された。即ち、センスアンプにおいて、クロスカップルアンプのコモンソース電位の制御の仕方によっては、ビット線対の電位差を正常に読み出せないことが分かった。このような課題は、クロスカップルされた２つのｐチャンネル型ＭＯＳトランジスタと、クロスカップルされた２つのｎチャンネル型ＭＯＳトランジスタからなるセンスアンプのみならず、クロスカップルされた２つのｐチャンネル型ＭＯＳトランジスタ及びクロスカップルされた２つのｎチャンネル型ＭＯＳトランジスタの一方のみからなるセンスアンプにおいても同様に生じる。

本発明の一側面による半導体装置は、第１の配線と、第２の配線と、第１のノードと、第１の電源電位が供給される第２のノードと、前記第１の配線の電位によって、前記第２の配線と前記第１のノードとの間に流れる電流量を制御する第１の制御素子と、前記第２の配線の電位によって、前記第１の配線と前記第１のノードとの間に流れる電流量を制御する第２の制御素子と、前記第１の配線および前記第２の配線の電位を第１の電位に固定する第１の制御を行う第１の制御回路と、前記第１のノードと前記第２のノードとを非導通状態から導通状態に切り替える第２の制御を行う第２の制御回路と、前記第１の制御回路が前記第１の制御を停止してから、前記第２の制御回路が前記第２の制御を開始するまでの間、前記第１のノードの電位を第２の電位に固定する第３の制御回路と、を有することを特徴とする。

本発明の他の側面による半導体装置は、第１及び第２のビット線と、第１及び第２のコモンソースノードを有し、前記第１及び第２のビット線の一方を前記第１のコモンソースノードに供給される電位に駆動し、前記第１及び第２のビット線の他方を前記第２のコモンソースノードに供給される電位に駆動するセンスアンプと、前記第１及び第２のビット線を同電位にイコライズする第１のプリチャージ回路と、前記第１及び第２の電源ノードを同電位にイコライズする第２のプリチャージ回路と、前記第１のコモンソースノードを第１の活性電位に駆動する第１のセンスアンプ駆動回路と、前記第２のコモンソースノードを第２の活性電位に駆動する第２のセンスアンプ駆動回路と、を備え、前記第１及び第２のセンスアンプ駆動回路と前記第１及び第２のプリチャージ回路とは、互いに排他的に活性化され、前記第２のプリチャージ回路は、前記第１のプリチャージ回路が非活性化された後に非活性化されることを特徴とする。

本発明のさらに他の側面による半導体装置は、第１及び第２のビット線と、ワード線と、メモリ素子と、前記ワード線の活性化に応答して前記メモリ素子を前記第１のビット線に接続するセルトランジスタと、前記第１のビット線と第１のノードとの間に接続され、制御電極が前記第２のビット線に接続された第１のトランジスタと、前記第２のビット線と第１のノードとの間に接続され、制御電極が前記第１のビット線に接続された第２のトランジスタと、前記第１及び第２のビット線をプリチャージ電位に固定する第１の制御回路と、前記第１のノードに活性電位を供給する第２の制御回路と、前記第１のノードを前記プリチャージ電位に固定する第３の制御回路と、を備え、第１のタイミングで前記第１の制御回路を活性状態から非活性状態に遷移させ、前記第１のタイミングに続く第２のタイミングで前記ワード線を非活性状態から活性状態に遷移させ、前記第２のタイミングに続く第３のタイミングで前記第３の制御回路を活性状態から非活性状態に遷移させ、前記第３のタイミング以降に前記第２の制御回路を非活性状態から活性状態に遷移させることを特徴とする。

本発明の一側面による半導体装置においては、クロスカップルアンプのコモンソースノード（第１のノード）の電位を制御する第２の制御回路を、ビット線イコライズ信号（第１の制御信号）とは独立した信号（第２の制御信号）で制御する。このため、ビット線イコライズ動作から独立してコモンソースの電位を固定できる。例えば、ビット線プリチャージの停止後、センスアンプを活性化するまでの間にもコモンソースノードをフローティングとしないことで、電荷漏れによるビット線電位の変動を低減できる。これにより、誤読み出しを低減できる。

本発明の好ましい実施形態による半導体装置１０の全体構造及びその一部分を拡大して示す模式図である。 メモリセルＭＣの回路図である。 センスアンプ領域ＳＡＡに形成された回路を示す回路図である。 センスアンプＳＡ及びビット線プリチャージ回路ＢＬＰＣの回路図である。 コモンソース配線ＰＣＳ，ＮＣＳの電位を制御する回路の回路図である。 本発明者らが事前に検討した例によるイコライズ信号生成回路１５０の回路図である。 本発明者らが事前に検討した例による半導体装置の動作波形図である。 センスアンプＳＡが誤動作する様子を説明するための波形図である。 第１の実施形態によるイコライズ信号生成回路１６０の回路図である。 第１の実施形態による半導体装置の動作波形図である。 第１の実施形態における各配線の電位変化を示す波形図である。 第２の実施形態による半導体装置の動作波形図である。 タイミング信号ＳＡＮとコモンソースイコライズ信号ＣＳＥＱＢを共用する方法を説明するための模式図である。 （ａ）はｐチャンネル型ＭＯＳトランジスタ１１１，１１２のみからなるセンスアンプの回路図であり、（ｂ）はｎチャンネル型ＭＯＳトランジスタ１１３，１１４のみからなるセンスアンプの回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０の全体構造及びその一部分を拡大して示す模式図である。

図１の全体図に示すように、本実施形態による半導体装置１０は複数（本例では４個）のメモリセルアレイ１００を有している。メモリセルアレイ１００の外側には、アドレスデコーダ、コントロールロジック回路、データ入出力回路などの各種の周辺回路のほか、アドレス端子、電源端子などの外部端子などが配置されているが、図１ではこれらの図示を省略してある。

図１の拡大図に示すように、各メモリセルアレイ１００にはマトリクス状に配置された複数のメモリマット領域ＭＡが含まれている。Ｘ方向に隣り合うメモリマット領域ＭＡ間は、サブワード領域ＳＷＤＡとして用いられ、Ｙ方向に隣り合うメモリマット領域ＭＡ間は、センスアンプ領域ＳＡＡとして用いられる。ここで、Ｘ方向とはワード線ＷＬの延在方向であり、Ｙ方向とはビット線ＢＬの延在方向である。

メモリマット領域ＭＡには、多数（例えば２５６Ｋ個）のメモリセルＭＣが配置されている。メモリセルＭＣは、図２に示すように、ビット線ＢＬとプレート配線ＰＬとの間に直列接続されたセルトランジスタＴｒ及びセルキャパシタＣによって構成され、セルトランジスタＴｒのゲート電極は対応するワード線ＷＬに接続されている。これにより、ワード線ＷＬがハイレベルになると、対応するセルトランジスタＴｒがオンし、セルキャパシタＣが対応するビット線ＢＬに接続されることになる。尚、本実施形態による半導体装置はＤＲＡＭであることから、メモリ素子としてセルキャパシタＣを用いているが、ＤＲＡＭ以外の半導体メモリデバイスにおいては、セルキャパシタＣとは異なるメモリ素子が用いられる。

メモリセルＭＣにデータを書き込む際には、記憶すべきデータに応じて、セルキャパシタＣにアレイ電位ＶＡＲＹ又は接地電位ＶＳＳ（＜ＶＡＲＹ）を供給する。接地電位ＶＳＳは半導体装置１０の外部から供給される外部電位であり、アレイ電位ＶＡＲＹは半導体装置１０の内部で生成される内部電位である。メモリセルＭＣからデータを読み出す際には、ビット線ＢＬをプリチャージ電位ＶＢＬＰにプリチャージした後、セルトランジスタＴｒをオンさせる。プリチャージ電位ＶＢＬＰは、アレイ電位ＶＡＲＹと接地電位ＶＳＳの中間電位、すなわち（ＶＡＲＹ−ＶＳＳ）／２である。これにより、セルキャパシタＣにアレイ電位ＶＡＲＹが書き込まれていた場合には、ビット線ＢＬの電位はプリチャージ電位ＶＢＬＰから僅かに上昇し、セルキャパシタＣに接地電位ＶＳＳが書き込まれていた場合には、ビット線ＢＬの電位はプリチャージ電位ＶＢＬＰから僅かに低下する。

ここで、ワード線ＷＬの駆動は、サブワード領域ＳＷＤＡに設けられたサブワードドライバによって行われ、ビット線ＢＬの駆動は、センスアンプ領域ＳＡＡに配置されたセンスアンプＳＡによって行われる。ビット線ＢＬは、後述するビット線ＢＬＴ及びＢＬＢの総称である。

図３は、センスアンプ領域ＳＡＡに形成された回路を示す回路図である。

図３に示すように、センスアンプ領域ＳＡＡには、ビット線対ＢＬＴ，ＢＬＢごとに設けられたセンスアンプＳＡ、ビット線プリチャージ回路ＢＬＰＣ及びカラムスイッチＹＳＷが含まれている。本発明においては、ビット線プリチャージ回路ＢＬＰＣを「第１の制御回路」と呼ぶことがある。各センスアンプＳＡは４つのノード、すなわち、一対のコモンソースノードａ，ｂと、一対の信号ノードｃ，ｄとを有している。コモンソースノードａは高位側のコモンソース配線ＰＣＳに接続されており、コモンソースノードｂは低位側のコモンソース配線ＮＣＳに接続されている。また、信号ノードｃ，ｄは、対応するビット線対ＢＬＴ，ＢＬＢにそれぞれ接続されている。本発明においては、ビット線対ＢＬＴ，ＢＬＢをそれぞれ「第１の配線」、「第２の配線」と呼ぶことがある。

図４は、センスアンプＳＡ及びビット線プリチャージ回路ＢＬＰＣの回路図である。

図４に示すように、センスアンプＳＡは、ｐチャンネル型ＭＯＳトランジスタ１１１，１１２とｎチャンネルＭＯＳトランジスタ１１３，１１４によって構成されている。トランジスタ１１１，１１３は、コモンソースノードａ，ｂ間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。同様に、トランジスタ１１２，１１４も、コモンソースノードａ，ｂ間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。

このようなフリップフロップ構造により、高位側のコモンソース配線ＰＣＳ及び低位側のコモンソース配線ＮＣＳに所定の活性電位が供給されている状態において、ビット線対ＢＬＴ，ＢＬＢに電位差が生じると、ビット線対の一方には高位側のコモンソース配線ＰＣＳの電位が供給され、ビット線対の他方には低位側のコモンソース配線ＮＣＳの電位が供給されることになる。高位側のコモンソース配線ＰＣＳの活性電位はアレイ電位ＶＡＲＹであり、低位側のコモンソース配線ＮＣＳの活性電位は接地電位ＶＳＳである。

上述したセンスアンプＳＡの動作原理は次の通りである。まずｐチャンネル型ＭＯＳトランジスタ１１１，１１２に着目すると、これらトランジスタはクロスカップルされているため、ゲート電極の電位、つまりビット線の電位にわずかでも差が生じている場合、２つのトランジスタ１１１，１１２間においてソースドレイン間抵抗に差が生じる。従って、抵抗の低い方のトランジスタは、抵抗の高い方のトランジスタよりも速く、ビット線とコモンソースＰＣＳとを同電位とする方向に電荷を移動させる。そして、この電荷の移動によりビット線対の電位差は更に大きくなり、２つのトランジスタ１１１，１１２のソースドレイン間抵抗差は誇張され、結果としてビット線対の電位差が増幅される。かかる動作はｎチャンネル型ＭＯＳトランジスタ１１３，１１４においても同様に行われる。

上記のセンス動作を行う前の時点においては、ビット線対ＢＬＴ，ＢＬＢは、予めビット線プリチャージ回路ＢＬＰＣによってプリチャージ電位ＶＢＬＰにプリチャージされている。その後プリチャージを停止してから、一方のビット線ＢＬＴ又はＢＬＢに接続されたメモリセルＭＣに対応するワード線ＷＬが選択されて当該一方のビット線ＢＬＴ又はＢＬＢのみに電荷が解放されると、両ビット線ＢＬＴ，ＢＬＢ間に電位差が生じる。そして、上記のセンス動作によりビット線対ＢＬＴ，ＢＬＢの電位差は増幅されて保持される。

ビット線プリチャージ回路ＢＬＰＣは、３つのｎチャンネル型ＭＯＳトランジスタ１２１〜１２３からなる。トランジスタ１２１はビット線対ＢＬＴ，ＢＬＢ間に接続されており、トランジスタ１２２はビット線ＢＬＴとプリチャージ電位ＶＢＬＰが供給される配線との間に接続されており、トランジスタ１２３はビット線ＢＬＢとプリチャージ電位ＶＢＬＰが供給される配線との間に接続されている。そして、これらトランジスタ１２１〜１２３のゲート電極には、いずれもビット線イコライズ信号ＢＬＥＱが供給される。かかる構成により、ビット線イコライズ信号ＢＬＥＱがハイレベルに活性化すると、ビット線対ＢＬＴ，ＢＬＢはプリチャージ電位ＶＢＬＰにプリチャージされる。

図３に戻って、カラムスイッチＹＳＷは、対応するビット線対ＢＬＴ，ＢＬＢとローカルデータ配線対ＬＩＯＴ，ＬＩＯＢとの間に接続されたｎチャンネル型ＭＯＳトランジスタからなる。各カラムスイッチＹＳＷにはそれぞれ対応するカラム選択線ＹＳが供給される。これにより、所定のカラム選択線ＹＳがハイレベルに活性化すると、対応するビット線対ＢＬＴ，ＢＬＢがローカルデータ配線対ＬＩＯＴ，ＬＩＯＢに接続される。したがって、リード動作時においては、センスアンプＳＡによって増幅されたリードデータがビット線対ＢＬＴ，ＢＬＢからローカルデータ配線対ＬＩＯＴ，ＬＩＯＢに転送され、ライト動作時においては、ライトデータがローカルデータ配線対ＬＩＯＴ，ＬＩＯＢからビット線対ＢＬＴ，ＢＬＢに転送される。

図５は、コモンソース配線ＰＣＳ，ＮＣＳの電位を制御する回路の回路図である。

図５に示すように、高位側のコモンソース配線ＰＣＳには、ｐチャンネル型ＭＯＳトランジスタ１３１，１３２が接続されている。トランジスタ１３１のソースにはオーバードライブ電位ＶＯＤが供給され、ゲート電極にはタイミング信号ＳＡＰ１Ｂが供給される。また、トランジスタ１３２のソースにはアレイ電位ＶＡＲＹが供給され、ゲート電極にはタイミング信号ＳＡＰ２Ｂが供給される。これにより、タイミング信号ＳＡＰ１Ｂがローレベルに活性化するとコモンソース配線ＰＣＳがオーバードライブ電位ＶＯＤに駆動され、タイミング信号ＳＡＰ２Ｂがローレベルに活性化するとコモンソース配線ＰＣＳがアレイ電位ＶＡＲＹに駆動されることになる。

一方、低位側のコモンソース配線ＮＣＳには、ｎチャンネル型ＭＯＳトランジスタ１３３が接続されている。トランジスタ１３３のソースには接地電位ＶＳＳが供給され、ゲート電極にはタイミング信号ＳＡＮが供給される。これにより、タイミング信号ＳＡＮがハイレベルに活性化するとコモンソース配線ＮＣＳが接地電位ＶＳＳに駆動されることになる。本発明においては、コモンソース配線ＮＣＳ及び接地電位ＶＳＳが供給される配線をそれぞれ「第１のノード」、「第２のノード」と呼ぶことがある。また、トランジスタ１３３を「第２の制御回路」と呼ぶことがある。

さらに、コモンソース配線ＰＣＳ，ＮＣＳ間には、コモンソースプリチャージ回路ＣＳＰＣが接続されている。コモンソースプリチャージ回路ＣＳＰＣは、図４に示したビット線プリチャージ回路ＢＬＰＣと同様の回路構成を有しており、３つのｎチャンネル型ＭＯＳトランジスタ１４１〜１４３からなる。トランジスタ１４１はコモンソース配線ＰＣＳ，ＮＣＳ間に接続されており、トランジスタ１４２はコモンソース配線ＰＣＳとプリチャージ電位ＶＢＬＰが供給される配線との間に接続されており、トランジスタ１４３はコモンソース配線ＮＣＳとプリチャージ電位ＶＢＬＰが供給される配線との間に接続されている。そして、これらトランジスタ１４１〜１４３のゲート電極には、いずれもコモンソースイコライズ信号ＣＳＥＱが供給される。かかる構成により、コモンソースイコライズ信号ＣＳＥＱがハイレベルに活性化すると、コモンソース配線ＰＣＳ，ＮＣＳはプリチャージ電位ＶＢＬＰにプリチャージされる。本発明においては、コモンソースプリチャージ回路ＣＳＰＣを「第３の制御回路」と呼ぶことがある。

ここで、本発明者らが事前に検討した例による半導体装置及びその問題点について説明する。

図６は、本発明者らが事前に検討した例によるイコライズ信号生成回路１５０の回路図である。

図６に示すイコライズ信号生成回路１５０は、ビット線イコライズ信号ＢＬＥＱＢを受けるインバータ回路１５１からなる。インバータ回路１５１の出力は、ビット線イコライズ信号ＢＬＥＱ及びコモンソースイコライズ信号ＣＳＥＱとして用いられる。つまり、本例では、ビット線イコライズ信号ＢＬＥＱの波形とコモンソースイコライズ信号ＣＳＥＱの波形は互いに一致する。したがって、ビット線イコライズ信号ＢＬＥＱＢがローレベルに活性化している期間においては、ビット線対ＢＬＴ，ＢＬＢ及びコモンソース配線ＰＣＳ，ＮＣＳがいずれもプリチャージ電位ＶＢＬＰにプリチャージされる。

図７は、本発明者らが事前に検討した例による半導体装置の動作波形図である。

図７に示すように、時刻ｔ１１以前においてはビット線イコライズ信号ＢＬＥＱＢがローレベルに活性化している。このため、当該期間においては、ビット線プリチャージ回路ＢＬＰＣ及びコモンソースプリチャージ回路ＣＳＰＣがいずれも活性状態となることから、ビット線対ＢＬＴ，ＢＬＢ及びコモンソース配線ＰＣＳ，ＮＣＳがいずれもプリチャージ電位ＶＢＬＰにプリチャージされる。そして、時刻ｔ１１になると、ビット線イコライズ信号ＢＬＥＱＢがハイレベルに変化する。これにより、ビット線プリチャージ回路ＢＬＰＣ及びコモンソースプリチャージ回路ＣＳＰＣがいずれも非活性化されるため、ビット線対ＢＬＴ，ＢＬＢ及びコモンソース配線ＰＣＳ，ＮＣＳはいずれもフローティング状態となる。

次に、時刻ｔ１２において所定のワード線ＷＬがハイレベルに活性化される。これにより、対応するメモリセルＭＣのセルトランジスタＴｒがオンし、セルキャパシタＣが対応するビット線ＢＬＴ又はＢＬＢに接続される。その結果、当該ビット線ＢＬＴ又はＢＬＢの電位は、セルトランジスタＴｒに蓄積されていた電荷に応じて変動する。この状態をしばらく維持し、ビット線ＢＬＴ又はＢＬＢの電位が十分に変動した後、時刻ｔ１３においてタイミング信号ＳＡＮをハイレベルに活性化させる。図示しないが、タイミング信号ＳＡＰ１Ｂについても、時刻ｔ１３においてローレベルに活性化させる。これにより、センスアンプＳＡが活性化され、ビット線対ＢＬＴ，ＢＬＢに生じている電位差が増幅される。尚、タイミング信号ＳＡＰ１Ｂを活性化させるのはセンス動作の初期のみであり、その後はタイミング信号ＳＡＰ１Ｂの代わりにタイミング信号ＳＡＰ２Ｂを活性化させることによって、コモンソース配線ＰＣＳをアレイ電位ＶＡＲＹに駆動する。

以上の動作においては、次のような問題が生じる。つまり、時刻ｔ１１から時刻ｔ１３までの期間においてコモンソースプリチャージ回路ＣＳＰＣが非活性状態となることから、当該期間中、コモンソース配線ＰＣＳ，ＮＣＳがフローティング状態となる。この状態でワード線ＷＬを選択し、メモリセルＭＣの電荷を片方のビット線ＢＬＴ又はＢＬＢに開放すると、以下の現象が生じ得ることが分かった。例えば、メモリセルＭＣにＨｉｇｈデータが書き込まれていた場合、当該メモリセルＭＣに繋がるビット線（例えばＢＬＴ）の電位が僅かに上昇する。通常であれば、この後ビット線ＢＬＴの電位上昇分は保持され、センス動作の開始により増幅される。しかし、上記の様にセンスアンプが動作するまでの間、コモンソースＰＣＳ，ＮＣＳの電位がフローティングであると、センスアンプＳＡを構成するトランジスタ１１１〜１１４などのオフリーク電流によってコモンソースＰＣＳ，ＮＣＳの電荷が徐々に抜ける。コモンソースＰＣＳ，ＮＣＳの電荷が抜けると、ビット線対ＢＬＴ，ＢＬＢの電荷も徐々に抜ける。

この場合、電位が僅かに上昇しているビット線ＢＬＴにドレイン電極が接続されたトランジスタ１１１，１１３の方が、他方のトランジスタ１１２，１１４よりもソースドレイン間電位差は大きいため、ビット線ＢＬＴの方がビット線ＢＬＢよりも電荷の抜けの方が速くなる。その結果、ビット線対ＢＬＴ，ＢＬＢの電位差が小さくなってしまい、場合によっては電位差が逆転してセンスアンプＳＡが誤増幅する可能性がある。

図８は、センスアンプＳＡが誤動作する様子を説明するための波形図である。

図８に示す例では、ワード線ＷＬの活性化に応答してビット線ＢＬＴの電位が僅かに上昇するが、時刻ｔ１２〜ｔ１３の期間においては、コモンソースＰＣＳ，ＮＣＳの電位がフローティングであるため、オフリーク電流によってビット線ＢＬＴの電位が徐々に低下し、ある時点でビット線ＢＬＢの電位よりも低下してしまう。このため、タイミング信号ＳＡＮの活性化によりセンスアンプＳＡがセンス動作を開始すると、逆のデータが出力されてしまう。

以下に説明する半導体装置においてはこのような誤動作が防止され、正しいセンス動作を行うことが可能である。

図９は、第１の実施形態によるイコライズ信号生成回路１６０の回路図である。

図９に示すイコライズ信号生成回路１６０は、ビット線イコライズ信号ＢＬＥＱＢを受けるインバータ回路１６１と、コモンソースイコライズ信号ＣＳＥＱＢを受けるインバータ回路１６２からなる。インバータ回路１６１の出力はビット線イコライズ信号ＢＬＥＱとして用いられ、インバータ回路１６２の出力はコモンソースイコライズ信号ＣＳＥＱとして用いられる。つまり、本実施形態では、ビット線イコライズ信号ＢＬＥＱの波形とコモンソースイコライズ信号ＣＳＥＱの波形を独立に制御することができる。

図１０は、第１の実施形態による半導体装置の動作波形図である。

図１０に示すように、時刻ｔ２１以前においてはビット線イコライズ信号ＢＬＥＱＢ及びコモンソースイコライズ信号ＣＳＥＱＢがいずれもローレベルに活性化している。このため、当該期間においては、ビット線プリチャージ回路ＢＬＰＣ及びコモンソースプリチャージ回路ＣＳＰＣがいずれも活性状態となることから、ビット線対ＢＬＴ，ＢＬＢ及びコモンソース配線ＰＣＳ，ＮＣＳがいずれもプリチャージ電位ＶＢＬＰにプリチャージされる。そして、時刻ｔ２１になると、ビット線イコライズ信号ＢＬＥＱＢがハイレベルに変化する。これにより、ビット線プリチャージ回路ＢＬＰＣが非活性化されるため、ビット線対ＢＬＴ，ＢＬＢはフローティング状態となる。しかしながら、コモンソースイコライズ信号ＣＳＥＱＢはローレベルを維持していることから、コモンソース配線ＰＣＳ，ＮＣＳには引き続きプリチャージ電位ＶＢＬＰが供給される。

次に、時刻ｔ２２において所定のワード線ＷＬがハイレベルに活性化される。これにより対応するメモリセルＭＣのセルトランジスタＴｒがオンし、セルキャパシタＣが対応するビット線ＢＬＴ又はＢＬＢに接続される。その結果、当該ビット線ＢＬＴ又はＢＬＢの電位は、セルトランジスタＴｒに蓄積されていた電荷に応じて変動する。この状態をしばらく維持し、ビット線ＢＬＴ又はＢＬＢの電位が十分に変動した後、時刻ｔ２３においてタイミング信号ＳＡＮをハイレベルに活性化させるとともに、コモンソースイコライズ信号ＣＳＥＱＢをハイレベルに非活性化させる。図示しないが、タイミング信号ＳＡＰ１Ｂについても、時刻ｔ２３においてローレベルに活性化させる。これにより、コモンソース配線ＰＣＳ，ＮＣＳのプリチャージ状態が解除されるとともに、センスアンプＳＡが活性化され、ビット線対ＢＬＴ，ＢＬＢに生じている電位差が増幅される。上述の通り、タイミング信号ＳＡＰ１Ｂを活性化させるのはセンス動作の初期のみであり、その後はタイミング信号ＳＡＰ１Ｂの代わりにタイミング信号ＳＡＰ２Ｂを活性化させることによってコモンソース配線ＰＣＳをアレイ電位ＶＡＲＹに駆動する。

そして、時刻ｔ２４においてタイミング信号ＳＡＮをローレベルに非活性化させるとともに、ビット線イコライズ信号ＢＬＥＱＢ及びコモンソースイコライズ信号ＣＳＥＱＢをローレベルに活性化させる。その後、時刻ｔ２５においてワード線ＷＬをローレベルに非活性化させれば、メモリセルＭＣへのデータのリストアが完了する。

このような制御によれば、ワード線ＷＬが活性化した後（時刻ｔ２２）、センス動作が開始するまで（時刻ｔ２３）の期間において、コモンソース配線ＰＣＳ，ＮＣＳにプリチャージ電位ＶＢＬＰが供給され続けることから、コモンソース配線ＰＣＳ，ＮＣＳがフローティング状態となることによる誤動作が生じることがない。

図１１は、第１の実施形態における各配線の電位変化を示す波形図である。

図１１に示すように、本実施形態では、ワード線ＷＬの活性化に応答してビット線ＢＬＴの電位が僅かに上昇するが、この間、コモンソースＰＣＳ，ＮＣＳがプリチャージ電位ＶＢＬＰに固定されていることから、オフリーク電流の影響をほとんど受けない。これにより、ビット線対ＢＬＴ，ＢＬＢの電位差が正しく維持されるため、タイミング信号ＳＡＮの活性化によりセンスアンプＳＡがセンス動作を開始すると、正しくセンス動作を行うことが可能となる。

尚、本実施形態においては、時刻ｔ２２〜ｔ２３の全期間に亘って、コモンソースイコライズ信号ＣＳＥＱＢをローレベルに維持しているが、本発明においてこの点は必須でなく、時刻ｔ２２〜ｔ２３の少なくとも一部の期間において、コモンソースイコライズ信号ＣＳＥＱＢをローレベルとすれば足りる。例えば、コモンソースイコライズ信号ＣＳＥＱＢを時刻ｔ２３の直前にハイレベルとしても構わない。

図１２は、第２の実施形態による半導体装置の動作波形図である。

図１２に示すように、本実施形態では、タイミング信号ＳＡＮとコモンソースイコライズ信号ＣＳＥＱＢを共用している。その他の点は、第１の実施形態と同じであることから、重複する説明は省略する。本実施形態によれば、第１の実施形態による効果に加え、コモンソースイコライズ信号ＣＳＥＱＢを別途生成する必要がなくなる。また、コモンソースイコライズ信号ＣＳＥＱを伝送するための配線が不要となり、図１３に示すようにセンスアンプ領域ＳＡＡ上をＸ方向に延在するタイミング信号ＳＡＮ用の配線を、クロスエリアＣＸＡにて分岐させることによってコモンソースプリチャージ回路ＣＳＰＣを制御することが可能となる。尚、タイミング信号ＳＡＮに限らず、センスアンプＳＡを制御する他の信号とコモンソースイコライズ信号ＣＳＥＱＢ又はＣＳＥＱを共用しても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、４つのトランジスタ１１１〜１１４によって構成されるセンスアンプＳＡを用いた例を説明したが、本発明においてセンスアンプの構成がこれに限定されるものではなく、図１４（ａ）に示すようにｐチャンネル型ＭＯＳトランジスタ１１１，１１２のみからなるセンスアンプを用いても構わないし、図１４（ｂ）に示すようにｎチャンネル型ＭＯＳトランジスタ１１３，１１４のみからなるセンスアンプを用いても構わない。さらには、センスアンプＳＡをＭＯＳトランジスタによって構成することも必須でなく、バイポーラトランジスタなど他の種類の制御素子を用いてセンスアンプＳＡを構成しても構わない。

また、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、ＳＲＡＭ、ＲｅＲＡＭ、フラッシュメモリなど他の種類の半導体メモリデバイスに適用することも可能であるし、一部にメモリセルアレイを含むロジック系の半導体装置に適用することも可能である。

１０ 半導体装置
１００ メモリセルアレイ
１１１，１１２，１３１，１３２ ｐチャンネル型ＭＯＳトランジスタ
１１３，１１４，１２１〜１２３，１３３，１４１〜１４３ ｎチャンネル型ＭＯＳトランジスタ
１５０，１６０ イコライズ信号生成回路
１５１，１６１，１６２ インバータ回路
ａ，ｂ コモンソースノード
ＢＬＥＱ，ＢＬＥＱＢ ビット線イコライズ信号
ＢＬＰＣ ビット線プリチャージ回路
ＢＬＴ，ＢＬＢ ビット線
Ｃ セルキャパシタ（メモリ素子）
ｃ，ｄ 信号ノード
ＣＳＥＱ，ＣＳＥＱＢ コモンソースイコライズ信号
ＣＳＰＣ コモンソースプリチャージ回路
ＣＸＡ クロスエリア
ＬＩＯＴ，ＬＩＯＢ ローカルデータ配線対
ＭＡ メモリマット領域
ＭＣ メモリセル
ＰＣＳ，ＮＣＳ コモンソース配線
ＰＬ プレート配線
ＳＡ センスアンプ
ＳＡＡ センスアンプ領域
ＳＡＮ，ＳＡＰ１Ｂ，ＳＡＰ２Ｂ タイミング信号
ＳＷＤＡ サブワード領域
Ｔｒ セルトランジスタ
ＶＡＲＹ アレイ電位
ＶＢＬＰ プリチャージ電位
ＶＯＤ オーバードライブ電位
ＶＳＳ 接地電位
ＷＬ ワード線
ＹＳ カラム選択線
ＹＳＷ カラムスイッチ

Claims (16)

1. 第１の配線と、
   第２の配線と、
   第１のノードと、
   第１の電源電位が供給される第２のノードと、
   前記第１の配線の電位によって、前記第２の配線と前記第１のノードとの間に流れる電流量を制御する第１の制御素子と、
   前記第２の配線の電位によって、前記第１の配線と前記第１のノードとの間に流れる電流量を制御する第２の制御素子と、
   前記第１の配線および前記第２の配線の電位を第１の電位に固定する第１の制御を行う第１の制御回路と、
   前記第１のノードと前記第２のノードとを非導通状態から導通状態に切り替える第２の制御を行う第２の制御回路と、
   前記第１の制御回路が前記第１の制御を停止してから、前記第２の制御回路が前記第２の制御を開始するまでの間、前記第１のノードの電位を第２の電位に固定する第３の制御回路と、
   を有する半導体装置。
2. 前記第１の電位と前記第２の電位が同電位であることを特徴とする請求項１に記載の半導体装置。
3. 第１および第２のメモリセルを更に有し、前記第１の配線は前記第１のメモリセルから読み出されたデータを受け、前記第２の配線は前記第２のメモリセルから読み出されたデータを受けることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第１の制御素子は、ゲート電極が前記第１の配線に接続され、ドレイン電極が前記第２の配線に接続され、ソース電極が前記第１のノードに接続された第１の電界効果トランジスタであり、
   前記第２の制御素子は、ゲート電極が前記第２の配線に接続され、ドレイン電極が前記第１の配線に接続され、ソース電極が前記第１のノードに接続された第２の電界効果トランジスタであることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 前記第１および第２の電界効果トランジスタはｎチャネル型であって、前記第１の電源電位は接地電位以下の所定電位であることを特徴とする請求項４に記載の半導体装置。
6. 前記第１および第２の電界効果トランジスタはｐチャネル型であって、前記第１の電源電位は接地電位よりも高い所定電位であることを特徴とする請求項４に記載の半導体装置。
7. 第１及び第２のビット線と、
   第１及び第２のコモンソースノードを有し、前記第１及び第２のビット線の一方を前記第１のコモンソースノードに供給される電位に駆動し、前記第１及び第２のビット線の他方を前記第２のコモンソースノードに供給される電位に駆動するセンスアンプと、
   前記第１及び第２のビット線を同電位にイコライズする第１のプリチャージ回路と、
   前記第１及び第２の電源ノードを同電位にイコライズする第２のプリチャージ回路と、
   前記第１のコモンソースノードを第１の活性電位に駆動する第１のセンスアンプ駆動回路と、
   前記第２のコモンソースノードを第２の活性電位に駆動する第２のセンスアンプ駆動回路と、を備え、
   前記第１及び第２のセンスアンプ駆動回路と前記第１及び第２のプリチャージ回路とは、互いに排他的に活性化され、
   前記第２のプリチャージ回路は、前記第１のプリチャージ回路が非活性化された後に非活性化されることを特徴とする半導体装置。
8. 前記第１のプリチャージ回路は、前記第１及び第２のビット線を第１の電位にプリチャージすることを特徴とする請求項７に記載の半導体装置。
9. 前記第２のプリチャージ回路は、前記第１及び第２のコモンソースノードを第２の電位にプリチャージすることを特徴とする請求項８に記載の半導体装置。
10. 前記第１の電位と前記第２の電位が同電位であることを特徴とする請求項９に記載の半導体装置。
11. 前記第１及び第２の電位は、前記第１の活性電位と前記第２の活性電位の中間電位であることを特徴とする請求項１０に記載の半導体装置。
12. 前記第１のセンスアンプ駆動回路と前記第２のプリチャージ回路は、同じ制御信号によって制御されることを特徴とする請求項７乃至１１のいずれか一項に記載の半導体装置。
13. 第１及び第２のビット線と、
    ワード線と、
    メモリ素子と、
    前記ワード線の活性化に応答して前記メモリ素子を前記第１のビット線に接続するセルトランジスタと、
    前記第１のビット線と第１のノードとの間に接続され、制御電極が前記第２のビット線に接続された第１のトランジスタと、
    前記第２のビット線と第１のノードとの間に接続され、制御電極が前記第１のビット線に接続された第２のトランジスタと、
    前記第１及び第２のビット線をプリチャージ電位に固定する第１の制御回路と、
    前記第１のノードに活性電位を供給する第２の制御回路と、
    前記第１のノードを前記プリチャージ電位に固定する第３の制御回路と、を備え、
    第１のタイミングで前記第１の制御回路を活性状態から非活性状態に遷移させ、
    前記第１のタイミングに続く第２のタイミングで前記ワード線を非活性状態から活性状態に遷移させ、
    前記第２のタイミングに続く第３のタイミングで前記第３の制御回路を活性状態から非活性状態に遷移させ、
    前記第３のタイミング以降に前記第２の制御回路を非活性状態から活性状態に遷移させることを特徴とする半導体装置。
14. 前記第３のタイミングで前記第２の制御回路を非活性状態から活性状態に遷移させることを特徴とする請求項１３に記載の半導体装置。
15. 前記活性電位は、外部から供給される接地電位であることを特徴とする請求項１３又は１４に記載の半導体装置。
16. 前記活性電位は、内部で生成される電源電位であることを特徴とする請求項１３又は１４に記載の半導体装置。

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