KR100827512B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 리프레쉬 특성에 취약한 하이 데이터의 센싱 마진을 확보하기 위해, 센스앰프 인에이블 신호에 의해 제어되어 리프레쉬 신호의 활성화시 전원전압을 풀업 제어신호로 출력하고, 리프레쉬 신호의 비활성화시 코아전압을 풀업 제어신호로 출력하는 풀업 전압 선택부와, 풀업 제어신호에 의해 인에이블되어 비트라인과 비트라인 바의 전압차를 센싱 및 증폭하는 비트라인 센스앰프를 포함하여, 리프레쉬 모드시 비트라인 센스앰프의 풀업 제어신호를 전원전압 레벨로 높여 리프레쉬 주기를 늘릴 수 있고, 안정적으로 센싱 동작을 수행할 수 있는 기술이다.
리프레쉬, 정전용량

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명에 따른 반도체 메모리 장치를 도시한 회로도.
도 2는 도 1의 풀업 전압 선택부에 관한 상세 회로도.
도 3은 본 발명에 따른 반도체 메모리 장치의 정상 모드시 로오 액티브 동작을 도시한 동작파형도.
도 4는 본 발명에 따른 반도체 메모리 장치의 리프레쉬 모드시 로오 액티브 동작을 도시한 동작파형도.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리프레쉬 모드를 사용하는 반도체 메모리 장치에 관한 기술이다.
일반적으로, 반도체 메모리 장치 중 DRAM(Dynamic Rrandom Access Memory)에서는 고립된 셀 캐패시터(cell capacitor)에 전하의 형태로 데이터가 저장된다. 그러나, 캐패시터가 완벽하지 않기 때문에 저장된 전하는 누설전류(leakage current)에 의해 외부로 소멸된다. 따라서, 데이터가 완전히 소멸되기 전에 저장된 데이터를 꺼내서 읽어보고, 다시 써넣는(rewrite) 반복된 과정이 필요하며, 이러한 동작 을 리프레쉬(refresh) 동작이라 한다.
일반적인 반도체 메모리 장치의 로오 액티브 동작을 설명하면 다음과 같다.
먼저, 프리차지 명령에 의해 이전에 인에이블된 서브 워드라인이 디스에이블되고, 균등화신호에 의해 비트라인과 비트라인 바가 비트라인 프리차지 전압(VBLP)으로 프리차지된다.
그 다음, 액티브 명령에 의해 새로운 서브 워드라인이 인에이블되면, 선택된 서브 워드라인에 실린 데이터가 비트라인에 실리고, 비트라인과 비트라인 바 사이에 전압차 △V가 발생된다.
이때, 비트라인 센스앰프에 전원을 공급하는 풀업 라인 RTO과 풀다운 라인 SB이 각각 전원전압 레벨과 접지전압 레벨이 되어 비트라인 센스앰프가 동작하여 비트라인에 실린 데이터를 센싱 및 증폭한다.
그런데, 셀 캐패시터에 '로우' 데이터가 저장되어 있는 경우에는 누설전류가 거의 발생하지 않기 때문에 전압차 △V에 거의 영향을 주지 않는다. 따라서, 셀 캐패시터에 '하이' 데이터가 저장되어 있는 경우가 리프레쉬 특성이 더욱 취약하다.
이를 극복하기 위해, 셀 캐패시터의 정전용량을 확보하려는 연구가 진행되고 있다.
그러나, 반도체 메모리 장치의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 아래의 <수학식 1>과 같이 정의된다.
<수학식 1>
C= ε·As/d
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
하지만, 이러한 공정 프로세스(process)를 통해 정전용량을 늘리는 것은 한계가 있어 리프레쉬 마진 확보에 어려운 문제점이 있다.
또한, 리프레쉬 또는 파워 다운 모드시 코아전압 VCORE을 사용하는데, 코아전압 VCORE을 발생하는 코아전압 드라이버(미도시)의 구동능력에 따라 레벨이 변화하여 안정적인 센싱 동작을 수행할 수 없는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 창출한 것으로, 리프레쉬 모드시 비트라인 센스앰프의 풀업 제어신호를 전원전압 레벨로 높여 리프레쉬 특성에 취약한 하이 데이터의 센싱 마진을 확보할 수 있는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 센스앰프 인에이블 신호에 의해 제어되어 리프레쉬 신호의 활성화시 전원전압을 풀업 제어신호로 출력하고, 리프레쉬 신호의 비활성화시 코아전압을 풀업 제어신호로 출력하는 풀업 전압 선택부; 및 풀업 제어신호에 의해 인에이블되어 비트라인과 비트라인 바의 전압차를 센싱 및 증폭하는 비트라인 센스앰프를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1은 본 발명에 따른 반도체 메모리 장치를 도시한 회로도이다.
본 발명의 반도체 메모리 장치는 풀업 전압 선택부(100), 연결부(200, 600), 균등화부(300), 비트라인 센스앰프(400) 및 선택부(500)를 포함한다.
여기서, 연결부(200)는 비트라인 분리 제어신호 BISH에 따라 비트라인 센스앰프(400)를 셀 어레이(미도시)에 선택적으로 연결하고, 연결부(600)는 비트라인 분리 제어신호 BISL에 따라 비트라인 센스앰프(400)를 셀 어레이에 선택적으로 연결한다.
그리고, 균등화부(300)는 균등화 신호 BLEQ에 따라 비트라인 BL과 비트라인 바 /BL를 프리차지 전압 VBLP 레벨로 프리차지 및 균등화한다.
비트라인 센스앰프(400)는 래치형으로서 풀업 라인 RTO과 풀다운 라인 SB을 통해 인가된 풀업 제어신호, 풀다운 제어신호에 의해 인에이블되어 비트라인 BL과 비트라인 바 /BL의 전압차를 센싱 및 증폭한다.
선택부(500)는 칼럼 셀 선택신호 Yi에 따라 비트라인 센스앰프(400)를 통해 센싱 및 증폭된 데이터를 로컬 입출력 라인 쌍 LIO, LIOB으로 출력한다.
도 2는 도 1의 풀업 전압 선택부(100)에 관한 상세 회로도이다.
풀업 전압 선택부(100)는 선택부(110, 130), 전압 제어부(120) 및 인에이블부(140)를 포함한다. 여기서, 전압 제어부(120)는 래치부(122), 입력부(124)를 포함한다.
선택부(110)는 NMOS 트랜지스터 N1를 포함한다. NMOS 트랜지스터 N1는 코아전압 VCORE 인가단과 노드(C) 사이에 연결되고, 게이트 단자가 출력단(A)와 연결되어 있다.
선택부(130)는 NMOS 트랜지스터 N2를 포함한다. NMOS 트랜지스터 N2는 전원전압 VDD 인가단과 노드(C) 사이에 연결되고, 게이트 단자가 출력단(B)와 연결되어 있다.
래치부(122)는 PMOS 트랜지스터 P1, P2를 포함한다. PMOS 트랜지스터 P1와 PMOS 트랜지스터 P2는 크로스 커플드(cross-coupled) 연결되며, PMOS 트랜지스터 P1는 고전압 VPP 인가단과 출력단(A) 사이에 연결되고, 게이트 단자가 출력단(B)과 연결되어 있다. 그리고, PMOS 트랜지스터 P2는 고전압 VPP 인가단과 출력단(B) 사이에 연결되고, 게이트 단자가 출력단(A)와 연결되어 있다.
입력부(124)는 NMOS 트랜지스터 N3, N4, 인버터 IV1를 포함한다. NMOS 트랜지스터 N3는 출력단(A)와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자로 리프레쉬 신호 SREF_IN를 인가받는다. 그리고, NMOS 트랜지스터 N4는 출력단(B)과 접지전압 VSS 인가단 사이에 연결되어 게이트 단자로 인버터 IV1의 출력을 인가받는다. 그리고, 인버터 IV1는 리프레쉬 신호 SREF_IN를 입력받아 반전하여 출력한다.
인에이블부(140)는 NMOS 트랜지스터 N5를 포함한다. NMOS 트랜지스터 N5는 노드(C)와 풀업 라인 RTO 사이에 연결되어 게이트 단자로 센스앰프 인에이블 신호 SA_ENABLE를 인가받는다.
이러한 본 발명의 동작 과정을 도 3 및 도 4의 동작파형도를 참조하여 설명하면 다음과 같다.
도 3은 본 발명에 따른 반도체 메모리 장치의 정상 모드시 로오 액티브 동작을 도시한 동작파형도이다.
먼저, 균등화 신호 BLEQ가 디스에이블되어 프리차지 동작이 완료된 후, 액티브 명령에 의해 서브 워드라인 SWL에 연결된 셀(미도시)의 데이터가 비트라인 BL에 실려 전하분배(Charge Sharing)되고, 비트라인 BL이 비트라인 바 /BL에 비하여 전압 레벨이 상승한다.
여기서, 셀에 저장된 데이터가 하이 레벨인 경우를 예를 들어 설명한다.
이때, 리프레쉬 신호 SREF_IN는 로우 레벨이므로 NMOS 트랜지스터 N4, PMOS 트랜지스터 P1 및 NMOS 트랜지스터 N1가 턴 온된다. 이에 따라, 노드(C)에 코아전압 VCORE이 인가된다.
그 다음, 센스앰프 인에이블 신호 SA_ENABLE가 인에이블 된다. 이에 따라, NMOS 트랜지스터 N5가 턴 온되어 코아전압 VCORE이 풀업 라인 RTO으로 전달된다.
이때, 풀다운 라인 SB으로는 접지전압 VSS이 전달된다.
그 다음, 비트라인 BL은 코아전압 VCORE 레벨로 증폭되고, 비트라인 바 /BL는 접지전압 VSS 레벨로 증폭된다.
그 다음, 서브 워드라인 SWL이 접지전압 VSS 레벨이 되고, 균등화 신호 BLEQ가 인에이블되어 비트라인 BL과 비트라인 바 /BL가 프리차지 전압 VBLP 레벨로 프리차지 된다.
도 4는 본 발명에 따른 반도체 메모리 장치의 리프레쉬 모드시 로오 액티브 동작을 도시한 동작파형도이다.
먼저, 균등화 신호 BLEQ가 디스에이블되어 프리차지 동작이 완료된 후, 액티브 명령에 의해 서브 워드라인 SWL에 연결된 셀(미도시)의 데이터가 비트라인 BL에 실려 전하분배(Charge Sharing)되고, 비트라인 BL이 비트라인 바 /BL에 비하여 전압 레벨이 상승한다.
이때, 리프레쉬 신호 SREF_IN가 인에이블되어 NMOS 트랜지스터 N3, PMOS 트랜지스터 P2 및 NMOS 트랜지스터 N2가 턴 온된다. 이에 따라, 노드(C)에 전원전압 VDD이 인가된다.
그 다음, 센스앰프 인에이블 신호 SA_ENABLE가 인에이블 된다. 이에 따라, NMOS 트랜지스터 N5가 턴 온되어 전원전압 VDD이 풀업 라인 RTO으로 전달된다.
이때, 풀다운 라인 SB으로는 접지전압 VSS이 전달된다.
그 다음, 비트라인 BL은 전원전압 VDD 레벨로 증폭되고, 비트라인 바 /BL는 접지전압 VSS 레벨로 증폭된다.
그 다음, 서브 워드라인 SWL이 접지전압 VSS 레벨이 되고, 균등화 신호 BLEQ가 인에이블되어 비트라인 BL과 비트라인 바 /BL가 프리차지 전압 VBLP 레벨로 프리차지 된다.
한편, 셀 캐패시터의 전하량(Q)는 아래의 <수학식2>에 의해서 정의된다.
<수학식 2>
Q=CV
여기서, C는 정전용량, V는 전압차를 각각 나타낸 것이다.
즉, 리프레쉬 모드시 셀 캐패시터의 정전용량(C)은 종래와 동일하나, 풀업 라인 RTO에 코아전압 VCORE 레벨보다 더 높은 레벨의 전원전압 VDD을 인가하기 때문에, 종래에 비해 셀 캐패시터의 전하량(Q)은 C * (VDD-VCORE)만큼 증가하게 된다.
따라서, 공정 프로세스(process)를 변화시키지 않고도 셀 캐패시터의 정전용량을 확보할 수 있다.
그리고, 리프레쉬 또는 파워 다운 모드시 풀업 제어신호를 외부에서 인가되는 전원전압 VDD 레벨로 상승시킴으로써 리프레쉬 주기를 늘릴 수 있고, 안정적으로 센싱 동작을 수행할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 반도체 메모리 장치는 리프레쉬 모드시 비트라인 센스앰프의 풀업 제어신호를 전원전압 레벨로 높여 리프레쉬 주기를 늘릴 수 있고, 안정적으로 센싱 동작을 수행할 수 있는 효과를 제공한다.
그리고, 본 발명은 공정 프로세스의 변화없이 셀 캐패시터의 정전용량을 확보할 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 센스앰프 인에이블 신호에 의해 제어되어 리프레쉬 신호의 활성화시 전원전압을 풀업 제어신호로 출력하고, 상기 리프레쉬 신호의 비활성화시 코아전압을 상기 풀업 제어신호로 출력하는 풀업 전압 선택부; 및
    상기 풀업 제어신호에 의해 인에이블되어 비트라인과 비트라인 바의 전압차를 센싱 및 증폭하는 비트라인 센스앰프
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 삭제
  3. 제 1 항에 있어서, 상기 비트라인 센스앰프는 풀다운 제어신호를 입력받아 인에이블되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 풀업 전압 선택부는
    상기 리프레쉬 신호에 따라 상기 코아전압과 상기 전원전압 중 어느 하나를 공급하는 전압 제어부;
    상기 전압 제어부의 출력에 따라 선택적으로 턴 온되어 상기 코아전압을 제 1 노드로 전달하는 제 1 선택부;
    상기 전압 제어부의 출력에 따라 선택적으로 턴 온되어 상기 전원전압을 상기 제 1 노드로 전달하는 제 2 선택부; 및
    상기 센스앰프 인에이블 신호에 의해 인에이블되어 상기 제 1 노드의 전압을 상기 풀업 제어신호로 출력하는 인에이블부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 4 항에 있어서, 상기 전압 제어부는
    출력단의 전위를 고전압 레벨로 풀업시키는 래치부; 및
    상기 리프레쉬 신호를 입력받는 입력부
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
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