KR20000062542A

KR20000062542A - 반도체 집적회로장치

Info

Publication number: KR20000062542A
Application number: KR1020000006256A
Authority: KR
Inventors: 사카타타케시; 나가시마오사무; 오오이마사후미; 타나카히토시; 모리타사다유키
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼; 스즈키 진이치로; 가부시키가이샤 히타치초에루. 에스. 아이. 시스테무즈
Priority date: 1999-02-17
Filing date: 2000-02-10
Publication date: 2000-10-25
Also published as: TW456030B; US20020030509A1; JP2000306382A; US6339344B1; US6483349B2

Abstract

외부단자로부터 공급되는 입력신호를 받는 차동증폭회로(差動增幅回路)에 제1과 제2의 동작전압을 제1과 제2의 스위치 MOSFET를 통해 공급하도록 하고, 바이어스전압 발생회로에 의해 상기 입력신호가 상기 제1과 제2의 동작전압의 중심전압 부근에 있을 때에 상기 제1과 제2 스위치 MOSFET를 온상태로 하며, 그 입력신호가 계속적으로 일정기간 상기 제1 전압 또는 제2 전압에 있을 때에는, 그것에 대응한 출력신호를 형성하기 위해 상기 제1 또는 제2 스위치 MOSFET의 어느 한 쪽을 온상태로 다른 쪽을 오프상태로 하는 제어전압을 형성하고, 상기 제1 동작전압과 제2 동작전압에 대응한 제1 진폭의 입력신호와, 상기 제1 동작전압과 제2 동작전압 사이의 소정의 중간전압에 대응한 제2 진폭의 입력신호의 양쪽의 공급을 가능하게 한다.

Description

반도체 집적회로장치 {semiconductor integrated circuit device}

본 발명은 반도체 집적회로장치에 관한 것으로서, 주로 다이나믹형 RAM(random access memory)과 같은 범용 반도체 집적회로장치의 입력회로에 이용하여 유효한 기술에 관한 것이다.

본 발명을 완성한 후의 조사에 의해, 뒤에 설명하는 본 발명의 입력회로에 관련된다고 생각되는 것으로서, 일본전기주식회사 1997년 발행「NEC 기보」제50권 No. 3, 제23면∼ 제27면( 64M 비트 DRAM 제3 세대판의 개발), 특개평 6-104726호 공보, 특개평 7-143184호 공보에 각각 기재된 발명의 존재가 본 발명자등에 보고되었다. 상기 문헌에 기재된 발명은, 어느 것에 있어서도 입력회로에 차동 앰프를 사용한 것이 인정되지만, 뒤에 설명하는 본원 발명과 같은 입력회로의 동작방법에 관한 기재는 전혀 발견되지 않는다.

다이나믹형 RAM 등의 반도체 집적회로장치에 입력되는 입력신호의 전압레벨은 SSTL, LVTTL, LVCMOS 등과 같은 인터페이스마다 규격이 마련되어 있다. 예컨대, LVTTL이나 LVCMOS 인터페이스와 같이 신호레벨이 동작전압에 대응한 풀(full) 진폭의 것으로는 CMOS 인버터회로 등으로 이루어지는 입력버퍼가 사용된다. 이에 대하여, SSTL과 같이 동작전압의 중심전압을 중심으로 한 저진폭의 것으로는 차동증폭회로가 사용된다.

상기 어느 쪽의 인터페이스에도 적용할 수 있도록 2종류의 입력버퍼를 형성하여 놓고, 메탈옵션에 의해 어느 하나를 최종적으로 결정하는 것에 의해 대부분의 반도체 제조프로세스를 공통으로 하여 양산성을 높일 수 있다. 그러나 이 경우에는, 불필요한 회로를 여분으로 형성하는 것이 되어 집적도가 저하하여 버림과 동시에, 메탈옵션에 의해 어느 하나의 인터페이스를 선택한 후에는, 각각을 다른 제품으로서 관리할 필요가 있다.

본원 발명자는, 회로의 간소화나 제품관리를 용이하게 하기 위해서 LVTTL이나 LVCMOS 같은 비교적 큰 신호진폭으로부터 상기 SSTL과 같이 중점전압 부근에서 변화하는 저진폭 신호까지의 입력신호를 동일한 입력회로에서 받도록 하는 것을 생각하였다. 이와 같은 입력회로의 개발에 임하여, 상기와 같은 다른 입력신호에 대응하여 안정적으로 내부신호를 형성하는 것에 더하여, LVTTL이나 LVCMOS의 인터페이스와 동등하게 반도체 집적회로장치가 어떤 동작도 행하지 않을 때, 입력회로에 동작전류가 흐르지 않도록 하는 것과 같은 연구을 하는 것에 다다랐다. 또한 상기 LVTTL이나 LVCMOS와 같은 입력회로에 있어서, 소자의 미세화에 따르는 저문턱치 전압화에 적합하여, 저소비전력화와 안정된 입출력전달 특성을 실현하는 것을 생각하였다.

본 발명의 목적은, 입력회로의 간소화와 제품관리의 취급을 간편하게 하면서, 실질적인 저소비전력화를 실현한 반도체 집적회로장치를 제공하는 것에 있다. 본 발명의 다른 목적은, 소자가 미세화에 적합하여 안정된 입출력 전달특성을 실현할 수 있는 입력회로를 구비한 반도체 집적회로장치를 제공하는 것에 있다. 본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부도면으로부터 명백해질 것이다.

도 1은 본 발명에 관한 반도체 집적회로장치에 설치되는 입력회로의 일실시예를 나타내는 구성도,

도 2는 본 발명에 관한 입력회로의 일실시예를 나타내는 회로도,

도 3은 도 2의 바이어스전압 발생회로의 입출력전압 특성도,

도 4는 도 2의 입력회로의 시뮬레이션 결과를 나타내는 파형도,

도 5a 및 도 5b는 본 발명에 관한 입력회로의 동작의 일례를 나타내는 파형도,

도 6은 본 발명에 관한 입력전압 트래킹형 바이어스전압 발생회로의 다른 일실시예를 나타내는 회로도,

도 7은 본 발명에 관한 입력전압 트래킹형 바이어스전압 발생회로의 또 다른일실시예를 나타내는 회로도,

도 8은 본 발명에 관한 입력회로의 다른 일실시예를 나타내는 회로도,

도 9는 도 7의 입력전압 트래킹형 바이어스전압 발생회로의 입출력전압 특성도,

도 10은 본 발명에 관한 입력회로의 또 다른 일실시예를 나타내는 회로도,

도 11은 도 8의 입력회로의 동작의 일례를 설명하기 위한 파형도,

도 12는 본 발명에 관한 입력회로의 또 하나의 실시예를 나타내는 회로도,

도 13a 및 도13b는 본 발명에 관한 입력회로의 SSTL 인터페이스 시의 동작을 설명하기 위한 특성도,

도 14a 및 도 14b는 본 발명에 관한 입력회로의 LVTTL 인터페이스 시의 동작을 설명하기 위한 특성도,

도 15는 본 발명에 관한 입력회로의 또 하나의 실시예를 나타내는 회로도,

도 16은 도 12의 입력회로에 사용되는 신호발생회로의 일실시예를 나타내는 회로도,

도 17은 도 15의 입력회로에 사용되는 신호발생회로의 일실시예를 나타내는 회로도,

도 18은 본 발명에 관한 입력회로의 또 하나의 실시예를 나타내는 회로도,

도 19는 본 발명에 관한 입력회로의 또 하나의 실시예를 나타내는 회로도,

도 20은 본 발명에 관한 입력회로의 또 하나의 실시예를 나타내는 회로도,

도 21은 본 발명에 관한 입력회로의 또 하나의 실시예를 나타내는 회로도,

도 22는 본 발명에 관한 입력회로의 또 하나의 실시예를 나타내는 회로도,

도 23은 본 발명이 적용되는 다이나믹형 RAM의 일실시예를 나타내는 개략 레이아웃도,

도 24는 본 발명에 관한 다이나믹형 RAM의 센스 앰프부를 중심으로 한 어드레스 입력으로부터 데이터 출력까지의 간략화된 일실시예를 나타내는 회로도,

도 25는 본 발명이 적용되는 SDRAM의 일실시예를 나타내는 전체블록도,

도 26은 본 발명이 적용되는 마이크로컴퓨터 시스템의 일실시예를 나타내는 블록도,

도 27은 본 발명에 관한 반도체 집적회로장치에서의 출력회로의 일실시예를 나타내는 회로도이다.

본원에 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다. 즉, 외부단자로부터 공급되는 입력신호를 받는 차동증폭회로에 제1과 제2의 동작전압을 제1과 제2의 스위치 MOSFET를 통해 공급하도록 하고, 바이어스전압 발생회로에 의해 상기 입력신호가 상기 제1과 제2의 동작전압의 중심전압 부근에 있 을 때에 상기 제1과 제2 스위치 MOSFET를 온상태로 하고, 그 입력신호가 계속적으로 일정기간 상기 제1 전압 또는 제2 전압에 있을 때에는, 그것에 대응한 출력신호를 형성하기 위해 상기 제1 또는 제2 스위치 MOSFET의 어느 한 쪽을 온상태로 다른 쪽을 오프상태로 하는 제어전압을 형성하며, 상기 제1 동작전압과 제2 동작전압에 대응한 제1 진폭의 입력신호와, 상기 제1 동작전압과 제2 동작전압 사이의 소정의 중간전압에 대응한 제2 진폭의 입력신호의 양쪽의 공급을 가능하게 하는 입력회로를 구성한다.

본원에서 개시되는 발명 중 그 외 대표적인 것의 개요를 간단히 설명하면, 하기와 같다. 즉, 외부단자로부터 공급되는 입력신호를 받는 입력회로로서, 제1 도전형의 차동 MOSFET와, 그 공통소스에 설치되어 동작전류를 형성하는 제l 도전형의 제1 MOSFET를 포함하는 제1 차동증폭회로와, 제2 도전형의 차동 MOSFET, 그 공통소스에 설치되어 동작전류를 형성하는 제2 도전형의 제2 MOSFET를 포함하는 제2 차동증폭회로 및 출력신호를 형성하는 인버터회로를 조합하여, 상기 제1과 제2 차동증폭회로의 한 쪽의 입력단자에 외부단자로부터 입력신호를 공급하고, 상기 제l과 제2 차동증폭회로의 다른 쪽의 입력단자에 상기 입력신호의 하이레벨과 로레벨의 대략 중간전위로 된 기준전압을 공급하며, 상기 제1과 제2 차동증폭회로의 서로 동상으로 된 출력신호를 합성하여 상기 인버터회로의 입력단자에 공급한다.

도 1에는 본 발명에 관한 반도체 집적회로장치에 설치되는 입력회로의 일실시예의 구성도가 나타나 있다. 이 실시예의 입력회로는, 차동증폭회로에 의해 입력신호를 증폭하여 내부신호를 형성한다. 그리고 그 동작전류를 저감시키기 위해서, 상기 차동증폭회로에 제1의 동작전압으로서의 회로의 접지전위(VSS)와, 제2의 동작전압으로서의 전원전압(VDDQ)을 각각 공급하는 N채널형 MOSFET(Q1)와 P채널형 MOSFET(Q2)를 설치하고, 상기 입력신호를 받는 바이어스전압 발생회로에 의해 상기 MOSFET(Q1과 Q2)의 게이트가 접속되는 노드(NIN과 PIN)에 공급하는 제어전압을 형성한다.

외부단자에 접속되는 패드에 전해진 입력신호는, 정전보호회로(ESD)를 통해서 상기 바이어스전압 발생회로와 차동증폭회로의 입력으로 전해진다. 상기 바이어스전압 발생회로는 입력신호의 전압레벨에 대응하고, 입력신호가 상기 전원전압(VDDQ) 또는 회로의 접지전위(VSS)인 때에는, 그것에 대응한 내부신호를 형성하기 위해 상기 N채널형 MOSFET(Q1 또는 Q2)의 어느 한 쪽을 온상태로 다른 쪽을 오프상태로 하는 제어전압(NIN과 PIN)을 형성하고, 입력신호가 상기 전원전압(VDDQ)의 반분의 중심전압 부근에서 변화하는 저진폭일 때는, 상기 N채널형 MOSFET(Q1 또는 Q2)를 함께 온상태로 하도록 노드(NIN과 PIN)에 공급하는 제어전압을 형성한다.

이 실시예의 바이어스전압 발생회로는, 상기한 바와 같이 LVTTL이나 LVCMOS와 같은 상기 전원전압(VDDQ) 또는 회로의 접지전위(VSS)와 같은 대 진폭레벨인지, SSTL과 같이 상기 전원전압(VDDQ)의 반분의 중심전압 부근에서 변화하는 저진폭인지를 검출하여, 각각에 적응한 노드(NIN과 PIN)에 공급하는 제어전압(바이어스전압)을 형성하는 것이고, 이른바 입력전압 트래킹형 바이어스전압 발생회로로 된다.

입력회로를 인터페이스마다 구별하는 이유는 이하와 같다. 입력버퍼의 작성상의 룰은 입력신호가 VHmin(입력신호를 하이레벨(VH)로 판정하는 최저전압)이상인 때 반드시 하이 레벨로 판정하고, VLmax(입력신호를 로레벨(VL)로 판정하는 최대전압)이하인 때 반드시 로레벨로 판정할 수 있는 것이다. 이 VHmin과 VLmax의 크기는 상기 각 인터페이스마다 규정되어 있고, SSTL, LVTTL, LVCMOS의 중에서는 SSTL의 경우에 가장 그 전위차가 작다.

상기 SSTL에 CMOS 인버터회로를 사용하는 경우, 그 논리문턱치는 SSTL의 VHmin과 VLmax의 사이에 없어서는 안된다. 그러나, CMOS 인버터회로의 논리문턱치는 프로세스의 편차에 의해서 변동을 받기 쉽고, 현재의 기술로서는 그 논리문턱치를 SSTL의 VHmin과 VLmax 내에 한정해 놓는 것이 곤란하다. 이 기술적 문제는 프로세스의 미세화가 진행함에 따라 더욱 어려움이 증가한다. 그래서, 차동증폭회로에 의해 입력신호의 판정을 행하도록 한다. 한편, 상기 LVTTL이나 LVCMOS에 차동증폭회로를 사용한 경우, 항상 흐르는 관통전류가 문제로 된다. 결국 종래의 CMOS 인버터회로 등의 CMOS 회로를 사용한 경우에는, 아이들 스탠바이(idle standby)시 등 입력전압이 VDDQ나 VSS로 고정된 경우에는 동작전류가 흐르지 않게 할 수 있다고 하는 이점을 잃게 된다.

이 실시예의 전(全) 인터페이스 공용형 입력회로의 특징은, 새롭게 고안한 입력전압 트래킹형 바이어스전압 발생회로가 상기 차동증폭회로의 관통전류 및 자기자신에서의 관통전류도 제어가능하게 하는 것이다. 동작원리의 상세한 것은 후술하는 것으로 하고, 여기에서는 그 개요는 다음과 같다. 본 발명에 관한 입력전압 트래킹형 바이어스전압 발생회로를 사용하면, 노드(PIN, NIN)에 대하여 도 3에 나타낸 바와 같은 정특성(靜特性)을 얻을 수 있다.

따라서, 소진폭신호(최대치 VHmin, 최소치 VLmax)가 들어온 경우에는 노드( PIN)의 레벨이 로레벨로, 노드(NIN)의 레벨이 하이레벨로 되어 P채널형 MOSFET(Q2)와 N채널형 MOSFET(Q1)를 모두 온상태로 하고, 차동증폭회로를 동작상태로 하여 입력신호의 증폭작용을 행한다.

또한, 입력신호가 VDDQ로 고정된 경우에는, 노드(PIN, NIN)가 양쪽 모두 VSS로 고정되고, 노드(NIN)의 로레벨에 의해 N채널형 MOSFET(Q1)가 오프상태로 되어 차동증폭회로의 증폭동작이 정지한다. 입력신호가 VSS로 고정된 때에도, 노드(PIN과 NIN)가 함께 VDDQ로 고정되고, 노드(PIN)의 하이레벨에 의해 P채널형 MOSFET(Q2)가 오프상태로 되어 차동증폭회로의 증폭동작이 정지한다.

본 발명의 입력전압 트래킹형 바이어스전압 발생회로는, 후술하는 바와 같이 차동증폭회로와 함께 자신의 전류도 오프할 수 있기 때문에, 입력버퍼 전체의 소비전류를 완전히 오프할 수 있다. 이 특성은, 상기 종래의 CMOS 인버터회로 등을 사용한 LVTTL이나 LVCMOS에 대응한 입력회로의 특성과 동등하다. 이상과 같이, 본 발명입력버퍼는 차동증폭회로형 입력회로를 사용하면서, CMOS 인버터회로와 같은 입력회로와 동등한 특성을 갖추고 있고, SSTL에서 LVTTL이나 LVCMOS 같은 모든 인터페이스에 대하여 공통으로 사용할 수 있다.

도 2에는 본 발명에 관한 입력회로의 일실시예의 회로도가 나타나 있다. 차동증폭회로는 게이트로 입력전압(VIN)과 기준전압(VREF)이 각각에 공급된 N채널형의 차동 MOSFET(Q3와 Q4)의 드레인측에 전류미러형태로 된 P채널형의 부하 MOSFET(Q5와 Q6)를 접속하고, 공통화된 소스측에 상기 N채널형의 스위치 MOSFET(Q1)를 통해 N채널형의 전류원 MOSFET(Q7)를 설치하는 것에 의해 구성된다. 상기 전류원 MOSFET(Q7)의 소스는 회로의 접지전위(VSS)가 주어지고, 게이트에 정전압(VBL)이 공급된다. 그리고 상기 전류미러형태의 P채널형 MOSFET(Q5와 Q6)의 공통화된 소스와 전원전압(VDDQ)과의 사이에는, 상기 P채널형의 스위치 MOSFET(Q2)가 마련된다.

입력전압 트래킹형 바이어스전압 발생회로(VTBG)는, 상기 입력신호(VIN)가 게이트에 공급되고, 소스에 회로의 접지전위(VSS) 및 전원전압(VDDQ)에 각각 공급된 N채널형 MOSFET(Q8)와 P채널형 MOSFET(Q9)와, 상기 MOSFET(Q8와 Q9)의 드레인 사이에 고저항 소자로서 작용하는 병렬형태의 N채널형 MOSFET(Ql0)와 P채널형 MOSFET(Q11)로 구성된다. 상기 N채널형 MOSFET(Q10)의 게이트에는 정상적으로 전원전압(VDDQ)이 공급되고, P채널형 MOSFET(Q11)의 게이트에는 정상적으로 회로의 접지전위(VSS)가 주어져서 저항소자로서 동작하게 된다. 그리고, N채널형 MOSFET(Q8)의 드레인으로부터 상기 P채널형 MOSFET(Q2)의 게이트에 전해지는 노드 (PIN)의 바이어스전압이 출력되고, N채널형 MOSFET(Q9)의 드레인으로부터 상기 N채널형 MOSFET(Q1)의 게이트에 전해지는 노드(NIN)의 바이어스 전압이 출력된다.

상기 입력전압 트래킹형 바이어스전압 발생회로(VTBG)는, 입력전압(VIN)을 받는 구동용 N채널형 MOSFET(Q8)와 P채널형 MOSFET(Q9)와, 그 드레인에 설치된 고저항부하로 이루어지는 인버터회로의 조합으로 볼 수 있다. 이 때문에, N채널형 MOSFET(Q8)와 고저항 부하회로로 이루어지는 인버터회로에서의 입출력 전달특성은, 도 5에 나타낸 바와 같이 입력전압(VIN)이 N채널형 MOSFET(Q8)의 문턱치 전압 이상이 되면 MOSFET(Q8)가 온상태로 되고, 드레인으로부터 노드(PIN)에 전하는 제어전압을 VDDQ에서 급격하게 회로의 접지전위(VSS)와 같은 로레벨로 저하시킨다.

P 채널형 MOSFET(Q9)와 고저항 부하회로로 이루어지는 인버터회로에서의 입출력 전달특성은, 도 3에 도시한 바와 같이 입력전압 VIN과 VDDQ와의 차분(差分)이 P채널형 MOSFET(Q9)의 소스와 게이트 사이에 인가되기 때문에, 상기 차분 전압이 P채널형 MOSFET(Q9)의 문턱치전압 이하로 되면 MOSFET(Q9)가 오프상태로 되고, 드레인으로부터 노드(NIN)로 전하는 제어전압을 VDDQ에서 회로의 접지전위(VSS)와 같은 로레벨로 저하시킨다. 이와 같이 입력전압 트래킹형 바이어스전압 발생회로(VTBG) 중의 패스게이트를 고저항 소자로 하는 것으로, 노드(PIN과 NIN)에 대하여 상기 도 3과 같은 정특성(靜特性)이 얻어진다.

따라서, SSTL 같은 소진폭의 신호를 입력한 경우, 노드(PIN)의 로레벨과 노드(NIN)의 하이레벨에 의해 스위치 MOSFET(Q2와 Q1)이 온상태로 되어, 차동증폭회로는 항상 동작전류가 흐르기 때문에 입력신호(VIN과 SSTL)의 논리 드레시홀드 전압에 대응한 기준전압(참조전압)(VREF)의 차(差) 전압을 입력으로 하는 증폭작용을 한다.

또한 입력신호(VIN)가 풀진폭(VDDQ - VSS)이고, 예컨대 VDDQ로 고정되어 있는 경우, 노드(PIN, NIN)가 같이 VSS로 되어, P채널형 MOSFET(Q2)는 온상태로 고정되고, N채널형 MOSFET(Q1)가 오프상태로 되기 때문에 차동증폭회로는 동작을 정지한다. 이 때 입력신호(VIN)의 하이레벨에 의해, 상기 N채널형 MOSFET(Q1)가 오프상태로 되기까지의 과도상태에서는, 차동 MOSFET(Q3)가 온상태로 되어 MOSFET(Q5와 Q6)를 온상태로 하고 있기 때문에, 상기 P패널형 MOSFET(Q2)의 온상태에 의해서 출력(VOUT)은 전원전압(VDDQ)과 같은 하이레벨을 출력시킬 수 있다.

상기 고저항 부하소자로서 N채널형 MOSFET(Q10)와 P채널형 MOSFET(Q11)를 병렬 접속한 경우에는, MOSFET의 문턱치 전압에 의한 레벨손실이 없고, 노드(PIN)를 전원전압(VDDQ)과 같은 하이레벨로, 노드(NIN)를 회로의 접지전위(VSS)와 같은 로레벨까지 변화시킬 수 있다. 이에 의해, 입력신호(VIN)가 풀진폭 동작시인 때에 VDDQ 또는 VSS로 고정된 때 스위치 MOSFET(Q1 또는 Q2)를 확실하게 오프상태로 할 수 있기 때문에 차동증폭회로에서의 소비전류를 저감시킬 수 있다.

상기 노드(NIN)의 로레벨에 의해 N채널형의 스위치 MOSFET(Q1)가 오프상태로 되면 차동증폭회로는 증폭동작을 정지하지만, 출력신호(VOUT)는 상기 하이레벨로 유지된다. 이때 입력전압 트래킹형 바이어스전압 발생회로(VTBG)의 P채널형 MOSFET(Q9)도 오프상태가 되기 때문에, 거기에 관통전전류를 흐르지 않게 할 수 있다. 따라서, 차동증폭회로 및 바이어스전압 발생회로로 이루어지는 입력회로 전체의 소비전류는 이론적으로는 제로가 된다.

이것은 다이나믹형 RAM과 같은 반도체 집적회로장치의 아이들 스탠바이시에 어드레스, 커맨드, 데이터계의 입력회로의 전류를 저감할 수 있는 것을 의미하고 있다. 더욱이, 입력신호가 VDDQ로 고정되어 있는 상태로부터 VSS로 내려가는 경우에는, 도 4의 시뮬레이션 결과에 의해 형성된 파형도에 나타낸 바와 같이, 그때까지 VSS로 인하되어 있던 노드(NIN)만이 빠르게 VDDQ로 인상되고, 스위치 MOSFET(Q1)가 온상태로 되어 즉시 차동증폭회로의 증폭동작이 재개된다.

결국, 입력신호(VIN)가 VDDQ로 고정된 상태로부터, LVTTL 같은 입력신호에 대응하여 로레벨로 변화하면, 그 레벨이 중심전압(VREF)에 도달하기 전에, 노드(NIN)가 하이레벨로 상승하여 차동증폭회로를 동작상태로 하기 때문에, 입력신호(VIN)가 기준전압(VREF) 보다도 저하하면, 그것에 대응하여 출력신호(VOUT)가 하이레벨로부터 로레벨로 변화하는 것으로 되어, LVTLL 인터페이스와 동등한 출력신호(OUT)를 형성할 수 있다. 입력신호가 VSS에서 VDDQ로 상승하는 경우도 같은 원리로 차동증폭회로를 비동작상태로부터 상기와 같은 증폭동작으로 바꿀 수 있다.

본 발명회로는 SSTL과 같은 소진폭 입력에 대하여 안정하게 동작하는 외에, 풀진폭 입력으로 입력신호가 VDDQ, VSS로 고정된 경우에는 소비전류를 0으로 한다고 하는 CMOS형 입력버퍼의 특성도 가지고 있고, 전 인터페이스에 대하여 공통으로 사용하도록 할 수 있다.

도 2에서는, 차동 MOSFET(Q3, Q4)와 같이 N채널형 MOSFET의 차동증폭회로를 사용한 예를 나타내었지만, P채널형 MOSFET의 차동증폭회로를 사용하더라도 좋다. 일반적으로 NMOS를 구비하는 차동증폭회로에서는 출력진폭의 최대치, 최소치가 모두 전원전압에 의존하여 커진다. 그 때 진폭의 최소치는 다음단 인버터회로의 동작전압의 중간전위측으로 시프트하는 것이 되기 때문에, 다음단 인버터회로에 관통전류가 커진다. 그것에 대하여, P채널형 MOSFET를 구비하는 차동증폭회로에서는 최소치가 거의 VSS로 일정하기 때문에, 다음단 인버터회로의 관통전류를 억제할수 있다.

도 5a 및 도 5b에는 본 발명에 관한 입력회로의 동작의 일례를 나타내는 파형도가 나타나 있다. 도 5a에는 입력신호(VIN)가 SSTL과 같은 소진폭신호로 되는 경우가 나타나 있고, 도 5b에는 입력신호(VIN)가 전원전압(VDDQ)과 접지전위(VSS)와 같은 대진폭으로 되는 LVTTL(LVCMOS)의 경우가 나타나 있다.

도 5a에 있어서,입력신호가 VHmin과 VLmax의 범위에서 변화하는 경우에는, 노드(PIN)가 로레벨로 고정되고, 노드(NIN)가 하이레벨로 고정되어 상기 MOSFET(Q2와 Q1)이 온상태를 유지한다. 그 까닭에, 차동증폭회로에는 정전류 MOSFET(Q7)에서 형성되는 동작전류가 흘러, 상기 입력신호(VIN)를 증폭하여 전원전압(VDDQ)과 회로의 접지전위(VSS)에 대응한 대진폭 출력신호(VOUT)로 증폭된다. 엄밀히는 상기 차동증폭회로의 출력신호(VOUT)는, 전원전압(VDDQ) 측과 회로의 접지전위(VSS) 측에 각각 차동증폭회로의 동작에 필요한 잔류전압이 발생하기 때문에, 그것을 CMOS 인버터회로에 공급하고 증폭하여 동 도면과 같은 CMOS레벨로 변환된다.

도 5a에 있어서, 입력신호(VIN)가 VHmin과 VLmax의 범위에서 변화할 때에는, 바이어스전압 발생회로에 의해 노드(PIN)가 로레벨로, 노드(NIN)가 하이레벨로 고정되기 때문에, 차동증폭회로의 P채널형 스위치 MOSFET(Q2)와 N채널형 스위치 MOSFET(Ql)가 함께 온상태로 된다. 따라서, 차동증폭회로는 전류원 MOSFET(Q7)에서 형성된 정전류에 의해 항상 증폭동작을 한다. 이 때문에, 입력신호(VIN)가 기준전압(VREF)보다 높을 때에는 출력신호(OUT)를 하이레벨로 하고, 입력신호(VIN)가 기준전압(VREF)보다 낮을 때에는 출력신호(OUT)를 로레벨로 한다.

도 5b에 있어서, 입력신호(VIN)가 VDDQ와 VSS와 같은 대진폭인 때, 예컨대 입력신호(VIN)가 회로의 접지전위(VSS)와 같은 로레벨에 있을 때, 노드(PIN)가 하이레벨로 되어 출력신호(VOUT)도 로레벨로 되어 있다. 상기 입력신호(VIN)가 하이레벨로 변화하면, 바이어스전압 발생회로의 N채널형 MOSFET(Q8)의 온상태에 의해, 노드(PIN)가 급격하게 로레벨로 변화하고, 차동증폭회로의 P채널형 MOSFET(Q2)를 온상태로 하여 증폭동작을 개시하기 때문에, 이러한 입력신호(VIN)의 레벨이 기준전압(VREF)을 초과하여 높아지면, 출력신호(VOUT)를 로레벨로부터 하이레벨로 변화시킨다.

상기 입력신호(VIN)가 하이레벨로 안정되면, 바이어스전압 발생회로의 P채널형 MOSFET(Q9)가 오프상태로 되고, 노드(NIN)가 고저항 소자로서의 MOSFET(Ql0과 Q 11)를 통해서 로레벨측으로 뽑힌다. 이것에 의해, 차동증폭회로의 N채널형 MOSFET(Q1)가 오프상태로 되어, 일정시간 이상 입력신호(VIN)가 하이레벨로 안정되어 있을 때, 차동증폭회로에 흐르는 동작전류를 커트하여 저소비 전력모드로 한다. 이 때, 바이어스전압 발생회로에서도, 상기 P채널형 MOSFET(Q9)의 오프상태에 의해 정상적인 직류전류가 커트된다.

상기 입력신호(VIN)가 전원전압(VDDQ)에서 회로의 접지전위(VSS)와 같은 로레벨로 변화하면, P채널형 MOSFET(Q9)의 온상태에 의해 노드(NIN)가 하이레벨로 되고, 차동증폭회로의 N채널형 MOSFET(Q1)를 온상태로 하기 때문에, 이러한 입력신호(VIN)의 레벨이 기준전압(VREF)을 초과하여 저하하면, 출력신호(VOUT)를 하이레벨로부터 로레벨로 변화시킨다. 그리고, 상기와 같이 일정시간 이상 입력신호(VIN)가 로레벨로 안정되어 있을 때, 차동증폭회로에 흐르는 동작전류를 커트하여 저소비 전력모드로 한다. 이 때, 바이어스전압 발생회로에서도 상기 N채널형 MOSFET(Q8)의 오프상태에 의해서 정상적인 직류전류가 커트된다.

도 6에는, 입력전압 트래킹형 바이어스전압 발생회로의 다른 일실시예의 회로도가 나타나 있다. 이 실시예 회로에서는, 노드(PIN과 NIN)에 독립적으로 입력전압 트래킹형 바이어스전압 발생회로를 설치하는 것으로, 제어를 용이하게 하는 것이다. 즉, MOSFET(Q8와 Q9)가 구동 MOSFET로 되고, MOSFET(Q11와 Q10)가 고저항 부하 MOSFET로 된다. 상기 고저항소자로서, 도 2와 같이 병렬접속한 패스게이트를 사용하지 않고서 단체(單體)로 사용할 수 있기 때문에, 고저항으로 하기 위해서 채널길이를 길게 하는 일 없이, 짧은 채널 길이의 MOS로 같은 정도의 저항치를 얻을 수 있다.

도 7에는, 입력전압 트래킹형 바이어스전압 발생회로의 또 다른 일실시예의 회로도가 나타나 있다. 이 실시예 회로에서는, 노드(PIN과 NIN)를 공통으로 하는 것이다. 소진폭신호를 입력한 경우에 차동증폭회로를 온시키기 위해서, 고저항 소자로서 N채널형 MOSFET(Q10)와 P채널형 MOSFET(Q11)를 N채널형 MOSFET(Q8)와 P채널형 MOSFET(Q9)로 이루어지는 CMOS 인버터회로의 안에 끼워 넣고, 도 9에 나타내는 바와 같은 출력 전달특성을 형성하여, 노드(PIN, NIN)를 중간전위로 유지하도록 하는 것이다. 이와 같이 노드(PIN과 NIN)가 중간전위로 되기 때문에, 차동증폭회로를 스위치하고 있는 MOSFET(Ql과 Q2)는 풀로 온상태로는 되지 않고 포화영역 가까이에서 동작하기 쉽게 된다. 따라서 CMRR이 커지는 것으로 기대된다.

도 8에는, 본 발명에 관한 입력회로의 다른 일실시예의 회로도가 나타나 있다. 이 실시예에서는, 저진폭 입력에 사용한 때의 입력회로에서의 파워다운 기능이 부가된다. 다이나믹형 RAM에서는, 마이크로프로세서 등의 외부장치와의 인터페이스를 실현하기 위해서 상기의 입출력회로는 그것에 대응한 외부 전원전압(VDDQ)에 의해 동작하게 된다. 이에 대하여, 내부회로는 고집적화를 위해 미세화된 소자에서의 내압을 확보하기 위해서, 상기 외부 전원전압(VDDQ)을 강압하여 형성된 내부전압(VDD)으로 동작하게 된다.

이와 같이 내부회로가 강압된 동작전압(VDD)으로 동작하게 되는 경우, 입력회로는 외부 입력신호의 전압레벨을 상기 내부신호레벨로 변환한다고 하는 기능도 더불어 가지도록 된다. 다만, 내부회로는 MOS 회로로 구성되어 있는 경우에, 그 입력임피던스는 높기 때문에 입력회로에서 각별히 신호레벨을 낮게 하여 내부회로에 전할 필요는 없다. 단지, 내부회로에 있어서는 상기 외부 전원전압(VDDQ)에 대응한 높은 전압이 그대로 공급되는 입력 MOSFET에서는, 그에 걸맞는 내압을 가지도록 될 필요가 있다.

도시하지 않은 내부회로에 의해 파워다운 신호(PWD)가 형성된다. 그 때문에, 파워다운 신호(PWD)의 신호레벨은, 내부전압(VDD)에 대응한 VDD - VSS와 같은 신호레벨로 된다. 따라서, 상기 파워다운 신호(PWD)는, 다음의 레벨변환회로에 의해 VDDQ에 대응한 신호레벨로 변환된다. 상기 파워다운 신호(PWD)는, 게이트에 정상적으로 내부 전원전압(VDD)이 공급된 N채널형 MOSFET(Q12)의 소스와, 소스에 회로의 접지전위가 주어진 N채널형 MOSFET(Q13)의 게이트에 공급된다. 상기 MOSFET(Q12와 Q13)의 드레인과 전원전압(VDDQ)와의 사이에는, 게이트와 드레인이 교차접속된 P채널형 MOSFET(Q14과 Ql5)가 설치된다.

상기 레벨변환회로는, 상기 신호(PWD)에 대하여 반전되고, 또한 하이레벨이 VDDQ로 된 파워다운 제어신호(/PWD)를 형성하며, 상기 고저항을 구성하는 N채널형 MOSFET(QlO)의 게이트에 공급된다. 또한, 상기 외부 전원전압(VDDQ)으로 동작하는 인버터회로(IV1)를 통해서 반전되어, 상기 고저항을 구성하는 P채널형 MOSFET(Q11)의 게이트에 공급된다. 이에 의해 내부회로에서 형성된 파워다운 신호(PWD)가 하이레벨로 되면, 상기 레벨변환회로의 출력신호(/PWD)가 로레벨로 되고, 상기 N채널형 MOSFET(Ql0)를 오프상태로 한다. 상기 레벨변환회로의 출력신호(/PWD)가 로레벨에 대응하여, 인버터회로(IV1)의 출력신호가 외부 전원전압(VDDQ)에 대응한 하이 레벨로 되어, 상기 P채널형 MOSFET(Q11)를 오프상태로 한다.

이에 의해, 반도체 집적회로장치가 파워다운모드로 될 때, 입력회로에 SSTL과 같은 소진폭의 입력신호가 공급된 상태에 있어서도, 상기 바이어스전압 발생회로에는 직류전류가 흐르지 않게 할 수 있다. 그리고, 상기 파워다운 제어신호(/PWD)는, P채널형 MOSFET(Q19)를 온상태로 하고 출력신호를 형성하는 인버터회로(IV3)의 입력신호를 외부 전원전압(VDDQ)으로 고정하기 때문에, 내부 회로에 전해지는 입력신호는 외부단자로부터 공급되는 입력신호(VIN)에는 무관하게 로레벨의 신호가 전해진다.

상기와 같은 레벨변환회로를 통해서 형성된 파워다운 제어신호(/PWD)에 의한 바이어스전압 발생회로와 상기 출력회로의 제어동작에 더하여, 차동증폭회로도 동작전류가 정지하게 된다. 결국, 전류원으로서의 MOSFET(Q7)의 게이트에는 P채널형 MOSFET(Q18)와 N채널형 MOSFET(Q17)로 이루어지는 CMOS 스위치를 통하여 정전압(VBL)이 전해진다. 이 CMOS 스위치를 구성하는 P채널형 MOSFET(Q18)의 게이트에는, 상기내부회로에서 형성된 파워다운 신호(PWD)가 공급되고, N채널형 MOSFET(Q17)의 게이트에는 그 반전신호를 형성하는 인버터회로(IV2)의 출력이 공급되는 것에 의해, 파워다운모드일 때에 오프상태로 된다. 그리고 상기 파워다운 신호(PWD)가 게이트에 공급된 N채널형 MOSFET(Q16)에 의해, 상기 MOSFET(Q7)의 게이트에는 회로의 접지전위가 주어지므로 오프상태로 된다.

상기와 같은 입력회로는 동작모드에 대응하여 동작의 제어를 행하도록 할 수 있는 어드레스 입력회로나 제어신호의 입력회로 및 데이터 입력회로에 적용할 수가 있다. 예컨대, 후술한 바와 같은 싱크로너스 DRAM에서는 항상 입력신호의 상태를 감시할 필요가 있는 클록 이네이블 신호(Clock enable signal, CKE)를 제외하고, 상기 입력회로를 이용할 수가 있다. 상기 클록 이네이블신호(CKE)를 받는 입력회로로서는, 상기 도 2에 나타낸 회로를 사용할 수 있다.

도 10에는, 본 발명에 관한 입력회로의 또 다른 일실시예의 회로도가 나타나 있다. 이 실시예에서는, 동작모드 그 자체가 제한되는 입력회로에 적합하다. 예컨대, 상기 싱크로너스 DRAM의 데이터 입력회로는 라이트(write)모드로 될 때에 유효하게 된다. 따라서, 이러한 입력회로에서는, 상기 바이어스전압 발생회로와, 그 출력에 의해 제어되는 스위치 MOSFET(Q1과 Q2)가 생략된다. 그리고, 상기 레벨변환회로와, 전류원 MOSFET(Q7)의 동작을 제어하는 회로에 의해서 입력회로의 동작 그 자체가 제어된다. 이 경우의 파워다운 신호(PWD)는, 상기 라이트모드 이외인 때에 발생되어 상기 동작전류를 제한하여 버리기 때문에, 상기와 같은 바이어스전압 발생회로나 그에 의해 제어되는 스위치 MOSFET를 생략하더라도 실질적으로는 어떤 문제도 생기지 않는다.

도 11에는, 상기 도 8에 나타낸 입력회로의 동작의 일례를 설명하기 위한 파형도가 나타나 있다. 동 도면에서는, 입력회로는 SSTL과 같은 소진폭신호로 동작하는 경우가 나타나 있다. 내부회로에 의하여 파워다운 신호(PWD)가 로레벨인 때에는, 상기와 같이 입력신호(VIN)에 대응하여 출력신호(VOUT)를 형성한다고 하는 동작을 하는 것이다.

내부회로에 의해 파워다운 신호(PWD)가 내부전압(VDD)에 대응한 하이레벨로 변화하면, 그 레벨변환된 파워다운 제어신호(/PWD)가 로레벨로 변화하여, 상기와 같이 바이어스전압 발생회로의 동작과 차동증폭회로의 동작을 정지시키고, 출력신호(VOUT)를 입력신호(VIN)의 변화에 무관하게 전원전압(VDDQ)과 같은 하이레벨로 고정하는 것이다.

싱크로너스 DRAM에서, 클록 이네이블 신호(CKE)를 로레벨로 한다. 내부회로에서 상기 신호(CKE)가 미리 정해진 일정시간 이상 로레벨이라고 판정되면, 상기 파워다운신호(PWD)를 하이레벨로 한다. 이와 같은 외부제어신호에 의해 소비전류를 저감시킬 수 있다. 또한, 셀프 리프레시 커맨드 입력으로부터 CKE = 로레벨을 유지하고 있는 사이에, 셀프 리프레시 동작이 계속하여 행해지고, 그 동안에 입력회로를 불활성화하여 소비전류를 저감시키도록 이용할 수 있다.

도 12에는, 본 발명에 관한 입력회로의 또 하나의 실시예의 회로도를 나타내고 있다. 이 실시예에서는, NMOS입력의 차동증폭회로(이하, 차동앰프라고 한다) 앰프와 PMOS입력의 차동앰프를 조합시켜 상보적인 구성으로 하고, 상기 2개의 차동앰프는 어느 것이나 정상출력으로 한다.

상기 차동앰프(NMOS-AMP)는 차동형태의 N채널형 MOSFET와, 그 드레인에 설치된 전류미러형태의 P채널형 MOSFET로 이루어지는 부하회로와, 상기 차동 MOSFET의 공통 소스에 설치되어 동작전류를 형성하는 MOSFET회로로 구성된다. 이 실시예에서는, 상기 부하회로와 한 쪽의 동작전압인 전원전압(VDD)과의 사이는 P채널형의 더미 MOSFET가 설치되고, 그 게이트에는 회로의 접지전위가 정상적으로 공급된다. 상기 N채널형의 차동 MOSFET의 공통소스와 다른 쪽의 동작전압인 회로의 접지전위와의 사이에는, 특히 제한되지 않지만, SSTL용과 LVTTL용의 동작전류를 형성하는 MOSFET회로가 설치된다.

상기 SSTL용과 LVTTL용의 MOSFET회로는, 본딩옵션에 의해 형성된 선택신호(BPSLDB와 BPSLD)로 각각 스위치 제어되는 MOSFET와, 상기 MOSFET와 각각 직렬형태로 접속되고 게이트에 소정전압이 인가되어 동작전류를 형성하는 MOSFET로 구성된다. 상기 선택신호(BPSLDB와 BPSLD)는, SSTL입력 또는 LVTTL입력에 대응하여 본딩옵션에 의해 형성되는 상보신호이고, 한쪽이 하이레벨인 때에는 다른 쪽이 로레벨로 된다. 이에 의해, SSTL용과 LVTTL용에 대응한 동작전류가 선택적으로 흐르도록 된다.

상기 SSTL용에 대응한 동작전류는, 상기 도 2의 실시예와 마찬가지로 입력전압 트래킹형 바이어스전압 발생회로(VTBG)에서 형성된 제어전압(VGN)을 사용한 피드포워드제어를 행하고, LVTTL에 대응한 동작전압은 다음에 설명하는 출력측에 설치된 인버터회로(INV)의 출력신호에 의한 피드백제어를 하게 된다. 상기 입력전압 트래킹형 바이어스전압 발생회로(VTBG)는, 상기 설명한 바와 같이 차동앰프의 전류차단동작을 행하는 것이기 때문에, 풀진폭시 전류차단회로라고 부르는 것도 가능하다. 이하, 동작의 이해를 쉽게 하기 위해서 상기 VTBG를 풀진폭시 전류차단회로라고 한다.

상기 차동앰프(PMOS-AMP)는, 차동형태의 P채널형 MOSFET와, 그 드레인에 설치된 전류미러 형태의 N채널형 MOSFET로 이루어지는 부하회로와, 상기 차동 MOSFET의 공통소스에 설치되어 동작전류를 형성하는 MOSFET회로로 구성된다. 이 실시예에서는, 상기 부하회로와 다른 쪽의 동작전압인 회로의 접지전위와의 사이는, N채널형 파워스위치 MOSFET가 설치되고, 그 게이트에는 파워다운신호(PWDDB)가 공급된다. 상기 차동앰프(NMOS-AMP)의 더미 MOSFET는, 상기 파워다운 MOSFET에 대응한 것이고, 양 차동앰프의 동작조건을 밸런스시키기 위한 것이다.

상기 차동앰프(PMOS-AMP)에 설치되는 SSTL용과 LVTTL용의 MOSFET회로도, 상기와 같이 본딩옵션에 의해 형성된 선택신호 BPSLDB와 BPSLD로 각각 스위치제어되는 MOSFET와, 상기 MOSFET와 각각 직렬형태로 접속되고 게이트에 소정전압이 인가되어 동작전류를 형성하는 MOSFET로 구성된다. 상기 SSTL용에 대응한 동작전류는, 상기 풀진폭시 전류차단회로(VTBG)에서 형성된 제어전압(VGP)을 사용한 피드포워드 제어를 하여, LVTTL에 대응한 동작전압은 출력측에 설치된 인버터회로(INV)의 출력신호에 의한 피드백제어를 행하도록 된다.

상기 2개의 차동앰프(NMOS-AMP와 PMOS-AMP)는, 입력신호(VIN)에 대하여 정상출력을 형성하는 것이고, 그 출력단자가 공통으로 접속된다. 이 공통화된 출력단자는 출력 인버터회로(INV)의 입력단자에 접속되고, 그 출력단자로부터 출력신호(OUTB)가 형성된다. 이 출력신호(OUTB)는 상기 LVTTL입력에 대응한 피드백제어를 위해, NMOS-AMP 측에서는 선택신호 BPSLD에 의해 스위치 제어되는 MOSFET와 직렬로 접속된 MOSFET의 게이트로 귀환되고, PMOS-AMP측에서는 선택신호(BPSLDB)에 의해 스위치 제어되는 MOSFET와 직렬로 접속된 MOSFET의 게이트로 귀환된다.

이 실시예에서는, 파워다운 모드인 때의 전류저감을 위해 상기 풀진폭시 전류차단회로(VTBG)의 동작전류를 차단하는 P채널형 MOSFET와, 그 때의 출력신호를 회로의 접지전위와 같은 로레벨로 고정하는 N채널형 MOSFET가 설치된다. 이들 MOSFET의 게이트에는 파워다운신호(PWDSL)가 공급된다. 상기 파워다운 신호(PWDSL)가 하이레벨로 되는 파워다운 모드에서는, 상기 N채널형 MOSFET가 온상태로, P채널형 MOSFET가 오프상태로 되어, 풀진폭시 전류차단회로(VTBG)의 동작전류가 차단됨과 동시에, 그 때의 출력신호(VGN과 VGP)가 회로의 접지전위와 같은 로레벨로 고정된다.

차동앰프 측에 있어서도, PMOS-AMP의 상기 N채널형 파워다운 MOSFET의 게이트에는 파워다운신호(PWDDB)가 공급되고, 2개의 차동앰프의 출력단자와 전원전압(VDD)과의 사이에는, 상기 파워다운신호(PWDDB)에 의하여 스위치 제어되는 P채널형의 풀업 MOSFET가 설치된다. 이에 의해, 상기 파워다운신호(PWDDB)가 로레벨로 되는 파워다운 모드에서는, 차동앰프(PMOS-AMP)의 동작전류가 차단됨과 동시에, 양 차동앰프(NMOS-AMP와 PMOS-AMP)의 출력단자는 전원전압(VDD)으로 풀업된다. 이 차동앰프의 출력단자의 전원전압(NDD)으로의 풀업에 의해, 상기 인버터회로(INV)의 출력신호는 로레벨로 고정된다. 상기 인버터회로(INV)의 출력신호에 의해, 차동앰프(NMOS-AMP)에서는, 차동 MOSFET의 공통소스에 설치된 동작전류를 형성하는 MOSFET가 오프상태로 되어 동작전류의 차단이 행해 진다.

상기와 같이 NMOS입력의 차동앰프(NMOS-AMP)와 PMOS 입력의 차동앰프(PMOS-AMP)를 조합시켜 상보적인 구성으로 하고, 차동앰프(NMOS-AMP와 PMOS-AMP)는 어느 것이나 정상출력 동작으로서 출력을 공통화하며, SSTL과 LVTTL과의 입력전환은 본딩옵션에 의해 형성된 선택신호(BPSLD와 BPSLDB)를 사용하여 차동앰프의 전류차단 방법을 전환한다. SSTL 입력시에는 상기 풀진폭시 전류차단회로(VTBG)에 의해 형성된 제어신호(VGN과 VGP)를 사용한 피드포워드 제어를 행하고, LVTTL 입력에서는 출력측에 설치되어 인버터회로(INV)의 출력신호(OUTB)를 사용한 피드백 제어를 행한다.

상기와 같은 입력회로에 있어서는, 출력에 영향을 주는 플로팅노드가 발생하는 일 없이, LVTTL에서의 대기전류가 작고, 지연시간의 편차가 작은 입력회로를 실현할 수 있다. 또한, 외부입력의 셋업 홀드시간을 작게 할 수 있고, LVTTL에서의 대기전류를 작게 할 수 있다.

입력신호(VIN)가 하이레벨이든지 로레벨이든지, 기준전압 또는 참조전압(VREF)이 입력된 MOSFET를 경유하여 전류패스가 확보되기 때문에, 출력단자는 플로팅으로 되지 않는다. LVTTL 입력시에는, 피드백제어에 의해 NMOS 입력의 차동앰프(NMOS-AMP)와 PMOS 입력의 차동앰프(PMOS-AMP)가 서로 번갈아 동작한다. 직류특성은 CMOS 인버터회로에 가까운 전류특성으로 되고, 관통전류가 충분히 작게 된다.

SSTL 입력시에는, 소진폭 입력인 때 NMOS 입력의 차동앰프(NMOS-AMP)와 PMOS 입력의 차동앰프(PMOS-AMP)가 동작한다. 입력신호(VIN)의 동상(同相)성분에 대하여, NMOS 입력의 차동앰프(NMOS-AMP)와 PMOS 입력의 차동앰프(PMOS-AMP)가 서로 보충하여, 합계 전류의 변화량은 작고, 지연시간의 변화가 작다. 이 SSTL 입력시에 있어서 풀진폭의 입력신호(VIN)이 입력되면, 상기 풀진폭시 전류차단회로(VTBG)에 의해 형성된 제어신호(VGN와 VBP)를 사용한 피드포워드 제어에 의해, 양 차동앰프에서의 관통전류가 차단된다.

상기 SSTL 인터페이스와 LVTTL 인터페이스와의 전환은, 특히 제한되지 않지만, 본딩옵션에 의한 선택신호(BPSLD) 및 그 반전신호(BPSLDB)에 의해, 2개의 차동앰프(NMOS-AMP와 PMOS-AMP)의 공통소스에 설치된 MOSFET 회로를 제어함으로써 행해 진다. 신호(PWDDB)는 파워다운 제어용의 신호이고, 파워다운시에 로레벨로 한다. 신호(PWDSL)은 후술하는 바와 같이 본딩옵션과 파워다운 제어의 논리를 취한 신호이고, SSTL 인터페이스시에서는 파워다운시 및 LVTTL 인터페이스시에서는 무조건 하이레벨로 된다.

도 13a 및 도 13b에는, 본 발명에 관한 입력회로의 SSTL 인터페이스시의 동작을 설명하기 위한 특성도가 나타나 있고, 도 13a에는 상기 풀진폭시 전류차단회로(VTBG)에서 형성된 제어신호(VGN, VGP)와 입력전압(VIN)과의 관계가 나타나 있으며, 도 13b에는 차동앰프의 전류와 입력전압(VIN)과의 관계가 나타나 있다. 상기 SSTL 인터페이스시에서는 신호(BPSLD)가 전원전압(VDD)과 같은 하이레벨로, 신호(BPSLDB)가 접지전압(VSS)과 같은 로레벨로 되고, 풀진폭시 전류차단회로(VTBG)에 의해 형성된 제어신호(VGN과 VGP)에 의해 2개의 차동앰프(NMOS-AMP 및 PMOS-AMP)의 동작전류가 제어된다.

도 13a에 나타내는 바와 같이, 입력신호(VIN)가 VSS근방에서는 제어신호(VGN, VGP) 모두 전원전압(VDD)으로 되고, PMOS입력의 차동앰프(PMOS-AMP)의 공통소스부의 P채널형 MOSFET가 오프상태로 되며, PMOS입력의 차동앰프(PMOS-AMP)의 동작전류가 차단된다. 이 때, NMOS입력의 차동앰프(NMOS-AMP)는 입력신호(VIN)가 게이트에 접속된 N채널형의 차동 MOSFET가 오프상태로 된다. 그 결과, P채널형의 전류미러회로에 흐르는 전류가 0으로 되고, NMOS입력 차동앰프(NMOS-AMP)의 동작전류도 0으로 된다. 또한, 입력신호(VIN)가 전원전압(VDD) 근방에서는 제어신호(VGN, VGP) 모두 회로의 접지전위(VSS)로 되고, NMOS 입력의 차동앰프의 전류가 차단되어, 입력신호(VIN)가 게이트에 접속된 P채널형의 차동 MOSFET가 오프상태로 되는 것에 의해, PMOS입력의 차동앰프의 전류는 0으로 된다.

한편, 입력신호(VIN)가 참조전압(VREF) 근방의 통상 동작영역에서는 제어신호(VGN)가 전원전압(VDD)으로, 제어신호(VGP)가 회로의 접지전위(VSS)로 되고, NMOS의 입력 차동앰프(NMOS-AMP)와 PMOS 입력의 차동앰프(PMOS-AMP)의 양쪽이 활성화 된다. 도 13b에 나타낸 바와 같이, 입력신호(VIN)가 상기 참조전압(VREF)보다 높게 되면, NMOS 입력의 차동앰프(NMOS-AMP)를 흐르는 전류가 크게 되는 것에 대하여, PMOS 입력의 차동앰프(PMOS-AMP)를 흐르는 전류는 작게 된다.

역으로 입력신호(VIN)가 상기 참조전압(VREF)보다 낮게 되면, NMOS입력의 차동앰프(NMOS-AMP)를 흐르는 전류가 작게 되는데 비하여, PMOS입력의 차동앰프(PMOS-AMP)를 흐르는 전류는 커진다. 그 때문에, 2개의 차동앰프(NMOS-AMP와 PMOS-AMP)를 흐르는 전류의 합계는 입력신호(VIN)의 레벨에 의존하지 않고 거의 일정하게 유지된다. 따라서 입력신호(VIN)와 참조전압(VREF)의 동상성분이 변화하더라도, 동작속도의 변화는 작게 되고, P채널형 MOSEET와 N채널형 MOSFET의 특성비가 변화하더라도 영향이 작게 된다.

도 14a 및 도 14b에는 본 발명에 관한 입력회로의 LVTTL 인터페이스시의 동작을 설명하기 위한 특성도가 나타나 있고, 도 14a에는, 상기 출력신호(OUTB)와 입력전압(VIN)과의 관계가 나타나 있으며, 도 14b에는, 차동앰프의 전류와 입력전압(VIN)과의 관계가 나타나 있다. 상기 LVTTL 인터페이스시에서는 선택신호(BPSLD)가 회로의 접지전위(VSS), 선택신호(BPSLDB)가 전원전압(VDD)으로 되고, 인버터회로(INV)의 출력신호(OUTB)에 의해 전류가 제어된다.

입력 신호(VIN)가 참조전압(VREF)보다 낮을 때, 출력신호(OUTB)는 전원전압(VDD)과 같은 하이레벨로 되고, PMOS입력의 차동앰프(PMOS-AMP)의 전류가 차단된다. 역으로, 입력신호(VIN)가 참조전압(VREF)보다 높을 때, 출력신호(OUTB)는 회로의 접지전위(VSS)와 같은 로레벨로 되고, NMOS 입력의 차동앰프(NMOS-AMP)의 전류가 차단된다. 그 결과 소자의 미세화에 의해서, P채널형 MOSFET 및 N채널형 MOSFET의 문턱치전압이 작을 때라도 대기전류를 충분히 작게 할 수 있다.

입력신호(VIN)가 로레벨로부터 하이레벨로 변할 때에는, 출력신호(0UTB)가 로레벨로 되기까지 NMOS입력의 차동앰프(NMOS-AMP)가 활성화된다. 상기 입력신호(VIN)가 하이레벨로부터 로레벨로 변할 때에는, 출력신호(OUTB)가 하이레벨이 될 때까지 PMOS입력의 차동앰프(PMOS-AMP)가 활성화된다. 따라서, 상기 입력신호(VIN)의 변화시에는 충분한 구동능력이 얻어지고, 그에 대응하여 출력신호(OUTB)를 고속으로 변화시키는 것으로 된다.

도 15에는, 본 발명에 관한 입력회로의 또 하나의 일실시예의 회로도가 나타나 있다. 이 실시예 회로는 파워다운에서의 출력이 상기 도 12와는 역으로 된 입력회로가 나타나 있다. 신호(PWDD)는, 파워다운 제어용의 신호이고, 파워다운시에 하이레벨로 된다. 신호(PWDSLB)는 본딩옵션과 파워다운 제어와의 논리를 취한 신호이고, SSTL 인터페이스시에서의 파워다운시 및 LVTTL 인터페이스시는 무조건으로 로레벨로 된다.

이 실시예 회로는, 상기 도 12의 회로와는 역으로 풀진폭시 전류차단회로(VTBG)는 회로의 접지전위측에 설치된 파워다운용의 N채널형 MOSFET가 상기 신호(PWDSLDB)의 로레벨에 의해 오프상태로 됨과 동시에, 그 때의 제어신호(VGN과 VGP)는, 온상태로 되는 P채널형 MOSFET에 의해 전원전압(VDD)으로 풀업된다.

차동앰프측에서는, NMOS-AMP의 상기 P채널형의 파워다운 MOSFET의 게이트에는 파워다운신호(PWDD)가 공급되고, 2개의 차동앰프의 출력단자와 회로의 접지전위(VSS)와의 사이에는, 상기 파워다운신호(PWDD)에 의해 스위치 제어되는 N채널형의 풀다운 MOSFET가 설치된다. 이에 의해, 상기 파워다운신호(PWDD)가 하이레벨로 되는 파워다운 모드에서는, 차동앰프(NMOS-AMP)의 동작전류가 차단됨과 동시에, 양 차동앰프(NMOS-AMP와 PMOS-AMP)의 출력단자는 회로의 접지전위(VSS)로 풀다운된다.

이 차동앰프의 출력단자의 풀다운에 의한 로레벨에 의해서, 상기 인버터회로(INV)의 출력신호는 하이레벨로 고정된다. 이 인버터회로(INV)의 출력신호에 의해, 차동앰프(PMOS-AMP)에서는 차동 MOSFET의 공통소스에 설치된 동작전류를 형성하는 MOSFET가 오프상태로 되어 동작전류의 차단이 행해진다. 이 때에는, 차동앰프(PMOS-AMP)의 전류미러 부하회로와 회로의 접지전위와의 사이에 N채널형의 더미 MOSFET가 설치되고, 그 게이트에 전원전압(VDD)이 공급됨으로써 정상적으로 온상태로 된다.

도 16에는, 신호발생회로의 일실시예의 회로도가 나타나 있다. 이 신호발생회로는 상기 도 12에 나타낸 입력회로로 향해져 있다. 결국, 이 실시예의 신호발생회로는, 상기 도 12의 입력회로에 설치되는 풀진폭시 전류차단회로(VTBG)에 공급되는 파워다운신호(PWDSL)나 차동앰프(NMOS-AMP, PMOS-AMP)에 공급되는 파워다운신호(PWDDB) 및 선택신호(BPSLD, BPSLDB)를 형성한다.

특히 제한되지 않지만, 파워다운신호(PWD)와 선택신호(BPSL)는 내부회로에서 형성된 저진폭신호로 된다. 내부회로는, 외부단자로부터 공급되는 전원전압(VDD)을 강압하여 형성된 내부전압(VCL)에 의해 동작하게 된다. 예컨대, 전원전압(VDD)이 3.3V나 2.5V인 때, 내부강압전압(VCL)은 2.0V 또는 1.8V와 같은 저전압으로 된다.

레벨변환회로(LVC1과 LVC2)는 상기 내부강압전압(VCL)에 대응한 저진폭의 파워다운신호(PWD)와 선택신호(BPSL)를 전원전압(VDD)에 대응한 비교적 큰 신호진폭으로 변환된다. 선택신호(BPSLD)는 상기 레벨변환회로(LVC2)에 의해 형성된 출력신호이다. 선택신호(BPSLDB)는 상기 선택신호(BPSLD)가 CMOS 인버터회로에 의해 반전되어 형성된다.

파워다운신호(PWD)가 레벨변환회로(LVC1)에서 레벨변환된 신호는, CMOS 인버터회로에 의해 반전되어 파워다운신호(PWDDB)로서 차동앰프의 파워스위치 MOSFET 및 풀업 MOSFET에 공급된다. 상기 신호(PWDDB)와 상기 선택신호(BPSLD)는 NAND게이트회로(NAG1)에 공급되고, 풀진폭시 전류차단회로(VTBG)에 공급되는 파워다운신호(PWDSL)가 형성된다. 이것에 의해, 신호(PWDSL)는 상기 설명한 바와 같이 SSTL 인터페이스시에서는 파워다운시 및 LVTTL 인터페이스시에서는 무조건적으로 하이레벨로 된다.

도 17에는, 신호발생회로의 다른 일실시예의 회로도가 나타나 있다. 이 신호발생회로는 상기 도 15에 나타낸 입력회로로 향해져 있다. 결국, 이 실시예의 신호발생회로는, 상기 도 15의 입력회로에 설치되는 풀진폭시 전류차단회로(VTBG)에 공급되는 파워다운신호(PWDSLB)나 차동앰프(NMOS-AMP, PMOS-AMP)에 공급되는 파워다운신호(PWDD) 및 선택신호(BPSLD, BPSLDB)를 형성한다.

레벨변환회로(LVC1와 LVC2)는, 상기와 같이 내부강압전압(VCL)에 대응한 저진폭의 파워다운신호(PWD)와 선택신호(BPSL)를 전원전압(VDD)에 대응한 비교적 큰 신호진폭으로 변환된다. 선택신호(BPSLD)는 상기 레벨변환회로(LVC2)에 의해 형성된 출력신호이다. 선택신호(BPSLDB)는 상기 선택신호(BPSLD)가 CMOS인버터회로에 의해 반전되어 형성된다.

파워다운신호(PWD)가 레벨변환회로(LVC1)에서 레벨변환된 신호는, 파워다운신호(PWDD)로서 차동앰프의 파워스위치 MOSFET 및 풀업 MOSFET로 공급된다. 상기 신호(PWDD)와 상기 선택신호(BPSLD)는, NOR 게이트회로(NOG1)에 공급되고, 풀진폭시 전류차단회로(VTBG)에 공급되는 파워다운신호(PWDSLB)가 형성된다. 이에 의해, 신호(PWDSL)는 상기 설명한 바와 같이 SSTL 인터페이스시에서는 파워다운시 및 LVTTL 인터페이스에서는 무조건으로 로레벨로 된다.

입력회로에 있어서, 파워다운으로부터 복귀할 때의 안정동작를 위해서는, 파워다운시에 로레벨을 출력해 둘 신호와, 하이레벨을 출력해 두는 신호가 있다. 1개의 반도체 집적회로장치에 있어서, 도 12와 도 15의 입력회로를 구분하여 쓰는 것에 의해, 상기 어떠한 경우에도 대응할 수 있고, 더구나 통상동작시의 특성을 거의 같게 할 수 있는 것으로 된다.

도 18에 본 발명에 관한 입력회로의 또 하나의 실시예의 회로도가 나타나 있다. 이 실시예는 상기 도 12의 실시예회로의 변형예이고, 출력신호(OUTB)가 귀환되는 MOSFET와 차동 MOSFET의 공통소스와의 사이의, 본딩옵션에 의해 형성된 선택신호(BPSLD, BPSLDB)에 의해 스위치 MOSFET가 생략되어 있다.

상기와 같은 선택스위치 MOSFET를 생략하는 것에 의해, 상기 차동 MOSFET의 공통소스에는, 출력신호(OUTB)가 귀환되는 MOSFET의 전류가 SSTL 인터페이스시에도 흐르도록 된다. 따라서, SSTL 인터페이스시에 출력신호(OUTB)로부터의 귀환에 의해 제어되는 MOSFET에서 형성된 전류가 차동앰프의 동작에 가해지기 때문에, 동작할 때의 전류를 크게 할 수 있다. 이 때문에, 도 12의 실시예의 입력회로에 비해서, 회로의 간소화와 고속화가 도모된다.

도 19에는, 본 발명에 관한 입력회로의 또 하나의 일실시예의 회로도가 나타나 있다. 이 실시예에서는 상기 풀진폭시 전류차단회로(VTBG)를 제거한 입력회로의 예가 나타나 있다. LVTTL 인터페이스시에는 상술한 특징이 마찬가지로 얻어진다. 도 12에 나타낸 입력회로에 비해, 소자수가 적어 레이아웃면적을 작게 할 수 있는 데다가, 풀진폭시 전류차단회로(VTBG)의 입력용량분만큼 입력단자로부터 본 경우의 입력용량을 작게 할 수가 있다.

이 실시예의 입력회로는 상기와 같이 SSTL과 LVTTL의 양 입력 인터페이스에 적합한 입력회로로서 사용하는 것 외, LVTTL 인터페이스에만 한정한 입력회로로서도 유익한 것으로 된다. LVTTL 인터페이스용의 입력회로를 CMOS 인버터회로로 구성한 경우, 그 논리 문턱치전압은 P채널형 MOSFET와 N채널형 MOSFET의 컨덕턴스비에 의해 결정된다. 따라서, 이러한 CMOS 인버터회로를 입력회로로서 사용한 경우에는, 그 논리 문턱치전압이 소자의 편차의 영향을 받기 쉽기 때문에, 입력신호 마진을 확보하는 것이 곤란하게 된다.

상기 도 5b의 파형도에서는 LVTTL의 로레벨을 회로의 접지전위(VSS)로 하고, 하이레벨을 전원전압(VDDQ)과 같이 나타내었지만, 상기 도 5a의 SSTL의 파형도와 같이, l LVTTL의 로레벨에는 허용최대치(VLmax)가, 하이레벨에는 허용최소치(VHmin)가 결정되어 있으며, 예컨대 전원전압(VDDQ)이 3.3V 일 때에 VLmax = 0.4 V, VHmin = 2.4 V와 같이 되어 있다.

소자의 미세화에 의해 MOSFET의 문턱치전압은, 약 0.4 V정도로 작게 된다. 이와 같은 저문턱치 전압의 MOSFET에 의해 CMOS 인버터회로를 구성하여, 상기 LVTTL의 입력회로로서 사용한 경우, 입력신호(VIN)를 로레벨로 하여도 N채널형 MOSFET를 완전히 오프상태로 할 수 없고, P채널형 MOSFET와 N채널형 MOSFET를 통해서 관통전류를 흘려 버린다. 입력신호(VIN)가 하이레벨 및 로레벨인 때에 상기관통전류의 발생을 방지하기 위해서는, P채널형 MOSFET에서는 문턱치전압을 (2.4 - 3.3) - 0.9 V 이상으로 크게 형성하지 않으면 안된다. 그리고, 논리 문턱치전압을 약 1.4 V 정도로 설정하기 위해서는, 상기 P채널형 MOSFET에 대응하여 N채널형 MOSFET의 문턱치전압도 크게 형성하지 않으면 안된다.

따라서, 미세화된 소자를 사용한 반도체 집적회로장치라도, 적어도 입력회로의 부분에서 상기와 같은 큰 문턱치전압을 가지는 MOSFET로 하지 않으면 않되고, 그 때문에 저문턱치전압과 고문턱치전압을 가지는 2종류의 MOSFET를 형성하는 것이 필요하여 제조프로세스를 증가시키는 것에 더하여, 큰 문턱치전압의 MOSFET를 입력회로에 사용한 경우에는, 그에 대응하여 외부단자로부터 공급되는 입력신호의 신호전달 속도도 느리게 되어 버리는 것이다.

도 19에 나타낸 바와 같은 회로를 LVTTL 인터페이스의 입력회로로서 사용한 경우, 그 논리 문턱치전압은 참조전압(VREF)에 의해 결정되기 때문에 소자의 편차 영향을 받는 일 없이 높은 정밀도로 설정할 수 있다. 그리고, 상기한 바와 같이 소자의 미세화에 의한 저문턱치전압의 MOSFET를 사용하여 입력회로를 구성한 경우라도, 출력신호(OUTB)를 귀환시키는 것에 의해, 예컨대 입력신호(VIN)가 0.4 V 정도의 로레벨인 때에는, 이러한 입력신호(VIN)의 로레벨에 의해 큰 전류를 흘리는 차동앰프(PMOS-AMP)의 동작전류를 출력신호(OUTB)의 귀환에 의해 차단시킬 수 있다. 이 때, 차동앰프(NMOS-AMP)에서는, 입력신호(VIN)가 0.4 V 정도의 로레벨에 의해서 차동 MOSFET에 흐르는 전류가 작게 되어 있기 때문에 저소비전력으로 할 수 있다.

도 20에는 본 발명에 관한 입력회로의 또 하나의 실시예의 회로도가 나타나 있다. 이 실시예에서는, 상기 도 12의 실시예 회로로부터 출력신호(OUTB)를 귀환시키는 회로를 제거한 것이다. 이 입력회로를 SSTL 인터페이스로 사용한 경우에는, 전술한 특징이 마찬가지로 얻어진다. 결국 SSTL 인터페이스의 입력회로로서 사용한 경우, 그 입력전압(VIN)이 하이레벨 또는 로레벨로 된 때에 풀진폭시 전류차단회로(VTBG)에 의해 형성된 제어신호(VGN과 VGP)에 의해 차동앰프에서의 소비전력을 저감시킬 수 있다. 그리고, 이러한 입력회로를 LVTTL 인터페이스의 입력회로로서도 동작시킬 수 있다. 이 때문에, 도 12의 입력회로에 비해, 소자수가 적어 레이아웃 면적을 작게 할 수 있는 데다가, 출력단자의 부하용량이 작게 되어 고속동작이 가능하다.

도 21에는, 본 발명에 관한 입력회로의 또 하나의 실시예의 회로도가 나타나 있다. 이 실시예에서는 도 20의 실시예 회로로부터 풀진폭시 전류차단회로(VTBG)를 생략한 것이고, 풀 진폭시에 전류 저감기능을 가지지 않는 입력회로로 된다. 스펙적으로 대기시의 전류를 저감할 필요가 없는 경우, 상기 풀 진폭시의 전류저감 기능을 생략하더라도, 상기 설명한 바와 같이 SSTL 인터페이스 시에 있어서 동작속도의 변화가 작다고 하는 특징이 얻어진다. 그리고, 이러한 입력회로를 LVTTL 인터페이스의 입력회로로서도 동작시킬 수 있다. 이 때문에, 상기 실시예의 입력회로에 비해서, 소자수가 작아 레이아웃 면적이 작다. 또한 입력단자의 입력용량이 작은 데다가, 출력단자(OUTB)의 부하용량도 작게 되어, 고속동작화가 가능하다.

도 22에는, 본 발명에 관한 입력회로의 또 하나의 실시예의 회로도가 나타나 있다. 이 실시예는, 다이나믹형 RAM 등의 반도체 집적회로장치에 적용된 실제의 회로도가 나타나 있다. 메탈마스크에 의한 스위치(MS1∼MS13)가 더해지고, 전원전압(VDD)이 3.3 V 판과 2.5 V 판으로 전환되는 것에 의해, 각각 알맞은 구성으로 할 수 있게 하고 있다. 동 도면의 스위치(MS2∼ MS13)는 2.5 V 판에 대응되어 있다.

상기 3.3 V 판인 때는 MOSFET의 핫(hot)캐리어 대책를 위해, 큰 신호진폭으로 되는 회로노드에 N채널형 MOSFET를 삽입하도록 스위치의 전환 또는 절단이 행해진다. 다만, 스위치(MS1)는 상기와 같은 전원전압(VDD)의 전환이 아니고, 도 19에 나타낸 바와 같은 LVTTL전용 입력회로로 하는 스위치이다. 시장동향 등에 의해, 본딩옵션을 사용하여 SSTL용으로 전환할 필요가 없어져 LVTTL전용으로서 제조하는 경우에, 본딩옵션과 병용하여 이 스위치를 사용하는 것에 의해 풀진폭시 전류차단회로를 입력(VIN)으로부터 분리하고, 입력(VIN)의 부하용량을 경감하여 지연시간을 단축할 수 있다.

역으로, LVTTL용으로 전환할 필요가 없어져 SSTL전용으로서 제조하는 경우에는, 스위치(MS5, MS6)를 양쪽 모두 접지전압(VSS) 측에 스위치(MS7, MS8)를 양쪽 모두 전원전압(VDD)으로 하는 것에 의해, 도 20에 나타낸 바와 같은 SSTL전용 입력회로로 할 수 있다. 본딩옵션과 병용하여 이와 같이 스위치를 사용하는 것에 의해, 출력(OUTB)으로부터의 귀환경로를 제거하고, 출력(OUTB)의 부하용량을 경감하여 지연시간을 단축할 수 있다. 또, 풀진폭시 전류차단회로의 고저항 MOSFET는 복수의 MOSFET의 직렬접속에 의해 실현되어 있고, 무리가 없는 레이아웃이 가능하다.

도 23에는, 본 발명이 적용되는 다이나믹형 RAM의 일실시예의 개략 레이아웃도가 나타나 있다. 동 도면의 각 회로블록은 공지의 반도체 집적회로의 제조기술에 의해서, 단결정 실리콘과 같은 l개의 반도체 기판상에서 형성된다. 동 도면의 각 회로는, 상기 반도체기판상에서의 기하학적인 배치에 거의 맞추어 그려져 있다. 이 실시예에서는, 메모리어레이는 전체로서 4개로 나누어지고, 메모리뱅크(Bank 0∼3)를 구성하도록 된다.

상기 메모리뱅크(0∼3)는, 반도체칩의 길이방향을 따른 상하에 2개, 좌우에 2개씩으로 분할된 메모리어레이에 대응된다. 상기 칩의 길이방향을 따른 중앙부분에 어드레스 입력회로, 데이터 출력회로 및 본딩패드열로 이루어지는 주변회로가 설치된다. 이 주변회로는, 특히 제한되지 않지만, 랜덤·로직(random logic)회로로 이루어지는 각 회로의 레이아웃을 합리적으로 하기 위해서, 랜덤·로직회로와 본딩패드가 나란히 배치된다.

상기 도시하지 않지만 주변회로의 예로서는, 승압전압 발생회로와 그 동작을 제어하는 제어회로, 외부전원전압(VDDQ)을 1/2로 분압하고, 차동회로로 구성된 입력회로의 참조전압을 형성하는 분압회로, 입출력회로와 그 클럭 콘트롤회로, Y 프리디코더와 리드/라이트버퍼, 주변회로의 동작전압을 형성하는 강압회로, VPP전압이 소망의 전압인지 아닌지를 검출하는 VPP센서, 상기 강압전압(VPERl)을 안정화하는 안정화용량, X 어드레스 래치회로, Y 클럭회로, 모드디코더/ 클럭버퍼와 커맨드회로, Y 카운터와 그 제어회로, 리프레시 제어회로이고, BOP는 본딩옵션회로, 전원투입검출회로 등이 있다.

상술한 바와 같이 반도체 칩의 길이방향을 따른 상하에 2개와, 좌우에 2개씩으로 나누어져 합계 4개로 이루어지는 각 메모리어레이에 있어서, 길이방향에 대하여 좌우방향의 중간부에 X계 프리디코더회로(ROWPDC) 및 구제회로(ROWRED), Y 계 프리디코더회로(COLPDC) 및 구제회로(COLRED)가 집적되어 배치된다. 결국, 상기 4개의 메모리어레이에 각각 대응하여, 상기 X계 프리디코더회로(ROWPDC) 및 구제회로(ROWRED), Y계 프리디코더회로(COLPDC) 및 구제회로(COLRED)가 상기 좌우 2개씩 마련된 메모리어레이에 대응하여 2조씩 나뉘어 설치된다.

상기 메모리어레이의 상기 중간부분을 따라 상기와 같이 메인 워드드라이버 영역(MWD)이 형성되고, 각각의 메모리어레이에 대응하여 하, 상방측으로 연장하도록 설치된 메인워드선을 각각이 구동하도록 된다. 이 구성에서는, 상기와 같은 서브어레이를 사용한 경우에는 16개의 서브어레이를 관통하도록 메인워드선이 연장된다. 특히 제한되지 않지만, 상기 메모리어레이에 있어서, 상기 칩중앙부분과는 반대측의 칩주변측에 Y 디코더(YDC)가 설치된다. 즉, 상기 중앙측에 배치된 메인앰프(MA)와 주변측에 배치된 Y 디코더(YDC)에 의해 상기 4분할되어 이루어지는 각 메모리어레이가 각각 끼워지도록 배치되는 것이다. 이 경우에는, 칩중앙부에는 세로방향과 가로방향으로 연장되는 배선채널이 교차하는 부분이 발생하고, 거기에 안정화용량(C)이 형성된다. 또한, 주변회로 등의 극간에도 분산하여 작은 용량치의 안정화용량이 적절히 설치된다.

이 실시예에 있어서는, 상기 중앙측에 배치된 메인앰프(MA)와 주변측에 배치된 Y 디코더(YDC)에 의해 상기 4분할되어 이루어지는 각 메모리어레이가 끼워지도록 배치된다. 상기 메모리어레이는, 그 1개가 확대되어 나타나 있는 바와 같이, 복수의 서브어레이(15)로 분할된다. 이러한 서브어레이(15)는, 그것을 끼우도록 배치된 센스앰프영역(16), 서브워드드라이버영역(17)에 둘러싸여 형성된다. 상기 센스앰프영역(16)과 상기 서브 워드드라이버영역(17)의 교차부는 교차영역(18)으로 된다. 상기 센스 앰프영역(16)에 설치되는 센스 앰프는, 셰어드센스방식에 의해 구성되고, 메모리셀 어레이의 양단에 배치되는 센스앰프를 제외하고, 센스 앰프를 중심으로 하여 좌우에 상보비트선이 설치되고, 좌우 어느 것인가의 메모리셀 어레이의 상보비트선에 선택적으로 접속된다.

1개의 서브어레이(15)는, 도시하지 않지만 예컨대 256개의 서브워드선과, 그와 직교하는 256쌍으로 이루어지는 상보비트선(또는 데이터선)에 의해 구성된다. 또한, 서브어레이에는 불량워드선 또는 불량비트선의 구제를 위해 예비의 워드선 및 예비의 상보비트선도 설치되는 것이다. 상기 1개의 메모리어레이에 있어서, 상기 서브어레이가 워드선의 배열방향으로 16개 설치되기 때문에, 전체로서의 상기 서브워드선은 약 4K분 설치되고, 비트선의 배열방향으로 16개 설치되기 때문에, 상보비트선은 전체로서 약 4K분 설치된다. 이와 같은 메모리어레이가 전체로 4개 설치되기 때문에, 전체로서는 4 ×4K ×4K = 64M 비트와 같은 기억 용량을 가지도록 된다. 이것에 의해, 상보비트선 그 길이가, 상기 16개의 서브어레이에 대응하여 1/16의 길이로 분할된다. 서브워드선은, 상기 16개의 서브어레이에 대응하여 1/16의 길이로 분할된다.

상기 1개의 메모리어레이가 분할된 서브어레이(15)마다 서브워드드라이버(서브워드선 구동회로)(17)가 설치된다. 서브워드라이버(17)는, 상기와 같이 메인워드선에 대해서 1/16의 길이로 분할되고, 그것과 평행하게 연장되는 서브워드선의 선택신호를 형성한다. 이 실시예에서는, 메인워드선의 수를 줄이기 위해서, 바꿔 말하면, 메인워드선의 배선피치를 완만하게 하기 위해서, 특히 제한되지 않지만, 1개의 메인워드선에 대해서, 상보비트선 방향으로 4개로 이루어지는 서브워드선을 배치시킨다. 이와 같이 메인워드선 방향으로는 8개로 분할되고, 또 상보비트선 방향에 대하여 4개씩이 할당된 서브워드선 중에서 1개의 서브워드선을 선택하기 위해서, 메인 워드드라이버(MWD)에는 도시하지 않은 서브워드 선택드라이버가 배치된다. 이 서브워드 선택드라이버는 상기 서브워드 드라이버의 배열방향으로 연장되는 4개의 서브워드 선택선 중에서 한 개를 선택하는 선택신호를 형성한다.

도 23과 같은 레이아웃을 채용한 경우에 있어서, Y 어드레스가 입력되면, 어드레스버퍼(ADDBUP)를 통해서 상기 메모리어레이의 중간부에 설치된 구제회로, 프리디코터를 통해서 칩의 주변측에 배치된 Y디코더(YDC)에 전해지고, 여기서 Y선택신호가 형성된다. 상기 Y 선택신호에 의해 1개의 서브어레이의 상보비트선이 선택되어, 그것과 반대측의 칩중앙부 측의 메인 앰프(MA)에 전해지고, 증폭되어 도시하지 않은 출력회로를 통해서 출력된다.

이 구성은, 일견하면 신호가 칩을 차례차례 돌아 판독신호가 출력되기까지의 시간이 길어지는 것 같이 판단된다. 그러나, 구제회로에는 어드레스신호를 그대로 입력할 필요가 있으므로, 구제회로를 칩 중앙의 어느 것인가에 배치하면, 불량 어드레스인지 아닌지의 판정결과를 기다려 프리디코더의 출력시간이 결정된다. 즉, 프리디코더와 구제회로가 떨어져 있으면, 거기에서의 신호지연이 실제의 Y 선택동작을 늦추는 원인으로 된다.

이 실시예에서는, 메모리어레이를 끼워 메인앰프(MA)와 Y 디코더(YDC)가 양측에 배치되기 때문에, 서브어레이의 상보비트선을 선택하기 위한 신호전달경로와, 선택된 상보비트선으로부터 입출력선을 통해서 메인앰프(MA)의 입력에 달하는 신호전달경로와의 합은, 어느 쪽의 상보비트선을 선택하여도 메모리어레이를 횡단하는 만큼의 신호전달경로로 되어 상기와 같이 l왕복하는 것의 반으로 단축할 수 있는 것이다. 이에 의해, 메모리억세스의 고속화가 가능하게 되는 것이다.

도 24에는, 본 발명에 관한 다이나믹형 RAM의 센스 앰프부를 중심으로 하여, 어드레스 입력으로부터 데이터출력까지의 간략화된 일실시예의 회로도가 나타나 있다. 동 도면에 있어서는, 2개의 서브어레이(15)에 상하로부터 끼워지도록 된 센스 앰프(16)와 교차영역(18)에 설치되는 회로가 예시적으로 나타내지고, 그 외는 블록도로서 나타나 있다.

다이나믹형 메모리셀은, 상기 1개의 서브어레이(15)에 설치된 서브워드선(SWL)과 상보비트선(BL, BLB)중 한쪽의 비트선(BL)과의 사이에 설치된 1개가 대표로서 예시적으로 나타나 있다. 다이나믹형 메모리셀은 어드레스선택 MOSFET(Qm)와 기억 캐패시터(Cs)로 구성된다. 어드레스선택 MOSFET(Qm)의 게이트는 서브워드선(SWL)에 접속되고, 이 MOSFET(Qm)의 드레인이 비트선(BL)에 접속되며, 소스에 기억 캐패시터(Cs)가 접속된다. 기억 캐패시터(Cs)의 다른 쪽의 전극은 공통화되어 플레이트전압(VPLT)이 주어진다. 상기 MOSFET(Qm)의 기판(channel)에는 음(負)의 백 바이어스전압(VBB)이 인가된다. 특히 제한되지 않지만, 상기 백 바이어스전압(VBB)은, - 1V 와 같은 전압으로 설정된다. 상기 서브워드선(SWL)의 선택레벨은, 상기 비트선의 하이레벨에 대해서 상기 어드레스선택 MOSFET(Qm)의 문턱치 전압분만큼 높게 된 고전압(VPP)으로 된다.

센스 앰프를 내부강압전압(VDL)으로 동작시키도록 한 경우, 센스앰프에 의해 증폭되어 비트선에 주어지는 하이레벨은, 상기 내부전압(VDL) 레벨로 된다. 따라서, 상기 워드선의 선택레벨에 대응한 고전압(VPP)은 VDL + Vth + α로 된다. 센스앰프의 좌측에 설치된 서브어레이의 한 쌍의 상보비트선(BL과 BLB)은, 동 도면에 나타낸 바와 같이 평행하게 배치된다. 이러한 상보비트선(BL과 BLB)은, 셰어드스위치 MOSFET(Q1와 Q2)에 의해 센스앰프의 단위회로의 입출력노드와 접속된다.

센스앰프의 단위회로는, 게이트와 드레인이 교차접속되어 래치형태로 된 N채널형의 증폭 MOSFET(Q5, Q6) 및 P채널형의 증폭 MOSFET(Q7, Q8)로 이루어지는 CMOS래치회로로 구성된다. N채널형 MOSFET(Q5와 Q6)의 소스는, 공통소스선(CSN)에 접속된다. P채널형 MOSFET(Q7과 Q8)의 소스는, 공통소스선(CSP)에 접속된다. 상기 공통소스선(CSN과 CSP)에는, 각각 파워스위치 MOSFET가 접속된다. 특히 제한되지 않지만, N채널형의 증폭 MOSFET(Q5과 Q6)의 소스가 접속된 공통소스선(CSN)에는, 상기 교차영역(18)에 설치된 N채널형의 파워스위치 MOSFET(Ql4)에 의해 접지전위에 대응한 동작전압이 주어진다.

특히 제한되지 않지만, 상기 P채널형의 증폭 MOSFET(Q7과 Q8)의 소스가 접속된 공통소스선(CSP)에는, 상기 교차영역(18)에 설치된 오버드라이브용의 N채널형의 파워 MOSFET(Q15)와, 상기 내부전압(VDL)을 공급하는 N채널형의 파워 MOSFET(Q16)가 설치된다. 상기 오버드라이브용의 전압으로, 특히 제한되지 않지만, 외부단자로부터 공급되는 전원전압(VDDQ)이 사용된다. 또는, 센스 앰프 동작속도의 전원전압(VDDQ) 의존성을 경감하기 위해서, 게이트에 VPP가 인가되고, 드레인에 전원전압(VDDQ)이 공급된 N채널형 MOSFET의 소스로부터 상기 전압을 얻는 것으로 하여 조금 강압하더라도 좋다.

상기 N채널형의 파워 MOSFET(Q15)의 게이트에 공급되는 센스앰프 오버드라이브용 활성화신호(SAP1)는, 상기 N채널형 MOSFET(Q16)의 게이트에 공급되는 활성화신호(SAP2)와 동상의 신호로 되고, SA 외부단자로부터 공급되는 입력신호를 받는 입력회로로서 제1 도전형의 차동 MOSFET와, 그 공통소스에 설치되어 동작전류를 형성하는 제1 도전형의 제1 MOSFET를 포함하는 제1 차동증폭회로와, 제2 도전형의 차동 MOSFET, 그 공통 소스에 설치되어 동작전류를 형성하는 제2 도전형의 제2 MOSFET를 포함하는 제2 차동증폭회로 및 출력신호를 형성하는 인버터회로를 조합하여, 상기 제1과 제2 차동증폭회로의 한쪽의 입력단자에 외부단자로부터 입력신호를 공급하며, 상기 제l과 제2 차동증폭회로의 다른 쪽의 입력단자에 상기 입력신호의 하이레벨과 로레벨의 대략 중간 전위로 된 기준전압을 공급하고, 상기 제1과 제2 차동증폭회로의 서로 동상으로 된 출력신호를 합성하여 상기 인버터회로의 입력단자에 공급한다. P1과 SAP2는 시계열적으로 하이레벨로 된다. 특히 제한되지 않지만, SAP1와 SAP2의 하이레벨은 승압전압(VPP) 레벨의 신호로 된다. 결국, 승압전압(VPP)은 약 3.6 V 이므로, 상기 N채널형 MOSFET(Q15, Q16)를 충분히 온상태로 할 수 있다. MOSFET(Q15)가 오프상태(신호(SAP1)가 로레벨)의 후에는 MOSFET(Q16)의 온상태(신호(SAP2)가 하이레벨)에 의해 소스측에서 내부전압(VDL)에 대응한 전압을 출력시킬 수 있다.

상기 센스앰프의 단위회로의 입출력 노드에는, 상보비트선을 단락시키는 이퀄라이즈 MOSFET(Q11)와, 상보비트선에 하프 프리차지전압(VBLR)을 공급하는 스위치 MOSFET(Q9와 Q10)로 이루어지는 프리차지(이퀄라이즈)회로가 설치된다. 이들 MOSFET(Q9∼Q11)의 게이트는, 공통으로 프리차지신호(PCB)가 공급된다. 이 프리차지신호(PCB)를 형성하는 드라이버 회로는 도시하지 않지만, 상기 교차영역에 인버터회로를 설치하여, 그 상승을 고속으로 한다. 즉, 메모리억세스의 개시시에 워드선 선택타이밍에 선행하여, 각 교차영역에 분산하여 설치된 인버터회로를 통해서 상기 프리차지 회로를 구성하는 MOSFET(Q9∼ Q11)를 고속으로 바꾸도록 하는 것이다.

상기 교차영역(18)에는, IO 스위치회로(IOSW)(로컬 IO와 메인 IO를 접속하는 스위치 MOSFET(Q19, Q20))가 놓여진다. 더욱이, 도 3에 나타낸 회로이외에도, 필요에 따라 센스 앰프의 커먼소스선(CSP와 CSN)의 하프프리차지회로, 로컬 입출력선(LIO)의 하프프리차지회로, 메인 입출력선의 VDL 프리차지회로, 셰어드 선택신호선(SHR와 SHL)의 분산 드라이버회로 등도 설치된다.

센스 앰프의 단위회로는, 셰어드스위치 MOSFET(Q3와 Q4)를 통해서 도면 하측의 서브어레이(15)와 같은 상보비트선(BL, BLB)에 접속된다. 예컨대, 상측의 서브어레이의 서브워드선(SWL)이 선택된 때에는, 센스앰프의 상측 셰어드스위치 MOSFET(Q1과 Q2)는 온상태로, 하측 셰어드스위치 MOSFET(Q3와 Q4)가 오프상태로 된다. 스위치 MOSFET(Q12와 Ql3)는, 컬럼(Y) 스위치회로를 구성하는 것이고, 상기 선택신호(YS)가 선택레벨(하이레벨)로 되면 온상태로 되며, 상기 센스앰프의 단위회로의 입출력노드와 로컬 입출력선(LIO1과 LIO1B, LIO2, LIO2B)등을 접속시킨다.

이에 의해, 센스앰프의 입출력노드는 상기 상측의 상보비트선(BL, BLB)에 접속되고, 선택된 서브워드선(SWL)에 접속된 메모리셀의 미소신호를 증폭하며, 상기 컬럼 스위치회로(Q12와 Q13)를 통해서 로컬 입출력선(LIO1, LIOlB)에 전한다. 상기 로컬 입출력선(LIO1, LIO1B)은 상기 센스앰프 열을 따라, 즉 동 도면에서는 횡방향으로 연장된다. 상기 로컬입출력선(LIO1, LIO1B)은 교차영역(18)에 설치된 N채널형 MOSEET(Q19과 Q20)로 이루어지는 IO 스위치회로를 통해 메인앰프(61)의 입력단자가 접속되는 메인 입출력선(MIO, MIOB)에 접속된다.

상기 IO 스위치회로는, X 계의 어드레스신호를 해독하여 형성된 선택신호에 의해 스위치 제어된다. 또한, IO 스위치회로는, 상기 N채널형 MOSFET(Q19과 Q20)의 각각에 P채널형 MOSFET를 병렬로 접속한 CMOS 스위치구성으로 하여도 좋다. 싱크로너스 DRAM의 버스트 모드에서는, 상기 컬럼선택신호(YS)가 카운터 동작에 의해 전환되고, 상기 로컬 입출력선(LIO1, LIOlB 및 LIO2, LIO2B)와 서브어레이의 2쌍씩의 상보비트선(BL, BLB)과의 접속이 순차로 전환된다.

어드레스신호(Ai)는, 어드레스버퍼(51)에 공급된다. 이 어드레스버퍼는, 시분할적으로 동작하여 X 어드레스신호와 Y 어드레스신호를 거두어 들인다. X 어드레스신호는 프리디코더(52)로 공급되고, 메인로디코더(11)와 메인워드드라이버(12)를 통해 메인워드선(MWL)의 선택신호가 형성된다. 상기 어드레스버퍼(51)는, 외부단자로부터 공급되는 어드레스신호(Ai)를 받는 것이기 때문에, 외부단자로부터 공급되는 전원전압(VDDQ)에 의해 동작하게 되고, 상기 프리디코더는 그것을 강압한 강압전압(VPERI(VDD))에 의해 동작하게 되며, 상기 메인워드드라이버(12)는, 승압전압(VPP)에 의해 동작하게 된다. 이 메인워드드라이버(12)로서, 상기 프리디코드신호를 받는 레벨변환기능이 있는 논리회로가 사용된다. 컬럼디코더(드라이버)(53)는, 상기 VCLP 발생회로를 구성하는 MOSFET(Q23)에 의해 동작전압이 형성되는 구동회로를 포함하고, 상기 어드레스버퍼(51)의 시분할적인 동작에 의해 공급되는 Y 어드레스신호를 받아, 상기 선택신호(YS)를 형성한다.

상기 메인앰프(61)는, 상기 강압전압(VPERI(VDD))에 의해 동작하게 되고, 외부단자로부터 공급되는 전원전압(VDDQ)으로 동작하게 되는 출력버퍼(62)를 통해서 외부단자(Dout)로부터 출력된다. 외부단자(Din)로부터 입력되는 기록신호는, 입력버퍼(63)를 통해서 받아들여지고, 동 도면에 있어서 메인앰프(61)에 포함되는 라이트앰프(라이트드라이버)를 통해서 상기 메인입출력선(MIO와 MIOB)에 기록신호를 공급한다. 상기 출력버퍼(62)의 입력부에는, 레벨변환회로와 그 출력신호를 상기 클럭신호에 대응한 타이밍신호에 동기시켜 출력시키기 위한 논리부가 설치된다.

특히 제한되지 않지만, 상기 외부단자로부터 공급되는 전원전압(VDDQ)은 제1의 형태에서는 3.3 V 로 되고, 내부회로에 공급되는 강압전압(VPERI(VDD))은 2.5 V로 설정되며, 상기 센스앰프의 동작전압(VDL)은 1.8 V 로 된다. 그리고, 워드선의 선택신호(승압전압)는 3.6 V로 된다. 비트선의 프리차지전압(VBLR)은 VDL/2에 대응한 0.9 V로 되고, 플레이트전압(VPLT)도 0.9 V로 된다. 그리고, 기판전압(VBB)은 -l.0 V로 된다. 상기 외부단자로부터 공급되는 전원전압(VDDQ)은, 제2의 형태로서 2.5 V 와 같은 저전압으로 되더라도 좋다. 이와 같이 낮은 전원전압(VDDQ)인 때에는, 강압전압(VPERI(VDD))과, 강압전압(VDL)을 1.8 V정도로 같게 하여도 좋다.

또는, 외부단자로부터 공급되는 전원전압(VDDQ)은 3.3 V로 되고, 내부회로에 공급되는 강압전압(VPERI(VDD))과 센스앰프의 동작전압(VDL)을 마찬가지로 2.0 V 또는 1.8 V와 같이 하더라도 좋다. 이와 같이 외부 전원전압(VDDQ)에 대하여 내부전압은 여러가지의 실시형태를 채용할 수 있다.

도 25에는, 본 발명이 적용되는 약 64M 비트의 싱크로너스 DRAM(이하, 단순히 SDRAM이라 한다)의 일실시예의 전체 블록도가 나타나 있다. 이 실시예의 SDRAM은, 특히 제한되지 않지만, 4개의 메모리뱅크 중 메모리뱅크(0)를 구성하는 메모리어레이(200A)와 메모리뱅크(3)를 구성하는 메모리어레이(200D)가 예시적으로 나타나 있다.

결국, 4개의 메모리뱅크중 2개의 메모리뱅크(1과 2)에 대응한 메모리어레이(2O0B, 200C)가 생략되어 있다. 4개의 메모리뱅크(0∼3)에 각각 대응된 메모리어레이(2O0A∼200D)는, 동 도면에 예시적으로 나타나 있는 메모리어레이(200A와 200D)와 같이 매트릭스 배치된 다이나믹형 메모리셀을 구비하고, 도면에 따르면 동일열에 배치된 메모리셀의 선택단자는 열 마다의 워드선(도시하지 않음)에 결합되고, 동일 행에 배치된 메모리셀의 데이터 입출력단자는 행마다 상보데이터선(도시하지 않음)에 결합된다.

상기 메모리어레이(200A)의 도시하지 않은 워드선은 행(로)디코더(201A)에 의한 로어드레스신호의 디코드결과에 따라 l개가 선택레벨로 구동된다. 메모리어레이(200A)의 도시하지 않은 상보데이터선은 센스앰프 및 컬럼선택회로를 포함하는 l/O선(202A)에 결합된다. 센스앰프 및 컬럼선택회로를 포함하는 I/O선(202A)에서의 센스앰프는, 메모리셀로부터의 데이터 판독에 의해서 각각의 상보데이터선에 나타날 수 있는 미소전위차를 검출하여 증폭하는 증폭회로이다. 거기에서의 컬럼스위치회로는 상보데이터선을 각각 별개로 선택하여 상보 I/O선에 도통시키기 위한 스위치회로이다. 컬럼스위치회로는 컬럼디코더(203A)에 의한 컬럼 어드레스신호의 디코드결과에 따라서 선택동작된다.

메모리어레이(200B 내지 200D)도 마찬가지로, 메모리어레이(200D)에 예시적으로 나타나 있는 바와 같이 로 디코더(201D), 센스앰프 및 컬럼선택회로를 포함하는 I/O선(202D), 컬럼디코더(203D)가 설치된다. 상기 상보 I/O선은 라이트버퍼(214A, B)의 출력단자 및 메인앰프(212A, D)의 입력단자에 접속된다. 상기 메인 앰프(212A, D)의 출력신호는, 래치/레지스터(213)의 입력단자에 전해지고, 이 래치/레지스터(213)의 출력신호는, 출력버퍼(211)를 통해서 외부단자로부터 출력된다.

외부단자로부터 입력된 기록신호는, 입력버퍼(210)를 통해서 상기 라이트버퍼(214A, D)의 입력단자에 전해진다. 상기 외부단자는, 특히 제한되지 않지만, 16비트로 이루어지는 데이터(D0∼D15)를 출력하는 데이터 입출력단자로 된다. 또한, 상기 생략된 메모리어레이(200B와 C)에 대응하여, 각각 상기와 같은 메인앰프, 라이트버퍼가 설치된다.

어드레스 입력단자로부터 공급되는 어드레스신호(A0∼ A13)는 컬럼 어드레스버퍼(205)와 로 어드레스버퍼(206)에 어드레스 멀티플렉스 형식으로 받아들여진다. 공급된 어드레스신호는 각각의 버퍼가 유지한다. 로 어드레스버퍼(206)는 리프레시 동작모드에 있어서는 리프레시 카운터(208)로부터 출력되는 리프레시 어드레스신호를 로 어드레스신호로 하여 받아들인다. 컬럼 어드레스버퍼(205)의 출력은 컬럼 어드레스카운터(207)의 프리셋 데이터로서 공급되고, 열(컬럼) 어드레스카운터(207)는 후술하는 커맨드 등으로 지정되는 동작모드에 따라서, 상기 프리셋 데이터로서의 컬럼 어드레스신호, 또는 그 컬럼 어드레스신호를 순차 인클리멘트한 값을, 컬럼 디코더(203A∼203D)를 향하여 출력한다.

동 도면에 있어서 점선으로 나타낸 콘트롤러(209)는 특히 제한되지 않지만, 클럭신호(CLK), 클럭이네이블신호(CKE), 칩 셀렉트신호(/CS), 컬럼 어드레스 스트로브신호(/CAS)(기호 /는 이것이 붙여진 신호가 로 이네이블(row enable)의 신호인 것을 의미한다), 로 어드레스 스트로브신호(/RAS) 및 라이트 이네이블신호(/WE) 등의 외부제어신호와, 어드레스 입력단자(A0∼A11)로부터의 제어데이터가 공급되고, 그들의 신호 레벨의 변화나 타이밍 등에 기초하여 SDRAM의 동작모드 및 상기 회로블록의 동작을 제어하기 위한 내부 타이밍신호를 형성하는 것으로, 모드레지스터(10), 커맨드디코더(20), 타이밍 발생회로(30) 및 클럭버퍼(40) 등을 구비한다.

클럭신호(CLK)는 클럭버퍼(40)를 통해서 상기 설명한 바와 같은 클럭 동기회로(50)에 입력되어, 내부 클럭이 발생된다. 상기 내부클럭은 특히 제한되지 않지만, 출력버퍼(211), 입력버퍼(210)를 활성화하는 타이밍신호로서 사용됨과 동시에, 타이밍 발생회로(30)에 공급되고, 이러한 클럭신호에 기초하여 열 어드레스버퍼(205), 행 어드레스버퍼(206) 및 열 어드레스 카운터(207)에 공급되는 타이밍 신호가 형성된다.

다른 외부입력신호는 당해 내부 클럭신호의 상승에지에 동기하여 의미를 가지는 것으로 된다. 칩 셀렉트신호(/CS)는 그 로레벨에 의해서 커맨드입력 사이클의 개시를 지시한다. 칩 셀렉트신호(/CS)가 하이레벨인 때(칩 비선택상태)나 그 외의 입력은 의미를 가지지 않는다. 단지, 후술하는 메모리뱅크의 선택상태나 버스트 동작등의 내부동작은 칩 비선택상태로의 변화에 의해 영향받지 않는다. /RAS, /CAS, /WE의 각 신호는 통상의 DRAM에서의 대응신호와는 기능이 상위하고, 후술하는 커맨드사이클을 정의할 때 의미를 갖는 신호로 된다.

클럭 이네이블신호(CKE)는 다음의 클럭신호의 유효성을 지시하는 신호이고, 당해 신호(CKE)가 하이레벨이면 다음의 클럭신호(CLK)의 상승에지가 유효로 되고, 로레벨인 때에는 무효로 된다. 또한, 리드모드에 있어서, 출력버퍼(211)에 대한 아웃풋 이네이블의 제어를 하는 외부제어신호(/OE)를 설치한 경우에는, 이러한 신호(/OE)도 콘트롤러(209)에 공급되고, 그 신호가 예컨대 하이레벨인 때에는 출력버퍼(211)는 고출력 임피던스 상태로 된다.

상기 로 어드레스신호는, 클럭신호(CLK)(내부클럭신호)의 상승에지에 동기하는 후술하는 로 어드레스 스트로브·뱅크액티브커맨드 사이클에서의 A0∼A11의 레벨에 의해 정의된다.

어드레스신호(A12와 A13)는, 상기 로 어드레스 스트로브·뱅크액티브커맨드 사이클에 있어서 뱅크 선택신호로 간주된다. 즉, A12와 A13의 조합에 의해, 4개의 메모리뱅크(0∼3)중의 1개가 선택된다. 메모리뱅크의 선택제어는, 특히 제한되지 않지만, 선택 메모리뱅크측의 로 디코더만의 활성화, 비선택 메모리뱅크측의 컬럼스위치회로의 전 비선택, 선택 메모리뱅크측만의 입력버퍼(210) 및 출력버퍼(211)로의 접속 등의 처리에 의해 행할 수 있다.

상기 컬럼 어드레스신호는, 클럭신호(CLK)(내부클록)의 상승에지에 동기하는 리드 또는 라이트커맨드(후술하는 컬럼어드레스·리드커맨드, 컬럼어드레스·라이트커맨드) 사이클에 있어서의 AO∼A9의 레벨에 의해서 정의된다. 그리고, 이와 같이 정의된 컬럼어드레스는 버스트 액세스의 스타트어드레스로 된다.

다음에, 커맨드에 의해서 지시되는 SDRAM의 주된 동작모드를 설명한다.

(1) 모드레지스터 세트커맨드(Mo)

상기 모드레지스터(30)를 세트하기 위한 커맨드이고, /CS, /RAS, /CAS, /WE= 로레벨에 의해 당해 커맨드 지정되고, 세트 할 데이터(레지스터 세트 데이터)는 AO∼A11을 통해 주어진다. 레지스터 세트 데이터는 특히 제한되지 않지만, 버스트렝스, CAS 레이턴시, 라이트 모드 등으로 된다. 특히 제한되지 않지만, 설정가능한 버스트렝스는 l, 2, 4, 8 풀 페이지로 되고, 설정 가능한 CAS 레이턴시는 1, 2, 3으로 되며, 설정 가능한 라이트 모드는 버스트라이트와 싱글라이트로 된다.

상기 CAS 레이턴시는, 후술하는 컬럼어드레스·리드커맨드에 의해서 지시되는 리드동작에 있어서 /CAS의 하강으로부터 출력버퍼(211)의 출력동작까지 내부클럭신호의 어떤 사이클분을 쓸 것인가를 지시하는 것이다. 판독데이터를 확정하기까지는 데이터판독을 위한 내부동작시간이 필요하게 되고, 그것을 내부클럭신호의 사용주파수에 따라서 설정하기 위한 것이다. 환언하면, 주파수가 높은 내부클럭신호를 사용하는 경우에는 CAS 레이턴시를 상대적으로 큰 값으로 설정하고, 주파수가 낮은 내부클럭신호를 사용하는 경우에는 CAS 레이턴시를 상대적으로 작은 값으로 설정한다.

(2) 로 어드레스스트로브·뱅크액티브커맨드(Ac)

이것은 로 어드레스 스트로브의 지시와 A12와 A13에 의한 메모리뱅크의 선택을 유효하게 하는 커맨드이고, /CS, /RAS = 로레벨, /CAS, /WE = 하이레벨에 의해 지시되며, 이 때 A0∼ A9에 공급되는 어드레스가 로 어드레스신호로서, Al2와 A13에 공급되는 신호가 메모리뱅크의 선택신호로서 받아들여진다. 받아들여지는 동작은 상술한 바와 같이 내부클럭신호의 상승에지에 동기하여 행해진다. 예컨대, 해당 커맨드가 지정되면, 그것에 의해 지정되는 메모리뱅크에서의 워드선이 선택되고, 당해 워드선에 접속된 메모리셀이 각각 대응하는 상보데이터선에 도통된다.

(3) 컬럼어드레스·리드커맨드(Re)

이 커맨드는 버스트리드 동작을 개시하기 위해 필요한 커맨드임과 동시에, 컬럼어드레스 스트로브의 지시를 주는 커맨드이고, /CS, /CAS = 로레벨, /RAS, /WE = 하이레벨에 의해 지시되고, 이 때 AO ∼ A7(×16비트 구성의 경우)에 공급되는 컬럼어드레스가 컬럼어드레스 신호로서 받아들여진다. 이에 의해 받아들여진 컬럼어드레스신호는 버스트 스타트어드레스로서 컬럼어드레스 카운터(207)에 공급된다.

이에 의해 지시된 버스트리드 동작에 있어서는, 그 전에 로 어드레스 스트로브·뱅크액티브 커맨드사이클로 메모리뱅크와 거기에서의 워드선의 선택이 행해져 있고, 당해 선택워드선의 메모리셀은 내부클럭신호에 동기하여 컬럼어드레스 카운터(207)로부터 출력되는 어드레스신호에 따라서 순차 선택되어 연속적으로 판독된다. 연속적으로 판독되는 데이터수는 상기 버스트렝스에 의해 지정된 개수로 된다. 또한, 출력버퍼(211)로부터의 데이터 판독개시는 상기 CAS레이턴시로 규정되는 내부 클럭신호의 사이클 수를 기다려 행해진다.

(4) 컬럼어드레스·라이트커맨드(Wr)

라이트동작의 태양으로서 모드레지스터(10)에 버스트라이트가 설정되어 있 을 때는 당해 버스트라이트 동작을 개시하기 위해서 필요한 커맨드로 되고, 라이트동작의 태양으로서 모드레지스터(10)에 싱글라이트가 설정되어 있을 때는 당해 싱글라이트 동작을 개시하기 위해서 필요한 커맨드로 된다. 더욱이 당해 커맨드는, 싱글라이트 및 버스트라이트에 있어서의 컬럼어드레스 스트로브의 지시를 준다.

당해 커맨드는, /CS, /CAS, /WE = 로레벨, /RAS = 하이레벨에 의해서 지시되고, 이 때 A0 ∼ A9에 공급되는 어드레스가 컬럼어드레스 신호로서 받아들여진다. 이에 의해서 받아들여진 컬럼어드레스 신호는 버스트라이트에 있어서는 버스트스타트 어드레스로서 컬럼 어드레스 카운터(207)에 공급된다. 이에 의해서 지시된 버스트라이트 동작의 순서도 버스트리드 동작과 마찬가지로 행해진다. 단지, 라이트동작에는 CAS 레이턴시는 없고, 라이트데이터의 입력은 당해 컬럼어드레스·라이트커맨드 사이클로부터 개시된다.

(5) 프리차지커맨드(Pr)

이것은 A12와 A13에 의해서 선택된 메모리뱅크에 대한 프리차지 동작의 개시커맨드로 되고, /CS, /RAS, /WE = 로레벨, /CAS = 하이레벨에 의해 지시된다.

(6) 오토리프레시 커맨드

이 커맨드는 오토리프레시를 개시하기 위해서 필요로 되는 커맨드이고, /CS, /RAS, /CAS = 로레벨, /WE, CKE = 하이레벨에 의하여 지시된다.

(7) 버스트스톱·인·풀 페이지커맨드

풀 페이지에 대한 버스트동작을 모든 메모리뱅크에 대하여 정지시키기 위해 필요한 커맨드이고, 풀 페이지이외의 버스트동작에서는 무시된다. 이 커맨드는 /CS, /WE = 로레벨, /RAS, /CAS = 하이레벨에 의해 지시된다.

(8) 노 오퍼레이션 커맨드(Nop)

이것은 실질적인 동작을 행하지 않는 것을 지시하는 커맨드이고, /CS = 로레벨, /RAS, /CAS, /WE의 하이레벨에 의해 지시된다.

SDRAM에 있어서는, 하나의 메모리뱅크에서 버스트동작이 행해지고 있을 때, 그 도중에서 별도의 메모리뱅크를 지정하고, 로어드레스 스트로브·뱅크액티브 커맨드가 공급되면, 당해 실행중의 한 쪽의 메모리뱅크에서의 동작에는 하등의 영향을 주는 일 없이, 당해 별도의 메모리뱅크에 있어서의 로어드레스계의 동작이 가능하게 된다. 예를 들면, SDRAM은 외부로부터 공급되는 데이터, 어드레스 및 제어신호를 내부에 유지하는 수단을 가지고, 그 유지내용 특히 어드레스 및 제어신호는 특히 제한되지 않지만, 메모리뱅크마다 유지되도록 되어 있다. 혹은, 로어드레스 스트로브·뱅크액티브 커맨드사이클에 의해 선택된 메모리블록에서의 워드선 1개분의 데이터가 컬럼계동작의 전에 미리 판독동작을 위해 래치/레지스터(213)에 유지되도록 되어 있다.

따라서, 예컨대 16비트로 이루어지는 데이터 입출력단자에 있어서 데이터(D0 - D15)가 충돌하지 않은 한, 처리가 종료하고 있지 않은 커맨드 실행중에, 당해 실행중의 커맨드가 처리대상으로 하는 메모리뱅크와는 다른 메모리뱅크에 대한 프리차지 커맨드, 로어드레스 스트로브·뱅크액티브 커맨드를 발행하고, 내부동작을 미리 개시시킬 수 있다. 이 실시예의 SDRAM은, 상기와 같이 16비트의 단위에서의 메모리억세스를 행하고, A0 ∼ A11의 어드레스에 의해 약 1M의 어드레스를 가지며, 4개의 메모리뱅크로 구성되는 것으로부터, 전체로서는 약 64M비트(lM ×4 뱅크 × 16비트)와 같은 기억용량을 가지도록 된다.

도 26에는, 본 발명이 적용되는 마이크로컴퓨터 시스템의 일실시예의 블록도가 나타나 있다. 실시예의 마이크로컴퓨터 시스템은, 특히 제한되지 않지만, 전지구동되는 휴대전자기기로서 구성된다.

이 마이크로컴퓨터 시스템은, 데이터처리장치(중앙처리장치)를 중심으로 하여 시스템 버스를 통해 RAM(random access memory : SDRAM), ROM(read only memory), 아날로그/디지탈 변환회로(A/D) 및 디지탈/아날로그 변환회로(D/A), PC 카드 인터페이스, LCD 콘트롤러 등의 주변장치가 접속된다.

PC 카드 인터페이스는, 슬롯에 PC카드가 삽입되는 것에 의해 전기적으로 접속되고, 데이터의 기록이나 판독이 가능하게 된다. PC 카드는 탈착가능한 외부기억장치로서 사용된다. LCD 콘트롤러는 데이터 처리장치로부터의 표시데이터를 받고, 액정표시장치(LCD)를 구동하여 표시동작을 행하게 된다.

데이터 처리장치는, 특히 제한되지 않지만, 소위 마이크로프로세서와 마찬가지의 구성으로 된다. 즉 데이터 처리장치는 그 세부구성을 도시하지 않지만, 그 내부에 명령 레지스터, 명령 레지스터에 기록된 명령을 디코드하고, 각종의 마이크로명령 내지는 제어신호를 형성하는 마이크로명령 ROM, 연산회로, 범용 레지스터(RG6 등), 내부버스(BUS)에 결합하는 버스 드라이버, 버스 리시버 등의 입출력회로를 가진다.

데이터 처리장치는, ROM(read only memory)등에 저장되어 있는 명령을 판독하고, 그 명령에 대응하는 동작을 행한다. 데이터 처리장치는 입출력회로를 통해서 입력되는 외부데이터를 받아들이고, 제어회로에 대한 데이터의 입출력, ROM(read only memory)에서의 명령이나 명령실행을 위해 필요한 고정데이터와 같은 데이터의 판독, D/A 변환회로로의 D/A 변환할 데이터의 공급, A/D 변환회로에 의해 A/D 변환된 데이터의 판독, 다이나믹형 메모리 등으로 이루어지는 RAM 으로의 데이터의 판독, 기록동작 제어 등을 행한다.

상기와 같은 마이크로 컴퓨터 시스템에 있어서, 본 발명에 관한 RAM을 포함하는 각 반도체 집적회로장치는, 시스템 버스가 상기와 같은 LVTTL이나 LVCMOS, 또는 SSTL이더라도 접속할 수 있다. 기능향상를 위해 시스템 버스를 상기와 같은 고속의 SSTL로 변경한 경우라도, 각각의 반도체 집적회로장치가 본 발명에 관한 입력회로를 구비한 것이면, 종전의 반도체 집적회로장치를 그대로 이용할 수 있다.

도 27에는 본 발명에 관한 반도체 집적회로장치의 출력회로의 일실시예의 회로도가 나타나 있다. 동 도면에는, SSTL에 적합하도록 된 출력회로와 그에 대응한 신호선로(버스)의 예가 나타나 있다. 출력회로는, LVTTL 또는 LVCMOS와 SSTL의 어느 경우라도, P채널형 출력 MOSFET와 N채널형 출력 MOSFET에 의해 구성된다. SSTL에서는 25Ω과 같은 저항(RS)을 통해 5OΩ의 종단저항(RT)이 설치된다. 이 종단저항(RT)은 VDDQ/2에 대응된 전압(VTT)에 접속된다. SSTL과 LVTTL에서는 출력정수가 다르도록 된다.

상기 2개의 출력정수를 실현하기 위해서, 2개의 P채널형 MOSFET(QP1과 QP2), N채널형 MOSFET(QN1과 QN2)를 각각 병렬형태로 하고, SSTL에 대응하여 MOSFET(QPl과 PN1)를 형성하여 내부회로(LOG)에서 형성된 출력할 신호를 공급한다. 다른 P채널형 MOSFET(QP2)와 N채널형 MOSFET(QN2)의 게이트에는, 상기와 같은 CMOS 스위치를 통해 상기 출력할 신호가 선택적으로 공급된다. SSTL에 대응한 출력동작을 행할 때에는, 제어신호(SSL)가 하이레벨로 /SSL이 로레벨로 되고, 상기 CMOS 스위치가 오프상태로 됨과 동시에, 출력 MOSFET(QP2)의 게이트에는 전원전압(VDDQ)이 공급되고, N채널형 MOSFET(QN2)의 게이트에는 회로의 접지전위(VSS)가 공급된다. 그 때문에, SSTL에 대응한 출력동작시에는 출력 MOSFET(QP1와 QN1)만이 동작하도록 된다.

LVTTL이나 LVCMOS에 대응한 출력동작을 할 때에는, 상기 저항(RS나 RT)가 삭제되고, 제어신호(SSL)가 로레벨로, /SSL이 하이레벨로 되며, 상기 CMOS 스위치가 온상태로 된다. 이것에 의해, 출력 MOSFET(QP2)의 게이트와 N채널형 MOSFET(QN2)의 게이트에는 상기 P채널형 MOSFET(QP1)의 게이트와 N채널형 MOSFET(QN1)의 게이트에 각각 접속되고, 출력할 같은 신호가 전해진다. 그 때문에, LVTTL 이나 LVCMOS에 대응한 출력 동작시에는, 출력 MOSFET(QP1, QP2와 QN1과 QN2)가 병렬형태로 동작하여 큰 출력전류를 형성한다.

상기 신호(SSL(/SSL))는 외부 단자에서 공급된 전환신호에 의해 형성하는 것이 가장 간단하다. 이것에 대신해서 입력신호 레벨을 검지하여 자동적으로 상기 신호(SSL(/SSL))를 발생시키도록 하여도 좋다. 또는, 본딩옵션에 의해 전환하도록 할 수도 있다.

상기의 실시예로부터 얻어지는 작용효과는 하기와 같다.

(1) 외부단자로부터 공급되는 입력신호를 받는 차동증폭회로에 제1과 제2의 동작전압을 제1과 제2의 스위치 MOSFET를 통해 공급하도록 하고, 바이어스전압 발생회로에 의해 상기 입력신호가 상기 제1과 제2의 동작전압의 중심전압 부근에 있 을 때에 상기 제1과 제2 스위치 MOSFET를 온상태로 하며, 그 입력신호가 계속적으로 일정기간 상기 제1 전압 또는 제2 전압에 있을 때에는, 그것에 대응한 출력신호를 형성하기 위해 상기 제1 또는 제2 스위치 MOSFET의 어느 한 쪽을 온 상태로 다른 쪽을 오프상태로 하는 제어전압을 형성하고, 상기 제1 동작전압과 제2 동작전압에 대응한 제1 진폭의 입력신호와, 상기 제1 동작전압과 제2 동작전압 사이의 소정의 중간전압에 대응한 제2 진폭의 입력신호의 양쪽의 공급을 가능하게 하는 것에 의해, 입력회로의 간소화와 제품관리의 취급을 간편하게 하면서, 실질적인 저소비전력화를 실현할 수 있다고 하는 효과가 얻어진다.

(2) 상기 차동증폭회로로서, 상기 입력신호와 그 로직 드레시홀드 전압에 대응한 기준전압을 받는 제1 도전형의 차동 MOSFET의 드레인측에 전류미러 형태로 된 제2 도전형의 부하 MOSFET를 설치하고, 상기 차동 MOSFET의 공통화된 소스측에 게이트로 정전압(定電壓)이 공급되는 제1 도전형의 정전류(定電流) MOSFET를 설치하여 구성하는 것에 의해, 상기 입력회로의 간소화와 제품관리의 취급을 간편하게 하면서 실질적인 저소비 전력화를 실현할 수 있는 것에 더하여, 입력신호의 레벨판정을 안정적으로 행하도록 할 수 있다고 하는 효과가 얻어진다.

(3) 상기 제2 도전형의 부하 MOSFET에 제2 도전형의 상기 제2 스위치 MOSFET를 접속하고, 상기 제1 도전형의 정전류 MOSFET에 제l 도전형의 상기 제1 스위치 MOSFET를 접속하는 것에 의해, 상기 입력회로의 간소화와 제품관리의 취급을 간편하게 하면서 실질적인 저소비전력화를 실현할 수 있는 것에 더하여, 입력신호의 레벨판정을 안정적으로 행하도록 할 수 있다고 하는 효과가 얻어진다.

(4) 상기 바이어스전압 발생회로로서, 상기 입력신호가 게이트에 공급되고, 소스에 상기 제1 동작전압이 공급된 제l 도전형의 제3 MOSFET와, 상기 입력신호가 게이트에 공급되고, 소스에 상기 제2 동작전압이 공급된 제2 도전형의 제4 MOSFET와, 상기 제3 MOSFET의 드레인과 제4 MOSFET의 드레인과의 사이에 설치된 고저항 수단으로 이루어지는 직렬회로를 사용하고, 상기 제3 MOSFET의 드레인으로부터 상기 제2 스위치 MOSFET의 게이트로 공급되는 제어전압을 출력하며, 상기 제4 MOSFET의 드레인으로부터 상기 제1 스위치 MOSFET의 게이트에 공급되는 제어전압을 출력하는 것에 의해, 상기 차동증폭회로를 사용하여 상기 제1 동작전압과 제2 동작전압에 대응한 제1 진폭의 입력신호와, 상기 제1 동작전압과 제2 동작전압 사이의 소정의 중간전압에 대응한 제2 진폭의 입력신호 양쪽의 공급을 가능하게 하면서, 상기 제1 진폭입력시의 동작전류를 저감시킬 수 있다고 하는 효과가 얻어진다.

(5) 상기 고저항수단으로서, 게이트에 각각을 온상태로 하는 동작전압이 주어지고, 병렬형태로 된 제1 도전형과 제2 도전형의 2개의 MOSFET를 사용하는 것에 의해, 상기 제1 동작전압과 제2 동작전압에 대응한 제1 진폭의 입력신호와, 상기 제1 동작전압과 제2 동작전압 사이의 소정의 중간전압에 대응한 제2 진폭의 입력신호의 쌍방의 공급을 가능하게 하면서, 상기 제l 진폭 입력시의 차동증폭회로에서의 동작전류의 저감을 효율좋게 행하도록 할 수 있다고 하는 효과가 얻어진다.

(6) 상기 바이어스전압 발생회로로서, 상기 입력신호가 게이트에 공급되고, 소스에 상기 제l 동작전압이 공급된 제l 도전형의 제3 MOSFET와, 상기 입력신호가 게이트에 공급되고, 소스에 상기 제2 동작전압이 공급된 제2 도전형의 제4 MOSFET와, 상기 제3 MOSFET의 드레인과 제4 MOSFET의 드레인과의 사이에 설치된 제l과 제2 고저항 수단으로 구성하고, 상기 제1과 제2 고저항수단의 접속점으로부터 상기제1과 2 스위치 MOSFET의 게이트에 공급되는 제어전압을 출력하는 것에 의해, 바이어스회로의 고저항 소자의 사이즈를 소형화할 수 있음과 동시에, 노드(PIN과 NIN)를 중간전위로 하여 스위치 MOSFET를 동작시키기 때문에, CMRR의 개선이 가능하게 된다고 하는 효과가 얻어진다.

(7) 상기 바이어스전압 발생회로로서, 상기 입력신호가 게이트에 공급되고, 소스에 상기 제1 동작전압이 공급된 제1 도전형의 제3 MOSFET와, 상기 입력신호가 게이트에 공급되고, 소스에 상기 제2 동작전압이 공급된 제2 도전형의 고저항 소자를 구성하는 MOSFET와, 상기 입력신호가 게이트에 공급되고, 소스에 상기 제2 동작전압이 공급된 제2 도전형의 제4 MOSFET와, 상기 입력신호가 게이트에 공급되고, 소스에 상기 제1 동작전압이 공급된 제1 도전형의 고저항 소자를 구성하는 MOSFET로 이루어지는 CMOS회로로 구성하는 것에 의해, 바이어스회로의 고저항 소자의 사이즈의 소형화와 정수설정을 용이하게 할 수 있다고 하는 효과가 얻어진다.

(8) 상기 입력회로에 공급되는 입력신호는, 클럭신호와 그것에 대응하여 공급되는 복수로 이루어지는 입력신호로하고, 그 중 상기 클럭신호를 제외한 입력신호를 받는 입력회로의 각각을 상기 제3 MOSFET와 제4 MOSFET의 사이에 설치되는 고저항소자를 구성하는 병렬형태의 2개의 MOSFET와, 상기 정전류 MOSFET를 상기 외부입력신호의 공급이 정지되는 소정의 동작모드에서 강제적으로 오프상태로 하는 회로와, 차동증폭회로의 출력신호를 제1 동작전압 또는 제2 동작전압으로 고정하는 MOSFET를 더 설치하는 것에 의해, 반도체 집적회로장치가 실질적인 동작을 행하지 않는 스탠바이모드에서의 입력회로의 저소비전력화를 도모할 수 있다고 하는 효과가 얻어진다.

(9) 복수의 워드선 및 그것들과 교차하도록 배치된 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 소정의 교점에 설치되고, 대응하는 워드선에 게이트가 접속된 어드레스선택 MOSFET와, 대응하는 비트선과 소정의 전위와의 사이에 상기 어드레스 선택 MOSFET를 통해 접속되는 기억캐패시터로 이루어지는 메모리 셀을 구비한 다이나믹형 RAM의 입력회로에 적용하는 것에 의해, 제품관리의 취급을 간편하게 하면서, 실질적인 저소비전력화를 실현할 수 있다고 하는 효과가 얻어진다.

(10) 복수의 워드선 및 그것들과 교차하도록 배치된 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 소정의 교점에 설치되고, 대응하는 워드선에 게이트가 접속된 어드레스 선택 MOSFET와, 대응하는 비트선과 소정의 전위와의 사이에 상기 어드레스 선택 MOSFET를 통해 접속되는 기억 캐패시터로 이루어지는 메모리 셀을 구비한 다이나믹형 RAM의 입력회로에 적용하고, 또한 상기 데이터신호를 받는 입력회로로서는 상기 제1과 제2 스위치 MOSFET를 생략하는 것에 의해, 입력회로의 간소화와 제품관리의 취급을 간편하게 하면서, 실질적인 저소비전력화를 실현할 수 있다고 하는 효과가 얻어진다.

(11) 외부단자로부터 공급되는 입력신호를 받는 입력회로로 하고, 제1 도전형의 차동 MOSFET와, 그 공통소스에 설치되어 동작전류를 형성하는 제1 도전형의 제1 MOSFET를 포함하는 제1 차동증폭회로와, 제2 도전형의 차동MOSFET, 그 공통소스에 설치되고 동작전류를 형성하는 제2 도전형의 제2 MOSFET를 포함하는 제2 차동증폭회로 및 출력신호를 형성하는 인버터회로를 조합하여, 상기 제1과 제2 차동증폭회로의 한쪽의 입력단자에 외부단자로부터 입력신호를 공급하고, 상기 제1과 제2 차동증폭회로의 다른 쪽의 입력단자에 상기 입력신호의 하이레벨과 로레벨의 대략 중간전위로 된 기준전압을 공급하며, 상기 제1과 제2 차동증폭회로의 서로 동상으로 된 출력신호를 합성하여 상기 인버터회로의 입력단자에 공급하는 것에 의해, 출력에 영향을 주는 플로팅 노드가 발생하는 일 없이 지연신간의 편차가 작고, 소자의 미세화에도 적합하여 안정한 입출력 전달특성을 얻을 수 있다고 하는 효과가 얻어진다.

(12) 상기 제1 차동증폭회로에 제2 도전형으로 이루어지는 전류미러 형태의 제1 부하회로를 설치하고, 상기 제2 차동증폭회로에 제1 도전형으로 이루어지는 전류미러 형태의 제2 부하회로를 마련하며, 상기 제1 부하회로와 제l 동작전압과의 사이에, 제2 도전형의 제3 MOSFET를 마련하고, 상기 제2 부하회로와 제2 동작전압과의 사이에, 제1 도전형의 제4 MOSFET를 마련하며, 파워다운 신호에 의해 상기 제1 내지 제4 MOSFET의 어느 하나를 오프상태로 하고, 상기 출력단자를 상기 파워다운 신호에 의해 온상태로 되는 MOSFET에 의해 상기 제1 또는 제2 동작전압으로 고정하는 것에 의해, 파워다운 모드에서의 저소비전력화와 출력신호의 안정화를 도모할 수 있다고 하는 효과가 얻어진다.

(13) 상기 제1과 제2 MOSFET의 게이트에는, 상기 인버터회로의 출력신호를 귀환하고, 상기 파워다운 신호에 의해 고정전위로 된 출력단자의 신호를 받는 인버터회로의 출력신호에 의해 온상태로 되는 제1 또는 제2 MOSFET에 대응된 상기 제3 또는 제4 MOSFET의 어느 하나를, 상기 파워다운 신호에 의해 오프상태로 하는 것에 의해, LVTTL 입력시의 대기전류를 작고, 지연시간의 편차가 작으면서, 파워다운 모드에서의 저소비전력화와 출력신호의 안정화를 도모할 수 있다고 하는 효과가 얻어진다.

(14) 상기 입력신호를 받고, 그 신호레벨이 상기 제1과 제2의 전원전압의 중심전압부근에 있을 때에 상기 제1과 제2 MOSFET를 온상태로 하고, 그 입력신호가 소정기간 상기 제1 전압 또는 제2 전압에 있을 때에는, 그것에 대응한 출력신호를 형성하기 위해 상기 제1 또는 제2 MOSFET의 어느 한쪽을 온상태로 다른 쪽을 오프상태로 하는 제어전압을 발생하는 바이어스전압 발생회로를 더 구비하고, 상기 제1 동작전압과 제2 동작전압에 대응한 비교적 큰 신호진폭으로 된 제1 진폭의 입력신호와, 상기 제1 동작전압과 제2 동작전압의 사이의 소정의 중간전압에 대응한 비교적 작은 제2 진폭의 입력신호의 양쪽의 입력신호의 공급을 가능하게 하는 것에 의해, 입력회로의 간소화와 제품관리의 취급을 간편하게 하면서, 저소비전력화와 출력에 영향을 주는 플로팅노드를 방지하고 지연시간의 편차를 작게 할 수 있다고 하는 효과가 얻어진다.

(15) 상기 제1과 제2 MOSFET는, 상기 제1 진폭의 입력신호가 공급되는 제1 동작모드에 대응한 MOSFET와, 상기 제2 진폭의 입력신호가 공급되는 제2 동작모드에 대응한 MOSFET와의 병렬회로로 하고, 상기 제1 동작모드에 대응한 MOSFET의 게이트에는 상기 바이어스전압 발생회로에서 형성된 제어신호를 공급하고, 상기 제2 동작모드에 대응한 MOSFET의 게이트에는 상기 인버터회로의 출력신호를 귀환하는 것에 의해, 각각의 동작모드에 대응한 동작을 행할 수 있다고 하는 효과가 얻어진다.

(16) 상기 바이어스전압 발생회로로서, 상기 입력신호가 게이트에 공급되고, 소스에 상기 제1 동작전압이 공급된 제2 도전형의 제5 MOSFET와, 상기 입력신호가 게이트에 공급되고, 소스에 상기 제2 동작전압이 공급된 제1 도전형의 제6 MOSFET와, 상기 제5 MOSFET의 드레인과 제6 MOSFET의 드레인과의 사이에 설치된 제1과 제2 고저항 수단을 사용한 CMOS회로로 하는 것에 의해, 정수설정을 용이하게 할 수 있다고 하는 효과가 얻어진다.

(17) 복수의 워드선 및 그것들과 교차하도록 배치된 복수의 비트선과, 상기 복수의 워드선과 복수의 비트선과의 소정의 교점에 설치되고, 대응하는 워드선에 게이트가 접속된 어드레스 선택 MOSFET와, 대응하는 비트선과 소정의 전위와의 사이에 상기 어드레스 선택 MOSFET를 통해서 접속되는 기억 캐패시터로 이루어지는 메모리 셀을 구비한 다이나믹형 RAM의 입력회로에 적용하는 것에 의해, 제품관리의 취급을 간편하게 하면서, 저소비전력화 출력에 영향을 주는 플로팅 노드가 발생하는 일 없이, 지연시간의 편차를 작게 할 수가 있다고 하는 효과가 얻어진다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본원 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경이 가능한 것은 말할 것도 없다. 예컨대, 도 23 또는 도 24에 나타낸 다이나믹형 RAM에서 메모리어레이, 서브어레이 및 서브워드 드라이버의 구성은 여러가지의 실시형태를 채용할 수 있고, 다이나믹형 RAM의 입출력 인터페이스는 싱크로너스 사양외에 램버스 사양등에 적합한 것등 여러가지의 실시형태를 채용할 수 있는 것이다. 워드선은 상기와 같은 계층 워드선 방식 외에 워드 션트방식을 채용하는 것이어도 좋다.

반도체 집적회로장치는, 상기과 같은 DRAM 외에 스태틱형 RAM이나 EPROM, 또는 EEPROM과 같은 판독전용 메모리, 또는 마이크로프로세서와 같은 디지탈 집적회로라도 좋다. 본 발명은 LVTTL, LVCMOS 또는 SSTL과 같은 인터페이스로 접속되는 각종 반도체 집적회로장치에 널리 이용할 수 있다.

본원에서 개시되는 발명 중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 하기와 같다. 즉, 외부단자로부터 공급되는 입력신호를 받는 차동증폭회로에 제1과 제2의 동작전압을 제1과 제2의 스위치 MOSFET를 통해 공급하도록 하고, 바이어스전압 발생회로에 의해 상기 입력신호가 상기 제1과 제2의 동작전압의 중심전압부근에 있을 때에 상기 제1과 제2 스위치 MOSFET를 온상태로 하며, 그 입력신호가 계속적으로 일정기간 상기 제1 전압 또는 제2 전압에 있을 때에는, 그것에 대응한 출력신호를 형성하기 위해 상기 제1 또는 제2 스위치 MOSFET의 어느 한쪽을 온상태로 다른 쪽을 오프상태로 하는 제어전압을 형성하고, 상기 제1 동작전압과 제2 동작전압에 대응한 제1 진폭의 입력신호와, 상기 제1 동작전압과 제2 동작전압 사이의 소정의 중간전압에 대응한 제2 진폭의 입력신호의 양쪽의 공급을 가능하게 하는 것에 의해, 입력회로의 간소화와 제품관리의 취급을 간편하게 하면서, 실질적인 저소비전력화를 실현할 수 있다.

본원에서 개시되는 발명 중 다른 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면 하기와 같다. 즉, 외부단자로부터 공급되는 입력신호를 받는 입력회로로서 제1 도전형의 차동 MOSFET와, 그 공통소스에 설치되어 동작전류를 형성하는 제1 도전형의 제1 MOSFET를 포함하는 제1 차동증폭회로와, 제2 도전형의 차동 MOSFET, 그 공통소스에 설치되어 동작전류를 형성하는 제2 도전형의 제2 MOSFET를 포함하는 제2 차동증폭회로 및 출력신호를 형성하는 인버터회로를 조합하고, 상기 제1과 제2 차동증폭회로의 한쪽의 입력단자에 외부단자로부터 입력신호를 공급하며, 상기 제l과 제2 차동증폭회로의 다른 쪽의 입력단자에 상기 입력신호의 하이 레벨과 로레벨의 대략 중간전위로 된 기준전압을 공급하고, 상기 제1과 제2 차동증폭회로의 서로 동상으로 된 출력신호를 합성하여 상기 인버터회로의 입력단자에 공급하는 것에 의해, 출력에 영향을 주는 플로팅 노드가 발생하는 일 없이, 지연시간의 편차를 작게 할 수가 있다.

Claims

외부단자로부터 공급되는 입력신호를 받는 차동증폭회로와,

상기 차동증폭회로에 제1의 동작전압을 공급하는 제1 스위치 MOSFET와,

상기 차동증폭회로에 제2의 동작전압을 공급하는 제2 스위치 MOSFET와,

상기 입력신호를 받고, 그 입력신호가 상기 제1과 제2의 동작전압의 중심전압부근에 있을 때에 상기 제1과 제2 스위치 MOSFET를 온상태로 하고, 그 입력신호가 소정기간 상기 제1 전압 또는 제2 전압에 있을 때에는, 그것에 대응한 출력신호를 형성하기 위해 상기 제1 또는 제2 스위치 MOSFET의 어느 한 쪽을 온상태로 다른 쪽을 오프상태로 하는 제어전압을 발생하는 바이어스전압 발생회로로 이루어지는 입력회로를 구비하고,

상기 제1 동작전압과 제2 동작전압에 대응한 제1 진폭의 입력신호와, 상기 제1 동작전압과 제2 동작전압 사이의 소정의 중간전압에 대응한 제2 진폭의 입력신호의 양쪽의 공급을 가능하게 하여 이루어지는 반도체 집적회로장치.
제 1 항에 있어서,

상기 차동증폭회로는,

상기 입력신호와 그 로직 드레시홀드 전압에 대응한 기준전압을 받는 제1 도전형의 차동 MOSFET와,

상기 차동 MOSFET의 드레인측에 설치되고, 전류미러 형태로 된 제2 도전형의 부하 MOSFET와,

상기 차동 MOSFET의 공통화된 소스측에 설치되고, 게이트에 정전압(定電壓)이 공급되는 제l 도전형의 정전류(定電流) MOSFET로 구성되는 반도체 집적회로장치.
제 2 항에 있어서,

상기 제2 스위치 MOSFET는 상기 제2 도전형의 부하 MOSFET에 접속되어 이루어지는 제2 도전형의 MOSFET에 의해 구성되고,

상기 제1 스위치 MOSFET는, 상기 제1 도전형의 정전류 MOSFET에 접속되어 이루어지는 제1 도전형의 MOSFET에 의해 구성되는 것을 특징으로 하는 반도체 집적회로장치.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

상기 바이어스전압 발생회로는,

상기 입력신호가 게이트에 공급되고, 소스에 상기 제1 동작전압이 공급된 제1 도전형의 제3 MOSFET와,

상기 입력신호가 게이트에 공급되고, 소스에 상기 제2 동작전압이 공급된 제2 도전형의 제4 MOSFET와,

상기 제3 MOSFET의 드레인과 제4 MOSFET의 드레인과의 사이에 설치된 고저항 수단으로 이루어지고,

상기 제3 MOSFET의 드레인으로부터 상기 제2 스위치 MOSFET의 게이트에 공급되는 제어전압을 출력하고,

상기 제4 MOSFET의 드레인으로부터 상기 제1 스위치 MOSFET의 게이트에 공급되는 제어전압을 출력하여 이루어지는 반도체 집적회로장치.
제 4 항에 있어서,

상기 고저항수단은, 게이트에 각각을 온 상태로 하는 동작전압이 주어지고, 병렬형태로 된 제l 도전형과 제2 도전형의 2개의 MOSFET로 구성되는 반도체 집적회로장치.
제 1 항 내지 제 3 항중 어느 한 항에 있어서,

상기 바이어스전압 발생회로는,

상기 입력신호가 게이트에 공급되고, 소스에 상기 제1 동작전압이 공급된 제1 도전형의 제3 MOSFET와,

상기 입력신호가 게이트에 공급되고, 소스에 상기 제2 동작전압이 공급된 제2 도전형의 제4 MOSFET와,

상기 제3 MOSFET의 드레인과 제4 MOSFET의 드레인과의 사이에 설치된 제1과 제2 고저항 수단으로 이루어지고,

상기 제1과 제2 고저항 수단의 접속점으로부터 상기 제1과 2 스위치 MOSFET의 게이트에 공급되는 제어전압을 출력하여 이루어지는 반도체 집적회로장치.
제 1 항 내지 제 3 항중 어느 한 항에 있어서,

상기 바이어스전압 발생회로는,

상기 입력신호가 게이트에 공급되고, 소스에 상기 제1 동작전압이 공급된 제1 도전형의 제3 MOSFET와,

상기 입력신호가 게이트에 공급되고, 소스에 상기 제2 동작전압이 공급된 제2 도전형의 고저항 소자를 구성하는 MOSFET와,

상기 입력신호가 게이트에 공급되고, 소스에 상기 제2 동작전압이 공급된 제2 도전형의 제4 MOSFET와,

상기 입력신호가 게이트에 공급되고, 소스에 상기 제1 동작전압이 공급된 제1 도전형의 고저항 소자를 구성하는 MOSFET와,

상기 제3 MOSFET의 드레인으로부터 상기 제2 스위치 MOSFET의 게이트에 공급되는 제어전압을 출력하고,

상기 제4 MOSFET의 드레인으로부터 상기 제1 스위치 MOSFET의 게이트에 공급되는 제어전압을 출력하여 이루어지는 반도체 집적회로장치.
제 5 항에 있어서,

상기 입력신호는, 클럭신호와 그것에 대응하여 공급되는 복수로 이루어지는 입력신호로 이루어지고,

상기 클럭신호를 제외한 입력신호를 받는 복수의 입력회로의 각각은,

상기 제3 MOSFET와 제4 MOSFET의 사이에 설치되는 고저항 소자를 구성하는 병렬형태의 2개의 MOSFET와, 상기 정전류 MOSFET를 상기 외부 입력신호의 공급이 정지되는 소정의 동작모드에 있어서 강제적으로 오프상태로 하는 회로와, 차동증폭회로의 출력신호를 제1 동작전압 또는 제2 동작전압으로 고정하는 MOSFET를 더 구비하여 이루어지는 반도체 집적회로장치.
제 1 항 내지 제 7 항중 어느 한 항에 있어서,

상기 반도체 집적회로장치는,

복수의 워드선 및 그것들과 교차하도록 배치된 복수의 비트선과,

상기 복수의 워드선과 복수의 비트선과의 소정의 교점에 마련되고, 대응하는 워드선에 게이트가 접속된 어드레스 선택 MOSFET와, 대응하는 비트선과 소정의 전위와의 사이에 상기 어드레스 선택 MOSFET를 통해 접속되는 기억 캐패시터로 이루어지는 메모리셀을 구비한 다이나믹형 RAM을 구성하는 것인 반도체 집적회로장치.
제 8 항에 있어서,

상기 반도체 집적회로장치는,

복수의 워드선 및 그것들과 교차하도록 배치된 복수의 비트선과,

상기 복수의 워드선과 복수의 비트선과의 소정의 교점에 설치되고, 대응하는 워드선에 게이트가 접속된 어드레스 선택 MOSFET와, 대응하는 비트선과 소정의 전위와의 사이에 상기 어드레스 선택 MOSFET를 통해 접속되는 기억 캐패시터로 이루어지는 메모리셀을 구비한 다이나믹형 RAM을 구성하는 것이고,

상기 데이터신호를 받는 입력회로는, 상기 제1과 제2 스위치 MOSFET가 생략되는 것인 반도체 집적회로장치.
제1 입력단자 및 제1 출력단자를 구비한 차동증폭회로와,

상기 차동증폭회로에 제1 전원전압을 공급하는 제1 스위치 MOSFET와,

상기 차동증폭회로에 제2 전원전압을 공급하는 제2 스위치 MOSFET와,

상기 제1 입력단자에 공급되는 입력신호에 따라서, 상기 제1 스위치 MOSFET 및 제2 스위치 MOSFET를 제어하는 제어회로를 구비하고,

상기 제1 전원전압에 대응하는 하이레벨 신호 및 상기 제2 전원전압에 대응하는 로레벨 신호의 어느 하나가 상기 제l 입력단자에 공급되는 것에 의해, 각각 대응하는 출력신호가 상기 제1 출력단자로부터 얻어지고,

상기 하이레벨 신호가 상기 제1 입력단자에 공급되는 것에 따라서, 상기 제1 스위치 MOSFET와 상기 제2 스위치 MOSFET의 한쪽이 온상태, 다른 쪽이 오프상태로 되고,

상기 로레벨신호가 상기 제1 입력단자에 공급되는 것에 따라서, 상기 제1 스위치 MOSFET와 상기 제2 스위치 MOSFET의 상기 한쪽이 오프상태, 다른 쪽이 온상태로 되고,

상기 제어회로는, 각각의 게이트가 접속되고, 또한 각각의 드레인이 접속된 P채널형 출력 MOSFET와 N채널형 출력 MOSFET를 구비하며, 상기 하이레벨 신호 및 상기 로레벨 신호의 어느 하나가 상기 게이트에 공급되는 것에 의해, 각각 대응하는 한쪽의 출력 MOSFET가 온상태, 다른 쪽의 출력 MOSFET가 오프상태로 되는 반도체 집적회로장치.
제1 입력단자 및 제1 출력단자를 구비한 차동증폭회로와,

상기 차동증폭회로에 제1 전원전압을 공급하는 제1 스위치 MOSFET와,

상기 차동증폭회로에 제2 전원전압을 공급하는 제2 스위치 MOSFET와,

상기 제1 입력단자에 공급되는 입력신호에 따라서, 상기 제1 스위치 MOSFET 및 제2 스위치 MOSFET를 제어하는 제어회로를 구비하고,

상기 제1 전원전압에 대응하는 제1 하이레벨 신호 및 상기 제2 전원전압에 대응하는 제1 로레벨 신호로 이루어지는 제1 진폭신호가 상기 제1 입력단자에 공급되는 것에 의해, 각각 대응하는 출력신호가 상기 제1 출력단자로부터 얻어지며,

상기 제1 하이레벨 신호가 상기 제1 입력단자에 공급되는 것에 따라서, 상기 제1 스위치 MOSFET와 상기 제2 스위치 MOSFET의 한쪽이 온상태, 다른 쪽이 오프상태로 되고,

상기 제1 로레벨 신호가 상기 제1 입력단자에 공급되는 것에 따라서, 상기 제1 스위치 MOSFET와 상기 제2 스위치 MOSFET의 상기 한쪽이 오프상태, 다른 쪽이 온상태로 되며,

상기 제1 하이레벨 신호보다 낮은 제2 하이레벨 신호와 상기 제1 로레벨 신호보다 높은 제2 로레벨 신호로 이루어지는 제2 진폭신호가 상기 제1 입력단자에 공급되는 것에 따라서, 상기 제1 스위치 MOSFET와 상기 제2 스위치 MOSFET가 함께온상태로 되는 반도체 집적회로장치.
제 12 항에 있어서,

상기 제어회로는 각각의 게이트가 접속되고, 또한 각각의 드레인이 접속된 P채널형 출력 MOSFET와 N채널형 출력MOSFET를 구비하고, 상기 하이레벨 신호 및 상기 로레벨 신호의 어느 하나가 상기 게이트에 공급되는 것에 의해, 각각 대응하는 한 쪽의 출력 MOSFET가 온상태, 다른 쪽의 출력 MOSFET가 오프상태로 되는 반도체 집적회로장치.
제1 도전형의 차동 MOSFET와, 그 공통소스에 설치되어 동작전류를 형성하는 제1 도전형의 제1 MOSFET를 포함하는 제1 차동증폭회로와,

제2 도전형의 차동 MOSFET와, 그 공통소스에 설치되어 동작전류를 형성하는 제2 도전형의 제2 MOSFET를 포함하는 제2 차동증폭회로와,

출력신호를 형성하는 인버터회로를 구비하고,

상기 제1과 제2 차동증폭회로의 한쪽의 입력단자에 외부단자로부터 입력신호를 공급하고, 상기 제1과 제2 차동증폭회로의 다른 쪽의 입력단자에 상기 입력신호의 하이레벨과 로레벨의 대략 중간전위로 된 기준전압을 공급하며,

상기 제1과 제2 차동증폭회로의 서로 동상(同相)으로 된 출력신호를 합성하고 상기 인버터회로의 입력단자에 공급하여 이루어지는 입력회로를 포함하는 반도체 집적회로장치.
제 14 항에 있어서,

상기 제1 차동증폭회로는 상기 차동 MOSFET의 드레인에 제2 도전형으로 이루어지는 전류미러 형태의 제l 부하회로가 설치되고,

상기 제2 차동증폭회로는, 상기 차동 MOSFET의 드레인에 제1도전형으로 이루어지는 전류미러 형태의 제2 부하회로가 설치되며,

상기 제1과 제2 부하회로의 출력단자가 접속되어 이루어지는 반도체 집적회로장치.
제 15 항에 있어서,

상기 제1의 부하회로와 제1 동작전압과의 사이에는, 제2 도전형의 제3 MOSFET가 설치되고,

상기 제2의 부하회로와 제2 동작전압과의 사이에는, 제1 도전형의 제4 MOSFET가 설치되며,

파워다운 신호에 의해, 상기 제1 내지 제4 MOSFET의 어느 하나가 오프상태로 되고, 상기 출력단자는 상기 파워다운 신호에 의해 온상태로 되는 MOSFET에 의해서 상기 제1 또는 제2 동작전압으로 고정되는 것을 특징으로 하는 반도체 집적회로장치.
제 16 항에 있어서,

상기 제1과 제2 MOSFET의 게이트에는, 상기 인버터회로의 출력신호가 귀환되고,

상기 파워다운 신호에 의해 고정전위로 된 출력단자의 신호를 받는 인버터회로의 출력신호에 의해 온상태로 되는 제1 또는 제2 MOSFET에 대응된 상기 제3 또는 제4 MOSFET의 어느 하나는, 상기 파워다운 신호에 의해 오프상태로 되는 것인 반도체 집적회로장치.
제 16 항에 있어서,

상기 입력신호를 받고, 그 신호레벨이 상기 제1과 제2 전원전압의 중심전압부근에 있을 때에 상기 제1과 제2 MOSFET를 온상태로 하고, 그 입력신호가 소정기간 상기 제1 전압 또는 제2 전압에 있을 때에는, 그것에 대응한 출력신호를 형성하기 위해 상기 제1 또는 제2 MOSFET의 어느 한쪽을 온상태로 다른 쪽을 오프상태로 하는 제어전압을 발생하는 바이어스전압 발생회로를 더 구비하여 이루어지고,

상기 제1 동작전압과 제2 동작전압에 대응한 비교적 큰 신호진폭으로 된 제1 진폭의 입력신호와, 상기 제1 동작전압과 제2 동작전압 사이의 소정의 중간전압에 대응한 비교적 작은 제2 진폭의 입력신호의 양쪽의 입력신호의 공급을 가능하게 하여 이루어지는 반도체 집적회로장치.
제 18 항에 있어서,

상기 제1과 제2 MOSFET는, 상기 제1 진폭의 입력신호가 공급되는 제1 동작모드에 대응한 MOSFET와, 상기 제2 진폭의 입력신호가 공급되는 제2 동작모드에 대응한 MOSFET와의 병렬회로를 포함하고,

상기 제l 동작모드에 대응한 MOSFET의 게이트에는, 상기 바이어스전압 발생회로에서 형성된 제어신호가 공급되며,

상기 제2 동작모드에 대응한 MOSFET의 게이트에는, 상기 인버터회로의 출력신호가 귀환되는 것인 반도체 집적회로장치.
제 19 항에 있어서,

상기 바이어스전압 발생회로는,

상기 입력신호가 게이트에 공급되고, 소스에 상기 제1 동작전압이 공급된 제2 도전형의 제5 MOSFET와,

상기 입력신호가 게이트에 공급되고, 소스에 상기 제2 동작전압이 공급된 제1 도전형의 제6 MOSFET와,

상기 제5 MOSFET의 드레인과 제6 MOSFET의 드레인과의 사이에 설치된 제1과 제2 고저항 수단으로 이루어지고,

상기 제1과 제2 고저항 수단의 접속점으로부터 상기 제어전압을 형성하여 이루어지는 반도체 집적회로장치.
제 14 항 내지 제 20 항중 어느 한 항에 있어서,

상기 반도체 집적회로장치는,

복수의 워드선 및 그것들과 교차하도록 배치된 복수의 비트선과,

상기 복수의 워드선과 복수의 비트선과의 소정의 교점에 설치되고, 대응하는 워드선에 게이트가 접속된 어드레스 선택 MOSFET와, 대응하는 비트선과 소정의 전위와의 사이에 상기 어드레스 선택 MOSFET를 통해 접속되는 기억 캐패시터로 이루어지는 메모리셀을 구비한 다이나믹형 RAM을 구성하는 것인 반도체 집적회로장치.