JPH06104726A

JPH06104726A - 入力回路

Info

Publication number: JPH06104726A
Application number: JP4255041A
Authority: JP
Inventors: Hiroko Tono; 寛子戸野; Masaaki Fujikawa; 雅章藤川
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1992-09-24
Filing date: 1992-09-24
Publication date: 1994-04-15

Abstract

(57)【要約】【目的】本発明は異なる電源電圧を供給しても安定して
動作し得る入力回路を提供することを目的とする。【構成】一導電型チャネルのトランジスタＴr4と反対導
電型チャネルのトランジスタＴr5，Ｔr6のゲートに入力
信号ＩＮが入力され、トランジスタＴr4のソースにはＶ
ccが供給され、トランジスタＴr4とＶssとの間にトラン
ジスタＴr5，Ｔr6が直列に接続され、トランジスタＴr4
とトランジスタＴr5の共通接続端から出力信号ＯＵＴが
出力され、入力信号ＩＮをゲートに入力した一導電型チ
ャネルのトランジスタＴr15 の一端がトランジスタＴr
5，Ｔr6の共通接続端に接続され、トランジスタＴr15
の他端とＶccとの間にトランジスタＴr14 が接続され、
トランジスタＴr14 のゲートにはＶccが高レベルのとき
トランジスタＴr14 がオンされ、Ｖccが低レベルのとき
トランジスタＴr14 がオフされる検出信号ＨＶが電源電
圧検出回路１１から出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は入力バッファ回路に関
するものである。近年の電子機器では小型、軽量化への
要請が益々高まり、そのため電源を低電圧化することに
よりバッテリーの小型、軽量化が図られている。このよ
うな電子機器で使用される半導体装置では低電圧電源で
動作可能としながら、複数種類の電源電圧に対応し得る
汎用性を備えることが重要となっている。

【０００２】

【従来の技術】図６はＴＴＬレベルの入力バッファ回路
の第一の従来例を示す。すなわち、入力信号ＩＮはＣＭ
ＯＳ構成のＰチャネルＭＯＳトランジスタＴr1とＮチャ
ネルＭＯＳトランジスタＴr2のゲートに入力されてい
る。

【０００３】前記トランジスタＴr1のソースはＰチャネ
ルＭＯＳトランジスタＴr3のドレインに接続され、同ト
ランジスタＴr3のソースには電源Ｖccが供給され、ゲー
トには電源Ｖssが供給されている。従って、前記トラン
ジスタＴr3は定電流源として動作する。

【０００４】前記トランジスタＴr1のドレインは前記ト
ランジスタＴr2のドレインに接続され、同トランジスタ
Ｔr2のソースは電源Ｖssに接続されている。そして、両
トランジスタＴr1，Ｔr2のドレインから出力信号ＯＵＴ
が出力される。

【０００５】このように構成された入力バッファ回路で
は入力信号ＩＮにＨレベルの信号が入力されると、前記
トランジスタＴr1がオフされるとともに、前記トランジ
スタＴr2がオンされて出力信号ＯＵＴがＬレベルとな
る。

【０００６】一方、入力信号ＩＮにＬレベルの信号が入
力されると、前記トランジスタＴr1がオンされるととも
に、前記トランジスタＴr2がオフされて出力信号ＯＵＴ
がＨレベルとなる。

【０００７】従って、入力信号ＩＮに基づいて同出力信
号ＩＮを反転させ、かつ電源Ｖccと電源Ｖssとの間でフ
ルスイングする出力信号ＯＵＴが出力される。図７はＴ
ＴＬレベルの入力バッファ回路の第二の従来例を示す。
すなわち、入力信号ＩＮはＣＭＯＳ構成のＰチャネルＭ
ＯＳトランジスタＴr4とＮチャネルＭＯＳトランジスタ
Ｔr5，Ｔr6のゲートに入力されている。

【０００８】前記トランジスタＴr4のソースはＰチャネ
ルＭＯＳトランジスタＴr7のドレインに接続され、同ト
ランジスタＴr7のソースには電源Ｖccが供給され、ゲー
トには電源Ｖssが供給されている。従って、前記トラン
ジスタＴr7は定電流源として動作する。

【０００９】前記トランジスタＴr4のドレインは前記ト
ランジスタＴr5のドレインに接続され、同トランジスタ
Ｔr5のソースはトランジスタＴr6のドレインに接続さ
れ、同トランジスタＴr6のソースは電源Ｖssに接続され
ている。そして、前記トランジスタＴr4，Ｔr5のドレイ
ンから出力信号ＯＵＴが出力される。

【００１０】また、前記出力信号ＯＵＴはＮチャネルＭ
ＯＳトランジスタＴr8のゲートに入力されている。前記
トランジスタＴr8のドレインは電源Ｖccに接続され、ソ
ースは前記トランジスタＴr5のソースに接続されてい
る。

【００１１】このように構成された入力バッファ回路で
は、入力信号ＩＮにＨレベルの信号が入力されると、前
記トランジスタＴr4がオフされる。また、前記トランジ
スタＴr5，Ｔr6がオンされるとともに、トランジスタＴ
r8がオフされて、出力信号ＯＵＴがＬレベルとなる。

【００１２】この状態で、入力信号ＩＮがＨレベルから
Ｌレベルに移行すると、トランジスタＴr4がオンされる
とともに、トランジスタＴr5，Ｔr6がオフされる。ま
た、トランジスタＴr4のオン動作にともなってトランジ
スタＴr8がオンされる。

【００１３】すると、トランジスタＴr5のソース電位が
引き上げられて、同トランジスタＴr5のオフ動作が促進
される。従って、図８に示すように出力信号ＯＵＴはＬ
レベルからＨレベルに速やかに引き上げられる。

【００１４】また、入力信号ＩＮがＬレベルからＨレベ
ルに移行すると、トランジスタＴr4がオフされるととも
に、トランジスタＴr5，Ｔr6がオンされる。また、トラ
ンジスタＴr5，Ｔr6のオン動作にともなってトランジス
タＴr8がオフされる。

【００１５】このとき、トランジスタＴr5，Ｔr6がオン
されるときはトランジスタＴr4も未だオン状態にある。
すると、トランジスタＴr8がオンされ続けてそのドレイ
ン電流がトランジスタＴr6に供給されるため、トランジ
スタＴr6がオンされた後も同トランジスタＴr5のソース
電位の低下が遅れる。

【００１６】この結果、トランジスタＴr5のオン動作が
遅れて出力信号ＯＵＴの立ち下がりが鈍くなる。従っ
て、この入力バッファ回路では、入力信号ＩＮに基づい
て同出力信号ＩＮを反転させ、かつ電源Ｖccと電源Ｖss
との間でフルスイングする出力信号ＯＵＴが出力され
る。

【００１７】また、図８に示すように出力信号ＯＵＴは
ＬレベルからＨレベルに速やかに立ち上がるため、出力
信号ＯＵＴの立ち上がり時の負荷駆動能力に優れた入力
バッファ回路が構成される。

【００１８】

【発明が解決しようとする課題】上記第一の従来例では
電源Ｖccに５Ｖを供給する入力バッファ回路として設計
する場合には、規格に基づいてＨレベルの入力信号ＩＮ
の下限値ＶIHが２．４Ｖ、Ｌレベルの入力信号ＩＮの上
限値ＶILが０．８Ｖに設定されている。

【００１９】また、電源Ｖccに３Ｖを供給する入力バッ
ファ回路として設計する場合には、規格に基づいてＨレ
ベルの入力信号ＩＮの下限値ＶIHが２．０Ｖ、Ｌレベル
の入力信号ＩＮの上限値ＶILが０．８Ｖに設定されてい
る。

【００２０】そして、このような入力バッファ回路では
電源Ｖccとして５Ｖを供給すれば、入力信号ＩＮのしき
い値は１．６Ｖとなる。従って、例えば１．１Ｖの入力
信号ＩＮが入力されると、出力信号ＯＵＴはＨレベルと
なる。

【００２１】このように構成された入力バッファ回路
に、電源Ｖccとして３Ｖを供給すると前記しきい値は１
Ｖに低下する。この状態で、１．１Ｖの入力信号ＩＮが
入力されると、出力信号ＯＵＴはＬレベルとなる。

【００２２】すなわち、電源Ｖccを５Ｖから３Ｖに変更
すると、同一レベルの入力信号ＩＮを入力しても出力信
号ＯＵＴが反転してしまう。従って、上記第一の従来例
による入力バッファ回路では、電源Ｖccとして５Ｖを使
用する５Ｖ仕様として設計した入力バッファ回路に３Ｖ
の電源Ｖccを供給した場合には、０．８ＶというＬレベ
ルの入力信号ＩＮの上限値ＶILに対する入力バッファ回
路のしきい値のマージンが低下する。この結果、電源Ｖ
ccとして３Ｖを使用すると、誤動作する可能性がある。

【００２３】また、上記第一の従来例による入力バッフ
ァ回路を３Ｖ仕様として設計し、この入力バッファ回路
に５Ｖの電源Ｖccを供給した場合には、２．４Ｖという
Ｈレベルの入力信号ＩＮの下限値ＶIHに対する入力バッ
ファ回路のしきい値のマージンが低下する。

【００２４】この結果、３Ｖ仕様として設計した入力バ
ッファ回路に５Ｖの電源Ｖccを供給すると、誤動作する
可能性がある。上記第二の従来例では、例えば３Ｖ仕様
として設計しながら５Ｖの電源Ｖccを供給すると、入力
信号ＩＮがＬレベルのときオンされるトランジスタＴr8
のドレイン電流は、３Ｖの電源Ｖccが供給される場合よ
り増大する。

【００２５】すると、入力信号ＩＮがＬレベルからＨレ
ベルに移行するとき、トランジスタＴr8のドレイン電流
が増大していることにより、トランジスタＴr5のソース
電位が低下し難く、出力信号ＯＵＴの立ち下がりがさら
に鈍くなる。

【００２６】すなわち、入力信号ＩＮとしてより高いレ
ベルを入力しないと出力信号ＯＵＴがＬレベルに移行し
ない。従って、入力信号ＩＮのＨレベルの下限値ＶIHに
対する入力バッファ回路のしきい値のマージンが低下す
る。

【００２７】なお、上記第二の従来例では、５Ｖ仕様と
して設計した入力バッファ回路に３Ｖの電源Ｖccを供給
する場合には、入力バッファ回路のしきい値のマージン
が低下することはない。

【００２８】この発明の目的は、異なる電源電圧を供給
しても安定して動作し得る入力バッファ回路を提供する
ことにある。

【００２９】

【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、一導電型チャネルの第一のＭＯＳ
トランジスタＴr4と反対導電型チャネルの第二、第三の
ＭＯＳトランジスタＴr5，Ｔr6のゲートに入力信号ＩＮ
が入力され、前記第一のＭＯＳトランジスタＴr4のソー
スには第一の電源Ｖccが供給され、前記第一のＭＯＳト
ランジスタＴr4と第二の電源Ｖssとの間に前記第二、第
三のＭＯＳトランジスタＴr5，Ｔr6が直列に接続され、
前記第一のＭＯＳトランジスタＴr4と第二のＭＯＳトラ
ンジスタＴr5の共通接続端から出力信号ＯＵＴが出力さ
れ、前記入力信号ＩＮをゲートに入力した一導電型チャ
ネルの第四のＭＯＳトランジスタＴr15 の一端が前記第
二、第三のＭＯＳトランジスタＴr5，Ｔr6の共通接続端
に接続され、前記第四のＭＯＳトランジスタＴr15 の他
端と前記第一の電源Ｖccとの間に第五のＭＯＳトランジ
スタＴr14 が接続され、前記第五のＭＯＳトランジスタ
Ｔr14 のゲートには電源電圧検出回路１１の出力信号が
入力され、前記電源電圧検出回路１１では前記第一の電
源Ｖccのレベルが判定され、前記第一の電源Ｖccが高レ
ベルのとき前記第五のトランジスタＴr14 がオンされる
とともに、前記第一の電源Ｖccが低レベルのとき前記第
五のトランジスタＴr14 がオフされる検出信号ＨＶが出
力される。

【００３０】また、図２に示すように前記電源電圧検出
回路１１は、前記第一の電源Ｖccと前記第二の電源Ｖss
との間に抵抗Ｒ１と複数段のダイオード接続したＭＯＳ
トランジスタＴr10 〜Ｔr13 が直列に接続され、前記抵
抗Ｒ１と前記複数段のＭＯＳトランジスタＴr10 の共通
接続端に奇数段のインバータ回路１ａ，１ｂ，１ｃの入
力端子が接続され、前記奇数段のインバータ回路１ａ，
１ｂ，１ｃの出力端子が前記第五のＭＯＳトランジスタ
Ｔr14 のゲートに接続して構成される。

【００３１】

【作用】電源電圧検出回路１１が電源Ｖccを低レベルと
判定すると、Ｈレベルの検出信号ＨＶに基づいてトラン
ジスタＴr14 はオフされてトランジスタＴr15 の動作も
無効化される。従って、トランジスタＴr4〜Ｔr6はイン
バータ回路として動作する。

【００３２】電源電圧検出回路１１が電源Ｖccを高レベ
ルと判定すると、Ｌレベルの検出信号ＨＶに基づいてト
ランジスタＴr14 はオンされて、トランジスタＴr15 が
入力信号ＩＮに基づいて動作する。そして、出力信号Ｏ
ＵＴの立ち上がり速度が向上する。

【００３３】そして、トランジスタＴr14 ，Ｔr15 は電
源Ｖccが高レベルとなった場合にのみ動作するので、そ
の動作状態においてトランジスタＴr4〜Ｔr6からなるイ
ンバータ回路のしきい値が入力信号ＩＮに対し充分なマ
ージンを確保するように、トランジスタＴr14 ，Ｔr15
の特性を設定することが可能となる。

【００３４】

【実施例】図２はこの発明を具体化した入力バッファ回
路の第一の実施例を示す。なお、トランジスタＴr4〜Ｔ
r7から構成される入力バッファ回路は前記従来例と同一
構成で５Ｖ仕様として設計する。

【００３５】ＮチャネルＭＯＳトランジスタＴr10 のド
レインは抵抗Ｒ１を介して電源Ｖccに接続されている。
前記トランジスタＴr10 のゲートはそのドレインに接続
され、同トランジスタＴr10 のソースと電源Ｖssとの間
にはＮチャネルＭＯＳトランジスタＴr11 〜Ｔr13 が直
列に接続されている。

【００３６】前記各トランジスタＴr11 〜Ｔr13 のゲー
トはそれぞれそのドレインに接続されている。従って、
前記トランジスタＴr10 のドレイン電位、すなわちノー
ドＮ１は、図３に示すように電源Ｖccに３Ｖを供給した
場合にも５Ｖを供給した場合にも約２Ｖの定電位とな
る。

【００３７】前記ノードＮ１はインバータ回路１ａに入
力され、同インバータ回路１ａの出力信号はインバータ
回路１ｂに入力され、同インバータ回路１ｂの出力信号
はインバータ回路１ｃに入力されている。そして、前記
インバータ回路１ｃの出力信号ＨＶはＰチャネルＭＯＳ
トランジスタＴr14 のゲートに入力されている。

【００３８】図３に示すように、前記インバータ回路１
ａのしきい値Ｖａは電源Ｖccの上昇にともなって上昇
し、電源Ｖccが約４Ｖを越えると、インバータ回路１ａ
のしきい値が前記ノードＮ１より高くなるように設定さ
れている。

【００３９】従って、前記抵抗Ｒ１、トランジスタＴr1
0 〜Ｔr13 及びインバータ回路１ａ〜１ｃで電源電圧検
出回路１１が構成される。そして、電源Ｖccが約４Ｖを
越えるまでは電源電圧検出回路１１の検出信号ＨＶがＬ
レベルとなり、約４Ｖを越えると、検出信号ＨＶはＨレ
ベルとなるように設定されている。

【００４０】前記トランジスタＴr14 のソースは電源Ｖ
ccに接続され、ドレインはＰチャネルＭＯＳトランジス
タＴr15 のソースに接続されている。前記トランジスタ
Ｔr15 のゲートには入力信号ＩＮが入力され、ドレイン
はトランジスタＴr5のソース、すなわちノードＮ２に接
続されている。

【００４１】上記のように構成された入力バッファ回路
は、例えば図５に示すメモリに使用される。すなわち、
アドレス信号Ａ0 〜Ａ9 が入力されるアドレスバッファ
１、制御信号ＲＡＳバー、ＣＡＳバーが入力されるクロ
ックジェネレータ２，３及び書き込み制御信号ＷＥバー
が入力されるライトクロックジェネレータ４に前記入力
バッファ回路が使用される。

【００４２】前記メモリは、アドレス信号Ａ0 〜Ａ9 が
アドレスバッファ１に入力されると、そのアドレス信号
がコラムデコーダ５及びロウデコーダ６に出力される。
そして、コラムデコーダ５及びロウデコーダ６の出力信
号に基づいてメモリセル７から特定の記憶セルが選択さ
れる。

【００４３】書き込み動作時には、データ入力バッファ
８に入力される書き込みデータＤinがセンスアンプ及び
Ｉ／Ｏゲート９を介して選択された記憶セルに書き込ま
れる。

【００４４】また、読出し動作時には選択された記憶セ
ルから読み出されたセル情報は、センスアンプ及びＩ／
Ｏゲート９及びデータ出力バッファ１０を介して出力信
号Ｄout として出力される。

【００４５】次に、上記のように構成された入力バッフ
ァ回路の作用を説明する。さて、上記入力バッファ回路
に電源Ｖccとして５Ｖを供給すると、電源電圧検出回路
１１の検出信号ＨＶはＨレベルとなる。すると、トラン
ジスタＴr14 はオフされて、トランジスタＴr15 への電
流供給が遮断される。

【００４６】この状態ではトランジスタＴr14 ，Ｔr15
の動作は無効化され、この入力バッファ回路はトランジ
スタＴr4〜Ｔr7からなるインバータ回路として動作す
る。従って、入力信号ＩＮがＬレベルとなると、トラン
ジスタＴr4がオンされるとともに、トランジスタＴr5，
Ｔr6がオフされて、図４に示すように出力信号ＯＵＴは
Ｈレベルとなる。

【００４７】また、入力信号ＩＮがＬレベルからＨレベ
ルに移行すると、トランジスタＴr4がオフされるととも
に、トランジスタＴr5，Ｔr6がオンされて、出力信号Ｏ
ＵＴはＨレベルからＬレベルに移行する。

【００４８】このとき、ノードＮ２は入力信号ＩＮが中
間レベルとなってトランジスタＴr4〜Ｔr6がオン状態と
なるときに、その電位が僅かに上昇する。従って、上記
動作においては５Ｖ仕様の入力バッファ回路に５Ｖの電
源Ｖccを供給したので、充分なマージンを維持した状態
で動作する。

【００４９】次に、上記入出力バッファ回路に３Ｖの電
源Ｖccを供給すると、電源電圧検出回路１１の検出信号
ＨＶはＬレベルとなって、トランジスタＴr14 はオンさ
れる。

【００５０】この状態で、入力信号ＩＮがＬレベルとな
ると、トランジスタＴr4，Ｔr15 がオンされ、トランジ
スタＴr5，Ｔr6がオフされて、図４に示すように出力信
号ＯＵＴはＨレベルとなる。

【００５１】入力信号ＩＮがＬレベルからＨレベルに移
行すると、トランジスタＴr4，Ｔr15 がオフされ、トラ
ンジスタＴr5，Ｔr6が同トランジスタＴr6から順次オン
されて出力信号ＯＵＴがＬレベルに移行する。

【００５２】このとき、トランジスタＴr5は入力信号Ｉ
ＮがノードＮ２より同トランジスタＴr5のしきい値Ｖth
以上高くなるとオンされるので、同トランジスタＴr5が
完全にオンされるまでに時間がかかる。

【００５３】従って、出力信号ＯＵＴがＬレベルに下が
りにくくなり、この入力バッファ回路のしきい値が上が
ったことになって３Ｖの電源Ｖccに対応可能となる。ま
た、入力信号ＩＮがＨレベルからＬレベルに移行する
と、トランジスタＴr4，Ｔr15 がオンされ、トランジス
タＴr5，Ｔr6がオフされて出力信号ＯＵＴ５がＨレベル
に移行する。

【００５４】このとき、トランジスタＴr15 のオン動作
により、ノードＮ２の電位が速やかに引き上げられて、
トランジスタＴr5のオフ動作が促進されるので、出力信
号ＯＵＴの立ち上がりが促進される。

【００５５】以上のようにこの入出力バッファ回路で
は、電源Ｖccとして５Ｖを供給する場合にはトランジス
タＴr14 を常時オフ動作させてトランジスタＴr15 の動
作を無効化する。

【００５６】従って、各トランジスタＴr4〜Ｔr7が５Ｖ
仕様として設計されているので、入力信号ＩＮに対する
マージンを確保して誤動作を防止することができる。ま
た、電源Ｖccとして３Ｖを供給する場合には、トランジ
スタＴr14 を常時オンさせ、この入力バッファ回路のし
きい値の低下を防止することができる。

【００５７】従って、５Ｖ仕様として設計した上記入力
バッファ回路に電源Ｖccとして３Ｖを供給しても、入力
信号ＩＮに対するしきい値のマージンを確保して誤動作
を防止することができる。

【００５８】次に、３Ｖ仕様として設計した入力バッフ
ァ回路に電源Ｖccとして５Ｖを供給しても、入力信号Ｉ
Ｎに対するしきい値のマージンを確保して誤動作を防止
するようにした第二の実施例を図６に従って説明する。

【００５９】ＰチャネルＭＯＳトランジスタＴr16 ，Ｔ
r17 及びＮチャネルＭＯＳトランジスタＴr18 ，Ｔr19
は電源Ｖccと電源Ｖssとの間で直列に接続され、前記ト
ランジスタＴr16 ，Ｔr17 ，Ｔr18 のゲートには入力信
号ＩＮが入力されている。また、前記トランジスタＴr1
9 のゲートには電源Ｖccが供給され、同トランジスタＴ
r19 常時オン状態となる。

【００６０】前記トランジスタＴr17 ，Ｔr18 のドレイ
ンから出力信号ＯＵＴが出力され、前記トランジスタＴ
r16 のドレインはＮチャネルＭＯＳトランジスタＴr20
のドレインに接続されている。

【００６１】前記トランジスタＴr20 のゲートには入力
信号ＩＮが入力され、ソースはＮチャネルＭＯＳトラン
ジスタＴr21 のドレインに接続されている。前記トラン
ジスタＴr21 のゲートには前記電源電圧検出回路１１か
ら出力される検出信号ＨＶが入力され、ソースは電源Ｖ
ssに接続されている。

【００６２】そして、上記入力バッファ回路は３Ｖ仕様
としてそのしきい値が設定されている。さて、上記のよ
うに構成された入力バッファ回路は電源Ｖccとして３Ｖ
が供給されると、前記電源電圧検出回路１１の検出信号
ＨＶはＬレベルとなるため、前記トランジスタＴr21 は
オフされる。従って、前記トランジスタＴr20 の動作も
無効化され、前記トランジスタＴr16 〜Ｔr18 によるイ
ンバータ回路として動作する。

【００６３】すなわち、入力信号ＩＮがＬレベルとなる
と、トランジスタＴr16 ，Ｔr17 がオンされるとともに
トランジスタＴr18 がオフされて、出力信号ＯＵＴはＨ
レベルとなる。

【００６４】また、入力信号ＩＮがＨレベルとなると、
トランジスタＴr16 ，Ｔr17 がオフされるとともにトラ
ンジスタＴr18 がオンされて、出力信号ＯＵＴはＬレベ
ルとなる。

【００６５】一方、電源Ｖccとして５Ｖが供給される
と、前記電源電圧検出回路１１の検出信号ＨＶはＨレベ
ルとなるため、前記トランジスタＴr21 はオンされる。
この状態で、入力信号ＩＮがＬレベルとなると、トラン
ジスタＴr16 ，Ｔr17がオンされるとともに、トランジ
スタＴr18 ，Ｔr20 がオフされる。すると、出力信号Ｏ
ＵＴはＨレベルとなる。

【００６６】次いで、入力信号がＨレベルに移行する
と、トランジスタＴr16 ，Ｔr17 がオフされるととも
に、トランジスタＴr18 ，Ｔr20 がオンされる。する
と、出力信号ＯＵＴはＬレベルとなる。このとき、トラ
ンジスタＴr20 のオン動作によりトランジスタＴr16 の
ドレイン電位が速やかに引き下げられるため、出力信号
ＯＵＴは速やかにＬレベルに引き下げられる。

【００６７】次いで、入力信号がＬレベルに移行する
と、トランジスタＴr16 ，Ｔr17 がオンされるととも
に、トランジスタＴr18 ，Ｔr20 がオフされる。する
と、出力信号ＯＵＴはＨレベルとなる。

【００６８】このとき、トランジスタＴr16 ，Ｔr17 が
オンされた瞬間には、トランジスタＴr18 ，Ｔr20 が依
然としてオンされているため、出力信号ＯＵＴはＨレベ
ルに立ち上がりにくい。

【００６９】従って、この入力バッファ回路のしきい値
が引き下げられたことになり、３Ｖ仕様として設計した
上記入力バッファ回路に電源Ｖccとして５Ｖを供給して
も、入力信号ＩＮに対するしきい値のマージンを確保し
て誤動作を防止することができる。

【００７０】次に、３Ｖ仕様として設計した入力バッフ
ァ回路に電源Ｖccとして５Ｖを供給しても、入力信号Ｉ
Ｎに対するしきい値のマージンを確保して誤動作を防止
するようにした第三の実施例を図７に従って説明する。

【００７１】ＰチャネルＭＯＳトランジスタＴr22 ，Ｔ
r23 及びＮチャネルＭＯＳトランジスタＴr24 は電源Ｖ
ccと電源Ｖssとの間で直列に接続され、同トランジスタ
Ｔr22 のゲートには電源Ｖssが接続されて常時オン状態
に維持されている。

【００７２】前記トランジスタＴr23 ，Ｔr24 のゲート
には入力信号ＩＮが入力され、同トランジスタＴr23 ，
Ｔr24 のドレインから出力信号ＯＵＴが出力される。ま
た、前記トランジスタＴr23 ，Ｔr24 のドレインと電源
Ｖssとの間にはＮチャネルＭＯＳトランジスタＴr25 ，
Ｔr26 が直列に接続されている。そして、前記トランジ
スタＴr25 のゲートには前記電源電圧検出回路１１の検
出信号ＨＶが入力され、前記トランジスタＴr26 のゲー
トには入力信号ＩＮが入力されている。

【００７３】さて、上記のように構成された入力バッフ
ァ回路は電源Ｖccとして３Ｖが供給されると、前記電源
電圧検出回路１１の検出信号ＨＶはＬレベルとなるた
め、前記トランジスタＴr25 はオフされる。従って、前
記トランジスタＴr26 の動作も無効化され、前記トラン
ジスタＴr22 〜Ｔr24 によるインバータ回路として動作
する。

【００７４】すなわち、入力信号ＩＮがＬレベルとなる
と、トランジスタＴr23 がオンされるとともにトランジ
スタＴr24 がオフされて、出力信号ＯＵＴはＨレベルと
なる。

【００７５】また、入力信号ＩＮがＨレベルとなると、
トランジスタＴr23 がオフされるとともにトランジスタ
Ｔr24 がオンされて、出力信号ＯＵＴはＬレベルとな
る。一方、電源Ｖccとして５Ｖが供給されると、前記電
源電圧検出回路１１の検出信号ＨＶはＨレベルとなるた
め、前記トランジスタＴr25 はオンされる。

【００７６】この状態で、入力信号ＩＮがＬレベルとな
ると、トランジスタＴr23 がオンされるとともに、トラ
ンジスタＴr24 がオフされる。すると、出力信号ＯＵＴ
はＨレベルとなる。

【００７７】次いで、入力信号がＨレベルに移行する
と、トランジスタＴr23 がオフされるとともに、トラン
ジスタＴr24 ，Ｔr26 がオンされる。すると、出力信号
ＯＵＴはＬレベルとなる。このとき、トランジスタＴr2
5 ，Ｔr26 のオン動作によりトランジスタＴr23 , Ｔr2
4 のドレイン電位が速やかに引き下げられるため、出力
信号ＯＵＴは速やかにＬレベルに引き下げられる。

【００７８】次いで、入力信号がＬレベルに移行する
と、トランジスタＴr23 がオンされるとともに、トラン
ジスタＴr24 ，Ｔr26 がオフされる。すると、出力信号
ＯＵＴはＨレベルとなる。

【００７９】このとき、トランジスタＴr23 がオンされ
た瞬間には、トランジスタＴr24 ，Ｔr26 が依然として
オンされているため、出力信号ＯＵＴはＨレベルに立ち
上がりにくい。

【００８０】従って、この入力バッファ回路のしきい値
が引き下げられたことになり、３Ｖ仕様として設計した
上記入力バッファ回路に電源Ｖccとして５Ｖを供給して
も、入力信号ＩＮに対するしきい値のマージンを確保し
て誤動作を防止することができる。

【００８１】

【発明の効果】以上詳述したように、この発明は異なる
電源電圧を供給しても安定して動作し得る入力バッファ
回路を提供することができる優れた効果を発揮する。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第一の実施例を示す回路図である。

【図３】第一の実施例の電源電圧検出回路の動作を示す
波形図である。

【図４】第一の実施例の動作を示す波形図である。

【図５】実施例の入力バッファ回路を使用するメモリを
示すブロック図である。

【図６】第二の実施例を示す回路図である。

【図７】第三の実施例を示す回路図である。

【図８】第一の従来例を示す回路図である。

【図９】第二の従来例を示す回路図である。

【図１０】第二の従来例の動作を示す波形図である。

【符号の説明】

１１電源電圧検出回路Ｔr4 第一のＭＯＳトランジスタＴr5 第二のＭＯＳトランジスタＴr6 第三のＭＯＳトランジスタＴr14 第五のＭＯＳトランジスタＴr15 第四のＭＯＳトランジスタＩＮ入力信号ＯＵＴ出力信号Ｖcc 第一の電源Ｖss 第二の電源ＨＶ検出信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁵ 識別記号庁内整理番号ＦＩ技術表示箇所 6741−5ＬＧ１１Ｃ 11/34 ３５４Ｆ

Claims

【特許請求の範囲】

【請求項１】一導電型チャネルの第一のＭＯＳトラン
ジスタ（Ｔr4）と反対導電型チャネルの第二、第三のＭ
ＯＳトランジスタ（Ｔr5，Ｔr6）のゲートに入力信号
（ＩＮ）を入力し、前記第一のＭＯＳトランジスタ（Ｔ
r4）のソースには第一の電源（Ｖcc）を供給し、前記第
一のＭＯＳトランジスタ（Ｔr4）と第二の電源（Ｖss）
との間に前記第二、第三のＭＯＳトランジスタ（Ｔr5，
Ｔr6）を直列に接続し、前記第一のＭＯＳトランジスタ
（Ｔr4）と第二のＭＯＳトランジスタ（Ｔr5）の共通接
続端から出力信号（ＯＵＴ）を出力し、前記入力信号
（ＩＮ）をゲートに入力した一導電型チャネルの第四の
ＭＯＳトランジスタ（Ｔr15）の一端を前記第二、第三
のＭＯＳトランジスタ（Ｔr5，Ｔr6）の共通接続端に接
続し、前記第四のＭＯＳトランジスタ（Ｔr15 ）の他端
と前記第一の電源（Ｖcc）との間に第五のＭＯＳトラン
ジスタ（Ｔr14 ）を接続し、前記第五のＭＯＳトランジ
スタ（Ｔr14 ）のゲートには電源電圧検出回路（１１）
の出力信号を入力し、前記電源電圧検出回路（１１）は
前記第一の電源（Ｖcc）のレベルを判定し、前記第一の
電源（Ｖcc）が高レベルのとき前記第五のトランジスタ
（Ｔr14）をオンさせるとともに、前記第一の電源（Ｖc
c）が低レベルのとき前記第五のトランジスタ（Ｔr14
）をオフさせる検出信号（ＨＶ）を出力することを特
徴とする入力回路。
【請求項２】前記電源電圧検出回路（１１）は前記第
一の電源（Ｖcc）と前記第二の電源（Ｖss）との間に抵
抗（Ｒ１）と複数段のダイオード接続したＭＯＳトラン
ジスタ（Ｔr10 〜Ｔr13 ）を直列に接続し、前記抵抗
（Ｒ１）と前記複数段のＭＯＳトランジスタ（Ｔr10 ）
の共通接続端を奇数段のインバータ回路（１ａ，１ｂ，
１ｃ）の入力端子に接続し、前記奇数段のインバータ回
路（１ａ，１ｂ，１ｃ）の出力端子を前記第五のＭＯＳ
トランジスタ（Ｔr14 ）のゲートに接続して構成したこ
とを特徴とする請求項１記載の入力回路。