JP4053718B2 - 半導体記憶装置の内部電源供給回路及び半導体記憶装置の内部電源供給方法 - Google Patents
半導体記憶装置の内部電源供給回路及び半導体記憶装置の内部電源供給方法 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 238000000034 method Methods 0.000 title claims 2
- 238000001514 detection method Methods 0.000 claims description 65
- 230000014759 maintenance of location Effects 0.000 claims description 7
- 230000003213 activating effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 8
- 230000004913 activation Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 3
- 230000007774 longterm Effects 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】
この発明は、セル情報の記憶保持動作が必要な半導体記憶装置に関し、詳しくは低電圧動作を行う半導体記憶装置の内部電源供給回路に関するものである。
【０００２】
近年、半導体記憶装置は低消費電力化を図るために電源電圧の低電圧化が進み、デバイスの通常動作時の外部電源電圧を２．５Ｖとするものが増えている。これは、バッテリーを電源とする携帯用電子機器等において、長時間の使用に耐えうる仕様を確保するために、半導体記憶装置の低消費電力化が要求されているためである。そして、このような半導体記憶装置の記憶データの記憶保持動作は、通常の電源電圧よりさらに低い１．５Ｖの電源電圧での確実な動作が要求されている。
【０００３】
【従来の技術】
図１５は、ＤＲＡＭの内部電源生成回路の第一の従来例を示すものであり、特開平１１−８６５４４号公報に記載されたものである。
【０００４】
外部電源Ｖccｅｘは、通常動作モードでは２．５Ｖが供給され、セルフリフレッシュモードでは１．５Ｖが供給される。
通常動作モードでは、基準電圧発生回路１から出力される基準電圧Ｖrefと、内部電源Ｖccｉｎとの比較に基づく差動増幅器２の出力信号により、通常動作用の降圧ＰチャネルＭＯＳトランジスタＴr1がオンされる。
【０００５】
そして、同トランジスタＴr1のオン抵抗に基づいて外部電源Ｖccｅｘが降圧され、その降圧電源が内部電源Ｖccｉｎとして内部回路３に供給される。
セルフリフレッシュモードでは、外部電源Ｖccｅｘとして例えば１．５Ｖが供給される。そして、セルフリフレッシュ検知回路４により、制御信号ＲＡＳバー、ＣＡＳバーに基づいてセルフリフレッシュモードが検出されると、セルフリフレッシュ検知回路４からＨレベルの検知信号ＬＬＤが出力される。
【０００６】
すると、ＰチャネルＭＯＳトランジスタＴr2がオンされて、１．５Ｖの外部電源Ｖccｅｘが内部電源Ｖccｉｎとして内部回路３に供給される。
このような動作により、通常動作モード及びセルフリフレッシュモードにおいて、内部回路３に低電圧電源が供給される。
【０００７】
図１６は、第二の従来例を示す。この従来例は、通常動作モードでは差動増幅器２の出力信号に基づいてＰチャネルＭＯＳトランジスタＴr3がオンされ、同トランジスタＴr3のオン抵抗に基づいて、外部電源Ｖccｅｘが降圧されて内部電源Ｖccｉｎとして内部回路３に供給される。
【０００８】
セルフリフレッシュモードでは、セルフリフレッシュ検知回路４から出力されるＨレベルの検知信号ＬＬＤに基づいて、ＰチャネルＭＯＳトランジスタＴr4がオフされて、差動増幅器２への電源供給が停止される。この結果、差動増幅器２が不活性化され、差動増幅器２による電力消費が削減される。
【０００９】
また、Ｈレベルの検知信号ＬＬＤに基づいてＮチャネルＭＯＳトランジスタＴr5がオンされ、前記トランジスタＴr3のゲート電位が電源Ｖssレベルとなって同トランジスタＴr3が完全にオンされる。
【００１０】
この結果、セルフリフレッシュモードにおいてトランジスタＴr3のソースに供給される１．５Ｖの外部電源Ｖccｅｘが、内部電源Ｖccｉｎとして内部回路３に供給される。
【００１１】
このような動作により、通常動作モード及びセルフリフレッシュモードにおいて、内部回路３に低電圧電源が供給される。
図１７は、第三の従来例を示す。この従来例は、前記従来例と同様な基準電圧Ｖref１を発生する第一の基準電圧発生回路５ａと、基準電圧Ｖref１より低電圧で、低電圧動作の基準となる基準電圧Ｖref2を発生する第二の基準電圧発生回路５ｂとを備える。
【００１２】
そして、基準電圧Ｖref１が第一の差動増幅器６ａに入力され、基準電圧Ｖref2が第二の差動増幅器６ｂに入力される。
通常動作モードでは、外部電源Ｖccｅｘが基準電圧Ｖref2より高くなるため、第二の差動増幅器６ｂの出力信号はＬレベルとなり、ＮＡＮＤ回路７の出力信号ＬＬＤ１はＨレベルとなる。
【００１３】
すると、ＮチャネルＭＯＳトランジスタＴr6がオンされて第一の差動増幅器６ａが活性化され、ＰチャネルＭＯＳトランジスタＴr8がオフされる。
そして、第一の差動増幅器６ａの出力信号に基づいて、ＰチャネルＭＯＳトランジスタＴr7がオンされ、同トランジスタＴr7のオン抵抗に基づいて、外部電源Ｖccｅｘが降圧されて内部電源Ｖccｉｎとして内部回路３に供給される。
【００１４】
セルフリフレッシュモードでは、外部電源Ｖccｅｘの電圧が低下して基準電圧Ｖref2以下となるため、第二の差動増幅器６ｂの出力信号がＨレベルとなる。
すると、ＮＡＮＤ回路７の出力信号ＬＬＤ１がＬレベルとなり、トランジスタＴr6がオフされて、第一の差動増幅器６ａが不活性化される。また、トランジスタＴr8がオンされて、外部電源Ｖccｅｘが内部電源Ｖccｉｎとして内部回路３に供給される。
【００１５】
このような動作により、通常動作モード及びセルフリフレッシュモードにおいて、内部回路３に低電圧電源が供給される。
【００１６】
【発明が解決しようとする課題】
第一の従来例では、セルフリフレッシュモードにおいて、低電圧の外部電源Ｖccｅｘが供給されるとき、リフレッシュ動作により内部電源Ｖccｉｎの電圧低下が生じ、リフレッシュ不良を起こすことがある。
【００１７】
すなわち、セルフリフレッシュモードでは、トランジスタＴr2が常時オンされているが、トランジスタＴr1は内部電源Ｖccｉｎの電圧が基準電圧Ｖrefより低下した場合にのみオンされ、その応答速度も遅い。
【００１８】
この理由を説明すると、図１８に示すように、差動増幅器３に供給される外部電源Ｖccｅｘの電源電圧が２．５Ｖであるとき、ＰチャネルＭＯＳトランジスタのしきい値が０．９Ｖ、ＮチャネルＭＯＳトランジスタのしきい値が０．５Ｖであるとすれば、内部電源Ｖccｉｎが入力されるＮチャネルＭＯＳトランジスタＴr9のドレイン・ソース間電圧Ｖdsは１．１Ｖ、ゲート・ソース間電圧Ｖgsは２Ｖとなる。
【００１９】
これに対し、セルフリフレッシュモードにおいて、外部電源Ｖccｅｘの電源電圧が１．５Ｖであるとき、ＮチャネルＭＯＳトランジスタＴr9のドレイン・ソース間電圧Ｖdsは０．１Ｖ、ゲート・ソース間電圧Ｖgsは１Ｖとなる。
【００２０】
すると、図１９に示すように、通常動作モードではトランジスタＴr9は飽和領域で動作し、セルフリフレッシュモードでは線形領域で動作する。従って、通常動作モードでのゲート・ソース間電圧Ｖgsの変化に対するドレイン電流Ｉdsの変化量Ｗ１に対し、セルフリフレッシュモードでは、ゲート・ソース間電圧Ｖgsの変化に対しドレイン電流Ｉdsの変化量Ｗ２が小さくなるため、内部電源Ｖccｉｎの変化に対する応答性が悪くなる。
【００２１】
この結果、内部電源Ｖccｉｎの低下に対し差動増幅器２の動作が追随できず、上記のようにリフレッシュ不良が発生したり、あるいはデバイス全体の機能が停止するという問題点がある。
【００２２】
また、このような不具合の発生を防止するために、セルフリフレッシュモードでオン動作するトランジスタＴr2のサイズを大きくして、内部電源Ｖccｉｎの低下を抑制しようとすると、チップサイズが著しく増大して、コストアップの要因となるという問題点がある。
【００２３】
第二の従来例では、通常動作モードとセルフリフレッシュモードにおいて、トランジスタＴr3を共通して使用する構成である。通常動作モードでは、トランジスタＴr3のサイズが必要以上に大きいと、同トランジスタＴr3のテーリング特性により、内部電源Ｖccｉｎの無用な上昇を招いたり、同トランジスタＴr3での消費電力が増大するという問題点がある。
【００２４】
また、通常動作モードで最適となるサイズでトランジスタＴr3を設計すると、セルフリフレッシュモードにおいて、トランジスタＴr3の電流供給能力が不足し、第一の従来例と同様にリフレッシュ不良を起こすことがある。
【００２５】
従って、通常動作モードとセルフリフレッシュモードとをともに満足させることはできないという問題点がある。
第三の従来例では、セルフリフレッシュモードにおいて、トランジスタＴr8のみで内部電源Ｖccｉｎを供給する構成であるので、第一の従来例と同様に、トランジスタＴr8のサイズを大きくすると、チップサイズが増大するという問題点がある。
【００２６】
この発明の目的は、リフレッシュ不良の発生を防止しながら、チップサイズの増大を防止し得る半導体記憶装置の内部電源供給回路を提供することにある。
【００２７】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、第一の電源回路１６は、通常動作モードにおいて、第一電圧レベルの外部電源Ｖccｅｘ1を降圧して内部電源Ｖccｉｎとして内部回路１９に供給する。第二の電源回路２０は、セルフリフレッシュモードにおいて、前記第一電圧レベルの外部電源Ｖccｅｘ1より低電圧の第二電圧レベルの外部電源Ｖccｅｘ２と内部電源Ｖccｉｎとを短絡する。検出回路１０は、セルフリフレッシュモードへのエントリーと、前記第二電圧レベルの外部電源Ｖccｅｘ２の電圧を検出して、検出信号φＤＲを出力する。詳しくは、前記検出回路１０では、第一の判定回路がセルフリフレッシュモードのエントリーを検出し、第二の判定回路が通常動作モードでの第一電圧レベルの外部電源Ｖccｅｘ1が供給されているか否かを検出し、第三の判定回路がセルフリフレッシュモードでの第二電圧レベルの外部電源Ｖccｅｘ２が供給されているか否かを検出する。判定部は、前記第一電圧レベルの外部電源が供給されている状態で前記セルフリフレッシュモードへのエントリーを検出してから、前記第二電圧レベルの外部電源の供給を検出したときに、前記検出信号φＤＲを出力する。前記検出回路１０の検出信号φＤＲに基づいて、前記第一及び第二の電源回路１６，２０で前記外部電源Ｖccｅｘ２と前記内部電源Ｖccｉｎとを短絡する。
【００２８】
【発明の実施の形態】
（第一の実施の形態）
以下、この発明を具体化した内部電源供給回路の第一の実施の形態を図面に従って説明する。
【００２９】
図２に示すセルフリフレッシュモード及び外部電源検出回路１０は、セルフリフレッシュモードにエントリーしたか否かと、外部電源電圧を検出して、検出信号φＤＲを出力する。
【００３０】
その具体的構成を説明すると、第一の判定回路１１は、セルフリフレッシュモードにエントリーしたか否かを判定する回路であり、セルフリフレッシュモードになると、Ｈレベルの出力信号φＳＲを出力する。
【００３１】
第二の判定回路１２は、外部電源Ｖccｅｘが２．５Ｖ以上であるか否かを判定する回路であって、外部電源Ｖccｅｘが２．５Ｖ以上であるとき、Ｈレベルの出力信号φＶＨを出力する。
【００３２】
前記第一の判定回路１１の出力信号φＳＲはＮＡＮＤ回路１３ａに入力され、そのＮＡＮＤ回路１３ａの出力信号は、ＮＡＮＤ回路１３ｂに入力される。
前記第二の判定回路１２の出力信号φＶＨは、インバータ回路１４ａを介して前記ＮＡＮＤ回路１３ｂに入力され、そのＮＡＮＤ回路１３ｂの出力信号は、前記ＮＡＮＤ回路１３ａに入力される。
【００３３】
そして、前記ＮＡＮＤ回路１３ａ，１３ｂ及びインバータ回路１４ａで第一の判定部が構成される。
このような第一の判定部では、通常動作モードでは第一の判定回路１１の出力信号φＳＲはＬレベルとなり、第二の判定回路１２の出力信号φＶＨはＨレベルとなる。
【００３４】
すると、ＮＡＮＤ回路１３ａ，１３ｂの動作により、ＮＡＮＤ回路１３ａから出力される第一の判定部の出力信号φＳＲＸはＨレベルにラッチされる。
また、セルフリフレッシュモードとなって、第一の判定回路１１の出力信号φＳＲがＨレベルとなると、第一の判定部の出力信号φＳＲＸはＬレベルとなる。そして、外部電源Ｖccｅｘが２．５Ｖ未満となると、第二の判定回路１２の出力信号φＶＨはＬレベルとなり、インバータ回路１４ａの出力信号はＨレベルとなる。従って、第一の判定部の出力信号φＳＲＸはＬレベルに維持される。
【００３５】
前記ＮＡＮＤ回路１３ｂの出力端子は、ＮチャネルＭＯＳトランジスタＴr11を介して電源Ｖssに接続されている。そして、前記トランジスタＴr11のベースにはリセット信号ＰＯが入力されている。
【００３６】
従って、リセット信号ＰＯがＨレベルとなると、ＮＡＮＤ回路１３ａの出力信号φＳＲＸはＨレベルにリセットされる。
第三の判定回路１５は、外部電源Ｖccｅｘが１．５Ｖ以下であるか否かを判定する回路であって、外部電源Ｖccｅｘが１．５Ｖ以下となると、Ｈレベルの出力信号φＶＬを出力する。
【００３７】
前記第三の判定回路１５の出力信号φＶＬはＮＡＮＤ回路１３ｃに入力され、そのＮＡＮＤ回路１３ｃの出力信号は、ＮＡＮＤ回路１３ｄに入力される。
前記第一の判定部の出力信号φＳＲＸは、前記ＮＡＮＤ回路１３ｄに入力され、そのＮＡＮＤ回路１３ｄの出力信号は、前記ＮＡＮＤ回路１３ｃに入力される。前記ＮＡＮＤ回路１３ｃの出力信号はインバータ回路１４ｂに入力され、そのインバータ回路１４ｂから検出信号φＤＲが出力される。そして、前記ＮＡＮＤ回路１３ｃ，１３ｄで第二の判定部が構成される。
【００３８】
このような第二の判定部では、通常動作モードでは第三の判定回路１５の出力信号φＶＬはＬレベルとなり、第一の判定部の出力信号φＳＲＸはＨレベルとなる。
【００３９】
すると、ＮＡＮＤ回路１３ｃ，１３ｄの動作により、インバータ回路１４ｂから出力される第二の判定部から出力される検出信号φＤＲはＬレベルにラッチされる。
【００４０】
また、外部電源Ｖccｅｘが２．５Ｖ以上の状態で、セルフリフレッシュモードとなって、第一の判定部の出力信号φＳＲＸがＬレベルとなり、かつ外部電源Ｖccｅｘが１．５Ｖとなると、ＮＡＮＤ回路１３ｃの入力信号がともにＨレベルとなり、第二の判定部から出力される検出信号φＤＲはＨレベルにラッチされる。
【００４１】
前記ＮＡＮＤ回路１３ｄの出力端子は、ＮチャネルＭＯＳトランジスタＴr12を介して電源Ｖssに接続されている。そして、前記トランジスタＴr12のベースには前記リセット信号ＰＯが入力されている。
【００４２】
従って、リセット信号ＰＯがＨレベルとなると、第二の判定部から出力される検出信号φＤＲはＬレベルにリセットされる。
前記第二の判定部から出力されるデータリテンション検出信号φＤＲは、降圧回路１６に供給される。
【００４３】
前記降圧回路１６の具体的構成を説明すると、差動増幅器１７のマイナス側入力端子には基準電位発生回路１８から基準電圧Ｖfが入力され、プラス側入力端子には内部電源Ｖccｉｎが供給される。
【００４４】
前記差動増幅器１７には、ＰチャネルＭＯＳトランジスタＴr13を介して外部電源Ｖccｅｘが供給され、そのトランジスタＴr13のゲートには前記検出信号φＤＲが入力される。
【００４５】
従って、検出信号φＤＲがＬレベルとなると、差動増幅器１７に外部電源Ｖccｅｘが供給されて、差動増幅器１７が活性化され、検出信号φＤＲがＨレベルとなると、差動増幅器１７への外部電源Ｖccｅｘの供給が停止されて、差動増幅器１７が不活性化される。
【００４６】
そして、差動増幅器１７が活性化されると、同差動増幅器１７は基準電圧Ｖfと内部電源Ｖccｉｎととの差電圧を増幅した出力信号φＰＧを出力する。
前記差動増幅器１７の出力信号φＰＧは、ＰチャネルＭＯＳトランジスタＴr14のゲートに入力され、そのトランジスタＴr14のソースは外部電源Ｖccｅｘに接続され、ドレインは内部電源Ｖccｉｎを供給する配線を介して内部回路1９に接続される。
【００４７】
従って、差動増幅器１７が活性化されていると、差動増幅器１７の出力信号φＰＧに基づいて、前記トランジスタＴr14がオンされ、同トランジスタＴr14のオン抵抗に基づいて外部電源Ｖccｅｘが降圧されて、内部電源Ｖccｉｎとして内部回路３に供給される。
【００４８】
前記トランジスタＴr14のゲートは、ＮチャネルＭＯＳトランジスタＴr15を介して電源Ｖssに接続され、同トランジスタＴr15のゲートには、前記検出信号φＤＲが入力される。
【００４９】
従って、検出信号φＤＲがＨレベルとなって、トランジスタＴr15がオンされると、トランジスタＴr14のゲート電位はほぼ電源Ｖssレベルとなり、トランジスタＴr14のオン抵抗が減少して、外部電源Ｖccｅｘが降圧されることなく内部電源Ｖccｉｎとして内部回路３に供給される。
【００５０】
前記検出信号φＤＲは、インバータ回路１４ｃを介してＰチャネルＭＯＳトランジスタＴr16のゲートに入力される。前記トランジスタＴr16のソースは外部電源Ｖccｅｘに接続され、ドレインは内部電源Ｖccｉｎを供給する配線を介して内部回路1９に接続される。
【００５１】
従って、インバータ回路１４ｃの出力信号がＬレベルとなると、トランジスタＴr16がオンされて、外部電源Ｖccｅｘが内部電源Ｖccｉｎとして供給される。
このトランジスタＴr16は、データリテンション動作時に前記トランジスタＴr14の補助電源回路として動作する。
【００５２】
前記第二の判定回路１２の具体的構成を図４に従って説明する。外部電源Ｖccｅｘと電源Ｖssとの間には、抵抗Ｒ１，Ｒ２が直列に接続され、その接続点であるノードＮ１がＮチャネルＭＯＳトランジスタＴr17のゲートに接続されている。
【００５３】
前記トランジスタＴr17のドレインは、抵抗Ｒ３を介して外部電源Ｖccｅｘに接続され、ソースは電源Ｖssに接続される。トランジスタＴr17のドレイン電位がインバータ回路１４ｄの入力端子に入力され、そのインバータ回路１４ｄから前記出力信号φＶＨが出力される。
【００５４】
このように構成された第二の判定回路１２では、図６に示すように、外部電源Ｖccｅｘの電圧変化に比例して、ノードＮ１の電位が変化する。そして、抵抗Ｒ１，Ｒ２の抵抗値は、外部電源Ｖccｅｘが２．５Ｖに達したとき、ノードＮ１がトランジスタＴr17のしきい値Ｖthnに達するように設定されている。
【００５５】
従って、第二の判定回路１２は外部電源Ｖccｅｘが２．５Ｖ以上となったとき、Ｈレベルの出力信号φＶＨを出力するようになっている。
前記第三の判定回路１５の具体的構成を図５に従って説明する。外部電源Ｖccｅｘと電源Ｖssとの間には、抵抗Ｒ４，Ｒ５が直列に接続され、その接続点であるノードＮ２がＮチャネルＭＯＳトランジスタＴr18のゲートに接続されている。
【００５６】
前記トランジスタＴr18のドレインは、抵抗Ｒ４を介して外部電源Ｖccｅｘに接続され、ソースは電源Ｖssに接続される。トランジスタＴr18のドレインから前記出力信号φＶＬが出力される。
【００５７】
このように構成された第三の判定回路１５では、図７に示すように、外部電源Ｖccｅｘの電圧変化に比例して、ノードＮ２の電位が変化する。そして、抵抗Ｒ４，Ｒ５の抵抗値は、外部電源Ｖccｅｘが１．５Ｖに達したとき、ノードＮ２がトランジスタＴr18のしきい値Ｖthnに達するように設定されている。
【００５８】
従って、第三の判定回路１２は外部電源Ｖccｅｘが１．５Ｖ以下となったとき、Ｈレベルの出力信号φＶＬを出力するようになっている。
前記リセット信号ＰＯを生成するリセット信号生成回路の具体的構成を図８に従って説明する。
【００５９】
前記第二の判定回路１２の出力信号φＶＨがインバータ回路１４ｅに入力され、そのインバータ回路１４ｅの出力信号は、ＮＯＲ回路２１ａに入力されるとともに、奇数段のインバータ回路１４ｆを介してＮＯＲ回路２１ａに入力される。そして、前記ＮＯＲ回路２１ａから前記リセット信号ＰＯが出力される。
【００６０】
このように構成されたリセット信号生成回路では、第二の判定回路１２の出力信号φＶＨがＬレベルからＨレベルに立ち上がると、インバータ回路１４ｆの動作遅延時間に相当するパルス幅でＨレベルとなるワンショットパルスが出力される。
【００６１】
次に、上記のように構成された内部電源供給回路の作用を図３に従って説明する。
通常動作モードでは、第一の判定回路１１の出力信号φＳＲはＬレベルとなり、第二の判定回路１２の出力信号φＶＨはＨレベルとなり、第一の判定部の出力信号φＳＲＸはＨレベルとなる。
【００６２】
第三の判定回路１５の出力信号φＶＬはＬレベルとなり、検出信号φＤＲはＬレベルとなる。
すると、トランジスタＴr13がオンされて、差動増幅器１７が活性化され、差動増幅器１７の出力信号φＰＧに基づいてトランジスタＴr14が所定のオン抵抗を持つ状態でオンされる。
【００６３】
この結果、外部電源Ｖccｅｘが降圧されて内部電源Ｖccｉｎとして内部回路1９に供給される。このとき、トランジスタＴr16はオフ状態に維持される。
この状態からセルフリフレッシュモードにエントリーすると、第一の判定回路１１の出力信号φＳＲがＨレベルとなり、第一の判定部の出力信号φＳＲＸがＬレベルとなる。
【００６４】
次いで、外部電源Ｖccｅｘが１．５Ｖ以下まで低下すると、第三の判定回路１５の出力信号φＶＬがＨレベルとなる。すると、第二の判定部から出力される検出信号φＤＲはＨレベルとなる。
【００６５】
検出信号φＤＲがＨレベルとなると、降圧回路１６内においてトランジスタＴr13がオフされて差動増幅器１７が不活性化される。また、トランジスタＴr15がオンされて、トランジスタＴr14のゲート電位は電源ＶssレベルとなりトランジスタＴr14が完全にオンされて、外部電源Ｖccｅｘが内部電源Ｖccｉｎに短絡される状態となる。
【００６６】
従って、１．５Ｖの外部電源Ｖccｅｘが内部電源Ｖccｉｎとして内部回路１９に供給される。
このとき、インバータ回路１４ｃの出力信号がＬレベルとなって、トランジスタＴr16が完全にオンされるため、外部電源Ｖccｅｘと内部電源ＶccｉｎとはトランジスタＴr16を介しても短絡状態となる。
【００６７】
従って、内部回路でのデータリテンション動作時には、外部電源ＶccｅｘからトランジスタＴr14，Ｔr16を介して内部回路1９に十分な電流が供給される。
データリテンション動作が終了して、外部電源Ｖccｅｘが１．５Ｖを超えると、第三の判定回路１５の出力信号φＶＬがＬレベルとなり、検出信号φＤＲはＬレベルとなる。
【００６８】
すると、降圧回路１６は通常動作モードに復帰して、差動増幅器１７が活性化されるとともに、トランジスタＴr15がオフされて、トランジスタＴr14が差動増幅器１７により駆動される。また、トランジスタＴr16はオフされる。
【００６９】
次いで、外部電源Ｖccｅｘが２．５Ｖ以上となると、リセット信号ＰＯが所定時間Ｈレベルとなり、第一の判定部の出力信号φＳＲＸ及び第二の判定部の出力信号φＤＲはＬレベルにラッチされる。
【００７０】
上記のような内部電源供給回路では、次に示す作用効果を得ることができる。
（１）通常動作モードでは、降圧回路１６を作動させて、外部電源Ｖccｅｘを降圧して内部電源Ｖccｉｎとして供給することができる。
【００７１】
（２）セルフリフレッシュモードでは、降圧回路１６内のトランジスタＴr14を完全にオンさせ、さらに補助電源回路２０を構成するトランジスタＴr16を完全にオンさせて、外部電源Ｖccｅｘを内部電源Ｖccｉｎとして供給することができる。
【００７２】
（３）セルフリフレッシュモードでは、降圧回路１６内のトランジスタＴr14と、補助電源回路２０を構成するトランジスタＴr16を並列に動作させて内部電源Ｖccｉｎを供給することができる。従って、十分な電流供給能力を確保して、内部電源Ｖccｉｎを安定化させることができる。
【００７３】
（４）トランジスタＴr14のサイズを大きくすることなく、セルフリフレッシュモードでの内部電源Ｖccｉｎへの電流供給能力を十分に確保することができるとともに、トランジスタＴr16のサイズはトランジスタＴr14のサイズより小さくてよい。従って、チップサイズの増大を防止することができる。
【００７４】
（５）セルフリフレッシュモードへのエントリーと、外部電源Ｖccｅｘの低下とを第一〜第三の判定回路１１，１２，１５で判定してデータリテンション動作への移行を検出したとき、トランジスタＴr14，Ｔr16を並列に駆動することができる。
（第二の実施の形態）
図９は、第二の実施の形態を示す。この実施の形態のセルフリフレッシュモード及び外部電源検出回路１０、複数の降圧回路１６、補助電源回路２０の構成は、前記第一の実施の形態と同様である。前記降圧回路１６は、チップ上に複数個分散して配置されている。
【００７５】
そして、セルフリフレッシュモード及び外部電源検出回路１０から出力される検出信号φＤＲが、補助電源回路２０と基準電圧発生回路２２に入力され、複数の降圧回路１６には入力されない。
【００７６】
基準電位発生回路２２は、Ｌレベルの検出信号φＤＲが入力されるとき、前記第一の実施の形態と同様に各降圧回路１６にあらかじめ設定された基準電圧Ｖfを供給し、Ｈレベルの検出信号φＤＲが入力されるとき、各降圧回路１６にＨレベルの基準電圧Ｖfを出力する。
【００７７】
前記基準電圧発生回路２２の具体的構成を図１０に従って説明する。ＰチャネルＭＯＳトランジスタＴr21，Ｔr22、ＮチャネルＭＯＳトランジスタＴr23，Ｔr24及び抵抗Ｒ７はカレントミラー回路を構成し、ＰチャネルＭＯＳトランジスタＴr25はそのカレントミラー回路の電流源として動作する。
【００７８】
前記トランジスタＴr22，Ｔr24のドレインは、ＰチャネルＭＯＳトランジスタＴr26のゲートに接続され、同トランジスタＴr26のソースは電源Ｖccに接続され、ドレインはＰチャネルＭＯＳトランジスタＴr27を介して電源Ｖssに接続されている。
【００７９】
前記トランジスタＴr26のゲートは、ＮチャネルＭＯＳトランジスタＴr28を介して電源Ｖssに接続されている。そして、前記検出信号φＤＲが前記トランジスタＴr25，Ｔr27，Ｔr28のゲートに入力されている。
【００８０】
前記電源Ｖccは、セルフリフレッシュモードにおいて１．５Ｖに降圧される前記外部電源Ｖccｅｘより高電圧の電源とする。
このように構成された基準電位発生回路２２は、Ｌレベルの検出信号φＤＲが入力されると、トランジスタＴr25，Ｔr27がオンされるとともに、トランジスタＴr28がオフされる。
【００８１】
すると、カレントミラー回路及びトランジスタＴr26，Ｔr27がオンされて、トランジスタＴr26，Ｔr27のオン抵抗の比に基づく基準電圧Ｖfが生成されて出力される。
【００８２】
一方、Ｈレベルの検出信号φＤＲが入力されると、トランジスタＴr25，Ｔr27がオフされるとともに、トランジスタＴr28がオンされる。
すると、カレントミラー回路が不活性化されるとともに、トランジスタＴr26がオンされて、基準電圧Ｖfとして電源Ｖccが出力される。
【００８３】
電源Ｖccが基準電圧Ｖfとして降圧回路１６の差動増幅器１７に入力されると、差動増幅器１７の出力信号φＰＧは電源Ｖssレベル近傍まで低下し、トランジスタＴr14のオン抵抗が小さくなって、外部電源Ｖccｅｘと内部電源Ｖccｉｎとが短絡される状態となる。
【００８４】
上記のように構成された内部電源供給回路は、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）セルフリフレッシュモードでは、セルフリフレッシュモード及び外部電源検出回路１０から出力される検出信号φＤＲに基づいて、基準電圧生成回路２２から出力される基準電圧ＶfをＨレベルに固定することができる。従って、降圧回路１６のトランジスタＴr14を完全にオンさせて、補助電源回路２０のトランジスタＴr16とともに、外部電源Ｖccｅｘを内部電源電源Ｖccｉｎとして供給することができる。
（２）検出信号φＤＲを複数の降圧回路１６に供給するための配線を形成する必要がないので、チップサイズの縮小化を図ることができる。
（第三の実施の形態）
図１１〜図１３は、第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態のセルフリフレッシュモード及び外部電源検出回路１０から出力される検出信号φＤＲを前記降圧回路１６及び補助電源回路２０に加えて、センスアンプ活性時用電源回路２３に入力したものである。
【００８５】
センスアンプ活性時用電源回路は、ＤＲＡＭにおいて多数のセンスアンプが同時に活性化されるときに流れるピーク電流による内部電源の電圧低下を抑制するために設けられるものであり、図１２に従来例を示す。
【００８６】
すなわち、センスアンプ活性化信号φＳＡはインバータ回路１４ｇに入力され、そのインバータ回路１４ｇの出力信号はＮＯＲ回路２１ｂに入力されるとともに、奇数段のインバータ回路１４ｈを介してＮＯＲ回路２１ｂに入力される。
【００８７】
前記ＮＯＲ回路２１ｂの出力信号は、インバータ回路１４ｉを介してＰチャネルＭＯＳトランジスタＴr29のゲートに入力される。
前記トランジスタＴr29のソースには外部電源Ｖccｅｘが接続され、ドレインには内部電源Ｖccｉｎの供給配線が接続される。
【００８８】
このような回路では、センスアンプ活性化信号φＳＡがＬレベルからＨレベルに立ち上がると、インバータ回路１４ｉからインバータ回路１４ｈの動作時間に相当する時間幅でＬレベルとなるワンショットパルス信号が出力され、トランジスタＴr29が所定時間オンされる。
【００８９】
従って、複数のセンスアンプが同時に活性化されるとき、トランジスタＴr29が所定時間オンされて、外部電源Ｖccｅｘと内部電源Ｖccｉｎとが短絡され、内部電源Ｖccｉｎの電圧低下が防止される。
【００９０】
図１３は、本実施の形態のセンスアンプ活性時用電源回路２３を示す。センスアンプ活性化信号φＳＡはインバータ回路１４ｊに入力され、そのインバータ回路１４ｊの出力信号はＮＯＲ回路２１ｃに入力されるとともに、奇数段のインバータ回路１４ｋを介してＮＯＲ回路２１ｃに入力される。
【００９１】
前記ＮＯＲ回路２１ｃの出力信号は、ＮＯＲ回路２１ｄに入力され、そのＮＯＲ回路２１ｄには前記検出信号φＤＲが入力される。そして、ＮＯＲ回路２１ｄの出力信号がＰチャネルＭＯＳトランジスタＴr30のゲートに入力される。
【００９２】
前記トランジスタＴr30のソースには外部電源Ｖccｅｘが接続され、ドレインには内部電源Ｖccｉｎの供給配線が接続される。
このような回路では、センスアンプ活性化信号φＳＡがＬレベルからＨレベルに立ち上がると、ＮＯＲ回路２１ｄからインバータ回路１４ｋの動作時間に相当する時間幅でＬレベルとなるワンショットパルス信号が出力され、トランジスタＴr30が所定時間オンされる。
【００９３】
従って、複数のセンスアンプが同時に活性化されるとき、トランジスタＴr29が所定時間オンされて、外部電源Ｖccｅｘと内部電源Ｖccｉｎとが短絡され、内部電源Ｖccｉｎの電圧低下が防止される。
【００９４】
また、Ｈレベルの検出信号φＤＲが入力されると、トランジスタＴr30がオンされる。従って、セルフリフレッシュモードにおいて、データリテンション動作時にはセンスアンプ活性時用電源回路２３により外部電源Ｖccｅｘと内部電源Ｖccｉｎとが短絡される。
【００９５】
この実施の形態では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）セルフリフレッシュモードでは、降圧回路１６及び補助電源回路２０に加えて、センスアンプ活性時用電源回路２３を利用して、外部電源Ｖccｅｘと内部電源Ｖccｉｎとを短絡することができる。従って、セルフリフレッシュモードでの内部回路１９への電流供給能力を向上させて、内部電源Ｖccｉｎを安定化させることができる。
（２）内部回路１９への電源供給能力が向上するので、補助電源回路２０を構成するトランジスタＴr16のサイズを縮小することができる。従って、チップサイズを縮小することができる。
（第四の実施の形態）
図１４は、第四の実施の形態を示す。この実施の形態は、前記第一の実施の形態のセルフリフレッシュモード及び外部電源検出回路１０から出力される検出信号φＤＲを前記降圧回路１６及び補助電源回路２０に加えて、アクティブ用モード別降圧回路２４に入力したものである。
【００９６】
アクティブ用モード別降圧回路２４は、内部回路１９が活性化されるとき、活性化信号φＡＣＴの入力に基づいて活性化されるモード別降圧回路で、内部回路１９のスタンバイ時には不活性化されて、消費電力を低減しようとするものである。
【００９７】
そして、アクティブ用モード別降圧回路２４は降圧回路１６と同様な構成であり、降圧回路１６は内部回路１９がスタンバイ時に必要な最低限の降圧電源を供給するものである。
【００９８】
このような構成により、セルフリフレッシュモードでは、降圧回路１６及び補助電源回路２０に加えて、アクティブ用モード別降圧回路２４の動作により、外部電源Ｖccｅｘと内部電源Ｖccｉｎとが短絡される。
【００９９】
この実施の形態では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）セルフリフレッシュモードでは、降圧回路１６及び補助電源回路２０に加えて、アクティブ用モード別降圧回路２３を利用して、外部電源Ｖccｅｘと内部電源Ｖccｉｎとを短絡することができる。従って、セルフリフレッシュモードでの内部回路１９への電流供給能力を向上させて、内部電源Ｖccｉｎを安定化させることができる。
（２）内部回路1９への電源供給能力が向上するので、補助電源回路２０を構成するトランジスタＴr16のサイズを縮小することができる。従って、チップサイズを縮小することができる。
【０１００】
前記実施の形態は、次に示すように変更することもできる。
・第三の実施の形態と第四の実施の形態の構成をともに備えた内部電源供給回路を構成してもよい。
・第三の実施の形態において、補助電源回路２０を省略し、センスアンプ活性時用電源回路２３で補助電源回路を共用してもよい。
・第四の実施の形態において、補助電源回路２０を省略し、アクティブ用モード別降圧回路２４で補助電源回路を共用してもよい。
【０１０１】
【発明の効果】
以上詳述したように、この発明はリフレッシュ不良の発生を防止しながら、チップサイズの増大を防止し得る半導体記憶装置の内部電源供給回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第一の実施の形態の動作を示すタイミング波形図である。
【図４】 第二の判定回路を示す回路図である。
【図５】 第三の判定回路を示す回路図である。
【図６】 第二の判定回路の動作特性図である。
【図７】 第三の判定回路の動作特性図である。
【図８】 リセット信号生成回路を示す回路図である。
【図９】 第二の実施の形態を示すブロック図である。
【図１０】 基準電圧発生回路を示す回路図である。
【図１１】 第三の実施の形態を示すブロック図である。
【図１２】 従来のセンスアンプ活性時用電源回路を示す回路図である。
【図１３】 第三の実施の形態のセンスアンプ活性時用電源回路を示す回路図である。
【図１４】 第四の実施の形態を示すブロック図である。
【図１５】 第一の従来例を示す回路図である。
【図１６】 第二の従来例を示す回路図である。
【図１７】 第三の従来例を示す回路図である。
【図１８】 差動増幅器を示す回路図である。
【図１９】 差動増幅器の動作特性図である。
【符号の説明】
１０ 検出回路
１６ 第一の電源回路
２０ 第二の電源回路
Ｖccｅｘ１ 第一の外部電源
Ｖccｅｘ２ 第二の外部電源
Ｖccｉｎ 内部電源
φＤＲ 検出信号
【発明の属する技術分野】
この発明は、セル情報の記憶保持動作が必要な半導体記憶装置に関し、詳しくは低電圧動作を行う半導体記憶装置の内部電源供給回路に関するものである。
【０００２】
近年、半導体記憶装置は低消費電力化を図るために電源電圧の低電圧化が進み、デバイスの通常動作時の外部電源電圧を２．５Ｖとするものが増えている。これは、バッテリーを電源とする携帯用電子機器等において、長時間の使用に耐えうる仕様を確保するために、半導体記憶装置の低消費電力化が要求されているためである。そして、このような半導体記憶装置の記憶データの記憶保持動作は、通常の電源電圧よりさらに低い１．５Ｖの電源電圧での確実な動作が要求されている。
【０００３】
【従来の技術】
図１５は、ＤＲＡＭの内部電源生成回路の第一の従来例を示すものであり、特開平１１−８６５４４号公報に記載されたものである。
【０００４】
外部電源Ｖccｅｘは、通常動作モードでは２．５Ｖが供給され、セルフリフレッシュモードでは１．５Ｖが供給される。
通常動作モードでは、基準電圧発生回路１から出力される基準電圧Ｖrefと、内部電源Ｖccｉｎとの比較に基づく差動増幅器２の出力信号により、通常動作用の降圧ＰチャネルＭＯＳトランジスタＴr1がオンされる。
【０００５】
そして、同トランジスタＴr1のオン抵抗に基づいて外部電源Ｖccｅｘが降圧され、その降圧電源が内部電源Ｖccｉｎとして内部回路３に供給される。
セルフリフレッシュモードでは、外部電源Ｖccｅｘとして例えば１．５Ｖが供給される。そして、セルフリフレッシュ検知回路４により、制御信号ＲＡＳバー、ＣＡＳバーに基づいてセルフリフレッシュモードが検出されると、セルフリフレッシュ検知回路４からＨレベルの検知信号ＬＬＤが出力される。
【０００６】
すると、ＰチャネルＭＯＳトランジスタＴr2がオンされて、１．５Ｖの外部電源Ｖccｅｘが内部電源Ｖccｉｎとして内部回路３に供給される。
このような動作により、通常動作モード及びセルフリフレッシュモードにおいて、内部回路３に低電圧電源が供給される。
【０００７】
図１６は、第二の従来例を示す。この従来例は、通常動作モードでは差動増幅器２の出力信号に基づいてＰチャネルＭＯＳトランジスタＴr3がオンされ、同トランジスタＴr3のオン抵抗に基づいて、外部電源Ｖccｅｘが降圧されて内部電源Ｖccｉｎとして内部回路３に供給される。
【０００８】
セルフリフレッシュモードでは、セルフリフレッシュ検知回路４から出力されるＨレベルの検知信号ＬＬＤに基づいて、ＰチャネルＭＯＳトランジスタＴr4がオフされて、差動増幅器２への電源供給が停止される。この結果、差動増幅器２が不活性化され、差動増幅器２による電力消費が削減される。
【０００９】
また、Ｈレベルの検知信号ＬＬＤに基づいてＮチャネルＭＯＳトランジスタＴr5がオンされ、前記トランジスタＴr3のゲート電位が電源Ｖssレベルとなって同トランジスタＴr3が完全にオンされる。
【００１０】
この結果、セルフリフレッシュモードにおいてトランジスタＴr3のソースに供給される１．５Ｖの外部電源Ｖccｅｘが、内部電源Ｖccｉｎとして内部回路３に供給される。
【００１１】
このような動作により、通常動作モード及びセルフリフレッシュモードにおいて、内部回路３に低電圧電源が供給される。
図１７は、第三の従来例を示す。この従来例は、前記従来例と同様な基準電圧Ｖref１を発生する第一の基準電圧発生回路５ａと、基準電圧Ｖref１より低電圧で、低電圧動作の基準となる基準電圧Ｖref2を発生する第二の基準電圧発生回路５ｂとを備える。
【００１２】
そして、基準電圧Ｖref１が第一の差動増幅器６ａに入力され、基準電圧Ｖref2が第二の差動増幅器６ｂに入力される。
通常動作モードでは、外部電源Ｖccｅｘが基準電圧Ｖref2より高くなるため、第二の差動増幅器６ｂの出力信号はＬレベルとなり、ＮＡＮＤ回路７の出力信号ＬＬＤ１はＨレベルとなる。
【００１３】
すると、ＮチャネルＭＯＳトランジスタＴr6がオンされて第一の差動増幅器６ａが活性化され、ＰチャネルＭＯＳトランジスタＴr8がオフされる。
そして、第一の差動増幅器６ａの出力信号に基づいて、ＰチャネルＭＯＳトランジスタＴr7がオンされ、同トランジスタＴr7のオン抵抗に基づいて、外部電源Ｖccｅｘが降圧されて内部電源Ｖccｉｎとして内部回路３に供給される。
【００１４】
セルフリフレッシュモードでは、外部電源Ｖccｅｘの電圧が低下して基準電圧Ｖref2以下となるため、第二の差動増幅器６ｂの出力信号がＨレベルとなる。
すると、ＮＡＮＤ回路７の出力信号ＬＬＤ１がＬレベルとなり、トランジスタＴr6がオフされて、第一の差動増幅器６ａが不活性化される。また、トランジスタＴr8がオンされて、外部電源Ｖccｅｘが内部電源Ｖccｉｎとして内部回路３に供給される。
【００１５】
このような動作により、通常動作モード及びセルフリフレッシュモードにおいて、内部回路３に低電圧電源が供給される。
【００１６】
【発明が解決しようとする課題】
第一の従来例では、セルフリフレッシュモードにおいて、低電圧の外部電源Ｖccｅｘが供給されるとき、リフレッシュ動作により内部電源Ｖccｉｎの電圧低下が生じ、リフレッシュ不良を起こすことがある。
【００１７】
すなわち、セルフリフレッシュモードでは、トランジスタＴr2が常時オンされているが、トランジスタＴr1は内部電源Ｖccｉｎの電圧が基準電圧Ｖrefより低下した場合にのみオンされ、その応答速度も遅い。
【００１８】
この理由を説明すると、図１８に示すように、差動増幅器３に供給される外部電源Ｖccｅｘの電源電圧が２．５Ｖであるとき、ＰチャネルＭＯＳトランジスタのしきい値が０．９Ｖ、ＮチャネルＭＯＳトランジスタのしきい値が０．５Ｖであるとすれば、内部電源Ｖccｉｎが入力されるＮチャネルＭＯＳトランジスタＴr9のドレイン・ソース間電圧Ｖdsは１．１Ｖ、ゲート・ソース間電圧Ｖgsは２Ｖとなる。
【００１９】
これに対し、セルフリフレッシュモードにおいて、外部電源Ｖccｅｘの電源電圧が１．５Ｖであるとき、ＮチャネルＭＯＳトランジスタＴr9のドレイン・ソース間電圧Ｖdsは０．１Ｖ、ゲート・ソース間電圧Ｖgsは１Ｖとなる。
【００２０】
すると、図１９に示すように、通常動作モードではトランジスタＴr9は飽和領域で動作し、セルフリフレッシュモードでは線形領域で動作する。従って、通常動作モードでのゲート・ソース間電圧Ｖgsの変化に対するドレイン電流Ｉdsの変化量Ｗ１に対し、セルフリフレッシュモードでは、ゲート・ソース間電圧Ｖgsの変化に対しドレイン電流Ｉdsの変化量Ｗ２が小さくなるため、内部電源Ｖccｉｎの変化に対する応答性が悪くなる。
【００２１】
この結果、内部電源Ｖccｉｎの低下に対し差動増幅器２の動作が追随できず、上記のようにリフレッシュ不良が発生したり、あるいはデバイス全体の機能が停止するという問題点がある。
【００２２】
また、このような不具合の発生を防止するために、セルフリフレッシュモードでオン動作するトランジスタＴr2のサイズを大きくして、内部電源Ｖccｉｎの低下を抑制しようとすると、チップサイズが著しく増大して、コストアップの要因となるという問題点がある。
【００２３】
第二の従来例では、通常動作モードとセルフリフレッシュモードにおいて、トランジスタＴr3を共通して使用する構成である。通常動作モードでは、トランジスタＴr3のサイズが必要以上に大きいと、同トランジスタＴr3のテーリング特性により、内部電源Ｖccｉｎの無用な上昇を招いたり、同トランジスタＴr3での消費電力が増大するという問題点がある。
【００２４】
また、通常動作モードで最適となるサイズでトランジスタＴr3を設計すると、セルフリフレッシュモードにおいて、トランジスタＴr3の電流供給能力が不足し、第一の従来例と同様にリフレッシュ不良を起こすことがある。
【００２５】
従って、通常動作モードとセルフリフレッシュモードとをともに満足させることはできないという問題点がある。
第三の従来例では、セルフリフレッシュモードにおいて、トランジスタＴr8のみで内部電源Ｖccｉｎを供給する構成であるので、第一の従来例と同様に、トランジスタＴr8のサイズを大きくすると、チップサイズが増大するという問題点がある。
【００２６】
この発明の目的は、リフレッシュ不良の発生を防止しながら、チップサイズの増大を防止し得る半導体記憶装置の内部電源供給回路を提供することにある。
【００２７】
【課題を解決するための手段】
図１は、本発明の原理説明図である。すなわち、第一の電源回路１６は、通常動作モードにおいて、第一電圧レベルの外部電源Ｖccｅｘ1を降圧して内部電源Ｖccｉｎとして内部回路１９に供給する。第二の電源回路２０は、セルフリフレッシュモードにおいて、前記第一電圧レベルの外部電源Ｖccｅｘ1より低電圧の第二電圧レベルの外部電源Ｖccｅｘ２と内部電源Ｖccｉｎとを短絡する。検出回路１０は、セルフリフレッシュモードへのエントリーと、前記第二電圧レベルの外部電源Ｖccｅｘ２の電圧を検出して、検出信号φＤＲを出力する。詳しくは、前記検出回路１０では、第一の判定回路がセルフリフレッシュモードのエントリーを検出し、第二の判定回路が通常動作モードでの第一電圧レベルの外部電源Ｖccｅｘ1が供給されているか否かを検出し、第三の判定回路がセルフリフレッシュモードでの第二電圧レベルの外部電源Ｖccｅｘ２が供給されているか否かを検出する。判定部は、前記第一電圧レベルの外部電源が供給されている状態で前記セルフリフレッシュモードへのエントリーを検出してから、前記第二電圧レベルの外部電源の供給を検出したときに、前記検出信号φＤＲを出力する。前記検出回路１０の検出信号φＤＲに基づいて、前記第一及び第二の電源回路１６，２０で前記外部電源Ｖccｅｘ２と前記内部電源Ｖccｉｎとを短絡する。
【００２８】
【発明の実施の形態】
（第一の実施の形態）
以下、この発明を具体化した内部電源供給回路の第一の実施の形態を図面に従って説明する。
【００２９】
図２に示すセルフリフレッシュモード及び外部電源検出回路１０は、セルフリフレッシュモードにエントリーしたか否かと、外部電源電圧を検出して、検出信号φＤＲを出力する。
【００３０】
その具体的構成を説明すると、第一の判定回路１１は、セルフリフレッシュモードにエントリーしたか否かを判定する回路であり、セルフリフレッシュモードになると、Ｈレベルの出力信号φＳＲを出力する。
【００３１】
第二の判定回路１２は、外部電源Ｖccｅｘが２．５Ｖ以上であるか否かを判定する回路であって、外部電源Ｖccｅｘが２．５Ｖ以上であるとき、Ｈレベルの出力信号φＶＨを出力する。
【００３２】
前記第一の判定回路１１の出力信号φＳＲはＮＡＮＤ回路１３ａに入力され、そのＮＡＮＤ回路１３ａの出力信号は、ＮＡＮＤ回路１３ｂに入力される。
前記第二の判定回路１２の出力信号φＶＨは、インバータ回路１４ａを介して前記ＮＡＮＤ回路１３ｂに入力され、そのＮＡＮＤ回路１３ｂの出力信号は、前記ＮＡＮＤ回路１３ａに入力される。
【００３３】
そして、前記ＮＡＮＤ回路１３ａ，１３ｂ及びインバータ回路１４ａで第一の判定部が構成される。
このような第一の判定部では、通常動作モードでは第一の判定回路１１の出力信号φＳＲはＬレベルとなり、第二の判定回路１２の出力信号φＶＨはＨレベルとなる。
【００３４】
すると、ＮＡＮＤ回路１３ａ，１３ｂの動作により、ＮＡＮＤ回路１３ａから出力される第一の判定部の出力信号φＳＲＸはＨレベルにラッチされる。
また、セルフリフレッシュモードとなって、第一の判定回路１１の出力信号φＳＲがＨレベルとなると、第一の判定部の出力信号φＳＲＸはＬレベルとなる。そして、外部電源Ｖccｅｘが２．５Ｖ未満となると、第二の判定回路１２の出力信号φＶＨはＬレベルとなり、インバータ回路１４ａの出力信号はＨレベルとなる。従って、第一の判定部の出力信号φＳＲＸはＬレベルに維持される。
【００３５】
前記ＮＡＮＤ回路１３ｂの出力端子は、ＮチャネルＭＯＳトランジスタＴr11を介して電源Ｖssに接続されている。そして、前記トランジスタＴr11のベースにはリセット信号ＰＯが入力されている。
【００３６】
従って、リセット信号ＰＯがＨレベルとなると、ＮＡＮＤ回路１３ａの出力信号φＳＲＸはＨレベルにリセットされる。
第三の判定回路１５は、外部電源Ｖccｅｘが１．５Ｖ以下であるか否かを判定する回路であって、外部電源Ｖccｅｘが１．５Ｖ以下となると、Ｈレベルの出力信号φＶＬを出力する。
【００３７】
前記第三の判定回路１５の出力信号φＶＬはＮＡＮＤ回路１３ｃに入力され、そのＮＡＮＤ回路１３ｃの出力信号は、ＮＡＮＤ回路１３ｄに入力される。
前記第一の判定部の出力信号φＳＲＸは、前記ＮＡＮＤ回路１３ｄに入力され、そのＮＡＮＤ回路１３ｄの出力信号は、前記ＮＡＮＤ回路１３ｃに入力される。前記ＮＡＮＤ回路１３ｃの出力信号はインバータ回路１４ｂに入力され、そのインバータ回路１４ｂから検出信号φＤＲが出力される。そして、前記ＮＡＮＤ回路１３ｃ，１３ｄで第二の判定部が構成される。
【００３８】
このような第二の判定部では、通常動作モードでは第三の判定回路１５の出力信号φＶＬはＬレベルとなり、第一の判定部の出力信号φＳＲＸはＨレベルとなる。
【００３９】
すると、ＮＡＮＤ回路１３ｃ，１３ｄの動作により、インバータ回路１４ｂから出力される第二の判定部から出力される検出信号φＤＲはＬレベルにラッチされる。
【００４０】
また、外部電源Ｖccｅｘが２．５Ｖ以上の状態で、セルフリフレッシュモードとなって、第一の判定部の出力信号φＳＲＸがＬレベルとなり、かつ外部電源Ｖccｅｘが１．５Ｖとなると、ＮＡＮＤ回路１３ｃの入力信号がともにＨレベルとなり、第二の判定部から出力される検出信号φＤＲはＨレベルにラッチされる。
【００４１】
前記ＮＡＮＤ回路１３ｄの出力端子は、ＮチャネルＭＯＳトランジスタＴr12を介して電源Ｖssに接続されている。そして、前記トランジスタＴr12のベースには前記リセット信号ＰＯが入力されている。
【００４２】
従って、リセット信号ＰＯがＨレベルとなると、第二の判定部から出力される検出信号φＤＲはＬレベルにリセットされる。
前記第二の判定部から出力されるデータリテンション検出信号φＤＲは、降圧回路１６に供給される。
【００４３】
前記降圧回路１６の具体的構成を説明すると、差動増幅器１７のマイナス側入力端子には基準電位発生回路１８から基準電圧Ｖfが入力され、プラス側入力端子には内部電源Ｖccｉｎが供給される。
【００４４】
前記差動増幅器１７には、ＰチャネルＭＯＳトランジスタＴr13を介して外部電源Ｖccｅｘが供給され、そのトランジスタＴr13のゲートには前記検出信号φＤＲが入力される。
【００４５】
従って、検出信号φＤＲがＬレベルとなると、差動増幅器１７に外部電源Ｖccｅｘが供給されて、差動増幅器１７が活性化され、検出信号φＤＲがＨレベルとなると、差動増幅器１７への外部電源Ｖccｅｘの供給が停止されて、差動増幅器１７が不活性化される。
【００４６】
そして、差動増幅器１７が活性化されると、同差動増幅器１７は基準電圧Ｖfと内部電源Ｖccｉｎととの差電圧を増幅した出力信号φＰＧを出力する。
前記差動増幅器１７の出力信号φＰＧは、ＰチャネルＭＯＳトランジスタＴr14のゲートに入力され、そのトランジスタＴr14のソースは外部電源Ｖccｅｘに接続され、ドレインは内部電源Ｖccｉｎを供給する配線を介して内部回路1９に接続される。
【００４７】
従って、差動増幅器１７が活性化されていると、差動増幅器１７の出力信号φＰＧに基づいて、前記トランジスタＴr14がオンされ、同トランジスタＴr14のオン抵抗に基づいて外部電源Ｖccｅｘが降圧されて、内部電源Ｖccｉｎとして内部回路３に供給される。
【００４８】
前記トランジスタＴr14のゲートは、ＮチャネルＭＯＳトランジスタＴr15を介して電源Ｖssに接続され、同トランジスタＴr15のゲートには、前記検出信号φＤＲが入力される。
【００４９】
従って、検出信号φＤＲがＨレベルとなって、トランジスタＴr15がオンされると、トランジスタＴr14のゲート電位はほぼ電源Ｖssレベルとなり、トランジスタＴr14のオン抵抗が減少して、外部電源Ｖccｅｘが降圧されることなく内部電源Ｖccｉｎとして内部回路３に供給される。
【００５０】
前記検出信号φＤＲは、インバータ回路１４ｃを介してＰチャネルＭＯＳトランジスタＴr16のゲートに入力される。前記トランジスタＴr16のソースは外部電源Ｖccｅｘに接続され、ドレインは内部電源Ｖccｉｎを供給する配線を介して内部回路1９に接続される。
【００５１】
従って、インバータ回路１４ｃの出力信号がＬレベルとなると、トランジスタＴr16がオンされて、外部電源Ｖccｅｘが内部電源Ｖccｉｎとして供給される。
このトランジスタＴr16は、データリテンション動作時に前記トランジスタＴr14の補助電源回路として動作する。
【００５２】
前記第二の判定回路１２の具体的構成を図４に従って説明する。外部電源Ｖccｅｘと電源Ｖssとの間には、抵抗Ｒ１，Ｒ２が直列に接続され、その接続点であるノードＮ１がＮチャネルＭＯＳトランジスタＴr17のゲートに接続されている。
【００５３】
前記トランジスタＴr17のドレインは、抵抗Ｒ３を介して外部電源Ｖccｅｘに接続され、ソースは電源Ｖssに接続される。トランジスタＴr17のドレイン電位がインバータ回路１４ｄの入力端子に入力され、そのインバータ回路１４ｄから前記出力信号φＶＨが出力される。
【００５４】
このように構成された第二の判定回路１２では、図６に示すように、外部電源Ｖccｅｘの電圧変化に比例して、ノードＮ１の電位が変化する。そして、抵抗Ｒ１，Ｒ２の抵抗値は、外部電源Ｖccｅｘが２．５Ｖに達したとき、ノードＮ１がトランジスタＴr17のしきい値Ｖthnに達するように設定されている。
【００５５】
従って、第二の判定回路１２は外部電源Ｖccｅｘが２．５Ｖ以上となったとき、Ｈレベルの出力信号φＶＨを出力するようになっている。
前記第三の判定回路１５の具体的構成を図５に従って説明する。外部電源Ｖccｅｘと電源Ｖssとの間には、抵抗Ｒ４，Ｒ５が直列に接続され、その接続点であるノードＮ２がＮチャネルＭＯＳトランジスタＴr18のゲートに接続されている。
【００５６】
前記トランジスタＴr18のドレインは、抵抗Ｒ４を介して外部電源Ｖccｅｘに接続され、ソースは電源Ｖssに接続される。トランジスタＴr18のドレインから前記出力信号φＶＬが出力される。
【００５７】
このように構成された第三の判定回路１５では、図７に示すように、外部電源Ｖccｅｘの電圧変化に比例して、ノードＮ２の電位が変化する。そして、抵抗Ｒ４，Ｒ５の抵抗値は、外部電源Ｖccｅｘが１．５Ｖに達したとき、ノードＮ２がトランジスタＴr18のしきい値Ｖthnに達するように設定されている。
【００５８】
従って、第三の判定回路１２は外部電源Ｖccｅｘが１．５Ｖ以下となったとき、Ｈレベルの出力信号φＶＬを出力するようになっている。
前記リセット信号ＰＯを生成するリセット信号生成回路の具体的構成を図８に従って説明する。
【００５９】
前記第二の判定回路１２の出力信号φＶＨがインバータ回路１４ｅに入力され、そのインバータ回路１４ｅの出力信号は、ＮＯＲ回路２１ａに入力されるとともに、奇数段のインバータ回路１４ｆを介してＮＯＲ回路２１ａに入力される。そして、前記ＮＯＲ回路２１ａから前記リセット信号ＰＯが出力される。
【００６０】
このように構成されたリセット信号生成回路では、第二の判定回路１２の出力信号φＶＨがＬレベルからＨレベルに立ち上がると、インバータ回路１４ｆの動作遅延時間に相当するパルス幅でＨレベルとなるワンショットパルスが出力される。
【００６１】
次に、上記のように構成された内部電源供給回路の作用を図３に従って説明する。
通常動作モードでは、第一の判定回路１１の出力信号φＳＲはＬレベルとなり、第二の判定回路１２の出力信号φＶＨはＨレベルとなり、第一の判定部の出力信号φＳＲＸはＨレベルとなる。
【００６２】
第三の判定回路１５の出力信号φＶＬはＬレベルとなり、検出信号φＤＲはＬレベルとなる。
すると、トランジスタＴr13がオンされて、差動増幅器１７が活性化され、差動増幅器１７の出力信号φＰＧに基づいてトランジスタＴr14が所定のオン抵抗を持つ状態でオンされる。
【００６３】
この結果、外部電源Ｖccｅｘが降圧されて内部電源Ｖccｉｎとして内部回路1９に供給される。このとき、トランジスタＴr16はオフ状態に維持される。
この状態からセルフリフレッシュモードにエントリーすると、第一の判定回路１１の出力信号φＳＲがＨレベルとなり、第一の判定部の出力信号φＳＲＸがＬレベルとなる。
【００６４】
次いで、外部電源Ｖccｅｘが１．５Ｖ以下まで低下すると、第三の判定回路１５の出力信号φＶＬがＨレベルとなる。すると、第二の判定部から出力される検出信号φＤＲはＨレベルとなる。
【００６５】
検出信号φＤＲがＨレベルとなると、降圧回路１６内においてトランジスタＴr13がオフされて差動増幅器１７が不活性化される。また、トランジスタＴr15がオンされて、トランジスタＴr14のゲート電位は電源ＶssレベルとなりトランジスタＴr14が完全にオンされて、外部電源Ｖccｅｘが内部電源Ｖccｉｎに短絡される状態となる。
【００６６】
従って、１．５Ｖの外部電源Ｖccｅｘが内部電源Ｖccｉｎとして内部回路１９に供給される。
このとき、インバータ回路１４ｃの出力信号がＬレベルとなって、トランジスタＴr16が完全にオンされるため、外部電源Ｖccｅｘと内部電源ＶccｉｎとはトランジスタＴr16を介しても短絡状態となる。
【００６７】
従って、内部回路でのデータリテンション動作時には、外部電源ＶccｅｘからトランジスタＴr14，Ｔr16を介して内部回路1９に十分な電流が供給される。
データリテンション動作が終了して、外部電源Ｖccｅｘが１．５Ｖを超えると、第三の判定回路１５の出力信号φＶＬがＬレベルとなり、検出信号φＤＲはＬレベルとなる。
【００６８】
すると、降圧回路１６は通常動作モードに復帰して、差動増幅器１７が活性化されるとともに、トランジスタＴr15がオフされて、トランジスタＴr14が差動増幅器１７により駆動される。また、トランジスタＴr16はオフされる。
【００６９】
次いで、外部電源Ｖccｅｘが２．５Ｖ以上となると、リセット信号ＰＯが所定時間Ｈレベルとなり、第一の判定部の出力信号φＳＲＸ及び第二の判定部の出力信号φＤＲはＬレベルにラッチされる。
【００７０】
上記のような内部電源供給回路では、次に示す作用効果を得ることができる。
（１）通常動作モードでは、降圧回路１６を作動させて、外部電源Ｖccｅｘを降圧して内部電源Ｖccｉｎとして供給することができる。
【００７１】
（２）セルフリフレッシュモードでは、降圧回路１６内のトランジスタＴr14を完全にオンさせ、さらに補助電源回路２０を構成するトランジスタＴr16を完全にオンさせて、外部電源Ｖccｅｘを内部電源Ｖccｉｎとして供給することができる。
【００７２】
（３）セルフリフレッシュモードでは、降圧回路１６内のトランジスタＴr14と、補助電源回路２０を構成するトランジスタＴr16を並列に動作させて内部電源Ｖccｉｎを供給することができる。従って、十分な電流供給能力を確保して、内部電源Ｖccｉｎを安定化させることができる。
【００７３】
（４）トランジスタＴr14のサイズを大きくすることなく、セルフリフレッシュモードでの内部電源Ｖccｉｎへの電流供給能力を十分に確保することができるとともに、トランジスタＴr16のサイズはトランジスタＴr14のサイズより小さくてよい。従って、チップサイズの増大を防止することができる。
【００７４】
（５）セルフリフレッシュモードへのエントリーと、外部電源Ｖccｅｘの低下とを第一〜第三の判定回路１１，１２，１５で判定してデータリテンション動作への移行を検出したとき、トランジスタＴr14，Ｔr16を並列に駆動することができる。
（第二の実施の形態）
図９は、第二の実施の形態を示す。この実施の形態のセルフリフレッシュモード及び外部電源検出回路１０、複数の降圧回路１６、補助電源回路２０の構成は、前記第一の実施の形態と同様である。前記降圧回路１６は、チップ上に複数個分散して配置されている。
【００７５】
そして、セルフリフレッシュモード及び外部電源検出回路１０から出力される検出信号φＤＲが、補助電源回路２０と基準電圧発生回路２２に入力され、複数の降圧回路１６には入力されない。
【００７６】
基準電位発生回路２２は、Ｌレベルの検出信号φＤＲが入力されるとき、前記第一の実施の形態と同様に各降圧回路１６にあらかじめ設定された基準電圧Ｖfを供給し、Ｈレベルの検出信号φＤＲが入力されるとき、各降圧回路１６にＨレベルの基準電圧Ｖfを出力する。
【００７７】
前記基準電圧発生回路２２の具体的構成を図１０に従って説明する。ＰチャネルＭＯＳトランジスタＴr21，Ｔr22、ＮチャネルＭＯＳトランジスタＴr23，Ｔr24及び抵抗Ｒ７はカレントミラー回路を構成し、ＰチャネルＭＯＳトランジスタＴr25はそのカレントミラー回路の電流源として動作する。
【００７８】
前記トランジスタＴr22，Ｔr24のドレインは、ＰチャネルＭＯＳトランジスタＴr26のゲートに接続され、同トランジスタＴr26のソースは電源Ｖccに接続され、ドレインはＰチャネルＭＯＳトランジスタＴr27を介して電源Ｖssに接続されている。
【００７９】
前記トランジスタＴr26のゲートは、ＮチャネルＭＯＳトランジスタＴr28を介して電源Ｖssに接続されている。そして、前記検出信号φＤＲが前記トランジスタＴr25，Ｔr27，Ｔr28のゲートに入力されている。
【００８０】
前記電源Ｖccは、セルフリフレッシュモードにおいて１．５Ｖに降圧される前記外部電源Ｖccｅｘより高電圧の電源とする。
このように構成された基準電位発生回路２２は、Ｌレベルの検出信号φＤＲが入力されると、トランジスタＴr25，Ｔr27がオンされるとともに、トランジスタＴr28がオフされる。
【００８１】
すると、カレントミラー回路及びトランジスタＴr26，Ｔr27がオンされて、トランジスタＴr26，Ｔr27のオン抵抗の比に基づく基準電圧Ｖfが生成されて出力される。
【００８２】
一方、Ｈレベルの検出信号φＤＲが入力されると、トランジスタＴr25，Ｔr27がオフされるとともに、トランジスタＴr28がオンされる。
すると、カレントミラー回路が不活性化されるとともに、トランジスタＴr26がオンされて、基準電圧Ｖfとして電源Ｖccが出力される。
【００８３】
電源Ｖccが基準電圧Ｖfとして降圧回路１６の差動増幅器１７に入力されると、差動増幅器１７の出力信号φＰＧは電源Ｖssレベル近傍まで低下し、トランジスタＴr14のオン抵抗が小さくなって、外部電源Ｖccｅｘと内部電源Ｖccｉｎとが短絡される状態となる。
【００８４】
上記のように構成された内部電源供給回路は、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）セルフリフレッシュモードでは、セルフリフレッシュモード及び外部電源検出回路１０から出力される検出信号φＤＲに基づいて、基準電圧生成回路２２から出力される基準電圧ＶfをＨレベルに固定することができる。従って、降圧回路１６のトランジスタＴr14を完全にオンさせて、補助電源回路２０のトランジスタＴr16とともに、外部電源Ｖccｅｘを内部電源電源Ｖccｉｎとして供給することができる。
（２）検出信号φＤＲを複数の降圧回路１６に供給するための配線を形成する必要がないので、チップサイズの縮小化を図ることができる。
（第三の実施の形態）
図１１〜図１３は、第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態のセルフリフレッシュモード及び外部電源検出回路１０から出力される検出信号φＤＲを前記降圧回路１６及び補助電源回路２０に加えて、センスアンプ活性時用電源回路２３に入力したものである。
【００８５】
センスアンプ活性時用電源回路は、ＤＲＡＭにおいて多数のセンスアンプが同時に活性化されるときに流れるピーク電流による内部電源の電圧低下を抑制するために設けられるものであり、図１２に従来例を示す。
【００８６】
すなわち、センスアンプ活性化信号φＳＡはインバータ回路１４ｇに入力され、そのインバータ回路１４ｇの出力信号はＮＯＲ回路２１ｂに入力されるとともに、奇数段のインバータ回路１４ｈを介してＮＯＲ回路２１ｂに入力される。
【００８７】
前記ＮＯＲ回路２１ｂの出力信号は、インバータ回路１４ｉを介してＰチャネルＭＯＳトランジスタＴr29のゲートに入力される。
前記トランジスタＴr29のソースには外部電源Ｖccｅｘが接続され、ドレインには内部電源Ｖccｉｎの供給配線が接続される。
【００８８】
このような回路では、センスアンプ活性化信号φＳＡがＬレベルからＨレベルに立ち上がると、インバータ回路１４ｉからインバータ回路１４ｈの動作時間に相当する時間幅でＬレベルとなるワンショットパルス信号が出力され、トランジスタＴr29が所定時間オンされる。
【００８９】
従って、複数のセンスアンプが同時に活性化されるとき、トランジスタＴr29が所定時間オンされて、外部電源Ｖccｅｘと内部電源Ｖccｉｎとが短絡され、内部電源Ｖccｉｎの電圧低下が防止される。
【００９０】
図１３は、本実施の形態のセンスアンプ活性時用電源回路２３を示す。センスアンプ活性化信号φＳＡはインバータ回路１４ｊに入力され、そのインバータ回路１４ｊの出力信号はＮＯＲ回路２１ｃに入力されるとともに、奇数段のインバータ回路１４ｋを介してＮＯＲ回路２１ｃに入力される。
【００９１】
前記ＮＯＲ回路２１ｃの出力信号は、ＮＯＲ回路２１ｄに入力され、そのＮＯＲ回路２１ｄには前記検出信号φＤＲが入力される。そして、ＮＯＲ回路２１ｄの出力信号がＰチャネルＭＯＳトランジスタＴr30のゲートに入力される。
【００９２】
前記トランジスタＴr30のソースには外部電源Ｖccｅｘが接続され、ドレインには内部電源Ｖccｉｎの供給配線が接続される。
このような回路では、センスアンプ活性化信号φＳＡがＬレベルからＨレベルに立ち上がると、ＮＯＲ回路２１ｄからインバータ回路１４ｋの動作時間に相当する時間幅でＬレベルとなるワンショットパルス信号が出力され、トランジスタＴr30が所定時間オンされる。
【００９３】
従って、複数のセンスアンプが同時に活性化されるとき、トランジスタＴr29が所定時間オンされて、外部電源Ｖccｅｘと内部電源Ｖccｉｎとが短絡され、内部電源Ｖccｉｎの電圧低下が防止される。
【００９４】
また、Ｈレベルの検出信号φＤＲが入力されると、トランジスタＴr30がオンされる。従って、セルフリフレッシュモードにおいて、データリテンション動作時にはセンスアンプ活性時用電源回路２３により外部電源Ｖccｅｘと内部電源Ｖccｉｎとが短絡される。
【００９５】
この実施の形態では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）セルフリフレッシュモードでは、降圧回路１６及び補助電源回路２０に加えて、センスアンプ活性時用電源回路２３を利用して、外部電源Ｖccｅｘと内部電源Ｖccｉｎとを短絡することができる。従って、セルフリフレッシュモードでの内部回路１９への電流供給能力を向上させて、内部電源Ｖccｉｎを安定化させることができる。
（２）内部回路１９への電源供給能力が向上するので、補助電源回路２０を構成するトランジスタＴr16のサイズを縮小することができる。従って、チップサイズを縮小することができる。
（第四の実施の形態）
図１４は、第四の実施の形態を示す。この実施の形態は、前記第一の実施の形態のセルフリフレッシュモード及び外部電源検出回路１０から出力される検出信号φＤＲを前記降圧回路１６及び補助電源回路２０に加えて、アクティブ用モード別降圧回路２４に入力したものである。
【００９６】
アクティブ用モード別降圧回路２４は、内部回路１９が活性化されるとき、活性化信号φＡＣＴの入力に基づいて活性化されるモード別降圧回路で、内部回路１９のスタンバイ時には不活性化されて、消費電力を低減しようとするものである。
【００９７】
そして、アクティブ用モード別降圧回路２４は降圧回路１６と同様な構成であり、降圧回路１６は内部回路１９がスタンバイ時に必要な最低限の降圧電源を供給するものである。
【００９８】
このような構成により、セルフリフレッシュモードでは、降圧回路１６及び補助電源回路２０に加えて、アクティブ用モード別降圧回路２４の動作により、外部電源Ｖccｅｘと内部電源Ｖccｉｎとが短絡される。
【００９９】
この実施の形態では、前記第一の実施の形態で得られた作用効果に加えて、次に示す作用効果を得ることができる。
（１）セルフリフレッシュモードでは、降圧回路１６及び補助電源回路２０に加えて、アクティブ用モード別降圧回路２３を利用して、外部電源Ｖccｅｘと内部電源Ｖccｉｎとを短絡することができる。従って、セルフリフレッシュモードでの内部回路１９への電流供給能力を向上させて、内部電源Ｖccｉｎを安定化させることができる。
（２）内部回路1９への電源供給能力が向上するので、補助電源回路２０を構成するトランジスタＴr16のサイズを縮小することができる。従って、チップサイズを縮小することができる。
【０１００】
前記実施の形態は、次に示すように変更することもできる。
・第三の実施の形態と第四の実施の形態の構成をともに備えた内部電源供給回路を構成してもよい。
・第三の実施の形態において、補助電源回路２０を省略し、センスアンプ活性時用電源回路２３で補助電源回路を共用してもよい。
・第四の実施の形態において、補助電源回路２０を省略し、アクティブ用モード別降圧回路２４で補助電源回路を共用してもよい。
【０１０１】
【発明の効果】
以上詳述したように、この発明はリフレッシュ不良の発生を防止しながら、チップサイズの増大を防止し得る半導体記憶装置の内部電源供給回路を提供することができる。
【図面の簡単な説明】
【図１】 本発明の原理説明図である。
【図２】 第一の実施の形態を示す回路図である。
【図３】 第一の実施の形態の動作を示すタイミング波形図である。
【図４】 第二の判定回路を示す回路図である。
【図５】 第三の判定回路を示す回路図である。
【図６】 第二の判定回路の動作特性図である。
【図７】 第三の判定回路の動作特性図である。
【図８】 リセット信号生成回路を示す回路図である。
【図９】 第二の実施の形態を示すブロック図である。
【図１０】 基準電圧発生回路を示す回路図である。
【図１１】 第三の実施の形態を示すブロック図である。
【図１２】 従来のセンスアンプ活性時用電源回路を示す回路図である。
【図１３】 第三の実施の形態のセンスアンプ活性時用電源回路を示す回路図である。
【図１４】 第四の実施の形態を示すブロック図である。
【図１５】 第一の従来例を示す回路図である。
【図１６】 第二の従来例を示す回路図である。
【図１７】 第三の従来例を示す回路図である。
【図１８】 差動増幅器を示す回路図である。
【図１９】 差動増幅器の動作特性図である。
【符号の説明】
１０ 検出回路
１６ 第一の電源回路
２０ 第二の電源回路
Ｖccｅｘ１ 第一の外部電源
Ｖccｅｘ２ 第二の外部電源
Ｖccｉｎ 内部電源
φＤＲ 検出信号
Claims (9)
- 通常動作モードにおいて、第一電圧レベルの外部電源を降圧して内部電源として内部回路に供給する第一の電源回路と、
セルフリフレッシュモードにおいて、前記第一電圧レベルの外部電源より低電圧の第二電圧レベルの外部電源と前記内部電源とを短絡する第二の電源回路とを備えた半導体記憶装置の内部電源供給回路であって、
前記セルフリフレッシュモードへのエントリーと、前記第二電圧レベルの外部電源の電圧を検出して、検出信号を出力する検出回路を備え、
前記検出回路は、前記セルフリフレッシュモードのエントリーを検出する第一の判定回路と、前記通常動作モードでの前記第一電圧レベルの外部電源が供給されているか否かを検出する第二の判定回路と、前記セルフリフレッシュモードでの前記第二電圧レベルの外部電源が供給されているか否かを検出する第三の判定回路と、前記第一電圧レベルの外部電源が供給されている状態で前記セルフリフレッシュモードへのエントリーを検出してから、前記第二電圧レベルの外部電源の供給を検出したときに、前記検出信号を出力する判定部と、から構成され、
前記検出回路の検出信号に基づいて、前記第一及び第二の電源回路で前記外部電源と前記内部電源とを短絡することを特徴とする半導体記憶装置の内部電源供給回路。 - 前記第二電圧レベルは、データリテンション動作のために使用されることを特徴とする請求項１に記載の半導体記憶装置の内部電源供給回路。
- 前記第一の電源回路は、前記通常動作モードでは前記第一電圧レベルの外部電源と前記内部電源との間に介在される降圧用トランジスタを、前記検出信号に基づいて所定のオン抵抗を持つ状態で導通させ、前記セルフリフレッシュモードでは、前記降圧用トランジスタを完全にオンさせて、前記第二電圧レベルの外部電源と前記内部電源とを短絡することを特徴とする請求項１又は２に記載の半導体記憶装置の内部電源供給回路。
- 前記第一の電源回路は、前記通常動作モードでは基準電圧生成回路から出力される基準電圧と前記内部電源の電圧との差電圧を増幅して出力する差動増幅器の出力信号に基づいて前記降圧用トランジスタを駆動し、前記セルフリフレッシュモードでは前記検出信号に基づいて前記差動増幅器を不活性化するとともに、前記降圧用トランジスタを完全にオンさせることを特徴とする請求項３記載の半導体記憶装置の内部電源供給回路。
- 前記第二の電源回路は、前記検出信号に基づいてオン動作して、前記第二電圧レベルの外部電源と前記内部電源とを短絡するトランジスタで構成したことを特徴とする請求項１乃至３のいずれか１つに記載の半導体記憶装置の内部電源供給回路。
- 前記基準電圧生成回路は、前記検出信号の入力に基づいて前記基準電圧を引き上げて複数の前記第一の電源回路に供給することを特徴とする請求項４記載の半導体記憶装置の内部電源供給回路。
- 前記検出信号に基づいて、センスアンプ活性時用電源回路を活性化することを特徴とする請求項１乃至５のいずれか１つに記載の半導体記憶装置の内部電源供給回路。
- 前記検出信号に基づいて、アクティブ用モード別降圧回路を活性化することを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置の内部電源供給回路。
- 通常動作モードにおいて、第一電圧レベルの外部電源を降圧して内部電源として内部回路に供給する第一の電源回路と、セルフリフレッシュモードにおいて、前記第一電圧レベ ルの外部電源より低電圧の第二電圧レベルの外部電源と前記内部電源とを短絡する第二の電源回路と、を備えた半導体記憶装置の内部電源供給方法であって、 前記第一電圧レベルの外部電源が供給されている状態で前記セルフリフレッシュモードへのエントリーを検出してから、前記第二電圧レベルの外部電源の供給を検出したときに、検出信号を生成し、該検出信号に基づいて前記第一の電源回路で前記第一電圧レベルの外部電源を降圧して前記内部回路に供給し、前記セルフリフレッシュモードでは前記検出信号に基づいて前記第一の電源回路と前記第二の電源回路とを同時に動作させて、前記外部電源と前記内部電源とを短絡することを特徴とする半導体記憶装置の内部電源供給方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271819A JP4053718B2 (ja) | 2000-09-07 | 2000-09-07 | 半導体記憶装置の内部電源供給回路及び半導体記憶装置の内部電源供給方法 |
| TW090122018A TW559813B (en) | 2000-09-07 | 2001-09-05 | Circuit and method for supplying internal power to semiconductor memory device |
| KR1020010054490A KR100720904B1 (ko) | 2000-09-07 | 2001-09-05 | 반도체 메모리 장치에 내부 전력을 공급하기 위한 회로 및방법 |
| US09/946,561 US6452854B1 (en) | 2000-09-07 | 2001-09-06 | Circuit and method for supplying internal power to semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000271819A JP4053718B2 (ja) | 2000-09-07 | 2000-09-07 | 半導体記憶装置の内部電源供給回路及び半導体記憶装置の内部電源供給方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002093166A JP2002093166A (ja) | 2002-03-29 |
| JP4053718B2 true JP4053718B2 (ja) | 2008-02-27 |
Family
ID=18758049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000271819A Expired - Fee Related JP4053718B2 (ja) | 2000-09-07 | 2000-09-07 | 半導体記憶装置の内部電源供給回路及び半導体記憶装置の内部電源供給方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6452854B1 (ja) |
| JP (1) | JP4053718B2 (ja) |
| KR (1) | KR100720904B1 (ja) |
| TW (1) | TW559813B (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002009119A1 (fr) * | 2000-07-25 | 2002-01-31 | Nec Corporation | Circuit de regulation du niveau de tension interne, memoire semi-conducteur et procede de commande dudit circuit et de ladite memoire |
| JP3667700B2 (ja) * | 2002-03-06 | 2005-07-06 | エルピーダメモリ株式会社 | 入力バッファ回路及び半導体記憶装置 |
| JP4386619B2 (ja) * | 2002-05-20 | 2009-12-16 | 株式会社ルネサステクノロジ | 半導体装置 |
| US7212067B2 (en) * | 2003-08-01 | 2007-05-01 | Sandisk Corporation | Voltage regulator with bypass for multi-voltage storage system |
| KR100626367B1 (ko) * | 2003-10-02 | 2006-09-20 | 삼성전자주식회사 | 내부전압 발생장치 |
| DE102004008152B3 (de) * | 2004-02-19 | 2005-09-15 | Infineon Technologies Ag | Halbleiterspeichervorrichtung und Verfahren zum Betreiben einer Halbleiterspeichervorrichtung |
| KR100587072B1 (ko) * | 2004-04-19 | 2006-06-08 | 주식회사 하이닉스반도체 | 내부 전압 발생기의 동작을 제어하는 장치 |
| US20060200256A1 (en) * | 2005-03-04 | 2006-09-07 | Mason Robert C | Programming of industrial automation equipment using RFID technology |
| KR100646941B1 (ko) | 2005-07-25 | 2006-11-23 | 주식회사 하이닉스반도체 | 고주파수에서 안정적으로 파워 모드를 제어하기 위한반도체 메모리 장치 및 그것의 파워 모드 제어방법 |
| TW200721163A (en) * | 2005-09-23 | 2007-06-01 | Zmos Technology Inc | Low power memory control circuits and methods |
| KR100728975B1 (ko) * | 2006-01-13 | 2007-06-15 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 내부 전위 발생 회로 |
| KR100718046B1 (ko) * | 2006-06-08 | 2007-05-14 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| KR100884340B1 (ko) * | 2006-12-29 | 2009-02-18 | 주식회사 하이닉스반도체 | 내부전압 발생 장치 |
| KR101316788B1 (ko) * | 2007-01-08 | 2013-10-11 | 삼성전자주식회사 | 반도체 집적 회로 장치 |
| WO2009076511A2 (en) * | 2007-12-12 | 2009-06-18 | Zmos Technology, Inc. | Memory device with self-refresh operations |
| JP5241641B2 (ja) * | 2009-07-27 | 2013-07-17 | 三洋電機株式会社 | 半導体集積回路 |
| US9317051B2 (en) * | 2014-02-06 | 2016-04-19 | SK Hynix Inc. | Internal voltage generation circuits |
| US9466337B1 (en) * | 2015-08-21 | 2016-10-11 | Micron Technology, Inc. | Apparatuses and method for supply voltage level detection |
| KR102577748B1 (ko) * | 2018-11-29 | 2023-09-14 | 에스케이하이닉스 주식회사 | 전원 제어 회로 및 이를 이용하는 반도체 장치 |
| JP6908762B1 (ja) * | 2020-07-02 | 2021-07-28 | ウィンボンド エレクトロニクス コーポレーション | パワーダウン検出回路および半導体記憶装置 |
| KR20220019323A (ko) * | 2020-08-10 | 2022-02-17 | 에스케이하이닉스 주식회사 | 파워게이팅 동작을 수행하는 장치 |
| US11450378B2 (en) | 2020-09-29 | 2022-09-20 | Micron Technology, Inc. | Apparatuses and methods of power supply control for threshold voltage compensated sense amplifiers |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3362873B2 (ja) * | 1992-08-21 | 2003-01-07 | 株式会社東芝 | 半導体装置 |
| JPH06282985A (ja) * | 1993-03-30 | 1994-10-07 | Hitachi Ltd | ダイナミック型ｒａｍ |
| JPH1186544A (ja) | 1997-09-04 | 1999-03-30 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| KR20000073199A (ko) * | 1999-05-07 | 2000-12-05 | 윤종용 | 반도체 메모리장치의 내부 전원전압 발생회로 |
-
2000
- 2000-09-07 JP JP2000271819A patent/JP4053718B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-05 KR KR1020010054490A patent/KR100720904B1/ko not_active IP Right Cessation
- 2001-09-05 TW TW090122018A patent/TW559813B/zh not_active IP Right Cessation
- 2001-09-06 US US09/946,561 patent/US6452854B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW559813B (en) | 2003-11-01 |
| KR100720904B1 (ko) | 2007-05-25 |
| US20020027234A1 (en) | 2002-03-07 |
| KR20020020209A (ko) | 2002-03-14 |
| US6452854B1 (en) | 2002-09-17 |
| JP2002093166A (ja) | 2002-03-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040318 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050830 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060516 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20060518 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060707 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070109 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070309 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070821 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070920 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20071206 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101214 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111214 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131214 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
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|
| R350 | Written notification of registration of transfer |
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