JP2780621B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関す
る。
る。
【０００２】
【従来の技術】従来の半導体記憶装置の１例を図５に示
す。図５の従来例は、スタティックＲＡＭのビット線対
の構造を示す１例である。図５において、ビット線対Ｂ
Ｂ04／ＢＴ04、ＢＢ11／ＢＴ11、ＢＢ12／ＢＴ12、ＢＢ
13／ＢＴ13、ＢＢ14／ＢＴ14、ＢＢ21／ＢＴ21、……に
は、ワード線Ｗ0 、Ｗ1 、……の電位レベルをゲート入
力とするトランスファＮＭＯＳトランジスタおよびドラ
イバＮＭＯＳトランジスタを含む複数のメモリセル３
（図７を参照）が、それぞれ接続されている。これらの
全てのビット線対には、ビット線の電位の高い側のビッ
ト線を保証するために、ドレインとゲートを電源電圧Ｖ
CCに設定し、ソースをビット線入力として、常にＯＮの
状態にあるプルアップ用のＮＭＯＳトランジスタ２が、
それぞれ設けられている。このプルアップ用のＮＭＯＳ
トランジスタ２により、各ビット線の電位レベルは
“Ｈ”レベルに保持されている。しかし、動作時におい
ては、ビット線を“Ｌ”レベルにすると、電源電圧ＶCC
よりプルアップ用のＮＭＯＳトランジスタ２、ビット線
および読み出しのメモリセル３のトランスファＮＭＯＳ
トランジスタ７、１２およびドライバーＮＭＯＳトラン
ジスタ９、１０（図７を参照）を介して接地点に電流が
流入する状態となる。また選択ビット線については、ラ
イトドライバに対しても電流が流れる。従って、動作時
においては、電源電流ＩCCが増大する傾向になり、消費
電流が増大する。
す。図５の従来例は、スタティックＲＡＭのビット線対
の構造を示す１例である。図５において、ビット線対Ｂ
Ｂ04／ＢＴ04、ＢＢ11／ＢＴ11、ＢＢ12／ＢＴ12、ＢＢ
13／ＢＴ13、ＢＢ14／ＢＴ14、ＢＢ21／ＢＴ21、……に
は、ワード線Ｗ0 、Ｗ1 、……の電位レベルをゲート入
力とするトランスファＮＭＯＳトランジスタおよびドラ
イバＮＭＯＳトランジスタを含む複数のメモリセル３
（図７を参照）が、それぞれ接続されている。これらの
全てのビット線対には、ビット線の電位の高い側のビッ
ト線を保証するために、ドレインとゲートを電源電圧Ｖ
CCに設定し、ソースをビット線入力として、常にＯＮの
状態にあるプルアップ用のＮＭＯＳトランジスタ２が、
それぞれ設けられている。このプルアップ用のＮＭＯＳ
トランジスタ２により、各ビット線の電位レベルは
“Ｈ”レベルに保持されている。しかし、動作時におい
ては、ビット線を“Ｌ”レベルにすると、電源電圧ＶCC
よりプルアップ用のＮＭＯＳトランジスタ２、ビット線
および読み出しのメモリセル３のトランスファＮＭＯＳ
トランジスタ７、１２およびドライバーＮＭＯＳトラン
ジスタ９、１０（図７を参照）を介して接地点に電流が
流入する状態となる。また選択ビット線については、ラ
イトドライバに対しても電流が流れる。従って、動作時
においては、電源電流ＩCCが増大する傾向になり、消費
電流が増大する。
【０００３】上記従来例の問題点である電源電流値ＩCC
の増大による消費電流を抑制した従来の半導体記憶装置
の他の例として、スタティックＲＡＭのビット線対の構
造を改善した１例を図６に示す。図６に示されるよう
に、本従来例においては、ビット線対ＢＢ04／ＢＴ04、
ＢＢ11／ＢＴ11、ＢＢ12／ＢＴ12、ＢＢ13／ＢＴ13、Ｂ
Ｂ14／ＢＴ14、ＢＢ21／ＢＴ21、……には、ワード線Ｗ
0 、Ｗ1 、……の電位レベルをゲート入力とするトラン
スファＮＭＯＳトランジスタおよびドライバＮＭＯＳト
ランジスタを含む複数のメモリセル３が、それぞれメモ
リセルアレイの構成要素として接続されている。このよ
うな構成要素の状態は、上記の図５に示される従来例の
場合と同様である、また、各ビット線対には、読み出し
時の電位の高い側のビット線を保証するために、たすき
がけ回路１が接続されている。
の増大による消費電流を抑制した従来の半導体記憶装置
の他の例として、スタティックＲＡＭのビット線対の構
造を改善した１例を図６に示す。図６に示されるよう
に、本従来例においては、ビット線対ＢＢ04／ＢＴ04、
ＢＢ11／ＢＴ11、ＢＢ12／ＢＴ12、ＢＢ13／ＢＴ13、Ｂ
Ｂ14／ＢＴ14、ＢＢ21／ＢＴ21、……には、ワード線Ｗ
0 、Ｗ1 、……の電位レベルをゲート入力とするトラン
スファＮＭＯＳトランジスタおよびドライバＮＭＯＳト
ランジスタを含む複数のメモリセル３が、それぞれメモ
リセルアレイの構成要素として接続されている。このよ
うな構成要素の状態は、上記の図５に示される従来例の
場合と同様である、また、各ビット線対には、読み出し
時の電位の高い側のビット線を保証するために、たすき
がけ回路１が接続されている。
【０００４】図７は、当該第２の従来例における、ビッ
ト線対ＢＢ14／ＢＴ14およびＢＢ21／ＢＴ21と、ワード
線Ｗ0 およびＷ1 とを含む部分を示す図であり、図７に
示されるように、たすきがけ回路１は、ＰＭＯＳトラン
ジスタ５および６により構成されている。また、メモリ
セル３ａ〜３ｄについては、メモリセル３ａに示される
ように、それぞれトランズファのＮＭＯＳトランジスタ
７および８と、ドライバのＮＭＯＳトランジスタ９およ
び１０と、抵抗１１および１２とにより構成されてい
る。図７において、ワード線Ｗ0 が“Ｈ”レベルにな
り、メモリセル３ａのデータ“０”が読み出されると、
ビット線ＢＴ14の電位レベルは漸次電源電圧ＶCCより低
下してゆき、当該電位レベルが、ビット線ＢＢ14の側に
対応して、たすきがけ回路１に含まれるＰＭＯＳトラン
ジスタ５がＯＮするレベル（ＶCC＋Ｖtb：Ｖtbは、ＰＭ
ＯＳトランジスタ５のスレショルド電圧）まで降下する
と、ビット線ＢＢ14の電位は、このＰＭＯＳトランジス
タ５を介してＶCCレベルに保証される。従って、このた
すきがけ回路１を設けることにより、プルアップＮＭＯ
Ｓトランジスタ２を用いることは不要となり、この従来
例においては、プルアップＮＭＯＳトランジスタ２は排
除されている。これにより、その分に対応する電源から
のＩCCの電流量を抑制することができる。しかしなが
ら、その一方においては下記のような不具合が生じる。
ト線対ＢＢ14／ＢＴ14およびＢＢ21／ＢＴ21と、ワード
線Ｗ0 およびＷ1 とを含む部分を示す図であり、図７に
示されるように、たすきがけ回路１は、ＰＭＯＳトラン
ジスタ５および６により構成されている。また、メモリ
セル３ａ〜３ｄについては、メモリセル３ａに示される
ように、それぞれトランズファのＮＭＯＳトランジスタ
７および８と、ドライバのＮＭＯＳトランジスタ９およ
び１０と、抵抗１１および１２とにより構成されてい
る。図７において、ワード線Ｗ0 が“Ｈ”レベルにな
り、メモリセル３ａのデータ“０”が読み出されると、
ビット線ＢＴ14の電位レベルは漸次電源電圧ＶCCより低
下してゆき、当該電位レベルが、ビット線ＢＢ14の側に
対応して、たすきがけ回路１に含まれるＰＭＯＳトラン
ジスタ５がＯＮするレベル（ＶCC＋Ｖtb：Ｖtbは、ＰＭ
ＯＳトランジスタ５のスレショルド電圧）まで降下する
と、ビット線ＢＢ14の電位は、このＰＭＯＳトランジス
タ５を介してＶCCレベルに保証される。従って、このた
すきがけ回路１を設けることにより、プルアップＮＭＯ
Ｓトランジスタ２を用いることは不要となり、この従来
例においては、プルアップＮＭＯＳトランジスタ２は排
除されている。これにより、その分に対応する電源から
のＩCCの電流量を抑制することができる。しかしなが
ら、その一方においては下記のような不具合が生じる。
【０００５】今、図７に示されるように、アドレスＹ1
に対応する入出力端子Ｉ／０4 のビット線対ＢＢ14／Ｂ
Ｔ14と、アドレスＹ2 に対応する入出力端子Ｉ／０1 の
ビット線対ＢＢ21／ＢＴ21とが隣接している場合におい
て、アドレスＹ2 のメモリセル３ｃに、図４に示される
タイミングでデータ“０”が書き込まれる時の、それぞ
れの電位の時間変移について説明する。まず、時刻ｔ0
においてＷＥＢが立ち下がって書き込み状態となり、選
択ビットのワード線Ｗ0 の電位が立ち上がって、メモリ
セル３ｃにおけるトランスファ用のＮＭＯＳトランジス
タ７および８がＯＮする。この時点においては、書き込
みデータの反転データ“１”が入力されているので、ビ
ット線ＢＴ21およびＢＢ21の電位レベルは、それぞれ
“Ｈ”レベルおよび“Ｌ”レベルとなって、メモリセル
３ｃに対するデータの書き込みが行われる。
に対応する入出力端子Ｉ／０4 のビット線対ＢＢ14／Ｂ
Ｔ14と、アドレスＹ2 に対応する入出力端子Ｉ／０1 の
ビット線対ＢＢ21／ＢＴ21とが隣接している場合におい
て、アドレスＹ2 のメモリセル３ｃに、図４に示される
タイミングでデータ“０”が書き込まれる時の、それぞ
れの電位の時間変移について説明する。まず、時刻ｔ0
においてＷＥＢが立ち下がって書き込み状態となり、選
択ビットのワード線Ｗ0 の電位が立ち上がって、メモリ
セル３ｃにおけるトランスファ用のＮＭＯＳトランジス
タ７および８がＯＮする。この時点においては、書き込
みデータの反転データ“１”が入力されているので、ビ
ット線ＢＴ21およびＢＢ21の電位レベルは、それぞれ
“Ｈ”レベルおよび“Ｌ”レベルとなって、メモリセル
３ｃに対するデータの書き込みが行われる。
【０００６】次いで、時刻ｔ1 の時点において、書き込
みデータ“０”が入力され、メモリセル３ｃに対応する
ビット線ＢＴ21およびＢＢ21のレベルが、それぞれ
“Ｌ”レベルおよび“Ｈ”レベルとなり、データ“０”
の書き込みが行われる。一方、隣接するビット線ＢＴ14
およびＢＢ14は、時刻ｔ0 にプリチャージ（ビット線Ｂ
Ｔ14およびＢＢ14の双方ともにＶCC）された状態から、
トランスファのＮＭＯＳトランジスタ７および８がＯＮ
している選択ワード上のメモリセル３ａに保持されてい
たデータ“０”が読み出され、図４（ｅ）に示されるよ
うに、ビット線ＢＴ14の電位が次第に低下してゆき、時
刻ｔ2 においては、ビット線ＢＴ14の電位レベルは、接
地電位レベルまで低下する。時刻ｔ2 、即ち隣接ビット
線が接地電位レベルまで低下してゆく状態以降において
は、図４（ｃ）に示されるように、時刻ｔ1 において、
書き込みデータが、反転データから正のデータ“０”に
反転すると、図４（ｄ）に示されるように、ビット線Ｂ
Ｔ21の電位レベルは、ＶCCレベルから接地電位レベルに
まで低下する。この際に、隣接している接地電位レベル
の状態にあるビット線ＢＴ14には、ビット線ＢＴ21との
間に介在するビット線間の容量４による結合状態が生じ
ており、これにより、ビット線ＢＴ21の電位レベルは、
図４（ｅ）に示されるように、接地電位レベル以下の電
位レベル（−ΔＶ）にまで低下する状態となる。
みデータ“０”が入力され、メモリセル３ｃに対応する
ビット線ＢＴ21およびＢＢ21のレベルが、それぞれ
“Ｌ”レベルおよび“Ｈ”レベルとなり、データ“０”
の書き込みが行われる。一方、隣接するビット線ＢＴ14
およびＢＢ14は、時刻ｔ0 にプリチャージ（ビット線Ｂ
Ｔ14およびＢＢ14の双方ともにＶCC）された状態から、
トランスファのＮＭＯＳトランジスタ７および８がＯＮ
している選択ワード上のメモリセル３ａに保持されてい
たデータ“０”が読み出され、図４（ｅ）に示されるよ
うに、ビット線ＢＴ14の電位が次第に低下してゆき、時
刻ｔ2 においては、ビット線ＢＴ14の電位レベルは、接
地電位レベルまで低下する。時刻ｔ2 、即ち隣接ビット
線が接地電位レベルまで低下してゆく状態以降において
は、図４（ｃ）に示されるように、時刻ｔ1 において、
書き込みデータが、反転データから正のデータ“０”に
反転すると、図４（ｄ）に示されるように、ビット線Ｂ
Ｔ21の電位レベルは、ＶCCレベルから接地電位レベルに
まで低下する。この際に、隣接している接地電位レベル
の状態にあるビット線ＢＴ14には、ビット線ＢＴ21との
間に介在するビット線間の容量４による結合状態が生じ
ており、これにより、ビット線ＢＴ21の電位レベルは、
図４（ｅ）に示されるように、接地電位レベル以下の電
位レベル（−ΔＶ）にまで低下する状態となる。
【０００７】他方において、半導体記憶装置と高集積化
が進み、ビット線ピッチがより一層縮小化される過程に
おいては、このビット線間の容量は増大する傾向にあ
り、例えば、ビット線間１．３μｍ、ビット線長４ｍｍ
の場合においては、線間容量が０．２５ｐＦにも達する
状態となる。これにより、線間容量結合による影響が大
きくなり、例えば、上記の場合には、ビット線ＢＴ14に
おける電位低下が更に増大する状態となり、当該電位低
下が、対応する前記ビット線ＢＴ14上の非選択ビットに
対応するメモリセル３ｂに含まれる、トランスファのＮ
ＭＯＳトランジスタ８がＯＮする電位（ＧＮＤ−Ｖtt：
Ｖttは、ＮＭＯＳトランジスタ８のＶtn）まで低下する
状態になると、当該メモリセル３ｂにおけるデータが破
壊されて誤動作ろ生じるという問題がある。
が進み、ビット線ピッチがより一層縮小化される過程に
おいては、このビット線間の容量は増大する傾向にあ
り、例えば、ビット線間１．３μｍ、ビット線長４ｍｍ
の場合においては、線間容量が０．２５ｐＦにも達する
状態となる。これにより、線間容量結合による影響が大
きくなり、例えば、上記の場合には、ビット線ＢＴ14に
おける電位低下が更に増大する状態となり、当該電位低
下が、対応する前記ビット線ＢＴ14上の非選択ビットに
対応するメモリセル３ｂに含まれる、トランスファのＮ
ＭＯＳトランジスタ８がＯＮする電位（ＧＮＤ−Ｖtt：
Ｖttは、ＮＭＯＳトランジスタ８のＶtn）まで低下する
状態になると、当該メモリセル３ｂにおけるデータが破
壊されて誤動作ろ生じるという問題がある。
【０００８】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置においては、動作時において、電源より当該半
導体記憶装置に流入するＩCCの電流値が増大するという
欠点があり、また、この欠点が排除される半導体記憶装
置においては、ビット線間の結合容量により誤動作を生
じるという欠点がある。
記憶装置においては、動作時において、電源より当該半
導体記憶装置に流入するＩCCの電流値が増大するという
欠点があり、また、この欠点が排除される半導体記憶装
置においては、ビット線間の結合容量により誤動作を生
じるという欠点がある。
【０００９】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリ手段としてメモリセルアレイを含む半導体記
憶装置において、同一のアドレスＹ i （ｉ＝１，２，
３，………Ｎ）に対応するｎ（整数：ｎ≧３）組のビッ
ト線対ＢＬ i が、アドレス順に配置されるｎ×Ｎ組のビ
ット線対と、当該ビット線対に対応して配置される複数
のワード線と、これらのビット線対とワード線の交差点
に対応する位置に配置される複数のメモリセルにより形
成されるメモリセルアレイと、前記メモリセルからのデ
ータ読み出し時に、対応するビット線対における電位の
高い側のビット線の電位を保証するために、当該ビット
線対にそれぞれ接続される複数のたすきがけ回路と、前
記ビット線対ＢＬ i の内、ｎ組のビット線対の両サイド
に配置され、隣りのアドレスのビット線対と隣接する２
組のビット線対に対してのみ選択的に接続される複数の
プルアップトランジスタと、を備えて構成されることを
特徴としている。
は、メモリ手段としてメモリセルアレイを含む半導体記
憶装置において、同一のアドレスＹ i （ｉ＝１，２，
３，………Ｎ）に対応するｎ（整数：ｎ≧３）組のビッ
ト線対ＢＬ i が、アドレス順に配置されるｎ×Ｎ組のビ
ット線対と、当該ビット線対に対応して配置される複数
のワード線と、これらのビット線対とワード線の交差点
に対応する位置に配置される複数のメモリセルにより形
成されるメモリセルアレイと、前記メモリセルからのデ
ータ読み出し時に、対応するビット線対における電位の
高い側のビット線の電位を保証するために、当該ビット
線対にそれぞれ接続される複数のたすきがけ回路と、前
記ビット線対ＢＬ i の内、ｎ組のビット線対の両サイド
に配置され、隣りのアドレスのビット線対と隣接する２
組のビット線対に対してのみ選択的に接続される複数の
プルアップトランジスタと、を備えて構成されることを
特徴としている。
【００１０】なお、前記プルアップトランジスタは、前
記ビット線対ＢＬ i の内の隣りのアドレスと隣接してい
る側の片側のビット線に対してのみ選択的に接続するよ
うに形成してもよい。
記ビット線対ＢＬ i の内の隣りのアドレスと隣接してい
る側の片側のビット線に対してのみ選択的に接続するよ
うに形成してもよい。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、複数
のビット線対ＢＢ04／ＢＴ04、ＢＢ11／ＢＴ11、ＢＢ12
／ＢＴ12、ＢＢ13／ＢＴ13、ＢＢ14／ＢＴ14、ＢＢ21／
ＢＴ21、……および、複数のワード線Ｗ0 、Ｗ1 、……
に対応して、複数のたすきがけ回路１と、複数のプルア
ップ用のＮＭＯＳトランジスタ２と、それぞれのビット
線対およびワード線に対応する複数のメモリセル３とを
備えて構成される。
ク図である。図１に示されるように、本実施例は、複数
のビット線対ＢＢ04／ＢＴ04、ＢＢ11／ＢＴ11、ＢＢ12
／ＢＴ12、ＢＢ13／ＢＴ13、ＢＢ14／ＢＴ14、ＢＢ21／
ＢＴ21、……および、複数のワード線Ｗ0 、Ｗ1 、……
に対応して、複数のたすきがけ回路１と、複数のプルア
ップ用のＮＭＯＳトランジスタ２と、それぞれのビット
線対およびワード線に対応する複数のメモリセル３とを
備えて構成される。
【００１３】図１において、本実施例においては、隣り
のアドレスと隣接するビット線対（ＧＮＤおよびＶCC配
線を挟んでいる場合を除く）にのみ、常時ＯＮの状態に
設定されるＮＭＯＳトランジスタが、プルアップＮＭＯ
Ｓトランジスタ２として設けられている。また、図２
は、当該実施例における、ビット線対ＢＢ14／ＢＴ14お
よびＢＢ21／ＢＴ21と、ワード線Ｗ0 およびＷ1 とを含
む部分を示す図であり、図２に示されるように、たすき
がけ回路１は、ＰＭＯＳトランジスタ５および６により
構成され、メモリセル３ａ〜３ｄは、トランスファのＮ
ＭＯＳトランジスタ７および８と、ドライバのＮＭＯＳ
トランジスタ９および１０と、抵抗１１および１２とに
より構成されている。なお、この場合においては、ビッ
ト線対ＢＢ14／ＢＴ14およびＢＢ21／ＢＴ21は、隣りの
アドレスと隣接するビット線対であるために、プルアッ
プＮＭＯＳトランジスタ２が、それぞれのビット線に接
続されている。
のアドレスと隣接するビット線対（ＧＮＤおよびＶCC配
線を挟んでいる場合を除く）にのみ、常時ＯＮの状態に
設定されるＮＭＯＳトランジスタが、プルアップＮＭＯ
Ｓトランジスタ２として設けられている。また、図２
は、当該実施例における、ビット線対ＢＢ14／ＢＴ14お
よびＢＢ21／ＢＴ21と、ワード線Ｗ0 およびＷ1 とを含
む部分を示す図であり、図２に示されるように、たすき
がけ回路１は、ＰＭＯＳトランジスタ５および６により
構成され、メモリセル３ａ〜３ｄは、トランスファのＮ
ＭＯＳトランジスタ７および８と、ドライバのＮＭＯＳ
トランジスタ９および１０と、抵抗１１および１２とに
より構成されている。なお、この場合においては、ビッ
ト線対ＢＢ14／ＢＴ14およびＢＢ21／ＢＴ21は、隣りの
アドレスと隣接するビット線対であるために、プルアッ
プＮＭＯＳトランジスタ２が、それぞれのビット線に接
続されている。
【００１４】次に、図２および図４を参照して、本実施
例の書き込み動作について説明する。時刻ｔ0 において
書き込み状態になると、選択ビットのワード線Ｗ0 が
“Ｈ”レベルになり、メモリセル３ａおよび３ｃの内部
のトランスファのＮＭＯＳトランジスタがＯＮの状態と
なる。この時点において、書き込みデータ“０”の反転
データ“１”が入力されているので、ビット線ＢＴ21お
よびＢＢ21の電位レベルは、それぞれ“Ｈ”レベルおよ
び“Ｌ”レベルとなり、データの書き込みが行われる。
一方、隣接するアドレスＹ1 における入出力端子Ｉ／Ｏ
4 のビット線対ＢＢ14／ＢＴ14は、選択ワード上のメモ
リセル３ａに保持されていたデータ“０”が当該ビット
線に読み出されて、ビット線ＢＴ14の電位が漸次低下し
てゆき、これにより、ビット線ＢＴ14の電位レベルが、
たすきがけ回路１のＮＭＯＳトランジスタ５のＶt より
も低く（＜ＶCC−Ｖtb）なると、ＰＭＯＳトランジスタ
５はＯＮの状態となり、ビット線ＢＢ14の電位はＶCCレ
ベルに保証される。なお、以上の動作については、前述
の従来例の場合と同様である。
例の書き込み動作について説明する。時刻ｔ0 において
書き込み状態になると、選択ビットのワード線Ｗ0 が
“Ｈ”レベルになり、メモリセル３ａおよび３ｃの内部
のトランスファのＮＭＯＳトランジスタがＯＮの状態と
なる。この時点において、書き込みデータ“０”の反転
データ“１”が入力されているので、ビット線ＢＴ21お
よびＢＢ21の電位レベルは、それぞれ“Ｈ”レベルおよ
び“Ｌ”レベルとなり、データの書き込みが行われる。
一方、隣接するアドレスＹ1 における入出力端子Ｉ／Ｏ
4 のビット線対ＢＢ14／ＢＴ14は、選択ワード上のメモ
リセル３ａに保持されていたデータ“０”が当該ビット
線に読み出されて、ビット線ＢＴ14の電位が漸次低下し
てゆき、これにより、ビット線ＢＴ14の電位レベルが、
たすきがけ回路１のＮＭＯＳトランジスタ５のＶt より
も低く（＜ＶCC−Ｖtb）なると、ＰＭＯＳトランジスタ
５はＯＮの状態となり、ビット線ＢＢ14の電位はＶCCレ
ベルに保証される。なお、以上の動作については、前述
の従来例の場合と同様である。
【００１５】その後、時刻ｔ2 の時点において、ビット
線ＢＴ14の電位レベルは、プルアップＮＭＯＳトランジ
スタ２の動作を介して、当該プルアップＮＭＯＳトラン
ジスタ２と、メモリセル３ａのトランスファのＮＭＯＳ
トランジスタとの抵抗分割により設定される電位レベル
にΔＶP が加算された電位レベルまで低下する。このΔ
ＶP の値は、好ましい値としては０．２Ｖ程度の電位に
設定される。次に、時刻ｔ1 になり、書き込みデータ
が、反転データ“１”から正データ“０”に反転する
と、ビット線ＢＴ21の電位は、ＶCCからＧＮＤまで低下
する。この時点において、隣接している“Ｌ”レベルの
ビット線ＢＴ14の電位レベルは、ビット線ＢＴ21との間
の容量４による結合を受けて、電位ΔＶだけ低下する。
しかし、その際におけるビット線ＢＴ14の電位レベル
（ＧＮＤ＋ΔＶP −ΔＶ）は、（ＧＮＤ−Ｖtt）以下に
は低下しないので、ビット線ＢＴ14のワード線により、
選択されていないメモリセル３ａにおけるデータが破壊
されるという事態は生じない。
線ＢＴ14の電位レベルは、プルアップＮＭＯＳトランジ
スタ２の動作を介して、当該プルアップＮＭＯＳトラン
ジスタ２と、メモリセル３ａのトランスファのＮＭＯＳ
トランジスタとの抵抗分割により設定される電位レベル
にΔＶP が加算された電位レベルまで低下する。このΔ
ＶP の値は、好ましい値としては０．２Ｖ程度の電位に
設定される。次に、時刻ｔ1 になり、書き込みデータ
が、反転データ“１”から正データ“０”に反転する
と、ビット線ＢＴ21の電位は、ＶCCからＧＮＤまで低下
する。この時点において、隣接している“Ｌ”レベルの
ビット線ＢＴ14の電位レベルは、ビット線ＢＴ21との間
の容量４による結合を受けて、電位ΔＶだけ低下する。
しかし、その際におけるビット線ＢＴ14の電位レベル
（ＧＮＤ＋ΔＶP −ΔＶ）は、（ＧＮＤ−Ｖtt）以下に
は低下しないので、ビット線ＢＴ14のワード線により、
選択されていないメモリセル３ａにおけるデータが破壊
されるという事態は生じない。
【００１６】なお、本実施例の場合には、ビット線対の
負荷のアンパランスによる読み出し動作に対する影響を
考慮して、ビット線対（ＢＴmn／ＢＢmn）の双方に対し
てプルアップＮＭＯＳトランジスタ２が設けられている
が、ビット線間の容量結合による影響を防止するためだ
けの対策であれば、隣りのアドレスと隣接しているビッ
ト線の一方にのみプルアップＮＭＯＳトランジスタ２を
設けるだけでもよい。また、プルアップＮＭＯＳトラン
ジスタ２を必要なビット線に対してのみ選択的に設ける
ことにより、動作電流ＩCCの電流値をより小さい値に抑
制することが可能となる。即ち、図１に示されるよう
に、アドレスＹ1 において、入出力端子Ｉ／Ｏ1 、Ｉ／
Ｏ2 、Ｉ／Ｏ2 およびＩ／Ｏ4 が、ひと固まりに配置さ
れている場合には、入出力端子Ｉ／Ｏ1 とＩ／Ｏ4 に対
応するビット線対ＢＴ11／ＢＢ11およびＢＴ14／ＢＢ14
に対してのみプルアップＮＭＯＳトランジスタ２を設け
るばよく、これにより、本実施例においては、従来例の
半導体記憶装置に比較して、プルアップＮＭＯＳトラン
ジスタ２の所要個数が半減される。
負荷のアンパランスによる読み出し動作に対する影響を
考慮して、ビット線対（ＢＴmn／ＢＢmn）の双方に対し
てプルアップＮＭＯＳトランジスタ２が設けられている
が、ビット線間の容量結合による影響を防止するためだ
けの対策であれば、隣りのアドレスと隣接しているビッ
ト線の一方にのみプルアップＮＭＯＳトランジスタ２を
設けるだけでもよい。また、プルアップＮＭＯＳトラン
ジスタ２を必要なビット線に対してのみ選択的に設ける
ことにより、動作電流ＩCCの電流値をより小さい値に抑
制することが可能となる。即ち、図１に示されるよう
に、アドレスＹ1 において、入出力端子Ｉ／Ｏ1 、Ｉ／
Ｏ2 、Ｉ／Ｏ2 およびＩ／Ｏ4 が、ひと固まりに配置さ
れている場合には、入出力端子Ｉ／Ｏ1 とＩ／Ｏ4 に対
応するビット線対ＢＴ11／ＢＢ11およびＢＴ14／ＢＢ14
に対してのみプルアップＮＭＯＳトランジスタ２を設け
るばよく、これにより、本実施例においては、従来例の
半導体記憶装置に比較して、プルアップＮＭＯＳトラン
ジスタ２の所要個数が半減される。
【００１７】次に、本発明の第２の実施例について説明
する。
する。
【００１８】図３は、本実施例におけるプルアップトラ
ンジスタ回路の構成を示す回路図であり、ビット線対Ｂ
Ｂ14／ＢＴ14およびビット線対ＢＢ21／ＢＴ21に対応す
るプルアップ回路のみが部分的に示されている。なお、
本実施例全体の構成は、第１の実施例の場合と同様であ
る。図３に示されるように、本実施例におけるプルアッ
プトランジスタ回路は、それぞれソースには電源電圧Ｖ
CCが供給され、ドレインが、それぞれビット線ＢＢ14、
ＢＴ14、ＢＢ21およびＢＴ21に接続されるＰＭＯＳトラ
ンジスタ１３、１４、１５および１６と、これらのＰＭ
ＯＳトランジスタに対してゲート入力を供給するインバ
ータ１７および１８とを備えて構成される。
ンジスタ回路の構成を示す回路図であり、ビット線対Ｂ
Ｂ14／ＢＴ14およびビット線対ＢＢ21／ＢＴ21に対応す
るプルアップ回路のみが部分的に示されている。なお、
本実施例全体の構成は、第１の実施例の場合と同様であ
る。図３に示されるように、本実施例におけるプルアッ
プトランジスタ回路は、それぞれソースには電源電圧Ｖ
CCが供給され、ドレインが、それぞれビット線ＢＢ14、
ＢＴ14、ＢＢ21およびＢＴ21に接続されるＰＭＯＳトラ
ンジスタ１３、１４、１５および１６と、これらのＰＭ
ＯＳトランジスタに対してゲート入力を供給するインバ
ータ１７および１８とを備えて構成される。
【００１９】図３において、書き込みの時点において
“Ｌ”レベルとなるＷＥＢ信号は、インバータ１７およ
び１８による２段（偶数段数であることが必要）のイン
バータを介して、“Ｌ”レベルの信号が、ＰＭＯＳトラ
ンジスタ１３、１４、１５および１６のゲートに入力さ
れる。なお、これらのＰＭＯＳトランジスタ１３、１
４、１５および１６の代わりにＮＭＯＳトランジスタを
用いる場合には、ＷＥＢ信号入力に対して、インバータ
を奇数個縦続接続することが必要となる。このプルアッ
プトランジスタ回路を、第１の実施例の場合と同様に、
隣りのアドレスと隣接しているビット線対に対してのみ
設けることにより、メモリセルの破壊による誤動作が発
生する書き込み時においてのみ、“Ｌ”レベルのＷＥＢ
信号の入力を受けて、ＰＭＯＳトランジスタ１３、１
４、１５および１６はＯＮの状態となり、これにより、
ビット線ＢＢ14、ＢＴ14、ＢＢ21およびＢＴ21に対して
はげ電源電圧ＶCCが供給されて、各ビット線がＧＮＤレ
ベルに低下するのを防止することができる。また、本実
施例の場合には、読み出し時における電流増加が回避さ
れるので、書き込みおよび読み出しを含む動作時におけ
る電源からの消費電流ＩCCを合計した平均電流値を、前
述の第１の実施例の場合よりも小さい値に抑制すること
ができるという利点がある。
“Ｌ”レベルとなるＷＥＢ信号は、インバータ１７およ
び１８による２段（偶数段数であることが必要）のイン
バータを介して、“Ｌ”レベルの信号が、ＰＭＯＳトラ
ンジスタ１３、１４、１５および１６のゲートに入力さ
れる。なお、これらのＰＭＯＳトランジスタ１３、１
４、１５および１６の代わりにＮＭＯＳトランジスタを
用いる場合には、ＷＥＢ信号入力に対して、インバータ
を奇数個縦続接続することが必要となる。このプルアッ
プトランジスタ回路を、第１の実施例の場合と同様に、
隣りのアドレスと隣接しているビット線対に対してのみ
設けることにより、メモリセルの破壊による誤動作が発
生する書き込み時においてのみ、“Ｌ”レベルのＷＥＢ
信号の入力を受けて、ＰＭＯＳトランジスタ１３、１
４、１５および１６はＯＮの状態となり、これにより、
ビット線ＢＢ14、ＢＴ14、ＢＢ21およびＢＴ21に対して
はげ電源電圧ＶCCが供給されて、各ビット線がＧＮＤレ
ベルに低下するのを防止することができる。また、本実
施例の場合には、読み出し時における電流増加が回避さ
れるので、書き込みおよび読み出しを含む動作時におけ
る電源からの消費電流ＩCCを合計した平均電流値を、前
述の第１の実施例の場合よりも小さい値に抑制すること
ができるという利点がある。
【００２０】
【発明の効果】以上説明したように、本発明は、メモリ
セルに対するデータ書き込み時における、隣接するビッ
ト線上のセルデータを破壊することによる誤動作を防止
して、書き込み電圧動作マージンを大きくすることがで
きるとともに、動作電流を抑制して、消費電流を低減す
ることができるという効果がある。
セルに対するデータ書き込み時における、隣接するビッ
ト線上のセルデータを破壊することによる誤動作を防止
して、書き込み電圧動作マージンを大きくすることがで
きるとともに、動作電流を抑制して、消費電流を低減す
ることができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】第１の実施例における部分回路を示す図であ
る。
る。
【図３】第２の実施例におけるプルアップトランジスタ
回路を示す図である。
回路を示す図である。
【図４】書き込み動作時におけるタイミング図である。
【図５】従来例を示すブロック図である。
【図６】他の従来例を示すブロック図である。
【図７】従来例の部分回路を示す図である。
１ たすきがけ回路 ２ プルアップＮＭＯＳトランジスタ ３ メモリセル ４ 容量 ５、６、１３〜１６ ＰＭＯＳトランジスタ ７〜１０ ＮＭＯＳトランジスタ １１、１２ 抵抗 １７、１８ インバータ
Claims (2)
- 【請求項１】 メモリ手段としてメモリセルアレイを含
む半導体記憶装置において、 同一のアドレスＹ i （ｉ＝１，２，３，………Ｎ）に対
応するｎ（整数：ｎ≧３）組のビット線対ＢＬ i が、ア
ドレス順に配置されるｎ×Ｎ組のビット線対と、当該ビ
ット線対に対応して配置される 複数のワード線と、これ
らのビット線対とワード線の交差点に対応する位置に配
置される複数のメモリセルにより形成されるメモリセル
アレイと、 前記メモリセルからのデータ読み出し時に、対応するビ
ット線対における電位の高い側のビット線の電位を保証
するために、当該ビット線対にそれぞれ接続される複数
のたすきがけ回路と、前記ビット線対ＢＬ i の内、ｎ組のビット線対の両サイ
ドに配置され、隣りのアドレスのビット線対と隣接する
２組の ビット線対に対してのみ選択的に接続される複数
のプルアップトランジスタと、 を備えて構成されることを特徴とする半導体記憶装置。 - 【請求項２】 前記プルアップトランジスタが、前記ビ
ット線対ＢＬ i の内の隣りのアドレスと隣接している側
の片側のビット線に対してのみ選択的に接続されている
ことを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330339A JP2780621B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5330339A JP2780621B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07192473A JPH07192473A (ja) | 1995-07-28 |
| JP2780621B2 true JP2780621B2 (ja) | 1998-07-30 |
Family
ID=18231520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5330339A Expired - Lifetime JP2780621B2 (ja) | 1993-12-27 | 1993-12-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2780621B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3313641B2 (ja) * | 1998-02-27 | 2002-08-12 | エヌイーシーマイクロシステム株式会社 | 半導体記憶装置 |
| JP3110400B2 (ja) * | 1998-10-30 | 2000-11-20 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6446288A (en) * | 1987-08-13 | 1989-02-20 | Toshiba Corp | Semiconductor memory device |
| JPH0589683A (ja) * | 1991-09-30 | 1993-04-09 | Sanyo Electric Co Ltd | 半導体メモリ装置 |
-
1993
- 1993-12-27 JP JP5330339A patent/JP2780621B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07192473A (ja) | 1995-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980414 |