JPH0589683A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0589683A JPH0589683A JP3251058A JP25105891A JPH0589683A JP H0589683 A JPH0589683 A JP H0589683A JP 3251058 A JP3251058 A JP 3251058A JP 25105891 A JP25105891 A JP 25105891A JP H0589683 A JPH0589683 A JP H0589683A
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- Japan
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- memory cell
- lines
- bit lines
- bit line
- bit
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Abstract
(57)【要約】
【目的】 高抵抗負荷型メモリセルの電力消費の低減。
【構成】 メモリセル１０の一対の相補的出力が接続さ
れるビット線１２、１３との接続部にＰＭＯＳ２２、２
４を挿入配置する。メモリセル１０に対するアクセス時
において、ワード線１１の１つがＨとなると対応する行
の全てのメモリセル１０がビット線１２、１３に接続さ
れる。そして、非選択状態にあるメモリセル１０に対応
するビット線１２、１３には、メモリセル１０の記憶内
容に応じたＨ、Ｌの状態がセットされる。そして、Ｌと
なったビット線１２、１３の上方に設けられたＰＭＯＳ
２２は、他方のビット線のＬによってオフされる。従っ
て、プリセット用電源２０からＬ状態にあるビット線、
メモリセル１０を介し無駄な電流が消費されるのを防止
することができる。
れるビット線１２、１３との接続部にＰＭＯＳ２２、２
４を挿入配置する。メモリセル１０に対するアクセス時
において、ワード線１１の１つがＨとなると対応する行
の全てのメモリセル１０がビット線１２、１３に接続さ
れる。そして、非選択状態にあるメモリセル１０に対応
するビット線１２、１３には、メモリセル１０の記憶内
容に応じたＨ、Ｌの状態がセットされる。そして、Ｌと
なったビット線１２、１３の上方に設けられたＰＭＯＳ
２２は、他方のビット線のＬによってオフされる。従っ
て、プリセット用電源２０からＬ状態にあるビット線、
メモリセル１０を介し無駄な電流が消費されるのを防止
することができる。
Description
【０００１】
【産業上の利用分野】本発明は、データの記憶に用いら
れる半導体記憶装置、特にメモリセルに接続される信号
線に対する電力供給の構成に関する。
れる半導体記憶装置、特にメモリセルに接続される信号
線に対する電力供給の構成に関する。
【０００２】
【従来の技術】従来より、データの記憶媒体として、ス
タテッィク型ＲＡＭ（以下、ＳＲＡＭと言う）が利用さ
れている。図３は、このＳＲＡＭの概略を示す回路図で
ある。なお、この図においては、図面簡略化のために４
行４列のメモリセルを例示してある。
タテッィク型ＲＡＭ（以下、ＳＲＡＭと言う）が利用さ
れている。図３は、このＳＲＡＭの概略を示す回路図で
ある。なお、この図においては、図面簡略化のために４
行４列のメモリセルを例示してある。
【０００３】このように、行列配置される複数のメモリ
セル１０は、行方向に配置されるワード線１１に接続さ
れ、さらに列方向に配置されるビット線１２、１３に接
続される。ワード線１１には、アドレスデータをデコー
ドするデコーダからの選択信号Ｙ1 〜Ｙ4 が与えられ、
この選択信号Ｙ1 〜Ｙ4 に従ってワード線１１が択一的
に指定される。指定されたワード線１１には、所定の高
レベルの電位（Ｈ）が与えられ、そのワード線１１に接
続されたメモリセル１０がそれぞれビット線１２、１３
に接続される。
セル１０は、行方向に配置されるワード線１１に接続さ
れ、さらに列方向に配置されるビット線１２、１３に接
続される。ワード線１１には、アドレスデータをデコー
ドするデコーダからの選択信号Ｙ1 〜Ｙ4 が与えられ、
この選択信号Ｙ1 〜Ｙ4 に従ってワード線１１が択一的
に指定される。指定されたワード線１１には、所定の高
レベルの電位（Ｈ）が与えられ、そのワード線１１に接
続されたメモリセル１０がそれぞれビット線１２、１３
に接続される。
【０００４】一方、ビット線１２、１３は、ＭＯＳトラ
ンジスタ１４を介してデータ線１５、１６に接続される
と共に、ＭＯＳトランジスタ１７を介して電源に接続さ
れている。このため、特定のＭＯＳトランジスタ１４が
オンしたときにビット線１２、１３が選択的にデータ線
１５、１６に接続される。ＭＯＳトランジスタ１４のゲ
ートには、アドレスデータをデコードするデコーダから
の選択信号Ｘ1 〜Ｘ4 が与えられ、この選択信号Ｘ1 〜
Ｘ4 に従って択一的にＭＯＳトランジスタ１４がオンさ
れる。データ線１５、１６は、メモリセル１０のデータ
を判定するセンスアンプあるいはメモリセル１０にデー
タを書き込むライトドライバに接続され、ＭＯＳトラン
ジスタ１４がオンしてデータ線１５、１６にビット線１
２、１３が接続されると、特定のメモリセル１０がセン
スアンプまたはライトドライバに接続される。従って、
選択信号Ｙ1 〜Ｙ4 および選択信号Ｘ1 〜Ｘ4 によって
指定された１つのメモリセル１０がデータ線１５、１６
に接続され、そのメモリセル１０に対する読出しまたは
書込みが行われる。
ンジスタ１４を介してデータ線１５、１６に接続される
と共に、ＭＯＳトランジスタ１７を介して電源に接続さ
れている。このため、特定のＭＯＳトランジスタ１４が
オンしたときにビット線１２、１３が選択的にデータ線
１５、１６に接続される。ＭＯＳトランジスタ１４のゲ
ートには、アドレスデータをデコードするデコーダから
の選択信号Ｘ1 〜Ｘ4 が与えられ、この選択信号Ｘ1 〜
Ｘ4 に従って択一的にＭＯＳトランジスタ１４がオンさ
れる。データ線１５、１６は、メモリセル１０のデータ
を判定するセンスアンプあるいはメモリセル１０にデー
タを書き込むライトドライバに接続され、ＭＯＳトラン
ジスタ１４がオンしてデータ線１５、１６にビット線１
２、１３が接続されると、特定のメモリセル１０がセン
スアンプまたはライトドライバに接続される。従って、
選択信号Ｙ1 〜Ｙ4 および選択信号Ｘ1 〜Ｘ4 によって
指定された１つのメモリセル１０がデータ線１５、１６
に接続され、そのメモリセル１０に対する読出しまたは
書込みが行われる。
【０００５】また、ＭＯＳトランジスタ１７及び一対の
ビット線１２、１３間に接続されるＭＯＳトランジスタ
１８のゲートには、ビット線１２、１３を初期設定する
ために、ビット線１２、１３からの読出し書込みを行う
活性期間を設定するクロックφ1 の反転クロックｒφ1
が与えられ、ビット線１２、１３の活性期間以外には一
対のビット線１２、１３に電源電位が印加されて両ビッ
ト線１２、１３を高レベル（Ｈ）状態として初期化す
る。
ビット線１２、１３間に接続されるＭＯＳトランジスタ
１８のゲートには、ビット線１２、１３を初期設定する
ために、ビット線１２、１３からの読出し書込みを行う
活性期間を設定するクロックφ1 の反転クロックｒφ1
が与えられ、ビット線１２、１３の活性期間以外には一
対のビット線１２、１３に電源電位が印加されて両ビッ
ト線１２、１３を高レベル（Ｈ）状態として初期化す
る。
【０００６】また、このＳＲＡＭを構成する各メモリセ
ルとしては、高抵抗負荷型のものがあり、この高抵抗負
荷型のメモリセル１０の構成について、図４に基づいて
説明する。
ルとしては、高抵抗負荷型のものがあり、この高抵抗負
荷型のメモリセル１０の構成について、図４に基づいて
説明する。
【０００７】各メモリセル１０は、それぞれ４つのＭＯ
Ｓトランジスタ１、２、３、４及び２つの抵抗５、６か
らなり、ＭＯＳトランジスタ１、２のドレインとゲート
とが互いに接続され、そのドレインがそれぞれ抵抗５、
６を介して電源に接続されると共にソースが接地されて
双安定型のフリップフロップが構成される。さらに、Ｍ
ＯＳトランジスタ１、２のドレインがＭＯＳトランジス
タ３、４を介してビット線１２、１３に接続され、ワー
ド線１１にＭＯＳトランジスタ３、４のゲートが接続さ
れる。
Ｓトランジスタ１、２、３、４及び２つの抵抗５、６か
らなり、ＭＯＳトランジスタ１、２のドレインとゲート
とが互いに接続され、そのドレインがそれぞれ抵抗５、
６を介して電源に接続されると共にソースが接地されて
双安定型のフリップフロップが構成される。さらに、Ｍ
ＯＳトランジスタ１、２のドレインがＭＯＳトランジス
タ３、４を介してビット線１２、１３に接続され、ワー
ド線１１にＭＯＳトランジスタ３、４のゲートが接続さ
れる。
【０００８】従って、アドレスデータに応じて特定のメ
モリセル１０が指定されると、例えば、そのメモリセル
１０がビット線１２、１３及びデータ線１５、１６を介
してセンスアンプに接続され、記憶されたデータがセン
スアンプを通じて読み出されることになる。
モリセル１０が指定されると、例えば、そのメモリセル
１０がビット線１２、１３及びデータ線１５、１６を介
してセンスアンプに接続され、記憶されたデータがセン
スアンプを通じて読み出されることになる。
【０００９】そして、このような高抵抗負荷型のメモリ
セル１０においては、ＭＯＳトランジスタ１または２の
いずれかがオン状態となるため、このときの電力消費の
低減のため、抵抗５、６の抵抗値をかなり大きなものと
する。そこで、このメモリセル１０からの電流供給能力
はかなり小さなものとなる。一方、上述のようにワード
線Ｗはメモリセル１０の行に対して設けられており、１
つのワード線がＨとなった場合には、それに対応するメ
モリセルのＭＯＳトランジスタ３、４が全てオンする。
セル１０においては、ＭＯＳトランジスタ１または２の
いずれかがオン状態となるため、このときの電力消費の
低減のため、抵抗５、６の抵抗値をかなり大きなものと
する。そこで、このメモリセル１０からの電流供給能力
はかなり小さなものとなる。一方、上述のようにワード
線Ｗはメモリセル１０の行に対して設けられており、１
つのワード線がＨとなった場合には、それに対応するメ
モリセルのＭＯＳトランジスタ３、４が全てオンする。
【００１０】書込み時には選択列のビット線１２、１３
は、データ線１５、１６を介して書込み回路に接続され
るため何ら問題はないが、非選択列のビット線１２、１
３に接続されたメモリセル１０においては、記憶状態が
破壊される可能性がある。すなわち、ビット線１２、１
３はかなり長いため、ここにおいて若干のリーク電流が
必然的に生じる。そして、メモリセル１０における電流
供給能力は非常に小さいため、この電流供給能力が上述
のリーク電流量より小さい場合には、Ｈレベルにあるべ
きメモリセル１０の信号出力端の電位が徐々に低下し、
記憶状態が破壊される場合がある。
は、データ線１５、１６を介して書込み回路に接続され
るため何ら問題はないが、非選択列のビット線１２、１
３に接続されたメモリセル１０においては、記憶状態が
破壊される可能性がある。すなわち、ビット線１２、１
３はかなり長いため、ここにおいて若干のリーク電流が
必然的に生じる。そして、メモリセル１０における電流
供給能力は非常に小さいため、この電流供給能力が上述
のリーク電流量より小さい場合には、Ｈレベルにあるべ
きメモリセル１０の信号出力端の電位が徐々に低下し、
記憶状態が破壊される場合がある。
【００１１】そこで、従来より、図４に示すようにプリ
チャージ時以外は常時オンとなっている電流供給能力の
非常に小さなプルアップトランジスタ１９を介し電源を
接続している。このため、ワード線１１がＨ状態でビッ
ト線１２、１３に接続されているメモリセル１０におけ
るビット線１２、１３へのリーク電流は、プルアップト
ランジスタ１９からの電流によって補償される。そこ
で、メモリセル１０の記憶内容が破壊されるのを防止す
ることができる。
チャージ時以外は常時オンとなっている電流供給能力の
非常に小さなプルアップトランジスタ１９を介し電源を
接続している。このため、ワード線１１がＨ状態でビッ
ト線１２、１３に接続されているメモリセル１０におけ
るビット線１２、１３へのリーク電流は、プルアップト
ランジスタ１９からの電流によって補償される。そこ
で、メモリセル１０の記憶内容が破壊されるのを防止す
ることができる。
【００１２】
【発明が解決しようとする課題】しかしながら、このよ
うなプルアップトラジスタ１９を設け常時ビット線１
２、１３に電流を供給すると、ワード線１１のＨによっ
てビット線１２、１３に接続されたメモリセル１０のト
ランジスタ４（３）、トランジスタ２（１）を介し、Ｌ
レベルのビット線１３（１２）に電流が流れる。プルア
ップトランジスタ１９の電流供給能力は小さいが、メモ
リセル１０の列数が多くなればなるほど、電流量の総和
は大きくなる。そして、この電流ｉは動作時の不要な電
流であり、これを低減したいという課題がある。
うなプルアップトラジスタ１９を設け常時ビット線１
２、１３に電流を供給すると、ワード線１１のＨによっ
てビット線１２、１３に接続されたメモリセル１０のト
ランジスタ４（３）、トランジスタ２（１）を介し、Ｌ
レベルのビット線１３（１２）に電流が流れる。プルア
ップトランジスタ１９の電流供給能力は小さいが、メモ
リセル１０の列数が多くなればなるほど、電流量の総和
は大きくなる。そして、この電流ｉは動作時の不要な電
流であり、これを低減したいという課題がある。
【００１３】本発明に係る半導体メモリ装置は、上記課
題に鑑みなされたものであり、非選択メモリセルを介し
ての電流の消費を防止できる半導体メモリ装置を提供す
ることを目的とする。
題に鑑みなされたものであり、非選択メモリセルを介し
ての電流の消費を防止できる半導体メモリ装置を提供す
ることを目的とする。
【００１４】
【作用】このように、本発明においては、メモリセル
は、一対のビット線の一方の低レベルを受けてオンする
スイッチを介しプルアップ用電源に接続されている。そ
して、一対のビット線はメモリセルの相補的な信号を対
応してそのレベル状態が決定されるものであり、メモリ
セルの読出し時または書込み時において、必ず相補的な
関係（一方がＨで他方がＬ）となる。従って、低レベル
状態にあるビット線のスイッチは必ずオフとなってお
り、低レベル状態にあるビット線からメモリセルを介し
プルアップ用電源からの電流が消費されることを防止す
ることができる。
は、一対のビット線の一方の低レベルを受けてオンする
スイッチを介しプルアップ用電源に接続されている。そ
して、一対のビット線はメモリセルの相補的な信号を対
応してそのレベル状態が決定されるものであり、メモリ
セルの読出し時または書込み時において、必ず相補的な
関係（一方がＨで他方がＬ）となる。従って、低レベル
状態にあるビット線のスイッチは必ずオフとなってお
り、低レベル状態にあるビット線からメモリセルを介し
プルアップ用電源からの電流が消費されることを防止す
ることができる。
【００１５】
【実施例】以下、本発明に係る半導体メモリ装置につい
て、図面に基づいて説明する。
て、図面に基づいて説明する。
【００１６】第１実施例 図１に示すように、本発明においては、電源とビット線
１２との間にはプリチャージ用のＭＯＳトランジスタ１
７の他にゲートをドレインに接続したＮＭＯＳ２１と、
ＰＭＯＳ２２が挿入配置され、電源とビット線１３との
間にはプリチャージ用のＭＯＳトランジスタ１７の他に
ダイオード接続されたＮＭＯＳ２３と、ＰＭＯＳ２４が
挿入配置されている。そして、ビット線１２がＰＭＯＳ
２４のゲートに接続され、ビット線１３がＰＭＯＳ２２
のゲートに接続されている。従って、ビット線１２がＨ
であればＰＭＯＳ２４がオフとなり、ビット線１３がＨ
であればＰＭＯＳ２２がオフとなる。そして、読出し時
または書込み時においては、メモリセル１０の記憶内容
に応じた状態にビット線１２、１３がなるため、Ｌ状態
のビット線１２または１３の上方にあるＰＭＯＳ２２は
必ずオフとなる。そこで、電源からのＰＭＯＳ２２また
は２４を介し流れる電流がメモリセル１０を介しアース
に流れ込むことが防止できる。
１２との間にはプリチャージ用のＭＯＳトランジスタ１
７の他にゲートをドレインに接続したＮＭＯＳ２１と、
ＰＭＯＳ２２が挿入配置され、電源とビット線１３との
間にはプリチャージ用のＭＯＳトランジスタ１７の他に
ダイオード接続されたＮＭＯＳ２３と、ＰＭＯＳ２４が
挿入配置されている。そして、ビット線１２がＰＭＯＳ
２４のゲートに接続され、ビット線１３がＰＭＯＳ２２
のゲートに接続されている。従って、ビット線１２がＨ
であればＰＭＯＳ２４がオフとなり、ビット線１３がＨ
であればＰＭＯＳ２２がオフとなる。そして、読出し時
または書込み時においては、メモリセル１０の記憶内容
に応じた状態にビット線１２、１３がなるため、Ｌ状態
のビット線１２または１３の上方にあるＰＭＯＳ２２は
必ずオフとなる。そこで、電源からのＰＭＯＳ２２また
は２４を介し流れる電流がメモリセル１０を介しアース
に流れ込むことが防止できる。
【００１７】例えば、書込み時においては、まずプリチ
ャージ用の信号ｒφ1 （反転φ1 ）がＨとなり、トラン
ジスタ１７がオンとなる。このとき、ビット線１２、１
３は両方ともＨとなるため、２つのＰＭＯＳ２２、２４
は両方ともオフとなる。これによって、ビット線１２、
１３がＨにプリチャージされる。次に、ｒφ1 がＬとな
りアドレスに応じたＸ1 〜Ｘn ，Ｙ1 〜Ｙn がそれぞれ
択一的にＨとなり、選択された列のトランジスタ１４が
オンとなりデータ線１５、１６に接続されると共に、選
択された行のＹがＨとなり、その行のメモリセル１０が
対応するビット線１３に接続されることとなる。
ャージ用の信号ｒφ1 （反転φ1 ）がＨとなり、トラン
ジスタ１７がオンとなる。このとき、ビット線１２、１
３は両方ともＨとなるため、２つのＰＭＯＳ２２、２４
は両方ともオフとなる。これによって、ビット線１２、
１３がＨにプリチャージされる。次に、ｒφ1 がＬとな
りアドレスに応じたＸ1 〜Ｘn ，Ｙ1 〜Ｙn がそれぞれ
択一的にＨとなり、選択された列のトランジスタ１４が
オンとなりデータ線１５、１６に接続されると共に、選
択された行のＹがＨとなり、その行のメモリセル１０が
対応するビット線１３に接続されることとなる。
【００１８】この状態で選択されたメモリセル１０に対
しては、書込みモードであれば、データ線１５、１６よ
り電流供給が行われ、そのメモリセル１０に書込みが行
われ、書込み内容によりビット線１２、１３がそれぞれ
Ｈ（またはＬ）、（ＬまたはＨ）となる。一方、非選択
列においては、メモリセル１０の記憶内容に応じてビッ
ト線１２、１３がＨ（またはＬ）、Ｌ（またはＨ）とな
る。
しては、書込みモードであれば、データ線１５、１６よ
り電流供給が行われ、そのメモリセル１０に書込みが行
われ、書込み内容によりビット線１２、１３がそれぞれ
Ｈ（またはＬ）、（ＬまたはＨ）となる。一方、非選択
列においては、メモリセル１０の記憶内容に応じてビッ
ト線１２、１３がＨ（またはＬ）、Ｌ（またはＨ）とな
る。
【００１９】そして、その状態において、各ビット線１
２、１３のＨ（またはＬ）の状態は、それぞれ対応する
ＰＭＯＳ２４、２２のゲートに供給されるため、Ｌ状態
にあるビット線１２（または１３）の上流側にあるＰＭ
ＯＳ２２（または２４）がオフされる。このため、Ｌ状
態にあるビット線１２、１３に接続されているメモリセ
ル１０を介し、電源からのプルアップ用の電流が接地側
に流れるのを防止することができる。なお、ＮＭＯＳ２
１、２３は、ビット線における電位を調整するためのも
のである。一方、Ｈ状態にあるビット線１２（または１
３）の上流側にあるＰＭＯＳ２２（または２４）は、オ
ンされる。このため、Ｈ状態にあるビット線１２、１３
に電流が供給され、ここからのリーク電流分を補償する
ことができる。
２、１３のＨ（またはＬ）の状態は、それぞれ対応する
ＰＭＯＳ２４、２２のゲートに供給されるため、Ｌ状態
にあるビット線１２（または１３）の上流側にあるＰＭ
ＯＳ２２（または２４）がオフされる。このため、Ｌ状
態にあるビット線１２、１３に接続されているメモリセ
ル１０を介し、電源からのプルアップ用の電流が接地側
に流れるのを防止することができる。なお、ＮＭＯＳ２
１、２３は、ビット線における電位を調整するためのも
のである。一方、Ｈ状態にあるビット線１２（または１
３）の上流側にあるＰＭＯＳ２２（または２４）は、オ
ンされる。このため、Ｈ状態にあるビット線１２、１３
に電流が供給され、ここからのリーク電流分を補償する
ことができる。
【００２０】第２実施例 次に、図２に基づいて第２実施例について説明する。こ
の第２実施例では、ビット線１２と電源との間には、プ
リチャージ用のＭＯＳトランジスタ１７の他にＮＭＯＳ
３０が配置され、ビット線１３と電源との間には、プリ
チャージ用のＭＯＳトランジスタ１７の他にＮＭＯＳ３
１が配置されている。そして、インバータ３２、３３を
設け、ビット線１２、１３の状態を反転してＮＭＯＳ３
０、３１ゲートに供給する。従って、この例において
も、書込み、読出し状態においては、状態がＬにあるビ
ット線１２（または１３）の上流側にあるＮＭＯＳ３０
（または３１）が必ずオフとなり、このビット線を介し
メモリセル１０に流れる無駄な電流の消費を低減するこ
とができる。
の第２実施例では、ビット線１２と電源との間には、プ
リチャージ用のＭＯＳトランジスタ１７の他にＮＭＯＳ
３０が配置され、ビット線１３と電源との間には、プリ
チャージ用のＭＯＳトランジスタ１７の他にＮＭＯＳ３
１が配置されている。そして、インバータ３２、３３を
設け、ビット線１２、１３の状態を反転してＮＭＯＳ３
０、３１ゲートに供給する。従って、この例において
も、書込み、読出し状態においては、状態がＬにあるビ
ット線１２（または１３）の上流側にあるＮＭＯＳ３０
（または３１）が必ずオフとなり、このビット線を介し
メモリセル１０に流れる無駄な電流の消費を低減するこ
とができる。
【００２１】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ装置によれば、プルアップ電源とビット線との
間に一対のビット線の他方の状態に応じてオンオフする
スイッチを設けたため、非選択メモリセルにおけるＬ状
態にあるビット線からの電流流出を防止することがで
き、消費電力を低減することができる。
体メモリ装置によれば、プルアップ電源とビット線との
間に一対のビット線の他方の状態に応じてオンオフする
スイッチを設けたため、非選択メモリセルにおけるＬ状
態にあるビット線からの電流流出を防止することがで
き、消費電力を低減することができる。
【図１】第１実施例の構成を示す回路図。
【図２】第２実施例の構成を示す回路図。
【図３】従来のメモリセルの構成を示す回路図。
【図４】メモリセルの構成を示す回路図。
１０ メモリセル １１ ワード線 １３ ビット線 ２２，２４ ＰＭＯＳ ３０，３１ ＮＭＯＳ ３２，３３ インバータ
Claims (1)
- 【請求項１】行列配置され、相補的関係にある一対の出
力端をそれぞれ有する複数のメモリセルと、 このメモリセルの行に対応してそれぞれ設けられ、アク
セスするメモリセルの行を選択するワード線と、 メモリセルの列に対応して一対ずつ設けられ、メモリセ
ルの一対の出力端にそれぞれ接続されるビット線と、 このビット線に接続され、リーク電流によるビット線の
電位低下を防止するためのプルアップ電源と、 このプルアップ電源とビット線の間に設けられ、一対の
ビット線の一方の低レベルを受けてオンするスイッチ
と、 を有することを特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251058A JPH0589683A (ja) | 1991-09-30 | 1991-09-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3251058A JPH0589683A (ja) | 1991-09-30 | 1991-09-30 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0589683A true JPH0589683A (ja) | 1993-04-09 |
Family
ID=17216999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3251058A Pending JPH0589683A (ja) | 1991-09-30 | 1991-09-30 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0589683A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07192473A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体記憶装置 |
| JP2009111166A (ja) * | 2007-10-30 | 2009-05-21 | Elpida Memory Inc | 半導体装置 |
-
1991
- 1991-09-30 JP JP3251058A patent/JPH0589683A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07192473A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体記憶装置 |
| JP2009111166A (ja) * | 2007-10-30 | 2009-05-21 | Elpida Memory Inc | 半導体装置 |
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