JPH0589683A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH0589683A JPH0589683A JP3251058A JP25105891A JPH0589683A JP H0589683 A JPH0589683 A JP H0589683A JP 3251058 A JP3251058 A JP 3251058A JP 25105891 A JP25105891 A JP 25105891A JP H0589683 A JPH0589683 A JP H0589683A
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- JP
- Japan
- Prior art keywords
- memory cell
- lines
- bit lines
- bit line
- bit
- Prior art date
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- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 高抵抗負荷型メモリセルの電力消費の低減。
【構成】 メモリセル10の一対の相補的出力が接続さ
れるビット線12、13との接続部にPMOS22、2
4を挿入配置する。メモリセル10に対するアクセス時
において、ワード線11の1つがHとなると対応する行
の全てのメモリセル10がビット線12、13に接続さ
れる。そして、非選択状態にあるメモリセル10に対応
するビット線12、13には、メモリセル10の記憶内
容に応じたH、Lの状態がセットされる。そして、Lと
なったビット線12、13の上方に設けられたPMOS
22は、他方のビット線のLによってオフされる。従っ
て、プリセット用電源20からL状態にあるビット線、
メモリセル10を介し無駄な電流が消費されるのを防止
することができる。
れるビット線12、13との接続部にPMOS22、2
4を挿入配置する。メモリセル10に対するアクセス時
において、ワード線11の1つがHとなると対応する行
の全てのメモリセル10がビット線12、13に接続さ
れる。そして、非選択状態にあるメモリセル10に対応
するビット線12、13には、メモリセル10の記憶内
容に応じたH、Lの状態がセットされる。そして、Lと
なったビット線12、13の上方に設けられたPMOS
22は、他方のビット線のLによってオフされる。従っ
て、プリセット用電源20からL状態にあるビット線、
メモリセル10を介し無駄な電流が消費されるのを防止
することができる。
Description
【0001】
【産業上の利用分野】本発明は、データの記憶に用いら
れる半導体記憶装置、特にメモリセルに接続される信号
線に対する電力供給の構成に関する。
れる半導体記憶装置、特にメモリセルに接続される信号
線に対する電力供給の構成に関する。
【0002】
【従来の技術】従来より、データの記憶媒体として、ス
タテッィク型RAM(以下、SRAMと言う)が利用さ
れている。図3は、このSRAMの概略を示す回路図で
ある。なお、この図においては、図面簡略化のために4
行4列のメモリセルを例示してある。
タテッィク型RAM(以下、SRAMと言う)が利用さ
れている。図3は、このSRAMの概略を示す回路図で
ある。なお、この図においては、図面簡略化のために4
行4列のメモリセルを例示してある。
【0003】このように、行列配置される複数のメモリ
セル10は、行方向に配置されるワード線11に接続さ
れ、さらに列方向に配置されるビット線12、13に接
続される。ワード線11には、アドレスデータをデコー
ドするデコーダからの選択信号Y1 〜Y4 が与えられ、
この選択信号Y1 〜Y4 に従ってワード線11が択一的
に指定される。指定されたワード線11には、所定の高
レベルの電位(H)が与えられ、そのワード線11に接
続されたメモリセル10がそれぞれビット線12、13
に接続される。
セル10は、行方向に配置されるワード線11に接続さ
れ、さらに列方向に配置されるビット線12、13に接
続される。ワード線11には、アドレスデータをデコー
ドするデコーダからの選択信号Y1 〜Y4 が与えられ、
この選択信号Y1 〜Y4 に従ってワード線11が択一的
に指定される。指定されたワード線11には、所定の高
レベルの電位(H)が与えられ、そのワード線11に接
続されたメモリセル10がそれぞれビット線12、13
に接続される。
【0004】一方、ビット線12、13は、MOSトラ
ンジスタ14を介してデータ線15、16に接続される
と共に、MOSトランジスタ17を介して電源に接続さ
れている。このため、特定のMOSトランジスタ14が
オンしたときにビット線12、13が選択的にデータ線
15、16に接続される。MOSトランジスタ14のゲ
ートには、アドレスデータをデコードするデコーダから
の選択信号X1 〜X4 が与えられ、この選択信号X1 〜
X4 に従って択一的にMOSトランジスタ14がオンさ
れる。データ線15、16は、メモリセル10のデータ
を判定するセンスアンプあるいはメモリセル10にデー
タを書き込むライトドライバに接続され、MOSトラン
ジスタ14がオンしてデータ線15、16にビット線1
2、13が接続されると、特定のメモリセル10がセン
スアンプまたはライトドライバに接続される。従って、
選択信号Y1 〜Y4 および選択信号X1 〜X4 によって
指定された1つのメモリセル10がデータ線15、16
に接続され、そのメモリセル10に対する読出しまたは
書込みが行われる。
ンジスタ14を介してデータ線15、16に接続される
と共に、MOSトランジスタ17を介して電源に接続さ
れている。このため、特定のMOSトランジスタ14が
オンしたときにビット線12、13が選択的にデータ線
15、16に接続される。MOSトランジスタ14のゲ
ートには、アドレスデータをデコードするデコーダから
の選択信号X1 〜X4 が与えられ、この選択信号X1 〜
X4 に従って択一的にMOSトランジスタ14がオンさ
れる。データ線15、16は、メモリセル10のデータ
を判定するセンスアンプあるいはメモリセル10にデー
タを書き込むライトドライバに接続され、MOSトラン
ジスタ14がオンしてデータ線15、16にビット線1
2、13が接続されると、特定のメモリセル10がセン
スアンプまたはライトドライバに接続される。従って、
選択信号Y1 〜Y4 および選択信号X1 〜X4 によって
指定された1つのメモリセル10がデータ線15、16
に接続され、そのメモリセル10に対する読出しまたは
書込みが行われる。
【0005】また、MOSトランジスタ17及び一対の
ビット線12、13間に接続されるMOSトランジスタ
18のゲートには、ビット線12、13を初期設定する
ために、ビット線12、13からの読出し書込みを行う
活性期間を設定するクロックφ1 の反転クロックrφ1
が与えられ、ビット線12、13の活性期間以外には一
対のビット線12、13に電源電位が印加されて両ビッ
ト線12、13を高レベル(H)状態として初期化す
る。
ビット線12、13間に接続されるMOSトランジスタ
18のゲートには、ビット線12、13を初期設定する
ために、ビット線12、13からの読出し書込みを行う
活性期間を設定するクロックφ1 の反転クロックrφ1
が与えられ、ビット線12、13の活性期間以外には一
対のビット線12、13に電源電位が印加されて両ビッ
ト線12、13を高レベル(H)状態として初期化す
る。
【0006】また、このSRAMを構成する各メモリセ
ルとしては、高抵抗負荷型のものがあり、この高抵抗負
荷型のメモリセル10の構成について、図4に基づいて
説明する。
ルとしては、高抵抗負荷型のものがあり、この高抵抗負
荷型のメモリセル10の構成について、図4に基づいて
説明する。
【0007】各メモリセル10は、それぞれ4つのMO
Sトランジスタ1、2、3、4及び2つの抵抗5、6か
らなり、MOSトランジスタ1、2のドレインとゲート
とが互いに接続され、そのドレインがそれぞれ抵抗5、
6を介して電源に接続されると共にソースが接地されて
双安定型のフリップフロップが構成される。さらに、M
OSトランジスタ1、2のドレインがMOSトランジス
タ3、4を介してビット線12、13に接続され、ワー
ド線11にMOSトランジスタ3、4のゲートが接続さ
れる。
Sトランジスタ1、2、3、4及び2つの抵抗5、6か
らなり、MOSトランジスタ1、2のドレインとゲート
とが互いに接続され、そのドレインがそれぞれ抵抗5、
6を介して電源に接続されると共にソースが接地されて
双安定型のフリップフロップが構成される。さらに、M
OSトランジスタ1、2のドレインがMOSトランジス
タ3、4を介してビット線12、13に接続され、ワー
ド線11にMOSトランジスタ3、4のゲートが接続さ
れる。
【0008】従って、アドレスデータに応じて特定のメ
モリセル10が指定されると、例えば、そのメモリセル
10がビット線12、13及びデータ線15、16を介
してセンスアンプに接続され、記憶されたデータがセン
スアンプを通じて読み出されることになる。
モリセル10が指定されると、例えば、そのメモリセル
10がビット線12、13及びデータ線15、16を介
してセンスアンプに接続され、記憶されたデータがセン
スアンプを通じて読み出されることになる。
【0009】そして、このような高抵抗負荷型のメモリ
セル10においては、MOSトランジスタ1または2の
いずれかがオン状態となるため、このときの電力消費の
低減のため、抵抗5、6の抵抗値をかなり大きなものと
する。そこで、このメモリセル10からの電流供給能力
はかなり小さなものとなる。一方、上述のようにワード
線Wはメモリセル10の行に対して設けられており、1
つのワード線がHとなった場合には、それに対応するメ
モリセルのMOSトランジスタ3、4が全てオンする。
セル10においては、MOSトランジスタ1または2の
いずれかがオン状態となるため、このときの電力消費の
低減のため、抵抗5、6の抵抗値をかなり大きなものと
する。そこで、このメモリセル10からの電流供給能力
はかなり小さなものとなる。一方、上述のようにワード
線Wはメモリセル10の行に対して設けられており、1
つのワード線がHとなった場合には、それに対応するメ
モリセルのMOSトランジスタ3、4が全てオンする。
【0010】書込み時には選択列のビット線12、13
は、データ線15、16を介して書込み回路に接続され
るため何ら問題はないが、非選択列のビット線12、1
3に接続されたメモリセル10においては、記憶状態が
破壊される可能性がある。すなわち、ビット線12、1
3はかなり長いため、ここにおいて若干のリーク電流が
必然的に生じる。そして、メモリセル10における電流
供給能力は非常に小さいため、この電流供給能力が上述
のリーク電流量より小さい場合には、Hレベルにあるべ
きメモリセル10の信号出力端の電位が徐々に低下し、
記憶状態が破壊される場合がある。
は、データ線15、16を介して書込み回路に接続され
るため何ら問題はないが、非選択列のビット線12、1
3に接続されたメモリセル10においては、記憶状態が
破壊される可能性がある。すなわち、ビット線12、1
3はかなり長いため、ここにおいて若干のリーク電流が
必然的に生じる。そして、メモリセル10における電流
供給能力は非常に小さいため、この電流供給能力が上述
のリーク電流量より小さい場合には、Hレベルにあるべ
きメモリセル10の信号出力端の電位が徐々に低下し、
記憶状態が破壊される場合がある。
【0011】そこで、従来より、図4に示すようにプリ
チャージ時以外は常時オンとなっている電流供給能力の
非常に小さなプルアップトランジスタ19を介し電源を
接続している。このため、ワード線11がH状態でビッ
ト線12、13に接続されているメモリセル10におけ
るビット線12、13へのリーク電流は、プルアップト
ランジスタ19からの電流によって補償される。そこ
で、メモリセル10の記憶内容が破壊されるのを防止す
ることができる。
チャージ時以外は常時オンとなっている電流供給能力の
非常に小さなプルアップトランジスタ19を介し電源を
接続している。このため、ワード線11がH状態でビッ
ト線12、13に接続されているメモリセル10におけ
るビット線12、13へのリーク電流は、プルアップト
ランジスタ19からの電流によって補償される。そこ
で、メモリセル10の記憶内容が破壊されるのを防止す
ることができる。
【0012】
【発明が解決しようとする課題】しかしながら、このよ
うなプルアップトラジスタ19を設け常時ビット線1
2、13に電流を供給すると、ワード線11のHによっ
てビット線12、13に接続されたメモリセル10のト
ランジスタ4(3)、トランジスタ2(1)を介し、L
レベルのビット線13(12)に電流が流れる。プルア
ップトランジスタ19の電流供給能力は小さいが、メモ
リセル10の列数が多くなればなるほど、電流量の総和
は大きくなる。そして、この電流iは動作時の不要な電
流であり、これを低減したいという課題がある。
うなプルアップトラジスタ19を設け常時ビット線1
2、13に電流を供給すると、ワード線11のHによっ
てビット線12、13に接続されたメモリセル10のト
ランジスタ4(3)、トランジスタ2(1)を介し、L
レベルのビット線13(12)に電流が流れる。プルア
ップトランジスタ19の電流供給能力は小さいが、メモ
リセル10の列数が多くなればなるほど、電流量の総和
は大きくなる。そして、この電流iは動作時の不要な電
流であり、これを低減したいという課題がある。
【0013】本発明に係る半導体メモリ装置は、上記課
題に鑑みなされたものであり、非選択メモリセルを介し
ての電流の消費を防止できる半導体メモリ装置を提供す
ることを目的とする。
題に鑑みなされたものであり、非選択メモリセルを介し
ての電流の消費を防止できる半導体メモリ装置を提供す
ることを目的とする。
【0014】
【作用】このように、本発明においては、メモリセル
は、一対のビット線の一方の低レベルを受けてオンする
スイッチを介しプルアップ用電源に接続されている。そ
して、一対のビット線はメモリセルの相補的な信号を対
応してそのレベル状態が決定されるものであり、メモリ
セルの読出し時または書込み時において、必ず相補的な
関係(一方がHで他方がL)となる。従って、低レベル
状態にあるビット線のスイッチは必ずオフとなってお
り、低レベル状態にあるビット線からメモリセルを介し
プルアップ用電源からの電流が消費されることを防止す
ることができる。
は、一対のビット線の一方の低レベルを受けてオンする
スイッチを介しプルアップ用電源に接続されている。そ
して、一対のビット線はメモリセルの相補的な信号を対
応してそのレベル状態が決定されるものであり、メモリ
セルの読出し時または書込み時において、必ず相補的な
関係(一方がHで他方がL)となる。従って、低レベル
状態にあるビット線のスイッチは必ずオフとなってお
り、低レベル状態にあるビット線からメモリセルを介し
プルアップ用電源からの電流が消費されることを防止す
ることができる。
【0015】
【実施例】以下、本発明に係る半導体メモリ装置につい
て、図面に基づいて説明する。
て、図面に基づいて説明する。
【0016】第1実施例 図1に示すように、本発明においては、電源とビット線
12との間にはプリチャージ用のMOSトランジスタ1
7の他にゲートをドレインに接続したNMOS21と、
PMOS22が挿入配置され、電源とビット線13との
間にはプリチャージ用のMOSトランジスタ17の他に
ダイオード接続されたNMOS23と、PMOS24が
挿入配置されている。そして、ビット線12がPMOS
24のゲートに接続され、ビット線13がPMOS22
のゲートに接続されている。従って、ビット線12がH
であればPMOS24がオフとなり、ビット線13がH
であればPMOS22がオフとなる。そして、読出し時
または書込み時においては、メモリセル10の記憶内容
に応じた状態にビット線12、13がなるため、L状態
のビット線12または13の上方にあるPMOS22は
必ずオフとなる。そこで、電源からのPMOS22また
は24を介し流れる電流がメモリセル10を介しアース
に流れ込むことが防止できる。
12との間にはプリチャージ用のMOSトランジスタ1
7の他にゲートをドレインに接続したNMOS21と、
PMOS22が挿入配置され、電源とビット線13との
間にはプリチャージ用のMOSトランジスタ17の他に
ダイオード接続されたNMOS23と、PMOS24が
挿入配置されている。そして、ビット線12がPMOS
24のゲートに接続され、ビット線13がPMOS22
のゲートに接続されている。従って、ビット線12がH
であればPMOS24がオフとなり、ビット線13がH
であればPMOS22がオフとなる。そして、読出し時
または書込み時においては、メモリセル10の記憶内容
に応じた状態にビット線12、13がなるため、L状態
のビット線12または13の上方にあるPMOS22は
必ずオフとなる。そこで、電源からのPMOS22また
は24を介し流れる電流がメモリセル10を介しアース
に流れ込むことが防止できる。
【0017】例えば、書込み時においては、まずプリチ
ャージ用の信号rφ1 (反転φ1 )がHとなり、トラン
ジスタ17がオンとなる。このとき、ビット線12、1
3は両方ともHとなるため、2つのPMOS22、24
は両方ともオフとなる。これによって、ビット線12、
13がHにプリチャージされる。次に、rφ1 がLとな
りアドレスに応じたX1 〜Xn ,Y1 〜Yn がそれぞれ
択一的にHとなり、選択された列のトランジスタ14が
オンとなりデータ線15、16に接続されると共に、選
択された行のYがHとなり、その行のメモリセル10が
対応するビット線13に接続されることとなる。
ャージ用の信号rφ1 (反転φ1 )がHとなり、トラン
ジスタ17がオンとなる。このとき、ビット線12、1
3は両方ともHとなるため、2つのPMOS22、24
は両方ともオフとなる。これによって、ビット線12、
13がHにプリチャージされる。次に、rφ1 がLとな
りアドレスに応じたX1 〜Xn ,Y1 〜Yn がそれぞれ
択一的にHとなり、選択された列のトランジスタ14が
オンとなりデータ線15、16に接続されると共に、選
択された行のYがHとなり、その行のメモリセル10が
対応するビット線13に接続されることとなる。
【0018】この状態で選択されたメモリセル10に対
しては、書込みモードであれば、データ線15、16よ
り電流供給が行われ、そのメモリセル10に書込みが行
われ、書込み内容によりビット線12、13がそれぞれ
H(またはL)、(LまたはH)となる。一方、非選択
列においては、メモリセル10の記憶内容に応じてビッ
ト線12、13がH(またはL)、L(またはH)とな
る。
しては、書込みモードであれば、データ線15、16よ
り電流供給が行われ、そのメモリセル10に書込みが行
われ、書込み内容によりビット線12、13がそれぞれ
H(またはL)、(LまたはH)となる。一方、非選択
列においては、メモリセル10の記憶内容に応じてビッ
ト線12、13がH(またはL)、L(またはH)とな
る。
【0019】そして、その状態において、各ビット線1
2、13のH(またはL)の状態は、それぞれ対応する
PMOS24、22のゲートに供給されるため、L状態
にあるビット線12(または13)の上流側にあるPM
OS22(または24)がオフされる。このため、L状
態にあるビット線12、13に接続されているメモリセ
ル10を介し、電源からのプルアップ用の電流が接地側
に流れるのを防止することができる。なお、NMOS2
1、23は、ビット線における電位を調整するためのも
のである。一方、H状態にあるビット線12(または1
3)の上流側にあるPMOS22(または24)は、オ
ンされる。このため、H状態にあるビット線12、13
に電流が供給され、ここからのリーク電流分を補償する
ことができる。
2、13のH(またはL)の状態は、それぞれ対応する
PMOS24、22のゲートに供給されるため、L状態
にあるビット線12(または13)の上流側にあるPM
OS22(または24)がオフされる。このため、L状
態にあるビット線12、13に接続されているメモリセ
ル10を介し、電源からのプルアップ用の電流が接地側
に流れるのを防止することができる。なお、NMOS2
1、23は、ビット線における電位を調整するためのも
のである。一方、H状態にあるビット線12(または1
3)の上流側にあるPMOS22(または24)は、オ
ンされる。このため、H状態にあるビット線12、13
に電流が供給され、ここからのリーク電流分を補償する
ことができる。
【0020】第2実施例 次に、図2に基づいて第2実施例について説明する。こ
の第2実施例では、ビット線12と電源との間には、プ
リチャージ用のMOSトランジスタ17の他にNMOS
30が配置され、ビット線13と電源との間には、プリ
チャージ用のMOSトランジスタ17の他にNMOS3
1が配置されている。そして、インバータ32、33を
設け、ビット線12、13の状態を反転してNMOS3
0、31ゲートに供給する。従って、この例において
も、書込み、読出し状態においては、状態がLにあるビ
ット線12(または13)の上流側にあるNMOS30
(または31)が必ずオフとなり、このビット線を介し
メモリセル10に流れる無駄な電流の消費を低減するこ
とができる。
の第2実施例では、ビット線12と電源との間には、プ
リチャージ用のMOSトランジスタ17の他にNMOS
30が配置され、ビット線13と電源との間には、プリ
チャージ用のMOSトランジスタ17の他にNMOS3
1が配置されている。そして、インバータ32、33を
設け、ビット線12、13の状態を反転してNMOS3
0、31ゲートに供給する。従って、この例において
も、書込み、読出し状態においては、状態がLにあるビ
ット線12(または13)の上流側にあるNMOS30
(または31)が必ずオフとなり、このビット線を介し
メモリセル10に流れる無駄な電流の消費を低減するこ
とができる。
【0021】
【発明の効果】以上説明したように、本発明に係る半導
体メモリ装置によれば、プルアップ電源とビット線との
間に一対のビット線の他方の状態に応じてオンオフする
スイッチを設けたため、非選択メモリセルにおけるL状
態にあるビット線からの電流流出を防止することがで
き、消費電力を低減することができる。
体メモリ装置によれば、プルアップ電源とビット線との
間に一対のビット線の他方の状態に応じてオンオフする
スイッチを設けたため、非選択メモリセルにおけるL状
態にあるビット線からの電流流出を防止することがで
き、消費電力を低減することができる。
【図1】第1実施例の構成を示す回路図。
【図2】第2実施例の構成を示す回路図。
【図3】従来のメモリセルの構成を示す回路図。
【図4】メモリセルの構成を示す回路図。
10 メモリセル 11 ワード線 13 ビット線 22,24 PMOS 30,31 NMOS 32,33 インバータ
Claims (1)
- 【請求項1】行列配置され、相補的関係にある一対の出
力端をそれぞれ有する複数のメモリセルと、 このメモリセルの行に対応してそれぞれ設けられ、アク
セスするメモリセルの行を選択するワード線と、 メモリセルの列に対応して一対ずつ設けられ、メモリセ
ルの一対の出力端にそれぞれ接続されるビット線と、 このビット線に接続され、リーク電流によるビット線の
電位低下を防止するためのプルアップ電源と、 このプルアップ電源とビット線の間に設けられ、一対の
ビット線の一方の低レベルを受けてオンするスイッチ
と、 を有することを特徴とする半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3251058A JPH0589683A (ja) | 1991-09-30 | 1991-09-30 | 半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3251058A JPH0589683A (ja) | 1991-09-30 | 1991-09-30 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0589683A true JPH0589683A (ja) | 1993-04-09 |
Family
ID=17216999
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3251058A Pending JPH0589683A (ja) | 1991-09-30 | 1991-09-30 | 半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0589683A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07192473A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体記憶装置 |
JP2009111166A (ja) * | 2007-10-30 | 2009-05-21 | Elpida Memory Inc | 半導体装置 |
-
1991
- 1991-09-30 JP JP3251058A patent/JPH0589683A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07192473A (ja) * | 1993-12-27 | 1995-07-28 | Nec Corp | 半導体記憶装置 |
JP2009111166A (ja) * | 2007-10-30 | 2009-05-21 | Elpida Memory Inc | 半導体装置 |
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