JPH11260060A - ランダム・アクセス・メモリ - Google Patents
ランダム・アクセス・メモリInfo
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- JPH11260060A JPH11260060A JP10059728A JP5972898A JPH11260060A JP H11260060 A JPH11260060 A JP H11260060A JP 10059728 A JP10059728 A JP 10059728A JP 5972898 A JP5972898 A JP 5972898A JP H11260060 A JPH11260060 A JP H11260060A
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- JP
- Japan
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- bit lines
- memory
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Abstract
(57)【要約】
【課題】 ランダム・アクセス・メモリにおいて、低消
費電力化とともに、読み出しの高速化を図る。 【解決手段】 複数のメモリーブロックMB1〜MBnで共有
されるグローバルビット線GB1、GB2と、メモリーブロッ
ク内のメモリーセルM1〜Mnにおいて共用されるローカル
ビット線LB1、LB2と、読み出し前に、グローバルビット
線GB1、GB2とすべてのローカルビット線LB1、LB2とをプ
リチャージするプリチャージ回路１０、５０と、読み出
し時には、グローバルビット線GB1、GB2とそのアクセス
にかかるメモリーセルを有するブロックのローカルビッ
ト線LB1、LB2とを接続するとともに、読み出しの前に、
グローバルビット線GB1、GB2とすべてのローカルビット
線LB1、LB2を接続するトランジスタ４１、４２とを備え
る。
費電力化とともに、読み出しの高速化を図る。 【解決手段】 複数のメモリーブロックMB1〜MBnで共有
されるグローバルビット線GB1、GB2と、メモリーブロッ
ク内のメモリーセルM1〜Mnにおいて共用されるローカル
ビット線LB1、LB2と、読み出し前に、グローバルビット
線GB1、GB2とすべてのローカルビット線LB1、LB2とをプ
リチャージするプリチャージ回路１０、５０と、読み出
し時には、グローバルビット線GB1、GB2とそのアクセス
にかかるメモリーセルを有するブロックのローカルビッ
ト線LB1、LB2とを接続するとともに、読み出しの前に、
グローバルビット線GB1、GB2とすべてのローカルビット
線LB1、LB2を接続するトランジスタ４１、４２とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、低消費電力化とと
もに、アクセスのうち、特に読み出しの高速化を図った
ランダム・アクセス・メモリに関する。
もに、アクセスのうち、特に読み出しの高速化を図った
ランダム・アクセス・メモリに関する。
【０００２】
【従来の技術】まず、従来のランダム・アクセス・メモ
リ（ＲＡＭ）の構成について、ＳＲＡＭを例にとって説
明する。図２は、その要部構成を示すブロック図であ
る。この図に示すように、各メモリーブロックMB1〜MBm
で共用されるグローバルビット線GB1、GB2の各一端は、
それぞれプリチャージ回路１０に接続されている。ここ
で、プリチャージ回路１０は、ｎ型ＭＯＳトランジスタ
１１、１２、ｐ型ＭＯＳトランジスタ１３およびインバ
ータ１４からなり、トランジスタ１１、１２の各ソース
がそれぞれグローバルビット線GB1、GB2に接続され、そ
の各ドレインがそれぞれ電源電圧にVddに接続され、さ
らに、その各ゲートがそれぞれインバータ１４の出力端
に接続されている。また、トランジスタ１３のソース・
ドレインには、グローバルビット線GB1、GB2がそれぞれ
接続されている。そして、インバータ１４の入力端およ
びトランジスタ１３のゲートには、アドレス遷移検出回
路（Address Transition Detector）２０による負パル
ス（ノッチ）ATDNがそれぞれ供給される。ここで、アド
レス遷移検出回路２０は、行アドレスRAが遷移した場合
に、その旨を示す負パルスATDNを発生するものである。
したがって、この負パルスの期間において、トランジス
タ１１、１２、１３がオンするので、グローバルビット
線GB1、GB2の各々は、それぞれレベル（Vdd−Vt）にプ
リチャージされることとなる。ここで、Vtは、トランジ
スタ１１、１２による電圧降下分である。
リ（ＲＡＭ）の構成について、ＳＲＡＭを例にとって説
明する。図２は、その要部構成を示すブロック図であ
る。この図に示すように、各メモリーブロックMB1〜MBm
で共用されるグローバルビット線GB1、GB2の各一端は、
それぞれプリチャージ回路１０に接続されている。ここ
で、プリチャージ回路１０は、ｎ型ＭＯＳトランジスタ
１１、１２、ｐ型ＭＯＳトランジスタ１３およびインバ
ータ１４からなり、トランジスタ１１、１２の各ソース
がそれぞれグローバルビット線GB1、GB2に接続され、そ
の各ドレインがそれぞれ電源電圧にVddに接続され、さ
らに、その各ゲートがそれぞれインバータ１４の出力端
に接続されている。また、トランジスタ１３のソース・
ドレインには、グローバルビット線GB1、GB2がそれぞれ
接続されている。そして、インバータ１４の入力端およ
びトランジスタ１３のゲートには、アドレス遷移検出回
路（Address Transition Detector）２０による負パル
ス（ノッチ）ATDNがそれぞれ供給される。ここで、アド
レス遷移検出回路２０は、行アドレスRAが遷移した場合
に、その旨を示す負パルスATDNを発生するものである。
したがって、この負パルスの期間において、トランジス
タ１１、１２、１３がオンするので、グローバルビット
線GB1、GB2の各々は、それぞれレベル（Vdd−Vt）にプ
リチャージされることとなる。ここで、Vtは、トランジ
スタ１１、１２による電圧降下分である。
【０００３】次に、各メモリーブロックの構成について
各メモリーブロックMB1を例にとって説明すると、メモ
リーブロックMB1は、ｎ個のメモリーセルM1〜Mnと、行
アドレス・デコーダ３０と、ｎ型ＭＯＳトランジスタ４
１、４２と、プリチャージ回路５０とから構成される。
ここで、行アドレス・デコーダ３０は、行アドレスRAに
対応して、ワード線W1〜Wnのいずれかをアクティブとす
るとともに、その際に「Ｈ」となる信号BSを出力するも
のである。また、メモリーセルM1〜Mnで共用されるロー
カルビット線LB1、LB2の各一端は、それぞれプリチャー
ジ回路１０と同様なプリチャージ回路５０に接続され
る。したがって、グローバルビット線GB1、GB2の各々
は、グローバルビット線GB1、GB2と同様に、アドレス遷
移検出回路２０による負パルスの期間において、それぞ
れ電圧（Vdd−Vt）にプリチャージされることとなる。
各メモリーブロックMB1を例にとって説明すると、メモ
リーブロックMB1は、ｎ個のメモリーセルM1〜Mnと、行
アドレス・デコーダ３０と、ｎ型ＭＯＳトランジスタ４
１、４２と、プリチャージ回路５０とから構成される。
ここで、行アドレス・デコーダ３０は、行アドレスRAに
対応して、ワード線W1〜Wnのいずれかをアクティブとす
るとともに、その際に「Ｈ」となる信号BSを出力するも
のである。また、メモリーセルM1〜Mnで共用されるロー
カルビット線LB1、LB2の各一端は、それぞれプリチャー
ジ回路１０と同様なプリチャージ回路５０に接続され
る。したがって、グローバルビット線GB1、GB2の各々
は、グローバルビット線GB1、GB2と同様に、アドレス遷
移検出回路２０による負パルスの期間において、それぞ
れ電圧（Vdd−Vt）にプリチャージされることとなる。
【０００４】一方、ローカルビット線LB1、LB2の各他端
は、トランジスタ４１、４２を介してグローバルビット
線GB1、GB2に接続される。ここで、トランジスタ４１、
４２の各ゲートには、行アドレス・デコーダ４０による
信号BSが供給される。したがって、行アドレスRAによっ
て、あるメモリーブロック内のメモリーセルが指定され
た場合、そのトランジスタ４１、４２はオンとなって、
当該メモリーブロックのローカルビット線LB1、LB2の各
々がそれぞれグローバルビット線GB1、GB2に接続される
こととなる。
は、トランジスタ４１、４２を介してグローバルビット
線GB1、GB2に接続される。ここで、トランジスタ４１、
４２の各ゲートには、行アドレス・デコーダ４０による
信号BSが供給される。したがって、行アドレスRAによっ
て、あるメモリーブロック内のメモリーセルが指定され
た場合、そのトランジスタ４１、４２はオンとなって、
当該メモリーブロックのローカルビット線LB1、LB2の各
々がそれぞれグローバルビット線GB1、GB2に接続される
こととなる。
【０００５】このような構成は、さらに、同列に位置す
るメモリーセルが同一のワード線を共有するように複数
行にわたって設けられる。このため、列アドレスCAに対
応する列のグローバルビット線を選択するグローバルセ
レクタ１００を介して、書込回路１１０およびセンスア
ンプ１２０が設けられる。
るメモリーセルが同一のワード線を共有するように複数
行にわたって設けられる。このため、列アドレスCAに対
応する列のグローバルビット線を選択するグローバルセ
レクタ１００を介して、書込回路１１０およびセンスア
ンプ１２０が設けられる。
【０００６】次に、動作について図３を参照して説明す
る。まず、書き込み時の動作について、メモリーブロッ
クMB1のメモリーセルM1にデータを書き込む場合を例に
とって説明する。まず、行アドレスRAがメモリーブロッ
クMB1のメモリーセルM1を指定する値へと遷移すると、
負パルスATDNが時刻Ｔ1においてアドレス遷移検出回路
２０によって出力される。このため、グローバルビット
線GB1、GB2と、すべてのメモリーブロックMB1〜MBmのロ
ーカルビット線LB1、LB2とがレベル（Vdd−Vt）にプリ
チャージされることとなる。
る。まず、書き込み時の動作について、メモリーブロッ
クMB1のメモリーセルM1にデータを書き込む場合を例に
とって説明する。まず、行アドレスRAがメモリーブロッ
クMB1のメモリーセルM1を指定する値へと遷移すると、
負パルスATDNが時刻Ｔ1においてアドレス遷移検出回路
２０によって出力される。このため、グローバルビット
線GB1、GB2と、すべてのメモリーブロックMB1〜MBmのロ
ーカルビット線LB1、LB2とがレベル（Vdd−Vt）にプリ
チャージされることとなる。
【０００７】次に、負パルスATDNの立ち上がり時刻Ｔ2
において、メモリーブロックMB1の行アドレス・デコー
ダ３０は、ワード線W1および信号BSを「Ｈ」レベルとす
る。一方、書込回路１１０は、グローバルセレクタ１０
０を介してグローバルビット線GB1、GB2のレベルを、書
き込むべきデータに対応して互いに排他的な「Ｈ」ある
いは「Ｌ」レベルにする。したがって、グローバルビッ
ト線GB1、GB2は、メモリーブロックMB1のローカルビッ
ト線LB1、LB2とトランジスタ４１、４２によって接続さ
れる結果、いずれか一方は、プリチャージレベル（Vdd
−Vt）を維持するが、他方は、接地レベルに引き込まれ
る。そして、この相対的なレベル関係を、ワード線W1に
よってアクティブとされたメモリーセルM1が記憶するこ
とになる。
において、メモリーブロックMB1の行アドレス・デコー
ダ３０は、ワード線W1および信号BSを「Ｈ」レベルとす
る。一方、書込回路１１０は、グローバルセレクタ１０
０を介してグローバルビット線GB1、GB2のレベルを、書
き込むべきデータに対応して互いに排他的な「Ｈ」ある
いは「Ｌ」レベルにする。したがって、グローバルビッ
ト線GB1、GB2は、メモリーブロックMB1のローカルビッ
ト線LB1、LB2とトランジスタ４１、４２によって接続さ
れる結果、いずれか一方は、プリチャージレベル（Vdd
−Vt）を維持するが、他方は、接地レベルに引き込まれ
る。そして、この相対的なレベル関係を、ワード線W1に
よってアクティブとされたメモリーセルM1が記憶するこ
とになる。
【０００８】次に、読み出し時の動作について、メモリ
ーブロックMB1のメモリーセルM1からデータを読み出す
場合を例にとって説明する。まず、行アドレスRAがメモ
リーブロックMB1のメモリーセルM1を指定する値へと遷
移すると、負パルスATDNが時刻Ｔ3においてアドレス遷
移検出回路２０によって出力される。このため、書き込
み動作と同様に、グローバルビット線GB1、GB2と、すべ
てのメモリーブロックMB1〜MBmのローカルビット線LB
1、LB2とがレベル（Vdd−Vt）にプリチャージされるこ
ととなる。次に、負パルスATDNの立ち上がり時刻Ｔ4に
おいて、メモリーブロックMB1の行アドレス・デコーダ
３０は、ワード線W1および信号BSを「Ｈ」レベルとす
る。これにより、ワード線W1によってアクティブとされ
たメモリーセルM1は、ローカルビット線LB1、LB2とトラ
ンジスタ４１、４２によって接続されるグローバルビッ
ト線GB1、GB2のレベルを、記憶しておいた相対的なレベ
ル関係に遷移させる。この結果、グローバルビット線GB
1、GB2のいずれか一方は、プリチャージレベル（Vdd−V
t）を維持するが、他方は、接地レベルに引き込まれ
る。そして、この相対的なレベル関係がグローバルセレ
クタ１００を介してセンスアンプ１２０によって出力さ
れることとなる。
ーブロックMB1のメモリーセルM1からデータを読み出す
場合を例にとって説明する。まず、行アドレスRAがメモ
リーブロックMB1のメモリーセルM1を指定する値へと遷
移すると、負パルスATDNが時刻Ｔ3においてアドレス遷
移検出回路２０によって出力される。このため、書き込
み動作と同様に、グローバルビット線GB1、GB2と、すべ
てのメモリーブロックMB1〜MBmのローカルビット線LB
1、LB2とがレベル（Vdd−Vt）にプリチャージされるこ
ととなる。次に、負パルスATDNの立ち上がり時刻Ｔ4に
おいて、メモリーブロックMB1の行アドレス・デコーダ
３０は、ワード線W1および信号BSを「Ｈ」レベルとす
る。これにより、ワード線W1によってアクティブとされ
たメモリーセルM1は、ローカルビット線LB1、LB2とトラ
ンジスタ４１、４２によって接続されるグローバルビッ
ト線GB1、GB2のレベルを、記憶しておいた相対的なレベ
ル関係に遷移させる。この結果、グローバルビット線GB
1、GB2のいずれか一方は、プリチャージレベル（Vdd−V
t）を維持するが、他方は、接地レベルに引き込まれ
る。そして、この相対的なレベル関係がグローバルセレ
クタ１００を介してセンスアンプ１２０によって出力さ
れることとなる。
【０００９】ここで、メモリーセルをブロック化しない
場合、ビット線は（同列の）すべてのメモリーセルにつ
いて共有される。したがって、アクセス時には、ビット
線全域がアクティブになる。これに対し、上述のように
メモリーセルをブロック化した場合、アクセスにかかる
メモリーセルを有するメモリーブロックのローカルビッ
ト線だけがアクティブとなる。したがって、ブロック化
すると、アクティブとなるビット線の容量は減少するの
で、それに起因する放電電流が減少し、その分、低消費
電力化に寄与することが可能となる。
場合、ビット線は（同列の）すべてのメモリーセルにつ
いて共有される。したがって、アクセス時には、ビット
線全域がアクティブになる。これに対し、上述のように
メモリーセルをブロック化した場合、アクセスにかかる
メモリーセルを有するメモリーブロックのローカルビッ
ト線だけがアクティブとなる。したがって、ブロック化
すると、アクティブとなるビット線の容量は減少するの
で、それに起因する放電電流が減少し、その分、低消費
電力化に寄与することが可能となる。
【００１０】
【発明が解決しようとする課題】しかしながら、メモリ
ーセルをブロック化した場合において、ある一つのメモ
リーブロックのメモリーセルにアクセスした後、別のメ
モリーブロックのメモリーセルにアクセスする際に、そ
のメモリーブロックのローカルビット線LB1、LB2の一方
のレベルが本来のプリチャージレベル（Vdd−Vt）を越
えて、電源電圧Vdd近傍まで上昇することがあった。す
なわち、選択されたメモリーブロックにおけるメモリー
セルへのアクセス直後（プリチャージ直前）では、非選
択のメモリーブロックにおけるローカルビット線LB1、L
B2の双方は、プリチャージレベル（Vdd−Vt）を維持し
ている。一方、アクセス直後では、グローバルビット線
GB1、GB2のいずれかは接地レベルに引き込まれており、
これがプリチャージによってレベル（Vdd−Vt）まで引
き上げられる。すると、そのレベル上昇が、非選択メモ
リーブロックにおけるローカルビット線LB1、LB2のうち
の対応するものに、結合性容量によって伝搬し、本来の
プリチャージレベル（Vdd−Vt）を越えて、電源電圧Vdd
近傍まで上昇させるのである。
ーセルをブロック化した場合において、ある一つのメモ
リーブロックのメモリーセルにアクセスした後、別のメ
モリーブロックのメモリーセルにアクセスする際に、そ
のメモリーブロックのローカルビット線LB1、LB2の一方
のレベルが本来のプリチャージレベル（Vdd−Vt）を越
えて、電源電圧Vdd近傍まで上昇することがあった。す
なわち、選択されたメモリーブロックにおけるメモリー
セルへのアクセス直後（プリチャージ直前）では、非選
択のメモリーブロックにおけるローカルビット線LB1、L
B2の双方は、プリチャージレベル（Vdd−Vt）を維持し
ている。一方、アクセス直後では、グローバルビット線
GB1、GB2のいずれかは接地レベルに引き込まれており、
これがプリチャージによってレベル（Vdd−Vt）まで引
き上げられる。すると、そのレベル上昇が、非選択メモ
リーブロックにおけるローカルビット線LB1、LB2のうち
の対応するものに、結合性容量によって伝搬し、本来の
プリチャージレベル（Vdd−Vt）を越えて、電源電圧Vdd
近傍まで上昇させるのである。
【００１１】上述のように、アクセス、特に読み出しに
かかるデータは、一方のビット線がプリチャージレベル
から接地レベルに遷移することにより確定するので、プ
リチャージレベルが上昇することは、その遷移時間が長
期化することを意味する。したがって、アクセス、特に
読み出しにそれだけ時間がかかることになり、高速化の
大きな妨げとなる。
かかるデータは、一方のビット線がプリチャージレベル
から接地レベルに遷移することにより確定するので、プ
リチャージレベルが上昇することは、その遷移時間が長
期化することを意味する。したがって、アクセス、特に
読み出しにそれだけ時間がかかることになり、高速化の
大きな妨げとなる。
【００１２】本発明は、上述した事情に鑑みてなされた
ものであり、その目的とするところは、低消費電力化と
ともに、特に、読み出しの高速化を図ったランダム・ア
クセス・メモリを提供することにある。
ものであり、その目的とするところは、低消費電力化と
ともに、特に、読み出しの高速化を図ったランダム・ア
クセス・メモリを提供することにある。
【００１３】
【課題を解決するための手段】本発明は、上記目的を達
成するため、書き込み時に、ビット線のレベルの遷移に
対応して電荷を蓄積するメモリーセル、あるいは、読み
出し時に、蓄積した電荷に応じて前記ビット線のレベル
を遷移させるメモリーセルからなるランダム・アクセス
・メモリにおいて、複数のブロックで共有される第１の
ビット線と、前記ブロック内のメモリーセルにおいて前
記ビット線として共用される第２のビット線と、読み出
しまたは書き込み時には、前記第１のビット線とそのア
クセスにかかるメモリーセルを有するブロックの第２の
ビット線とを接続する接続手段と、読み出しまたは書き
込みの前に、前記第１のビット線と前記第２のビット線
とを予め所定の電位にするプリチャージ手段と、読み出
しまたは書き込みの前に、前記第１のビット線と前記第
２のビット線とを等電位にする等電化手段とを具備する
ことを特徴としている。
成するため、書き込み時に、ビット線のレベルの遷移に
対応して電荷を蓄積するメモリーセル、あるいは、読み
出し時に、蓄積した電荷に応じて前記ビット線のレベル
を遷移させるメモリーセルからなるランダム・アクセス
・メモリにおいて、複数のブロックで共有される第１の
ビット線と、前記ブロック内のメモリーセルにおいて前
記ビット線として共用される第２のビット線と、読み出
しまたは書き込み時には、前記第１のビット線とそのア
クセスにかかるメモリーセルを有するブロックの第２の
ビット線とを接続する接続手段と、読み出しまたは書き
込みの前に、前記第１のビット線と前記第２のビット線
とを予め所定の電位にするプリチャージ手段と、読み出
しまたは書き込みの前に、前記第１のビット線と前記第
２のビット線とを等電位にする等電化手段とを具備する
ことを特徴としている。
【００１４】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面を参照して説明する。図１は、本実施形態にかか
るＳＲＡＭの構成を示すブロック図である。この図に示
すＳＲＡＭが図２に示した従来と相違する点は、各メモ
リーブロックMB1〜MBmにおいて、オアゲート６０とイン
バータ６１とがそれぞれ備えられている点である。他に
ついては図２と同様であるため、その説明を省略する。
このオアゲート６０は、行アドレス・デコーダ３０によ
る信号BSと、インバータ６１を介した負パルスATDNとの
論理和を求めて、トランジスタ４１、４２の各ゲートへ
と出力するものである。これにより、トランジスタ４
１、４２の各々は、信号BSが「Ｈ」レベルとなる場合だ
けでなく、負パルスATDNが出力される場合にも、すなわ
ち、そのメモリーブロック内のメモリーセルが読み出し
あるいは書き込みされる場合だけでなく、プリチャージ
期間においても、それぞれオンされる。
て図面を参照して説明する。図１は、本実施形態にかか
るＳＲＡＭの構成を示すブロック図である。この図に示
すＳＲＡＭが図２に示した従来と相違する点は、各メモ
リーブロックMB1〜MBmにおいて、オアゲート６０とイン
バータ６１とがそれぞれ備えられている点である。他に
ついては図２と同様であるため、その説明を省略する。
このオアゲート６０は、行アドレス・デコーダ３０によ
る信号BSと、インバータ６１を介した負パルスATDNとの
論理和を求めて、トランジスタ４１、４２の各ゲートへ
と出力するものである。これにより、トランジスタ４
１、４２の各々は、信号BSが「Ｈ」レベルとなる場合だ
けでなく、負パルスATDNが出力される場合にも、すなわ
ち、そのメモリーブロック内のメモリーセルが読み出し
あるいは書き込みされる場合だけでなく、プリチャージ
期間においても、それぞれオンされる。
【００１５】したがって、プリチャージの期間におい
て、グローバルビット線GB1、GB2（のいずれか一方）が
接地レベルからレベル（Vdd−Vt）まで引き上げられた
としても、トランジスタ４１、４２の接続によって、ロ
ーカルビット線LB1、LB2（の一方）のレベルが本来のプ
リチャージレベル（Vdd−Vt）よりも上昇することがな
くなって、高速化を妨げる要因が排除されることとな
る。
て、グローバルビット線GB1、GB2（のいずれか一方）が
接地レベルからレベル（Vdd−Vt）まで引き上げられた
としても、トランジスタ４１、４２の接続によって、ロ
ーカルビット線LB1、LB2（の一方）のレベルが本来のプ
リチャージレベル（Vdd−Vt）よりも上昇することがな
くなって、高速化を妨げる要因が排除されることとな
る。
【００１６】なお、上述した実施形態にあっては、グロ
ーバルビット線GB1、GB2とローカルビット線LB1、LB2と
を、アクセス時においても、プリチャージ時において
も、同一のトランジスタ４１、４２を用いてそれぞれ接
続する構成としたが、両ビット線を接続するトランジス
タをアクセス時とプリチャージ時とにおいて別々にする
構成でも良いのは、もちろんである。また、上述した実
施形態にあっては、ＳＲＡＭを例にとって説明したが、
本発明は、これに限られず、ＤＲＡＭなどに適用可能な
のは言うまでもない。
ーバルビット線GB1、GB2とローカルビット線LB1、LB2と
を、アクセス時においても、プリチャージ時において
も、同一のトランジスタ４１、４２を用いてそれぞれ接
続する構成としたが、両ビット線を接続するトランジス
タをアクセス時とプリチャージ時とにおいて別々にする
構成でも良いのは、もちろんである。また、上述した実
施形態にあっては、ＳＲＡＭを例にとって説明したが、
本発明は、これに限られず、ＤＲＡＭなどに適用可能な
のは言うまでもない。
【００１７】
【発明の効果】以上説明したように本発明によれば、複
数のブロックで共有される第１のビット線がプリチャー
ジされても、ブロック内のメモリーセルで共用される第
２のビット線のレベルが通常のプリチャージレベルに維
持されるので、プリチャージレベルの上昇が防止され
て、アクセスのうち、特に読み出しの高速化を図ること
が可能となる。
数のブロックで共有される第１のビット線がプリチャー
ジされても、ブロック内のメモリーセルで共用される第
２のビット線のレベルが通常のプリチャージレベルに維
持されるので、プリチャージレベルの上昇が防止され
て、アクセスのうち、特に読み出しの高速化を図ること
が可能となる。
【図１】 本発明の一実施形態にかかるＳＲＡＭの構成
を示すブロック図である。
を示すブロック図である。
【図２】 従来のＳＲＡＭの構成を示すブロック図であ
る。
る。
【図３】 その動作を説明するための図である。
１０、５０……プリチャージ回路（プリチャージ手
段）、４１、４２……トランジスタ（接続手段、等電化
手段）、GB1、GB2……グローバルビット線（第１のビッ
ト線）、LB1、LB2……ローカルビット線（第２のビット
線）、M1〜Mn……メモリーセル、MB1〜MBm……メモリー
ブロック（ブロック）
段）、４１、４２……トランジスタ（接続手段、等電化
手段）、GB1、GB2……グローバルビット線（第１のビッ
ト線）、LB1、LB2……ローカルビット線（第２のビット
線）、M1〜Mn……メモリーセル、MB1〜MBm……メモリー
ブロック（ブロック）
Claims (2)
- 【請求項１】 書き込み時に、ビット線のレベルの遷移
に対応して電荷を蓄積するメモリーセル、あるいは、読
み出し時に、蓄積した電荷に応じて前記ビット線のレベ
ルを遷移させるメモリーセルからなるランダム・アクセ
ス・メモリにおいて、 複数のブロックで共有される第１のビット線と、 前記ブロック内のメモリーセルにおいて前記ビット線と
して共用される第２のビット線と、 読み出しまたは書き込み時には、前記第１のビット線と
そのアクセスにかかるメモリーセルを有するブロックの
第２のビット線とを接続する接続手段と、 読み出しまたは書き込みの前に、前記第１のビット線と
前記第２のビット線とを予め所定の電位にするプリチャ
ージ手段と、 読み出しまたは書き込みの前に、前記第１のビット線と
前記第２のビット線とを等電位にする等電化手段とを具
備することを特徴とするランダム・アクセス・メモリ。 - 【請求項２】 前記接続手段と前記等電化手段とを同一
の手段で構成することを特徴とする請求項１記載のラン
ダム・アクセス・メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10059728A JPH11260060A (ja) | 1998-03-11 | 1998-03-11 | ランダム・アクセス・メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10059728A JPH11260060A (ja) | 1998-03-11 | 1998-03-11 | ランダム・アクセス・メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260060A true JPH11260060A (ja) | 1999-09-24 |
Family
ID=13121561
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10059728A Pending JPH11260060A (ja) | 1998-03-11 | 1998-03-11 | ランダム・アクセス・メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11260060A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336783B1 (ko) * | 1999-12-30 | 2002-05-16 | 박종섭 | 반도체 메모리의 데이터 라인 제어 장치 |
| US6774892B2 (en) | 2000-09-13 | 2004-08-10 | Seiko Epson Corporation | Display driver IC |
| JP2007287209A (ja) * | 2006-04-13 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2014078305A (ja) * | 2012-10-11 | 2014-05-01 | Toshiba Corp | 半導体記憶装置 |
-
1998
- 1998-03-11 JP JP10059728A patent/JPH11260060A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100336783B1 (ko) * | 1999-12-30 | 2002-05-16 | 박종섭 | 반도체 메모리의 데이터 라인 제어 장치 |
| US6774892B2 (en) | 2000-09-13 | 2004-08-10 | Seiko Epson Corporation | Display driver IC |
| JP2007287209A (ja) * | 2006-04-13 | 2007-11-01 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP2014078305A (ja) * | 2012-10-11 | 2014-05-01 | Toshiba Corp | 半導体記憶装置 |
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