KR100479670B1 - 비트라인 누설 제어를 갖춘 2중 임계 전압의 에스램 셀 - Google Patents

비트라인 누설 제어를 갖춘 2중 임계 전압의 에스램 셀 Download PDF

Info

Publication number
KR100479670B1
KR100479670B1 KR10-2001-7011169A KR20017011169A KR100479670B1 KR 100479670 B1 KR100479670 B1 KR 100479670B1 KR 20017011169 A KR20017011169 A KR 20017011169A KR 100479670 B1 KR100479670 B1 KR 100479670B1
Authority
KR
South Korea
Prior art keywords
word line
word
word lines
signals
transistors
Prior art date
Application number
KR10-2001-7011169A
Other languages
English (en)
Other versions
KR20010102476A (ko
Inventor
케사바르지알리
장케빈
예이빈
데비벡
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20010102476A publication Critical patent/KR20010102476A/ko
Application granted granted Critical
Publication of KR100479670B1 publication Critical patent/KR100479670B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/418—Address circuits

Abstract

몇몇 실시예들에서, 본 발명은 비트라인 및 비트라인#, 워드라인 및 메모리 셀들을 포함하는 집적회로를 포함한다. 메모리 셀 각각은 워드라인들 중 하나에 대응하고, 셀 각각은 제1 및 제2 저장노드 각각과 비트라인 및 비트라인# 각각 사이에 연결되어 있는 제1 및 제2 패스 트랜지스터들을 포함한다. 여기서, 대응하는 워드라인은 제1 및 제2 패스 트랜지스터들의 게이트들에 연결되어 있다. 메모리 셀들은 제1과 제2 저장노드 사이에 교차-결합된 제1 및 제2 인버터를 포함하는데, 여기서 제1 및 제2 패스 트랜지스터 각각은 제1 및 제2 인버터들의 트랜지스터보다 더 낮은 임계 전압을 갖는다. 워드라인들에 연결되어 있는 워드라인 전압 제어 회로는 워드라인들에서 워드라인 신호들을 선택적으로 제어한다. 몇몇 실시예에서, 워드라인 전압 제어 회로는 판독되도록 선택된 메모리 셀에 대응하는 선택된 워드라인으로 워드라인 신호를 표명하고, 선택된 메모리 셀에 대응하지 않은 워드라인들로 워드라인 신호들을 과소구동시킨다.

Description

비트라인 누설 제어를 갖춘 2중 임계 전압의 에스램 셀{DUAL THRESHOLD VOLTAGE SRAM CELL WITH BIT LINE LEAKAGE CONTROL}
본 발명은 집적회로에 관한 것으로, 특히 2중 임계 전압 및 비트라인 누설 제어(bitline leakage control)를 갖춘 메모리 셀에 관한 것이다.
SRAM(Static Random Access Memory) 셀들은 통상적으로 빠르게 판독되고 기록될 수 있는 비트(bits)들을 위한 메모리 기억장치를 제공한다. 통상적인 SRAM 셀은 6개의 FET(Field Effect Transistor) 트랜지스터들을 갖는다. 전원과 접지 단자들 사이에서, 2개의 FET 트랜지스터는 제1 인버터를 형성하고, 2개의 FET 트랜지스터는 제2 인버터를 형성한다. 제1 및 제2 인버터들은 제1 저장노드(storage node)에서 제2 인버터의 출력이 제1 인버터의 입력에 연결되고, 제2 저장노드에서 제1 인버터의 출력이 제2 인버터의 입력에 연결되도록 교차-결합된다. 제1 및 제2 교차-결합 인버터들은 래치형태를 형성하는데, 여기서 저장노드 중 하나는 로우(low)로 되고, 다른 저장노드는 하이(high)로 된다. 6개의 트랜지스터 중 다른 2개는 워드라인 도체상의 워드라인 신호에 의해 제어되는 패스 FET 트랜지스터(pass FET transistors)들이다. 패스 트랜지스터들 중 하나는 비트라인과 제1 저장노드 사이에 연결되어 있다. 다른 패스 트랜지스터는 비트라인#과 제2 저장노드 사이에 연결되어 있다. 패스 트랜지스터들이 오프(off)되면, 비록 다소의 누설이 있을 수 있으나, 제1 및 제2 저장노드들이 비트라인 및 비트라인#으로부터 절연된다.
판독 절차에서, 데이터 및 데이터# 신호가 비트라인 및 비트라인# 각각에서 하이로 프리차지된다. 워드라인이 표명될(asserted) 경우에, 저장노드들 중 하나가 로우로 되고, 다른 하나는 하이로 된다. 로우 저장노드는 데이터 또는 데이터# 신호를 메모리 셀의 상태에 따라 로우로 풀(pull)하기 시작한다. 센스 증폭기는 데이터와 데이터# 신호 사이의 차이를 감지하고, 저장노드가 로우로 될 때까지 데이터 또는 데이터# 신호 중 어느 쪽이든지 로우 저장노드에 대응하는 것의 하강(fall)을 가속시킨다(accelerates). 하이 저장노드는 하이로 유지되고, 센스 증폭기는 데이터 또는 데이터# 신호를 통해(메모리 셀의 상태에 따름) 저장노드를 하이로 고정시킬 수 있다. 따라서, 판독 절차는 워드라인 신호가 표명해제된(de-asserted) 후에 저장노드들을 동일한 논리 상태로 유지하도록 야기한다. 센스 증폭기는 상태를 나타내는 신호를 제공한다.
기록 절차에서, 기록 버퍼에 하이값이 기록되었는지 또는 로우값이 기록되었는지에 응답하여 센스 증폭기 내의 회로는 데이터 또는 데이터# 신호들 중 하나를 하이로 야기하고, 다른 하나를 로우로 야기한다. 워드라인 신호가 표명될 경우에, 만일 제1 및 제2 저장노드의 현재 상태가 데이터 및 데이터# 신호의 상태와 동일하다면, 제1 및 제2 저장노드는 동일하게 유지된다. 만일 제1 및 제2 저장노드의 현재 상태가 데이터 및 데이터# 신호들의 상태와 상이하면, 저장노드 중 하나가 풀-업(pulled up)되는 동안에 다른 하나는 풀-다운(pulled down)된다. 2개의 교차-결합된 인버터들로 형성되는 래치에서 제1 및 제2 저장노드의 상태가 변화되면, 래치가 상태들을 플립한다(flip)고 말한다.
DRAM(Dynamic Random Access Memory) 셀들과 달리, SRAM 셀들은 그들 상태를 유지하기 위하여 리프레시될 필요가 없다. 즉, 전원이 전원 단자에 공급되고 누설되지 않는 한, 제1 및 제2 저장노드들의 전압 상태는 교차-결합된 인버터들의 래치에서 안정화된다.
그러나, SRAM 셀들에서 어느 정도까지는 누설이 존재한다. 누설을 적게 유지하기 위하여, 임계 전압은 비교적 높게 유지된다. 예를 들어, 메모리 셀의 트랜지스터의 임계 전압은 메모리 셀들을 포함하는 집적 회로들의 다른 부분들의 트랜지스터의 임계 전압보다 더 높을 수 있다. 그러나, 임계 전압을 높게 유지하는 것은 또한 스위칭 속도 및 캐시 성능을 감소시킨다. 따라서, 메모리 셀들이 적은 누설 및 빠른 액세스를 갖도록 허용하는 구조 및 기술에 대한 요구가 있다.
본 발명은 후술되는 상세한 설명과 본 발명의 실시예들의 첨부 도면으로부터 더 완전하게 이해될 것이다. 그러나, 이것은 본 발명을 기술되는 특정 일실시예들에 국한하고자 하는 것이 아니며, 단지 설명과 이해를 위한 것이다.
도1은 본 발명의 몇몇 실시예들에 따른 메모리 셀의 개략적인 도면.
도2는 채널 길이(channel length) 및 폭 크기(width dimensions)를 도시한 도면.
도3은 본 발명의 몇몇 실시예들에 따른 메모리 시스템을 포함하는 집적회로의 개략적인 도면.
도4는 도3의 메모리 시스템의 메모리 셀 열의 개략적인 도면
발명의 요약
몇몇 실시예들에서, 본 발명은 비트라인 및 비트라인#, 워드라인 및 메모리 셀들을 포함하는 집적회로를 포함한다. 메모리 셀 각각은 워드라인들 중 하나에 대응하고, 셀 각각은 제1 및 제2 저장노드 각각과 비트라인 및 비트라인# 각각 사이에 연결되어 있는 제1 및 제2 패스 트랜지스터들을 포함한다. 여기서, 대응하는 워드라인은 제1 및 제2 패스 트랜지스터들의 게이트들에 연결되어 있다. 메모리 셀들은 제1과 제2 저장노드 사이에 교차-결합된 제1 및 제2 인버터를 포함하는데, 여기서 제1 및 제2 패스 트랜지스터 각각은 제1 및 제2 인버터들의 트랜지스터보다 더 낮은 임계 전압을 갖는다. 워드라인들에 연결되어 있는 워드라인 전압 제어 회로는 워드라인들에서 워드라인 신호들을 선택적으로 제어한다.
몇몇 실시예들에서, 워드라인 전압 제어 회로는 판독되도록 선택된 메모리 셀에 대응하는 선택된 워드라인으로 워드라인 신호를 표명하고, 선택된 메모리 셀에 대응하지 않은 워드라인들로 워드라인 신호들을 과소구동시킨다(underdrive).
도1은 본 발명의 몇몇 실시예들에 따른 SRAM 메모리 셀(10)을 도시하고 있다. 메모리 셀(10)은 후에 블록도 형태로 기술되고 도시되는 다른 메모리 셀들의 대표적인 것이다. 그러나, 본 발명은 메모리 셀(10)의 세부사항(details)를 갖는 메모리 셀들로 국한하지 않는다. 여기서 기술되는 FET 트랜지스터는 MOSFET(Metal Oxide Semiconductor FET) 트랜지스터일 수 있다.
본 발명은 메모리 셀들을 갖는 메모리 시스템을 포함하고, 여기서 패스 트랜지스터들은 래치 트랜지스터들보다 더 낮은 임계 전압(Vt)을 갖고, 비-선택된 메모리 셀에 대한 워드라인들은 비트라인 및 비트라인#에서의 누설을 감소시키도록 과소구동된다.
도1을 참조하면, 제1 인버터(14)는 pFET 트랜지스터 M1 및 nFET 트랜지스터 M2를 포함하고, 제1 저장노드 Q에서의 출력 및 제2 저장노드 Q#에서의 입력을 갖고 있다. 보통, 저장노드 Q가 논리 로우 전압을 가질 경우에, 저장노드 Q#는 논리 하이 전압 등을 갖고, 그 역도 마찬가지이다. 제2 인버터(16)는 pFET 트랜지스터 M3 및 nFET 트랜지스터 M4를 포함하고, 저장노드 Q#에서의 출력 및 저장노드 Q에서의 입력을 갖고 있다. 제1 및 제2 인버터(14 및 16)는 제1 저장노드와 제2 저장노드 사이에 교차-결합되어 있는데, 그 이유는 인버터(14)의 출력이 인버터(16)의 입력에 연결되어 있고, 인버터(16)의 출력이 인버터(14)의 입력에 연결되어 있기 때문이다. 이러한 교차-결합된 배열은 래치를 형성한다. 트랜지스터 M1 및 M3은 풀-업 트랜지스터들이고, M2 및 M4는 풀-다운 트랜지스터들이다. 인버터(14 및 16)는 전원 공급 전압 Vcc(종종 Vdd로 불림)와 접지 전압 Vss 사이에 연결되어 있으며, Vss가 반드시 어스 접지(earth ground)일 필요는 없다.
제1 패스 트랜지스터 M5는 비트라인(BL)과 저장노드 Q 사이에 연결되어 있는 nFET 트랜지스터이고, 제2 패스 트랜지스터 M6은 비트라인#(BL#)과 저장노드 Q# 사이에 연결되어 있는 nFET 트랜지스터이다. 패스 트랜지스터 M5 및 M6의 게이트들은 워드라인상의 워드라인 신호에 의해 구동된다. 데이터 및 데이터# 신호들은 각각 비트라인 및 비트라인#에 존재한다. 편의상, 데이터 및 데이터# 신호는 여기서 비트 신호로 부른다.
몇몇 실시예들에서, 메모리 셀(10)은 Q가 하이(1)이고 Q#가 로우(0)일 때 논리 하이 상태를 가지고, Q가 로우(0)이고 Q#가 하이(1)일 때 논리 로우 상태를 갖는 것으로 간주된다. 다른 실시예들에서, 반대의 경우도 가능하다.
용어 "몇몇 실시예들" 및 "다른 실시예들"은 본 발명의 적어도 몇몇 실시예들이 이 용어에 연관되어 언급된 구조, 기능 또는 특성을 포함한다는 것을 의미한다. 더욱이, "몇몇 실시예들"에 대한 다른 참조가 반드시 동일한 실시예들을 모두 참조한다는 것은 아니다.
다음은 본 발명의 몇몇 실시예들에 따른 판독 절차를 기술한다. 그러나, 본 발명은 다음의 세부사항에 제한되지 않는다. 데이터 및 데이터# 신호들은 하이로 프리차지된다(대안으로 그것들이 로우 또는 다른 기준 전압으로 프리차지될 수 있다). 워드라인 신호가 표명될 때, 패스 트랜지스터 M5 및 M6이 턴-온된다(turned-on). 저장노드 중 하나는 로우이고(즉, 논리 로우 전압을 가짐), 다른 것은 하이이다(즉, 논리 하이 전압을 가짐). 로우인 저장노드는 대응하는 비트 신호(메모리 셀의 상태에 따라 데이터 또는 데이터# 신호)를 로우로 풀(pull)하기 시작한다. 센스 증폭기는 대응하는 비트 신호의 하강을 가속시키고, 감지하고, 증폭하며, 또한 다른 비트 신호를 하이로 고정시킬 수 있다. 센스 증폭기는 데이터 및 데이터# 신호들에서의 차이가 특정 전압만큼 크거나 또는 더 클 때까지 하강을 가속하도록 시작하지 않는다. 이 전압은 선택된 센스 증폭기에 따라 변화하게 된다. 본 발명은 특정한 센스 증폭기에 국한되지 않는다.
일례로서, 만일 저장노드 Q가 하이이고 저장노드 Q#가 로우이면, 워드라인 신호가 표명될 때, 저장노드 Q#은 데이터# 신호를 로우로 풀(pull)하기 시작하고, 반면에 데이터 신호는 하이를 유지한다. 센스 증폭기는 데이터# 신호의 풀-다운을 가속시킨다. 워드라인이 표명해제된 후에, 저장노드 Q는 하이를 유지하고, 저장노드 Q#는 로우를 유지한다. 센스 증폭기는 메모리 셀의 상태를 나타내는 신호를 제공한다. 유사하게, 만일 저장노드 Q가 로우이고 저장노드 Q#가 하이이면, 워드라인 신호가 표명될 때, 저장노드 Q는 데이터 신호를 로우로 풀(pull)하기 시작하고, 반면에 데이터# 신호는 하이를 유지한다. 센스 증폭기는 데이터의 풀-다운을 가속시킨다. 워드라인이 표명해제될 때, 저장노드 Q는 로우를 유지하고, 저장노드 Q#는 하이를 유지한다.
기록 절차에서, 비트를 메모리 셀(10)에 기록하기 위하여, 회로(예로, 도3에서)는 메모리 셀(10)에의 기록이 요구하는 상태에 따라서 데이터 또는 데이터# 신호들 중 하나를 하이로, 다른 하나를 로우로 야기한다. 워드라인 신호가 표명될 때, 패스 트랜지스터 M5 및 M6은 턴-온되고, 저장노드 Q 및 Q#이 데이터 및 데이터# 신호와 동일하거나 또는 그들 신호와 상이한 지의 여부에 따라서, 저장노드 Q 및 Q#은 동일한 논리 상태들을 유지하거나 또는 상태를 변화시킨다. 비록 인버터(14 및 16)에 의해 형성된 래치가 저장노드 Q 및 Q#를 안정한 상태로 유지하기 위하여 포지티브 피드백(positive feedback)을 제공하지만, 래치는 데이터 및 데이터# 신호가 저장노드 Q 및 Q#의 반대의 상태일 때 Q 및 Q#의 상태들을 플립한다.
트랜지스터 M1-M6의 크기 및 임계 전압(Vts)은 크기, 안정성(stability) 및 스위칭 속도의 트레이드-오프(trade-off)를 달성하도록 선택될 수 있다. 도2는 트랜지스터 M1-M6 중 어느 것을 나타낼 수 있는 트랜지스터의 소스, 채널 및 드레인을 도시한 것이다. 트랜지스터는 채널 폭 W 및 채널 길이 L을 갖는다. FET 트랜지스터의 스위칭 속도는 W/L과 관련있다. W가 증가하고 및/또는 L이 감소할 때, 스위칭 속도는 증가한다. W가 감소하고 및/또는 L이 증가할 때, 스위칭 속도는 감소한다. 그러나, 트랜지스터의 면적은 또한 W 및/또는 L이 증가할 때 증가하고, 면적은 W 및/또는 L이 감소할 때 감소한다. 더 작은 면적의 트랜지스터가 바람직하다.
몇몇 실시예들에서, 트랜지스터 M5 및 M6의 임계 전압(Vt)이 트랜지스터 M1-M4의 Vt보다 낮게 되도록 메모리 셀(10)이 제조된다. 더 낮은 Vt를 사용하면, 트랜지스터 M5 및 M6은 저장노드 Q 및 Q#로의 더 빠른 판독 및 기록 액세스를 허용하도록 더 빠르게 스위칭하게 된다. 그렇지만, 트랜지스터 M5 및 M6은 또한 누설되기 쉬울 것이다. 선택되지 않은 메모리 셀들의 누설은 차동 신호의 발생(differential signal development)에 대한 속도의 이점을 다소 상쇄시킬 가능성이 있다. 더욱이, 누설은 메모리 셀에 저장된 상태를 변화시킬 수 있다. 후술되는 바와 같이, 몇몇 실시예들에서, 판독 또는 기록을 위하여 선택되지 않은 셀들의 워드라인 신호는 셀들의 누설을 감소시키기 위해 과소구동될 수 있다. 이런 방식으로, 이들 셀은 (1)저장노드 Q 및 Q#의 상태를 변화시키지 않도록 매우 적은 누설 레벨을 갖게 되고, (2)선택된 셀의 판독 또는 기록을 틀리게 바꿀 수 있는 그러한 방식으로 비트라인 및 비트라인#에 영향을 미치지 않게 된다.
다음은 몇몇 실시예들에서 사용될 수 있는 설계 방법을 기술한다. 기준 셀은 트랜지스터 M1-M6에 대한 높은 Vt와, 안정성을 위하여 선택되는 M1-M6에 대한 트랜지스터 W 및 L을 갖도록 선택될 수 있다. 그러면, M5 및 M6의 임계 전압은 액세스 속도를 증가시키도록 낮아진다. M1-M4의 W 및/또는 L과 아마도 M5-M6의 W 및/또는 L은 기준 셀의 것과 동일하거나 또는 비슷한 안정성을 유지하도록 크기가 변경된다(resized). 속도와 면적도 역시 크기 조절에서 고려되어야 한다. 몇몇 실시예들에서, 풀-업 및 풀-다운 트랜지스터 M1-M4는, 만일 트랜지스터 M1-M6이 동일한 Vt를 갖는 경우에 최적이 되는 것보다 조금 넓게 설계된다. 이것은 약간 더 큰 면적을 희생하고, 더 양호한 안정성(판독 안정성)으로 이끈다. 공정 기술이 개선됨에 따라 면적 트레이드-오프는 더 적극적인 설계룰(design rule)에 의해 감소될 수 있다. 더 큰 nFET 풀-다운 장치들은 또한 전류 싱크를 제공함으로써 속도에 도움을 주고, 전하 빌드-업(charge build-up)를 피하게 된다.
더 낮은 Vt는 여분의 임플랜트 단계(implant step) 또는 트랜지스터 M5 및 M6에 순방향 바이어스를 인가하는 것과 같은 공정 기술들을 통해 얻어 질 수 있다. 더 낮은 Vt를 효과적으로 달성하기 위한 다른 기술은 패스 트랜지스터 M5 및 M6을 더 높은 Vt로 제조하는 동안에 그것들의 게이트를 과대구동(overdrive)하는 것이며, Vt는 트랜지스터 M1-M4와 동일한 전압일 수 있다. 몇몇 실시예들에서, 본 발명은 기준 셀에 비해 액세스 속도에서 25% 이상의 증가를 제공한다.
도3을 참조하면, 집적회로(30)는 메모리 시스템(34)을 포함한다. 물론, 집적회로(30)는 다양한 다른 회로들을 포함할 것이다. 다른 회로들의 일부 또는 전부는 트랜지스터 M1-M4와 비교하여 동일하거나 또는 상이한 임계 전압을 갖는 트랜지스터들을 포함할 수 있다. 집적회로(30)는 캐시 메모리, 독립 메모리 칩 또는 ASIC(Application Specific Integrated Circuit)를 포함하는 다양한 다른 종류의 칩을 포함하는 마이크로 프로세서 또는 디지털 신호 프로세서와 같은 프로세서일 수 있다.
메모리 시스템(34)은 메모리 셀들의 열들을 포함하고, 그중에서 도시된 제1 및 제2 열(24 및 26)은 대표적인 것이다. 제1 열(24)은 메모리 셀 MC11, MC12, ...MC1N을 포함하고, 제2 열(26)은 메모리 셀 MC21, MC22, ...MC2N을 포함한다. 메모리 셀 각각은 도1의 메모리 셀(10)과 동일한 구조를 갖거나 또는 약간 상이한 구조를 가질 수 있다. 비트라인 조절 회로(34)(bitline conditioning circuitry)는 비트라인 BL1 및 BL#1을 프리차지하는데 사용된다. 비트라인 조절 회로(38)는 비트라인 BL2 및 BL#2를 프리차지하는데 사용된다. 워드라인 전압 제어 회로(42)(이것은 행 디코더를 포함할 수 있음)는 워드라인 도체 WL1, WL2, ... WLN상의 워드라인 신호들을 제어한다. 후술되는 바와 같이, 센스 증폭기(50)는 판독 절차에서 데이터 및 데이터# 신호에서의 차이를 감지하고, 열 디코더(48)의 제어하에 열 멀티플렉서(46)를 통하여 열(24, 26) 모두에 대한 기록 절차에서 데이터 및 데이터# 신호들의 상태를 제어한다. 많은 모든 열에 대하여 하나의 센스 증폭기가 있을 수 있거나 또는 열마다 하나의 센스 증폭기(도4에서와 같이)가 있을 수 있다.
다음은 몇몇 실시예들에 따른 판독 절차를 기술한다. 비트라인 조절 회로(34 및 38)는 비트라인 BL1, BL#1, BL2 및 BL#2상의 데이터 및 데이터# 신호를 프리차지시킨다(대안으로, 관련있는 열의 데이터 및 데이터# 신호들만이 프리차지될 수 있음). 워드라인 신호가 관련 워드라인(WL1, WL2, ...WLN)상에서 표명된 후에, 대응하는 패스 트랜지스터 M5 및 M6이 턴-온된다. 로우인 저장노드는 대응하는 비트신호(데이터 또는 데이터#)를 로우로 풀(pull)하기 시작한다. 다른 비트 신호는 하이를 유지한다. 센스 증폭기(50)는 데이터 및 데이터# 신호에서의 차이를 감지하고 증폭하며, 로우 저장노드에 대응하는 비트 신호의 하강을 가속시킨다. 센스 증폭기는 또한 다른 비트 신호를 하이로 고정시킬 수 있다. 센스 증폭기(50)는 관련 메모리 셀의 상태를 나타내는 신호를 판독 버퍼(56)로 제공한다.
예를 들어, 메모리 셀 MC11이 판독될 예정이고, MC11에서 저장노드Q가 하이이고, 저장노드 Q#이 로우라고 가정하자. 워드라인 전압 제어 회로(42)는 WL1상의 워드라인 신호를 표명(하이)하고, 반면에 WL2, WL3 및 WL4 도체들상의 워드라인 신호들은 과소구동된다. 트랜지스터 M6이 턴-온됨에 따라, 저장노드 Q#은 데이터# 신호를 로우로 풀(pull)하기 시작할 것이다. 센스 증폭기(50)는 데이터 및 데이터# 신호에서의 차이를 감지하면, 그것은 데이터# 신호의 하강을 가속시키고, 데이터 신호를 하이로 고정시킬 수 있다. WL1 도체상의 워드라인 신호가 표명해제될 때, 패스 트랜지스터 M5 및 M6은 턴-오프되고, 저장노드 Q 및 Q#의 상태는 판독 이전의 상태를 유지하게 된다. 전술한 기재사항하에서, 센스 증폭기(50)는 MC11의 상태를 나타내는 하이 비트 신호를 판독 버퍼(56)에 제공할 수 있다.
다음은 몇몇 실시예들에 따른 기록 절차를 기술한다. 그러나, 본 발명은 이러한 세부사항에 국한되지 않는다. 센스 증폭기(50)는 기록 버퍼(54)내의 비트에 응답하여 하이인 열의 데이터 및 데이터# 신호중 어느 것이 하이이고, 어느 것이 로우인지를 제어한다. 열 디코더(48)는 열을 선택한다. 예를 들어, 몇몇 실시예들에서, 만일 이 비트가 하이이면, 센스 증폭기(50)는 선택된 열의 비트라인상의 데이터 신호를 하이로 야기하고, 비트라인#상의 데이터# 신호를 로우로 야기한다. 패스 트랜지스터 M5 및 M6가 온(on) 상태로 되도록 올바른 워드라인(correct wordline)이 표명된다. 만일 저장노드들의 상태가 데이터 및 데이터# 신호들의 상태와 동일하다면, 저장노드들의 상태는 동일하게 유지되고, 메모리에 저장된 상태도 동일하게 유지된다. 만일 저장노드들의 상태가 데이터 및 데이터# 신호들의 상태와 반대라면, 저장노드 Q 및 Q#의 상태는 스위칭되고, 래치는 상태를 플립시킨다. 몇몇 실시예들에서, 비-선택된 행들의 워드라인들이 과소구동된다. 다른 실시예들에서, 비-선택된 행들의 워드라인들은 과소구동되지 않는다.
전술된 바와 같이, 패스 트랜지스터 M5 및 M6의 더 낮은 Vt는 몇몇 여분의 비트라인 및/또는 비트라인# 누설을 초래할 수 있고, 이것은 감지하기 위해 필요한 차동 신호의 발생에 대한 속도 이점을 다소 상쇄시킬 가능성이 있다. 이것은 특히 판독 절차에서 문제가 된다. 도3의 경우에 있어서, 메모리 셀들은 비트라인 및 비트라인#에 연결되어 있고, 전압 차가 센스 증폭기에 의해 감지되는 경우에, 패스 트랜지스터를 통한 누설이 문제가 될 수 있다. 데이터 및 데이터#가 하이로 프리차지될 때에, 누설은 비트라인 또는 비트라인#과 로우인 저장노드 사이(즉, 패스 트랜지스터의 소스와 드레인 사이의 전압 강하가 있는 곳)에 관련있다. 감지하는 시점으로부터, 셀들이 논리 하이와 논리 로우를 저장하는 사이에 균등하게 나누어진 경우에, 누설은 가장 덜 심각하다. 그 이유는 비트라인 및 비트라인#으로 거의 동일한 전류가 누설되고 있기 때문이다. (물론, 누설은 로우 및 하이가 어떻게 분포되는 지와 관계없이 상태 및 전력 소비를 변화시키는 저장노드들에 대하여 관련사항이다)
심각한 경우의 조건이 도4에 도시되어 있으며, 이것은 도3의 제1 열(24)에 대한 Q 및 Q#의 상태를 개략적으로 도시하고 있는데, 메모리 셀 MC11에 대하여 Q가 로우이고, Q#가 하이이지만, 메모리 셀 MC12, MC13, ...MC1N에 대하여 Q는 하이이고, Q#는 로우이다. 도4의 예에서, 워드라인 WL1이 선택되고, 워드라인 WL2, WL3, ...WLN은 선택되지 않는다. 메모리 셀 MC12, MC13, ...MC1N에서, 모든 저장노드들 Q#은 로우이고, 비트라인#에 대하여 누설을 초래하게 된다. 그러므로, 비트라인이 더 빨리 디스차지(discharge)하고 있다(더 낮은 Vt값을 갖는 패스 트랜지스터들에 기인함)는 사실에도 불구하고, 본 발명의 누설 감소 기술이 없으면, 더 누설되기 쉬운 BL#은 차동 센스 증폭기가 필요로 하는 감지 전압을 빠르게 구축하는 것을 방해할 수 있다.
몇몇 실시예들에서, 그 문제는 선택되지 않은 메모리 셀 각각의 패스 트랜지스터(M5 및 M6)의 게이트들을 과소구동함으로써 해결된다. 이것은 그것들을 Vss에 제공하는 대신에 선택되지 않은 워드라인 신호들을 과소구동하는 워드라인 전압 제어 회로(42)에 의해 달성될 수 있다. 몇몇 실시예들에서, 비-선택된 워드라인들은 Vss대신에 약 -100 내지 -200 밀리볼트(㎷)일 수 있다. 과소구동하는 다른 전압들이 선택될 수 있다. 여기서 사용된 바와 같이, "약하게 과소구동한다(slightly underdriving)"는 것은 접지에 대하여 -5와 -99 밀리볼트 사이(이들 값을 포함함)에서, 워드라인 신호들을 과소구동하는 것을 의미한다. "중간으로 과소구동한다(moderately underdriving)"는 것은 접지에 대하여 -100과 -200㎷ 사이(이들 값을 포함함)에서, 워드라인 신호들을 제공하는 것을 의미한다. "강하게 과소구동한다(strongly underdriving)"는 것은 접지에 대하여 -500과 -201㎷ 사이(이들 값을 포함함)에서, 워드라인 신호들을 제공하는 것을 의미한다. "매우 강하게 과소구동한다(very strongly underdriving)"는 것은 접지에 대하여 -500㎷보다 더 네거티브(negative)한 전압에서 워드라인 신호들을 제공하는 것을 의미한다.
일례로서, 도4의 경우에서, 워드라인 WL1은 논리 하이값(예로, Vcc)일 수 있고, 워드라인 WL2, WL3, ...WLN은 약 -100 내지 -200㎷일 수 있다. 몇몇 실시예들에서, nMOSFET 트랜지스터들의 게이트들로 -100 내지 -200㎷의 과소구동 전압을 인가함으로써, 누설을 상당히 크게 감소시킨다. 이것은 예로, 역방향 바디 바이어스에 의해 누설되기 쉬운 패스 트랜지스터들의 임계 전압을 상승시키는 것과 사실상 동등하다. 과소구동이 아니라, 바디 바이어스(body bias) 조정이 사용될 수도 있다. 예를 들어, 선택되는 메모리 셀은 하나의 바디 바이어스(예로, 순방향 바디 바이어스)를 가질 수 있고, 반면에 선택되지 않은 메모리 셀들은 다른 바디 바이어스(예로, 역방향 바디 바이어스)를 가질 수 있다. 워드라인 과소구동의 최적의 양은 게이트 유도 드레인 누설(GIDL : Gate Induced Drain Leakage) 메커니즘과 BTBT(Band To Band Tunneling)과 같은 다른 접합 누설 메커니즘을 포함할 수 있다. 적절한 과소구동의 결과로 감지에 있어서 상당한 속도 증가가 이루어지며, 이것을 패스 트랜지스터 M5 및 M6의 누설 문제를 극복한다. 과소구동은 트랜지스터들의 임계치 이하 누설을 낮춘다.
비록 도시된 실시예들은 인핸스먼트 모드 트랜지스터(enhancement mode transistors)들을 포함하지만, 디플리션 모드 트랜지스터(depletion mode transistors)들도 사용될 수 있다.
여기서 기술된 셀들과 상이한 추가적인 셀들이 있을 수 있다. 그 셀들은 멀티포트 형태일 수 있다.
몇몇 실시예들과 몇몇 경우에 있어서, 하나 이상의 열의 비트라인들이 동시에 프리차지 및 감지될 수 있으며, 및/또는 하나 이상의 워드라인 신호가 동시에 표명될 수 있다.
2개의 도시된 구조들 사이에 또는 연속적인 것으로 도시된 구조(도체와 같음)내에 중간 구조(버퍼와 같음) 또는 신호들이 존재할 수 있다. 도면에서 박스의 경계는 예시 목적을 위한 것이며, 국한되도록 의도된 것은 아니다.
만일 명세서에서 구성요소, 특징, 구조 또는 특성이 "포함될 수도 있다"는 등으로 기술한 경우, 그러한 특정의 구성요소, 특징, 구조 또는 특성이 반드시 포함될 필요는 없다.
이 기술분야에서 통상의 지식을 가진 자는 전술된 상세 설명 및 도면으로부터의 많은 다른 변경들이 본 발명의 범위 내에서 일어날 수 있다는 것을 이해할 것이다. 따라서, 본 발명의 범위를 정의하는 것은 임의의 수정을 포함하는 다음의 청구범위인 것이다.

Claims (24)

  1. 집적회로에 있어서,
    비트라인 및 비트라인#;
    워드라인들;
    상기 워드라인들 중 하나에 각각 대응하는 메모리 셀들 - 여기서, 각각의 메모리 셀은
    (a)제1 및 제2 저장노드들 각각과 상기 비트라인 및 비트라인# 각각 사이에서 연결되어 있는 제1 및 제2 패스 트랜지스터들 - 여기서, 상기 대응하는 워드라인은 상기 제1 및 제2 패스 트랜지스터들에 연결되어 있음 - ; 및
    (b)상기 제1 및 제2 저장노드들 사이에 교차-결합된 제1 및 제2 인버터들 - 여기서, 상기 제1 및 제2 패스 트랜지스터들 각각은 상기 제1 및 제2 인버터들의 트랜지스터들보다 더 낮은 임계 전압을 가짐 - 를 포함함 - ; 및
    상기 워드라인들에 연결되어, 상기 워드라인상의 워드라인 신호들을 선택적으로 제어하기 위한 워드라인 전압 제어 회로
    를 포함하는 집적회로.
  2. 제1항에 있어서,
    상기 워드라인 전압 제어 회로는 판독되도록 선택된 메모리 셀에 대응하는 선택된 워드라인에 대한 워드라인 신호를 표명하고, 상기 선택된 메모리 셀에 대응하지 않은 워드라인들에 대한 워드라인 신호들을 과소구동하는
    집적회로.
  3. 제2항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -5와 -99 밀리볼트 사이(이들 값을 포함함)에 있는
    집적회로.
  4. 제2항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -100과 -200 밀리볼트 사이(이들 값을 포함함)에 있는
    집적회로.
  5. 제2항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -201과 -500 밀리볼트 사이(이들 값을 포함함)에 있는
    집적회로.
  6. 제2항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -500 밀리볼트 이상의 전압에 있는
    집적회로.
  7. 제1항에 있어서,
    상기 트랜지스터들은 MOSFET 트랜지스터들인
    집적회로.
  8. 제1항에 있어서,
    메모리 셀들의 제2 열
    을 더 포함하는 집적회로.
  9. 제1항에 있어서,
    상기 비트라인 및 비트라인#에 연결되어 있는 센스 증폭기
    를 더 포함하는 집적회로.
  10. 제1항에 있어서,
    상기 비트라인 및 비트라인# 상의 데이터 및 데이터# 신호들을 각각 프리차지하기 위한 비트라인 조절 회로
    를 더 포함하는 집적회로.
  11. 집적회로에 있어서,
    비트라인 및 비트라인#;
    행들에 대응하는 워드라인들;
    상기 워드라인들 중 하나에 각각 대응하는 메모리 셀들 - 여기서, 각각의 메모리 셀은
    (a)제1 및 제2 저장노드들 각각과 상기 비트라인 및 비트라인# 각각 사이에서 연결되어 있는 제1 및 제2 패스 트랜지스터들 - 여기서, 상기 대응하는 워드라인은 상기 제1 및 제2 패스 트랜지스터들의 게이트들에 연결되어 있음 - ; 및
    (b)상기 제1 및 제2 저장노드들 사이에 교차-결합된 제1 및 제2 인버터들 - 여기서, 상기 제1 및 제2 패스 트랜지스터들 각각은 상기 제1 및 제2 인버터들의 트랜지스터들보다 더 낮은 임계 전압을 가짐 - 를 포함함 - ; 및
    상기 워드라인들에 연결되어, 상기 워드라인상의 워드라인 신호들을 선택적으로 제어하기 위한 워드라인 전압 제어 회로 - 여기서, 상기 워드라인 전압 제어 회로는 선택된 행의 상기 워드라인에 대한 상기 워드라인 신호를 표명하고, 선택되지 않은 행들의 상기 워드라인들에 대한 상기 워드라인 신호들을 과소구동함 -
    를 포함하는 집적회로.
  12. 제11항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -5와 -99 밀리볼트 사이(이들 값을 포함함)에 있는
    집적회로.
  13. 제11항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -100과 -200 밀리볼트 사이(이들 값을 포함함)에 있는
    집적회로.
  14. 제11항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -201과 -500 밀리볼트 사이(이들 값을 포함함)에 있는
    집적회로.
  15. 제11항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -500 밀리볼트보다 더 네거티브한 전압에 있는
    집적회로.
  16. 제11항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -100 밀리볼트보다 더 네거티브한 전압에 있는
    집적회로.
  17. 제11항에 있어서,
    메모리 셀들의 제2 열
    을 더 포함하는 집적회로.
  18. 집적회로에 있어서,
    비트라인 및 비트라인#;
    행들에 대응하는 워드라인들;
    상기 워드라인들 중 하나에 각각 대응하는 메모리 셀들 - 여기서, 각각의 메모리 셀은
    (a)제1 및 제2 저장노드들 각각과 상기 비트라인 및 비트라인# 각각 사이에서 연결되어 있는 제1 및 제2 패스 트랜지스터들 - 여기서, 상기 대응하는 워드라인은 상기 제1 및 제2 패스 트랜지스터들의 게이트들에 연결되어 있음 - ; 및
    (b)상기 제1 및 제2 저장노드들 사이에 교차-결합된 제1 및 제2 인버터들 ; 및
    상기 워드라인들에 연결되어, 상기 워드라인상의 워드라인 신호들을 선택적으로 제어하기 위한 워드라인 전압 제어 회로 - 여기서, 상기 워드라인 전압 제어 회로는 선택된 행의 상기 워드라인에 대한 상기 워드라인 신호를 표명하고, 선택되지 않은 행들의 상기 워드라인들에 대한 상기 워드라인 신호들을 과소구동함 -
    를 포함하는 집적회로.
  19. 제18항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -100과 -200 밀리볼트 사이(이들 값을 포함함)에 있는
    집적회로.
  20. 메모리 셀들의 열에서 메모리 셀을 판독하는 방법에 있어서,
    비트라인 및 비트라인# 각각에서 데이터 및 데이터# 신호들에 대하여 전압을 프리차지하는 단계;
    상기 메모리 셀에 대응하는 워드라인에서 워드라인 신호를 표명하는 단계 - 여기서, 상기 메모리 셀은 패스 트랜지스터들 및 래치 트랜지스터들을 포함하고, 상기 패스 트랜지스터들은 상기 래치 트랜지스터들보다 더 낮은 임계 전압을 가짐 - ; 및
    판독되도록 선택된 상기 메모리 셀에 대응하지 않는 워드라인들에서 워드라인 신호들을 과소구동하는 단계
    를 포함하는 방법.
  21. 제20항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -5와 -99 밀리볼트 사이(이들 값을 포함함)에 있는
    방법.
  22. 제20항에 있어서,
    선택되지 않은 상기 워드라인들에 대한 상기 워드라인 신호들은 -100과 -200 밀리볼트 사이(이들 값을 포함함)에 있는
    방법.
  23. 제20항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -201 밀리볼트보다 더 네거티브한 전압에 있는
    방법.
  24. 제20항에 있어서,
    선택되지 않은 상기 워드라인들에 대하여 상기 워드라인 신호들은 -500 밀리볼트 이상의 전압에 있는
    방법.
KR10-2001-7011169A 1999-03-03 2000-02-17 비트라인 누설 제어를 갖춘 2중 임계 전압의 에스램 셀 KR100479670B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/261,915 1999-03-03
US09/261,915 US6181608B1 (en) 1999-03-03 1999-03-03 Dual Vt SRAM cell with bitline leakage control

Publications (2)

Publication Number Publication Date
KR20010102476A KR20010102476A (ko) 2001-11-15
KR100479670B1 true KR100479670B1 (ko) 2005-03-30

Family

ID=22995437

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-7011169A KR100479670B1 (ko) 1999-03-03 2000-02-17 비트라인 누설 제어를 갖춘 2중 임계 전압의 에스램 셀

Country Status (11)

Country Link
US (1) US6181608B1 (ko)
EP (1) EP1155413B1 (ko)
JP (1) JP2002538615A (ko)
KR (1) KR100479670B1 (ko)
CN (1) CN1253897C (ko)
AU (1) AU3001700A (ko)
BR (1) BR0008704A (ko)
DE (1) DE60029757T2 (ko)
HK (1) HK1037778A1 (ko)
TW (1) TW463169B (ko)
WO (1) WO2000052702A1 (ko)

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002056681A (ja) * 2000-08-09 2002-02-22 Toshiba Corp メモリ装置
US6519176B1 (en) * 2000-09-29 2003-02-11 Intel Corporation Dual threshold SRAM cell for single-ended sensing
TWI242085B (en) * 2001-03-29 2005-10-21 Sanyo Electric Co Display device
US6946901B2 (en) * 2001-05-22 2005-09-20 The Regents Of The University Of California Low-power high-performance integrated circuit and related methods
US6628557B2 (en) 2001-09-28 2003-09-30 Intel Corporation Leakage-tolerant memory arrangements
KR100964266B1 (ko) * 2002-03-27 2010-06-16 더 리전트 오브 더 유니버시티 오브 캘리포니아 저전력 고성능의 메모리셀 및 관련방법
US6683804B1 (en) * 2002-07-16 2004-01-27 Analog Devices, Inc. Read/write memory arrays and methods with predetermined and retrievable latent-state patterns
DE10255102B3 (de) * 2002-11-26 2004-04-29 Infineon Technologies Ag SRAM-Speicherzelle mit Mitteln zur Erzielung eines vom Speicherzustand unabhängigen Leckstroms
US6724649B1 (en) * 2002-12-19 2004-04-20 Intel Corporation Memory cell leakage reduction
US7200050B2 (en) * 2003-05-26 2007-04-03 Semiconductor Energy Laboratory Co., Ltd. Memory unit and semiconductor device
TWI278862B (en) * 2003-07-01 2007-04-11 Zmos Technology Inc SRAM cell structure and circuits
US6920061B2 (en) * 2003-08-27 2005-07-19 International Business Machines Corporation Loadless NMOS four transistor dynamic dual Vt SRAM cell
JP2005142289A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体記憶装置
US7123500B2 (en) * 2003-12-30 2006-10-17 Intel Corporation 1P1N 2T gain cell
JP4342350B2 (ja) * 2004-03-11 2009-10-14 株式会社東芝 半導体メモリ装置
US7061794B1 (en) * 2004-03-30 2006-06-13 Virage Logic Corp. Wordline-based source-biasing scheme for reducing memory cell leakage
US7469465B2 (en) * 2004-06-30 2008-12-30 Hitachi Global Storage Technologies Netherlands B.V. Method of providing a low-stress sensor configuration for a lithography-defined read sensor
US7079426B2 (en) * 2004-09-27 2006-07-18 Intel Corporation Dynamic multi-Vcc scheme for SRAM cell stability control
US7110278B2 (en) * 2004-09-29 2006-09-19 Intel Corporation Crosspoint memory array utilizing one time programmable antifuse cells
US7321502B2 (en) * 2004-09-30 2008-01-22 Intel Corporation Non volatile data storage through dielectric breakdown
US7321504B2 (en) * 2005-04-21 2008-01-22 Micron Technology, Inc Static random access memory cell
KR100699857B1 (ko) * 2005-07-30 2007-03-27 삼성전자주식회사 무부하 에스램, 그 동작 방법 및 그 제조 방법
US7230842B2 (en) * 2005-09-13 2007-06-12 Intel Corporation Memory cell having p-type pass device
JP2007122814A (ja) * 2005-10-28 2007-05-17 Oki Electric Ind Co Ltd 半導体集積回路及びリーク電流低減方法
US20070153610A1 (en) * 2005-12-29 2007-07-05 Intel Corporation Dynamic body bias with bias boost
US8006164B2 (en) 2006-09-29 2011-08-23 Intel Corporation Memory cell supply voltage control based on error detection
US7558097B2 (en) * 2006-12-28 2009-07-07 Intel Corporation Memory having bit line with resistor(s) between memory cells
US8009461B2 (en) * 2008-01-07 2011-08-30 International Business Machines Corporation SRAM device, and SRAM device design structure, with adaptable access transistors
JP2009295229A (ja) * 2008-06-05 2009-12-17 Toshiba Corp 半導体記憶装置
US20110149667A1 (en) * 2009-12-23 2011-06-23 Fatih Hamzaoglu Reduced area memory array by using sense amplifier as write driver
US9858986B2 (en) * 2010-08-02 2018-01-02 Texas Instruments Incorporated Integrated circuit with low power SRAM
US9111638B2 (en) * 2012-07-13 2015-08-18 Freescale Semiconductor, Inc. SRAM bit cell with reduced bit line pre-charge voltage
US9070477B1 (en) 2012-12-12 2015-06-30 Mie Fujitsu Semiconductor Limited Bit interleaved low voltage static random access memory (SRAM) and related methods
WO2015009331A1 (en) * 2013-07-15 2015-01-22 Everspin Technologies, Inc. Memory device with page emulation mode
CN109859791B (zh) * 2019-01-31 2020-08-28 西安微电子技术研究所 一种全隔离结构9管sram存储单元及其读写操作方法
CN110277120B (zh) * 2019-06-27 2021-05-14 电子科技大学 一种在低压下提升读写稳定性的单端8管sram存储单元电路

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5020029A (en) * 1989-07-05 1991-05-28 Mitsubishi Denki Kabushiki Kaisha Static semiconductor memory device with predetermined threshold voltages
KR0182960B1 (ko) * 1995-08-31 1999-04-15 김광호 반도체 메모리의 칩 면적을 줄일수 있는 비트라인 로드회로

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5153852A (en) * 1988-07-01 1992-10-06 Vitesse Semiconductor Corporation Static RAM cell with high speed and improved cell stability
JP3076351B2 (ja) * 1990-04-09 2000-08-14 株式会社リコー バッテリバックアップ付半導体記憶装置
US5222039A (en) * 1990-11-28 1993-06-22 Thunderbird Technologies, Inc. Static random access memory (SRAM) including Fermi-threshold field effect transistors
US5732015A (en) * 1991-04-23 1998-03-24 Waferscale Integration, Inc. SRAM with a programmable reference voltage
US5461713A (en) * 1991-05-10 1995-10-24 Sgs-Thomson Microelectronics S.R.L. Current offset sense amplifier of a modulated current or current unbalance type for programmable memories
US5452246A (en) 1993-06-02 1995-09-19 Fujitsu Limited Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size
US5393689A (en) * 1994-02-28 1995-02-28 Motorola, Inc. Process for forming a static-random-access memory cell
US5471421A (en) * 1994-12-16 1995-11-28 Sun Microsystems, Inc. Storage cell using low powered/low threshold CMOS pass transistors having reduced charge leakage
EP0722171B1 (en) * 1995-01-12 2001-09-26 Intergraph Corporation Register file with bypass capability
JP4198201B2 (ja) * 1995-06-02 2008-12-17 株式会社ルネサステクノロジ 半導体装置
US5703392A (en) * 1995-06-02 1997-12-30 Utron Technology Inc Minimum size integrated circuit static memory cell
JPH09270494A (ja) * 1996-01-31 1997-10-14 Hitachi Ltd 半導体集積回路装置
US5790452A (en) * 1996-05-02 1998-08-04 Integrated Device Technology, Inc. Memory cell having asymmetrical source/drain pass transistors and method for operating same
US5828597A (en) * 1997-04-02 1998-10-27 Texas Instruments Incorporated Low voltage, low power static random access memory cell
US5939762A (en) 1997-06-26 1999-08-17 Integrated Device Technology, Inc. SRAM cell using thin gate oxide pulldown transistors

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5020029A (en) * 1989-07-05 1991-05-28 Mitsubishi Denki Kabushiki Kaisha Static semiconductor memory device with predetermined threshold voltages
KR0182960B1 (ko) * 1995-08-31 1999-04-15 김광호 반도체 메모리의 칩 면적을 줄일수 있는 비트라인 로드회로

Also Published As

Publication number Publication date
CN1357145A (zh) 2002-07-03
US6181608B1 (en) 2001-01-30
BR0008704A (pt) 2001-12-26
HK1037778A1 (en) 2002-02-15
EP1155413A1 (en) 2001-11-21
WO2000052702A1 (en) 2000-09-08
TW463169B (en) 2001-11-11
JP2002538615A (ja) 2002-11-12
AU3001700A (en) 2000-09-21
EP1155413B1 (en) 2006-08-02
DE60029757T2 (de) 2007-10-31
DE60029757D1 (en) 2006-09-14
CN1253897C (zh) 2006-04-26
KR20010102476A (ko) 2001-11-15

Similar Documents

Publication Publication Date Title
KR100479670B1 (ko) 비트라인 누설 제어를 갖춘 2중 임계 전압의 에스램 셀
US5581500A (en) Memory cell with power supply induced reversed-bias pass transistors for reducing off-leakage current
US6285578B1 (en) Hidden refresh pseudo SRAM and hidden refresh method
US6259623B1 (en) Static random access memory (SRAM) circuit
US7483332B2 (en) SRAM cell using separate read and write circuitry
US6826074B2 (en) Semiconductor memory device
US7502273B2 (en) Two-port SRAM with a high speed sensing scheme
US7259986B2 (en) Circuits and methods for providing low voltage, high performance register files
US5969995A (en) Static semiconductor memory device having active mode and sleep mode
US7286425B2 (en) System and method for capacitive mis-match bit-line sensing
US8724396B2 (en) Semiconductor memory device
US20050078508A1 (en) SRAM array with improved cell stability
JP2004186197A (ja) 半導体記憶装置及び半導体集積回路
US7061794B1 (en) Wordline-based source-biasing scheme for reducing memory cell leakage
US7336553B2 (en) Enhanced sensing in a hierarchical memory architecture
US6137715A (en) Static random access memory with rewriting circuit
US6316812B1 (en) Static semiconductor memory device with expanded operating voltage range
US6967875B2 (en) Static random access memory system with compensating-circuit for bitline leakage
US6341095B1 (en) Apparatus for increasing pulldown rate of a bitline in a memory device during a read operation
US5889697A (en) Memory cell for storing at least three logic states
KR0170694B1 (ko) 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로
US6002628A (en) Dynamic random access memory device with reduced refresh duration, and corresponding refresh process
KR19980048201A (ko) 어댑티브 스위치 풀업 제어 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130228

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20140303

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20150227

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160303

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 13

LAPS Lapse due to unpaid annual fee