JPH09270494A

JPH09270494A - 半導体集積回路装置

Info

Publication number: JPH09270494A
Application number: JP8118644A
Authority: JP
Inventors: Yasuaki Kagotoshi; 康明籠利; Kazunori Onozawa; 和徳小野沢; Tadashi Kuramoto; 忠倉本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-01-31
Filing date: 1996-05-14
Publication date: 1997-10-14

Abstract

(57)【要約】【課題】メモリセルの情報破壊を防止すると共に、周
辺回路の動作速度の高速化を図る。【解決手段】２個の負荷素子(負荷用ＴＦＴＱｆ１，
Ｑｆ２)と２個の第１導電型駆動用ＭＩＳＦＥＴ(Ｑｄ
１，Ｑｄ２)からなるフリップフロップ回路及び２個の
第１導電型転送用ＭＩＳＦＥＴ(Ｑｔ１，Ｑｔ２)を有す
るメモリセルＭと、第１導電型ＭＩＳＦＥＴＱｎを有す
る周辺回路とを備えた半導体集積回路装置において、前
記第１導電型転送用ＭＩＳＦＥＴのしきい値電圧(Ｖth)
を、前記第１導電型駆動用ＭＩＳＦＥＴのしきい値電圧
(Ｖth)に比べて低く設定し、前記第１導電型転送用ＭＩ
ＳＦＥＴのドレイン領域のチャネル形成領域側の拡散抵
抗を、前記第１導電型ＭＩＳＦＥＴのドレイン領域のチ
ャネル形成領域側の拡散抵抗に比べて高く設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、特に、２個の負荷素子と２個の第１導電型駆
動用ＭＩＳＦＥＴ(Ｍetal Ｉnsulator Ｓemicoductor
Ｆield Ｅffect Ｔransistor)からなるフリップフロッ
プ回路及び２個の転送用ＭＩＳＦＥＴを有するメモリセ
ルと、第１導電型ＭＩＳＦＥＴを有する周辺回路とを備
えた半導体集積回路装置に適用して有効な技術に関する
ものである。

【０００２】

【従来の技術】本発明者等は、ＳＲＡＭ(Ｓtatic Ｒand
om Ａccess Ｍemory）として、例えば特開平３−２７８
４５４号公報に記載されているように、ｎチャネルＭＯ
ＳＦＥＴ(Ｍetal Ｏxide Ｓemicoductor Ｆield Ｅffec
t Ｔransistor)、ｐチャネルＭＯＳＦＥＴ、バイポーラ
トランジスタ(Ｂipolar Ｔransistor)等の回路素子で周
辺回路を構成し、フリップフロップ回路(Ｆlip Ｆlop
Ｃircuit)、２個の転送用ＭＯＳＦＥＴ及び２個の容量
素子で１［bit ］の情報を記憶するメモリセルを構成す
ることを考えた。つまり、本発明者等は、ＳＲＡＭ構成
のＢｉ−ＣＭＯＳ（Ｂipolar−Ｃomplementary ＭＯＳ)
を考えた。

【０００３】前記ｎチャネルＭＯＳＦＥＴ、ｐチャネル
ＭＯＳＦＥＴの夫々は、ドレイン領域である高不純物濃
度の半導体領域とチャネル形成領域との間にドレイン領
域である低不純物濃度の半導体領域を配置したＬＤＤ
(Ｌightly Ｄoped Ｄrain)構造で構成されている。ＬＤ
Ｄ構造は、ドレイン領域のチャネル形成領域側への拡散
量を低減し、チャネル長寸法を確保できるので、短チャ
ネル効果（Ｓhort-Ｃhannel Ｅffect)の発生を抑えるこ
とができる。また、ＬＤＤ構造は、ドレイン領域とチャ
ネル形成領域との間に形成されるｐｎ接合部の不純物濃
度分布の勾配を緩和し、この領域に発生する電界強度を
弱められるので、ホットキャリア(Ｈot Ｃarrier）の発
生量を低減することができる。このホットキャリアの発
生量の低減化は、ＭＯＳＦＥＴの経時的なしきい値電圧
（Ｖth）の変動を抑えることができる。

【０００４】前記メモリセルのフリップフロップ回路は
２個のＣＭＯＳ(Ｃomplementary ＭＯＳ）インバータ回
路(Ｉnverter Ｃircuit)で構成されている。２個のＣＭ
ＯＳインバータ回路の夫々は、負荷素子であるｐチャネ
ル導電型の負荷用ＴＦＴ（Ｔhin Ｆilm Ｔransistor)及
びｎチャネル導電型の駆動用ＭＯＳＦＥＴで構成されて
いる。

【０００５】前記メモリセルの一方の転送用ＭＯＳＦＥ
Ｔは、フリップフロップ回路の一方の記憶ノード部(情
報蓄積ノード部)と一方のデータ線(ビット線)との間に
配置され、他方の転送用ＭＯＳＦＥＴは、フリップフロ
ップ回路の他方の記憶ノード部(情報蓄積ノード部)と他
方のデータ線(ビット線)との間に配置されている。この
２個の転送用ＭＯＳＦＥＴの夫々は、ワード線によって
動作が制御される。

【０００６】前記メモリセルの一方の容量素子はフリッ
プフロップ回路の一方の記憶ノード部に電気的に接続さ
れ、他方の容量素子はフリップフロップ回路の他方の記
憶ノード部に電気的に接続されている。

【０００７】前記転送用ＭＯＳＦＥＴは、ｐチャネル導
電型に比べて高速動作が可能なｎチャネル導電型で構成
されている。このｎチャネル導電型の転送用ＭＯＳＦＥ
Ｔは、周辺回路の回路素子であるｎチャネルＭＯＳＦＥ
Ｔと同様にＬＤＤ構造で構成されている。前記ｎチャネ
ル導電型の駆動用ＭＯＳＦＥＴは、ｎチャネル導電型の
転送用ＭＯＳＦＥＴと異なり、シングル・ドレイン構造
で構成されている。

【０００８】前記転送用ＭＯＳＦＥＴ、駆動用ＭＯＳＦ
ＥＴの夫々は、製造プロセスの簡略化を図る目的とし
て、チャネル形成領域(しきい値電圧制御領域)が同一の
不純物濃度に設定されている。つまり、転送用ＭＯＳＦ
ＥＴ、駆動用ＭＯＳＦＥＴの夫々は、同一のしきい値電
圧(Ｖth)に設定されている。

【０００９】前記転送用ＭＯＳＦＥＴ、周辺回路の回路
素子であるｎチャネルＭＯＳＦＥＴの夫々は、製造プロ
セスの簡略化を図る目的として、ドレイン領域である低
濃度の半導体領域が同一の不純物濃度に設定されてい
る。つまり、転送用ＭＯＳＦＥＴ、ｎチャネルＭＯＳＦ
ＥＴの夫々は、ドレイン領域のチャネル形成領域側の拡
散抵抗が同一に設定されている。

【００１０】このように構成されるＳＲＡＭは、コンピ
ュータやワーク・ステーション等のキャッシュメモリ
(Ｃache Ｍemory)部に塔載される。このキャッシュメモ
リ部は、それらのメインメモリ部に比べて高速にアクセ
スされる。

【００１１】

【発明が解決しようとする課題】本発明者等は、前述の
ＳＲＡＭ(半導体集積回路装置)について検討した結果、
以下の問題点を見出した。

【００１２】メモリセルの転送用ＭＯＳＦＥＴをＯＮ状
態(開いた状態)のままで同一ビットにデータの書き込み
・読み出しを行った場合のデータ線電位とメモリセル電
位との関係について図３１及び図３２を用いて説明す
る。図３１はメモリセルの書き込み・読み出しを低速サ
イクル(例えば２０［ｎｓ］)で行った場合の波形図であ
り、図３２は高速サイクル(例えば６［ｎｓ］)で行った
場合の波形図である。図３１及び図３２において、時刻
ｔＷよりデータ線に書き込みデータが与えられ、書き込
み動作が開始される。時刻ｔＲよりメモリセルからデー
タ線への読み出しが開始される。今、一方のデータ線に
“Ｈigh”、他方のデータ線に“Ｌow”を書き込むとす
る。

【００１３】まず、低速サイクルでデータの書き込み・
読み出しを行った場合を考える（図３１参照）。データ
の書き込み時には、書き込もうとする電位をデータ線に
与える（今の場合、一方のデータ線にＶcc電位、他方の
データ線に０［Ｖ］電位を与える）。次に、時刻ｔＷで
アドレス信号によりメモリセルを選択し、一方及び他方
の転送用ＭＯＳＦＥＴをＯＮ状態にする。他方のデータ
線は０［Ｖ］電位に引き下げられるため、メモリセルの
他方の記憶ノード部も０［Ｖ］電位となる。一方、書き
込み直後のメモリセルの一方の記憶ノード部は、一方の
データ線よりも転送用ＭＯＳＦＥＴのしきい値電圧(Ｖt
h)分だけ低い電位となる。その後、一方の記憶ノード部
の電位は、書き込み終了後からある時刻までに一方の負
荷用ＴＦＴからの給電によりＶcc電位まで引き上げられ
る。

【００１４】次に、メモリセルの転送用ＭＯＳＦＥＴを
ＯＮ状態のままで同一ビットのデータを読み出す場合を
考える。時刻ｔＲにデータ線負荷回路のｐチャネルＭＯ
ＳＦＥＴをＯＮ状態にし、一方のデータ線、他方のデー
タ線の夫々にＶcc電位を与える。データの書き込みから
十分時間が経過していれば、読み出し直後の一方の記憶
ノード部の電位はほぼＶcc電位である。一方、読み出し
直後の他方の記憶ノード部の電位は、他方の転送用ＭＯ
ＳＦＥＴと一方の駆動用ＭＯＳＦＥＴとの抵抗分割で決
まる。即ち、他方の記憶ノード部の電位は、〔１／（１
＋βdr／βtr)〕×Ｖcc〔但し、βtrは転送用ＭＯＳＦ
ＥＴのチャネルコンダクタンス定数（Ｃhannel Ｃonduc
tance Ｃonstant)、βdrは駆動用ＭＯＳＦＥＴのチャネ
ルコンダクタンス定数〕となる。通常、βtr＜βdrであ
るので、（一方の記憶ノード部の電位)＞(他方の記憶ノ
ード部の電位）となり、一方のデータ線に“Ｈigh”、
他方のデータ線に“Ｌow”が読み出される。以上が低速
サイクルで同一ビットの書き込み・読み出しを行った場
合である。

【００１５】次に、高速サイクルでデータの書き込み・
読み出しを行った場合を考える（図３２参照）。高速サ
イクルでデータの書き込み・読み出しを行った場合、各
記憶ノード部の読み出し直前の電位は、ほぼ書き込み直
後の電位となる。従って、読み出し直後の一方の記憶ノ
ード部の電位はＶcc電位から転送用ＭＯＳＦＥＴのしき
い値電圧を引いた値(Ｖcc−Ｖth)となり、他方の記憶ノ
ード部の電位は〔１／(１＋βdr／βtr)〕×Ｖccとな
る。この時、一方の記憶ノード部と他方の記憶ノード部
の電位差は低速サイクルで動作させた場合に比べて縮小
され、ノイズ等に起因する情報反転が起こり易くなる。
更に、低電圧で動作させた場合、Ｌowノードの電位は、
１／(１＋βdr／βtr)を係数としてＶcc電位に比例して
低下するが、Ｈighノードの電位はＶcc電位の低下分だ
け低下する。即ち、低電圧になるほどＨighノードとＬo
wノードの電位差が縮小され、メモリセルの書き込み・
読み出し動作が不安定になる。

【００１６】以上の説明からわかるように、低電圧でか
つ高速サイクルでデータの書き込み・読み出しを行った
場合、転送用ＭＯＳＦＥＴのしきい値電圧が高くなった
り、βdr／βtr(以下、β比と記述する)が小さくなると
情報破壊が起こり易くなる。従って、低電圧でかつ高速
サイクルでメモリセルの動作を安定化させるためには、
β比を大きくするか、若しくは、転送用ＭＯＳＦＥＴの
しきい値電圧を下げる必要がある。

【００１７】そこで、転送用ＭＯＳＦＥＴのしきい値電
圧を下げ、書き込み直後のＨighノードの電位の低下を
抑制すれば、ＨighノードとＬowノードの電位差を確保
することができる。しかしながら、転送用ＭＯＳＦＥＴ
のしきい値電圧を下げた場合、副作用として転送用ＭＯ
ＳＦＥＴのチャネルコンダクタンス定数βtrが増加し、
β比が低下してしまう。このβ比が低下すると、読み出
し直後のＬowノードの電位が増加してしまうので、結果
的にＨighノードとＬowノードの電位差を確保すること
ができない。

【００１８】そこで、転送用ＭＯＳＦＥＴのドレイン領
域のチャネル形成領域側の拡散抵抗を高め、転送用ＭＯ
ＳＦＥＴのチャネルコンダクタンス定数βtrを下げれ
ば、読み出し直後のＬowノードの電位の増加を抑制し、
ＨighノードとＬowノードの電位差を確保することがで
きる。しかしながら、転送用ＭＯＳＦＥＴは周辺回路の
回路素子であるｎチャネルＭＯＳＦＥＴと同一の製造プ
ロセスで形成されているので、転送用ＭＯＳＦＥＴのド
レイン領域のチャネル形成領域側の拡散抵抗を高めた場
合、ｎチャネルＭＯＳＦＥＴのドレイン領域のチャネル
形成領域側の拡散抵抗も高くなり、ｎチャネルＭＯＳＦ
ＥＴのチャネルコンダクタンス定数が低下し、ｎチャネ
ルＭＯＳＦＥＴの駆動力が低下する。このｎチャネルＭ
ＯＳＦＥＴの駆動力の低下は、ｎチャネルＭＯＳＦＥＴ
を有する周辺回路の動作速度の低下を意味する。

【００１９】本発明の目的は、２個の負荷素子と２個の
第１導電型駆動用ＭＩＳＦＥＴからなるフリップフロッ
プ回路及び２個の第１導電型転送用ＭＩＳＦＥＴを有す
るメモリセルと、第１導電型ＭＩＳＦＥＴを有する周辺
回路とを備えた半導体集積回路装置において、メモリセ
ルの情報破壊を防止すると共に、周辺回路の動作速度の
高速化を図ることが可能な技術を提供することにある。

【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。

【００２２】２個の負荷素子と２個の第１導電型駆動用
ＭＩＳＦＥＴからなるフリップフロップ回路及び２個の
第１導電型転送用ＭＩＳＦＥＴを有するメモリセルと、
第１導電型ＭＩＳＦＥＴを有する周辺回路とを備えた半
導体集積回路装置において、前記第１導電型転送用ＭＩ
ＳＦＥＴのしきい値電圧を、前記第１導電型駆動用ＭＩ
ＳＦＥＴのしきい値電圧に比べて低く設定し、前記第１
導電型転送用ＭＩＳＦＥＴのドレイン領域のチャネル形
成領域側の拡散抵抗を、前記第１導電型ＭＩＳＦＥＴの
ドレイン領域のチャネル形成領域側の拡散抵抗に比べて
高く設定する。

【００２３】上述した手段によれば、メモリセルにおい
て、第１導電型転送用ＭＩＳＦＥＴのしきい値電圧(Ｖt
h)の低下に伴う第１導電型転送用ＭＩＳＦＥＴのチャネ
ルコンダクタンス定数βtrの増加を抑制できるので、第
１導電型ＭＩＳＦＥＴのしきい値電圧を下げ、メモリセ
ルの書き込み・読み出しを低電圧でかつ高速サイクルで
行なっても、読み出し直後におけるＨighノードとＬow
ノードとの電位差を確保することができる。また、周辺
回路において、第１導電型転送用ＭＩＳＦＥＴのドレイ
ン領域のチャネル形成領域側の拡散抵抗の増加に伴う第
１導電型ＭＩＳＦＥＴのチャネルコンダクタンス定数の
低下を抑制できるので、第１導電型ＭＩＳＦＥＴの駆動
力の低下を抑制することができる。この結果、メモリセ
ルの情報破壊を防止することができると共に、第１導電
型ＭＩＳＦＥＴを有する周辺回路の動作速度の高速化を
図ることができる。

【００２４】

【発明の実施の形態】以下、本発明の構成について、Ｓ
ＲＡＭ(半導体集積回路装置)に本発明を適用した実施形
態ともに説明する。

【００２５】なお、実施形態を説明するための全図にお
いて、同一機能を有するものは同一符号を付け、その繰
り返しの説明は省略する。

【００２６】（実施形態１）本発明の実施形態１である
ＳＲＡＭの概略構成を図１（要部断面図）及び図２(要
部断面図)に示す。

【００２７】図１及び図２に示すように、ＳＲＡＭは、
例えば、p-型半導体基板１Ａの主面上にエピタキシャル
層１Ｂが形成された半導体基体を主体に構成されてい
る。この半導体基体のメモリセル形成領域の主面にはｐ
型ウエル領域６Ａが形成され、バイポーラ形成領域の主
面にはｎ型ウエル領域５Ａが形成され、ｎＭＯＳ形成領
域の主面にはｐ型ウエル領域６Ｂが形成され、ｐＭＯＳ
形成領域の主面にはｎ型ウエル領域５Ｂが形成されてい
る。ｐ型ウエル領域６Ａの駆動用ＭＯＳ形成領域にはｐ
型半導体領域(Ｂurred-ｐ)９が形成されている。

【００２８】前記ｐ型ウエル領域６Ａとp-型半導体基板
１Ａとの間には浅い埋込型のｐ型半導体領域４Ａが形成
され、この浅い埋込型のｐ型半導体領域４Ａ下のp-型半
導体基板１Ａの主面には深い埋込型のｎ型半導体領域２
が形成されている。前記ｎ型ウエル領域５Ａとp-型半導
体基板１Ａとの間には、浅い埋込型のn+型半導体領域３
Ａが形成されている。前記ｐ型ウエル領域６Ｂとp-型半
導体基板１Ａとの間には、浅い埋込型のｐ型半導体領域
４Ｂが形成されている。前記ｎ型ウエル領域５Ｂとp-型
半導体基板１との間には、浅い埋込型のn+型半導体領域
３Ｂが形成されている。

【００２９】前記半導体基体のメモリセル形成領域には
１［bit］の情報を記憶するメモリセルＭが構成され、
バイポーラ形成領域にはバイポーラトランジスタＴｒが
構成され、ｎＭＯＳ形成領域にはｎチャネルＭＯＳＦＥ
ＴＱｎが構成され、ｐＭＯＳ形成領域にはｐチャネルＭ
ＯＳＦＥＴＱｐが構成されている。バイポーラトランジ
スタＴｒ、ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャネルＭ
ＯＳＦＥＴＱｐの夫々は、コントロールバッファ回路
(Ｃontrol Ｂuffer Ｃircuit）、Ｘアドレスバッファ回
路(Ｘ-address Ｂuffer Ｃircuit）、Ｙアドレスバッフ
ァ回路(Ｙ-address Ｂuffer Ｃircuit）、入出力バッフ
ァ回路(Ｉnput／Ｏutput Ｂuffer Ｃircuit)、ライトア
ンプ回路(Ｗrite Ａmplifier Ｃircuit）、列選択回路
（Ｙ-selectＣircuit)、データ線負荷回路(Ｄata Ｌine
Ｌocal Ｃircuit）、プリデコーダ回路(Ｐre-decorder
Ｃircuit)、メインセンスアンプ回路(Ｍain Ｓense Ａ
mplifier Ｃircuit)等の周辺回路の回路素子として使用
されている。つまり、本実施形態のＳＲＡＭはＢｉ−Ｃ
ＭＯＳ構造で構成されている。なお、以下、ＭＯＳＦＥ
Ｔを用いて説明するが、これに限定されず、ＭＩＳＦＥ
Ｔ（Ｍetal Ｉnsulator Ｓemiconductor ＦＥＴ)であっ
て良いのはむろんである。ＭＩＳＦＥＴのゲート絶縁膜
は、例えば、熱酸化膜をＮ₂Ｏガス雰囲気中で酸化処理
したＳｉ-Ｏ-Ｎ膜で構成される。このＳｉ-Ｏ-Ｎ膜から
なるゲート絶縁膜を用いたＭＩＳＦＥＴは、例えばホッ
トキャリア耐性が向上する。

【００３０】前記ｎチャネルＭＯＳＦＥＴＱｎは、図２
に示すように、フィールド絶縁膜７で周囲を規定された
ｐ型ウエル領域６Ｂの主面に構成されている。このｎチ
ャネルＭＯＳＦＥＴＱｎは、主に、チャネル形成領域
(しきい値電圧制御領域)であるｐ型半導体領域４１、ゲ
ート絶縁膜１０、ゲート電極１３、ソース領域及びドレ
イン領域である一対のｎ型半導体領域１８ｎ及び一対の
n+型半導体領域２０で構成されている。ｎ型半導体領域
１８ｎは、n+型半導体領域２０の不純物濃度に比べて低
い不純物濃度に設定され、ゲート電極１３下においてチ
ャネル形成領域側に最も近接して配置されている。つま
り、ｎチャネルＭＯＳＦＥＴＱｎは、ドレイン領域であ
る高不純物濃度のn+型半導体領域２０とチャネル形成領
域であるｐ型半導体領域４１との間にドレイン領域であ
る低不純物濃度のｎ型半導体領域１８ｎを配置したＬＤ
Ｄ構造で構成されている。

【００３１】前記ｎチャネルＭＯＳＦＥＴＱｎのソース
領域及びドレイン領域である一対のｎ型半導体領域１８
ｎの夫々は、ゲート電極１３に対して自己整合で形成さ
れている。また、ｎチャネルＭＯＳＦＥＴＱｎのソース
領域及びドレイン領域である一対のn+型半導体領域２０
の夫々は、ゲート電極１３のゲート長方向の側壁面を覆
うサイドウォールスペーサ(図示せず)に対して自己整合
で形成されている。

【００３２】前記ｎチャネルＭＯＳＦＥＴＱｎのソース
領域及びドレイン領域である一対のn+型半導体領域２０
の夫々には、層間絶縁膜３３に形成された接続孔３４を
通して第１層目の金属配線３５が電気的に接続されてい
る。層間絶縁膜３３は例えば酸化珪素膜で形成されてい
る。第１層目の金属配線３５は例えばアルミニウム膜又
はアルミニウム合金膜で形成されている。

【００３３】前記ｐチャネルＭＯＳＦＥＴＱｐは、図２
に示すように、フィールド絶縁膜７で周囲を規定された
ｎ型ウエル領域５Ｂの主面に構成されている。ｐチャネ
ルＭＯＳＦＥＴＱｐは埋込みチャネル型であるため、ｎ
型ウエル領域５Ｂの表面はチャネルイオン打込みにより
ｐ型化されている。このｐチャネルＭＯＳＦＥＴＱｐ
は、主に、チャネル形成領域(しきい値電圧制御領域)で
あるｐ型半導体領域（チャネルイオン打込み領域）４１
及びｎ型ウエル領域５Ｂ、ゲート絶縁膜１０、ゲート電
極１３、ソース領域及びドレイン領域である一対のｐ型
半導体領域１６及び一対のp+型半導体領域２１で構成さ
れている。ｐ型半導体領域１６は、p+型半導体領域２１
の不純物濃度に比べて低い不純物濃度に設定され、ゲー
ト電極１３下においてチャネル形成領域側に最も近接し
て配置されている。つまり、ｐチャネルＭＯＳＦＥＴＱ
ｐは、ドレイン領域である高不純物濃度のp+型半導体領
域２１とチャネル形成領域であるｐ型半導体領域４１と
の間にドレイン領域である低不純物濃度のｐ型半導体領
域１６を配置したＬＤＤ構造で構成されている。ソース
領域及びドレイン領域である一対のｐ型半導体領域１６
の夫々の領域下には、一対のｎ型半導体領域(ｎポケッ
ト領域)１５が形成されている。

【００３４】前記ｐチャネルＭＯＳＦＥＴＱｐのソース
領域及びドレイン領域である一対のｐ型半導体領域１６
の夫々は、ゲート電極１３に対して自己整合で形成され
ている。また、ｐチャネルＭＯＳＦＥＴＱｐのソース領
域及びドレイン領域である一対のp+型半導体領域２１の
夫々は、ゲート電極１３のゲート長方向の側壁面を覆う
サイドウォールスペーサ(図示せず)に対して自己整合で
形成されている。

【００３５】前記ｐチャネルＭＯＳＦＥＴＱｐのソース
領域及びドレイン領域である一対のp+型半導体領域２１
の夫々には、層間絶縁膜３３に形成された接続孔３４を
通して第１層目の金属配線３５が電気的に接続されてい
る。また、メモリセルアレーに隣接するｐチャネルＭＯ
ＳＦＥＴＱｐのソース側のp+型半導体領域２１には、接
続孔２４を通して第２層目の多結晶珪素からなるポリシ
リコンパターン２５が電気的に接続され、メモリセルＭ
へのＶcc給電がなされている。

【００３６】前記ｎチャネルＭＯＳＦＥＴＱｎ、ｐチャ
ネルＭＯＳＦＥＴＱｐの夫々のゲート電極１３は、第１
層目の多結晶珪素膜１１及びその主面上に形成された高
融点金属膜１２で形成されている。高融点金属膜１２
は、例えばタングステンシリサイド(ＷＳix)膜で形成さ
れている。これらのゲート電極１３の上面は、同図に図
示していないがキャップ絶縁膜で覆われている。キャッ
プ絶縁膜は例えば酸化珪素膜で形成されている。

【００３７】前記バイポーラトランジスタＴｒは、図１
に示すように、フィールド絶縁膜７で周囲を規定された
ｎ型ウエル領域５Ａの主面に構成されている。このバイ
ポーラトランジスタＴｒは、ｎ型ウエル領域５Ａ(エピ
タキシャル層１Ｂ)の主面からその深さ方向に向ってｎ
型エミッタ領域、ｐ型ベース領域、ｎ型コレクタ領域の
夫々を順次配列したｎｐｎ型で構成されている。

【００３８】ｎ型コレクタ領域は真性コレクタ領域、高
濃度コレクタ領域及びコレクタコンタクト領域で構成さ
れている。真性コレクタ領域はｎ型ウエル領域５Ａで構
成され、高濃度コレクタ領域は埋込型のn+型半導体領域
３で構成され、コレクタコンタクト領域はn+型半導体領
域８で構成されている。このコレクタコンタクト領域で
あるn+型半導体領域８には、層間絶縁膜３３に形成され
た接続孔３４を通して第１層目の金属配線３５が電気的
に接続されている。

【００３９】前記ｐ型ベース領域は真性ベース領域及び
高濃度ベース領域で構成されている。真性ベース領域は
ｐ型半導体領域２２で構成され、高濃度ベース領域はp+
型半導体領域２１で構成されている。この高濃度ベース
領域であるp+型半導体領域２１には、層間絶縁膜３３に
形成された接続孔３４を通して第１層目の金属配線３５
が電気的に接続されている。

【００４０】前記ｎ型エミッタ領域は、n+型半導体領域
３２で構成されている。このエミッタ領域であるn+型半
導体領域３２には、エミッタ開口３０Ｂを通してエミッ
タ電極３１Ｂが電気的に接続されている。エミッタ電極
３１Ｂは第４層目の多結晶珪素膜３１で形成されてい
る。第４層目の多結晶珪素膜３１には、抵抗値を低減す
る目的及びn+型半導体領域３２を形成する目的として、
その堆積中にｎ型不純物(例えば燐(Ｐ))又はその堆積後
にｎ型不純物(例えば砒素(Ａｓ))が導入される。つま
り、エミッタ領域であるn+型半導体領域３２は、エミッ
タ電極３１Ｂに導入されたｎ型不純物をｐ型半導体領域
２２の主面に拡散することにより形成される。エミッタ
電極３１Ｂには層間絶縁膜３３に形成された接続孔３４
を通して第１層目の金属配線３５が電気的に接続されて
いる。

【００４１】前記メモリセルＭは、図３(等価回路図)に
示すように、２つのインバータ回路からなるフリップフ
ロップ回路、２個の転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２
及び２個の容量素子Ｃ１、Ｃ２で構成されている。一方
のインバータ回路は負荷素子である負荷用ＴＦＴＱｆ１
及び駆動用ＭＯＳＦＥＴＱｄ１で構成されている。他方
のインバータ回路は負荷素子である負荷用ＴＦＴＱｆ２
及び駆動用ＭＯＳＦＥＴＱｄ２で構成されている。負荷
用ＴＦＴＱｆ１、駆動用ＭＯＳＦＥＴＱｄ１の夫々のド
レイン領域はフリップフロップ回路の記憶ノード部(情
報蓄積ノード部)Ａとして構成されている。負荷用ＴＦ
ＴＱｆ２、駆動用ＭＯＳＦＥＴＱｄ２の夫々のドレイン
領域はフリップフロップ回路の記憶ノード部(情報蓄積
ノード部)Ｂとして構成されている。

【００４２】前記転送用ＭＯＳＦＥＴＱｔ１は、フリッ
プフロップ回路の記憶ノード部Ａとデータ線ＤＬ１との
間に配置され、前記転送用ＭＯＳＦＥＴＱｔ２は、フリ
ップフロップ回路の記憶ノード部Ｂとデータ線ＤＬ２と
の間に配置されている。この転送用ＭＯＳＦＥＴＱｔ１
及びＱｔ２は、ワード線ＷＬによって動作が制御され
る。

【００４３】前記負荷用ＴＦＴＱｆ１、駆動用ＭＯＳＦ
ＥＴＱｄ１の夫々のゲート電極はフリップフロップ回路
の記憶ノード部Ｂに接続され、負荷用ＴＦＴＱｆ２、駆
動用ＭＯＳＦＥＴＱｄ２の夫々のゲート電極はフリップ
フロップ回路の記憶ノード部Ａに接続されている。

【００４４】前記負荷用ＴＦＴＱｆ１のソース領域に
は、動作電位(例えば３．３［Ｖ］)Ｖccに電位固定され
る動作電源配線２５Ａが電気的に接続されている。ま
た、負荷用ＴＦＴＱｆ２のソース領域には、動作電位Ｖ
ccに電位固定される動作電源配線２５Ｂが電気的に接続
されている。

【００４５】前記駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の
夫々のソース領域には、基準電位(例えば０［Ｖ］）Ｖs
sに電位固定される基準電源配線３１Ａが電気的に接続
されている。

【００４６】前記フリップフロップ回路の記憶ノード部
Ａには容量素子Ｃ１が付加され、更にその蓄積ノード部
Ｂには容量素子Ｃ２が付加されている。

【００４７】前記転送用ＭＯＳＦＥＴＱｔ１は、図１に
示すように、フィールド絶縁膜７で周囲を規定されたｐ
型ウエル領域６Ａの主面に構成されている。この転送用
ＭＯＳＦＥＴＱｔ１は、主に、チャネル形成領域(しき
い値電圧制御領域)であるｐ型半導体領域４０、ゲート
絶縁膜１０、ゲート電極１３、ソース領域及びドレイン
領域である一対のｎ型半導体領域１８ｔ及び一対のn+型
半導体領域２０で構成されている。ｎ型半導体領域１８
ｔは、n+型半導体領域２０の不純物濃度に比べて低い不
純物濃度に設定され、ゲート電極１３下においてチャネ
ル形成領域側に最も近接して配置されている。つまり、
転送用ＭＯＳＦＥＴＱｔ１は、ｎチャネル導電型で構成
され、更に、ドレイン領域である高不純物濃度のn+型半
導体領域２０とチャネル形成領域であるｐ型半導体領域
４０との間にドレイン領域である低不純物濃度のｎ型半
導体領域１８を配置したＬＤＤ構造で構成されている。

【００４８】前記転送用ＭＯＳＦＥＴＱｔ１のソース領
域及びドレイン領域である一対のｎ型半導体領域１８ｔ
は、ゲート電極１３に対して自己整合で形成されてい
る。また、転送用ＭＯＳＦＥＴＱｔ１のソース領域及び
ドレイン領域である一対のn+型半導体領域２０は、ゲー
ト電極１３のゲート長方向の側壁面を覆うサイドウォー
ルスペーサ(図示せず)に対して自己整合で形成されてい
る。

【００４９】前記転送用ＭＯＳＦＥＴＱｔ１のゲート電
極１３は、前述のｎチャネルＭＯＳＦＥＴＱｎのゲート
電極１３と同一工程で形成されている。

【００５０】前記転送用ＭＯＳＦＥＴＱｔ１の他方のn+
型半導体領域２０には、層間絶縁膜３３に形成された接
続孔３４を通して第１層目の金属配線３５が電気的に接
続されている。

【００５１】前記転送用ＭＯＳＦＥＴＱｔ２は、同図に
示していないが、転送用ＭＯＳＦＥＴＱｔ１と同様に構
成されている。

【００５２】前記駆動用ＭＯＳＦＥＴＱｄ２は、同図に
詳細に示していないが、フィールド絶縁膜７で周囲を規
定されたｐ型ウエル領域６Ａの主面に構成されている。
この駆動用ＭＯＳＦＥＴＱｄ２は、主に、チャネル形成
領域(しきい値電圧制御領域）であるｐ型半導体領域４
１、ゲート絶縁膜１０、ゲート電極１３、ソース領域及
びドレイン領域である一対のn+型半導体領域１７で構成
されている。つまり、駆動用ＭＯＳＦＥＴＱｄ２は、ｎ
チャネル導電型で構成され、更に、シングル・ドレイン
構造で構成されている。駆動用ＭＯＳＦＥＴＱｔ２のゲ
ート電極１３は前述の転送用ＭＯＳＦＥＴＱｔ１のゲー
ト電極１３と同一工程で形成されている。

【００５３】前記駆動用ＭＯＳＦＥＴＱｄ１は、同図に
示していないが、駆動用ＭＯＳＦＥＴＱｄ２と同様に構
成されている。

【００５４】前記負荷用ＴＦＴＱｆ１は、チャネル形成
領域、ゲート絶縁膜、ゲート電極、ソース領域及びドレ
イン領域で構成されている。ゲート電極は第３層目の多
結晶珪素膜からなるポリシリコンパターン２８で構成さ
れている。チャネル形成領域、ソース領域及びドレイン
領域は第２層目の多結晶珪素膜からなるポリシリコンパ
ターン２５に形成されている。ゲート絶縁膜は第２層目
のポリシリコンパターン２５と第３層目のポリシリコン
パターン２８との間に形成された層間絶縁膜２６で構成
されている。なお、第２層目のポリシリコンパターン２
５は、層間絶縁膜２３によってゲート電極１３と電気的
に分離されている。

【００５５】前記負荷用ＴＦＴＱｆ２は、同図に示して
いないが、負荷用ＴＦＴＱｆ１と同様に構成されてい
る。

【００５６】前記負荷用ＴＦＴＱｆ１、Ｑｆ２の夫々の
ソース領域及びドレイン領域は、詳細に図示していない
が、ポリシリコンパターン２５に形成されたｐ型半導体
領域で構成されている。つまり、メモリセルＭのプリッ
プフロップ回路は、２つのＣＭＯＳインバータ回路で構
成されている。このＣＭＯＳインバータ回路は、飽和負
荷型及び非飽和負荷型のＮＭＯＳインバータ回路に比べ
て消費電力が低い。

【００５７】前記動作電源配線２５Ａは第２層目のポリ
シリコンパターン２５で構成されている。この動作電源
配線２５Ａは、第２層目のポリシリコンパターン２５に
形成された負荷用ＴＦＴＱｆ１のソース領域に電気的に
接続されている。また、前記動作電源配線２５Ｂは第２
層目のポリシリコンパターン２５で構成されている。こ
の動作電源配線２５Ｂは、第２層目のポリシリコンパタ
ーン２５に形成された負荷用ＴＦＴＱｆ２のソース領域
に電気的に接続されている。

【００５８】前記容量素子Ｃ１は、下部電極、誘電体
膜、上部電極の夫々を順次積み重ねた積層構造(ＳＴＣ
構造：Ｓtacked Ｃapacitor）で構成されている。下部
電極は、第３層目の多結晶珪素膜からなるポリシリコン
パターン２８で構成され、負荷用ＴＦＴＱｆ２のゲート
電極と兼用されている。上部電極は、第４層目の多結晶
珪素膜からなるポリシリコンパターン３１で構成され、
基準電源配線３１Ａと兼用されている。誘電体膜は、第
３層目のポリシリコンパターン２８と第４層目のポリシ
リコンパターン３１との間に形成された層間絶縁膜２９
で構成されている。層間絶縁膜２９は例えば酸化珪素膜
で形成されている。

【００５９】前記容量素子Ｃ２は、下部電極、誘電体
膜、上部電極の夫々を順次積み重ねた積層構造(ＳＴＣ
構造：Ｓtacked Ｃapacitor）で構成されている。下部
電極は、第３層目のポリシリコンパターン２８で構成さ
れ、負荷用ＴＦＴＱｆ１のゲート電極と兼用されてい
る。上部電極は、第４層目のポリシリコンパターン３１
で構成され、基準電源配線３１Ａと兼用されている。誘
電体膜は、第３層目のポリシリコンパターン２８と第４
層目のポリシリコンパターン３１との間に形成された層
間絶縁膜２９で構成されている。

【００６０】前記転送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)
のチャネル形成領域であるｐ型半導体領域４０は、駆動
用ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ２)のチャネル形成領域で
あるｐ型半導体領域４１に比べて低い不純物濃度に設定
されている。つまり、転送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑ
ｔ２)のしきい値電圧（Ｖth）は、駆動用ＭＯＳＦＥＴ
(Ｑｄ１，Ｑｄ２)のしきい値電圧(Ｖth)に比べて低く設
定されている。

【００６１】前記転送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)
のチャネル形成領域であるｐ型半導体領域４０は、ｎチ
ャネルＭＯＳＦＥＴＱｎのチャネル形成領域であるｐ型
半導体領域４１に比べて低い不純物濃度に設定されてい
る。つまり、転送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)のし
きい値電圧(Ｖth)は、周辺回路の回路素子であるｎチャ
ネルＭＯＳＦＥＴＱｎのしきい値電圧(Ｖth)に比べて低
く設定されている。

【００６２】前記転送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)
のソース領域及びドレイン領域である一対のｎ型半導体
領域１８ｔは、ｎチャネルＭＯＳＦＥＴＱｎのソース領
域及びドレイン領域である一対のｎ型半導体領域１８ｎ
に比べて低い不純物濃度に設定されている。つまり、転
送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)のドレイン領域のチ
ャネル形成領域側の拡散抵抗は、周辺回路の回路素子で
あるｎチャネルＭＯＳＦＥＴＱｎのドレイン領域のチャ
ネル形成領域側の拡散抵抗に比べて高く設定されてい
る。

【００６３】前記転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の
夫々は、ドレイン領域である高不純物濃度のn+型半導体
領域２０とチャネル形成領域であるｐ型半導体領域４０
との間にドレイン領域である低不純物濃度のｎ型半導体
領域１８ｔを配置したＬＤＤ構造で構成され、前記駆動
用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々は、高不純物濃度
のn+型半導体領域１７をドレイン領域とするシングル・
ドレイン構造で構成されている。つまり、転送用ＭＯＳ
ＦＥＴＱｔ１、Ｑｔ２の夫々のドレイン領域のチャネル
形成領域側の拡散抵抗は、駆動用ＭＯＳＦＥＴＱｄ１、
Ｑｄ２の夫々のドレイン領域のチャネル形成領域側の拡
散抵抗に比べて高く設定されている。

【００６４】前記転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２、
駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の夫々は図４(平面
レイアウト図)に示すように配置され、負荷用ＴＦＴＱ
ｆ１、Ｑｆ２、動作電源配線２５Ａ、２５Ｂの夫々は図
５（平面レイアウト図）に示すように配置され、容量素
子Ｃ１、Ｃ２、基準電源配線３１Ａの夫々は図６（平面
レイアウト図）に示すように配置されている。なお、図
４乃至図６において、II−II線は図１のメモリセル形成
領域での断面図に対応する。

【００６５】前記第３層目の一方のポリシリコンパター
ン２８は、図１、図５及び図７（平面レイアウト図）に
示す接続孔２７を通して、負荷用ＴＦＴＱｆ１のドレイ
ン領域である第２層目の一方のポリシリコンパターン２
５、駆動用ＭＯＳＦＥＴＱｄ２のゲート電極１３、駆動
用ＭＯＳＦＥＴＱｄ１のドレイン領域であるn+型半導体
領域１７、転送用ＭＯＳＦＥＴＱｔ１の一方のn+型半導
体領域２０の夫々に電気的に接続されている。つまり、
容量素子Ｃ１の下部電極（ポリシリコンパターン２
８）、負荷用ＴＦＴＱｆ２のゲート電極（ポリシリコン
パターン２８）、駆動用ＭＯＳＦＥＴＱｄ２のゲート電
極１３、負荷用ＴＦＴＱｆ１のドレイン領域(ポリシリ
コンパターン２５)、駆動用ＭＯＳＦＥＴＱｄ１のドレ
イン領域、転送用ＭＯＳＦＥＴＱｔ１の一方のn+型半導
体領域２０の夫々は、１つの接続孔２７によって電気的
に接続されている。

【００６６】前記第３層目の他方のポリシリコンパター
ン２８は、図５及び図７に示す接続孔２７を通して、負
荷用ＴＦＴＱｆ２のドレイン領域である第２層目の他方
のポリシリコンパターン２５、駆動用ＭＯＳＦＥＴＱｄ
１のゲート電極１３、駆動用ＭＯＳＦＥＴＱｄ２のドレ
イン領域であるn+型半導体領域１７、転送用ＭＯＳＦＥ
ＴＱｔ２の一方のn+型半導体領域２０の夫々に電気的に
接続されている。つまり、容量素子Ｃ２の下部電極(ポ
リシリコンパターン２８)、負荷用ＴＦＴＱｆ１のゲー
ト電極(ポリシリコンパターン２８)、駆動用ＭＯＳＦＥ
ＴＱｄ１のゲート電極１３、負荷用ＴＦＴＱｆ２のドレ
イン領域(ポリシリコンパターン２５)、駆動用ＭＯＳＦ
ＥＴＱｄ２のドレイン領域、転送用ＭＯＳＦＥＴＱｔ２
の一方のn+型半導体領域２０の夫々は、１つの接続孔２
７によって電気的に接続されている。なお、図７におい
て、II−II線は、図１のメモリセル形成領域での断面図
に対応する。

【００６７】前記第４層目のポリシリコンパターン３１
は、図６に示すように、第２層目のポリシリコンパター
ン２５上及び第３層目のポリシリコンパターン２８上を
覆っている。つまり、第２層目の多結晶珪素膜２５、第
３層目の多結晶珪素膜２８の夫々は、メモリセル形成領
域内において、第４層目の多結晶珪素膜３１で覆われて
いる。

【００６８】前記第４層目のポリシリコンパターン３１
には、図１及び図６に示すように、層間絶縁膜３３に形
成された接続孔３４を通して第１層目の金属配線３５が
電気的に接続されている。つまり、基準電源配線(ポリ
シリコンパターン３１)３１Ａは、その上層に形成され
た金属配線３５で各メモリセル毎に裏打ちされている。

【００６９】前記第１層目の金属配線３５上には、図１
及び図２に示すように、層間絶縁膜３６が形成されてい
る。層間絶縁膜３６は例えばＣＶＤ法(Ｃhemical Ｖapo
r Ｄeposition)で堆積した酸化珪素膜で形成されてい
る。

【００７０】前記層間絶縁膜３６上には、図１及び図８
(平面レイアウト図)に示すように、第２層目の金属配線
であるデータ線ＤＬ１、ＤＬ２の夫々が形成されてい
る。データ線ＤＬ１、ＤＬ２の夫々は例えばアルミニウ
ム膜又はアルミニウム合金膜で形成されている。なお、
図８において、II−II線は図１のメモリセル形成領域で
の断面図に対応する。

【００７１】前記データ線ＤＬ１、ＤＬ２の夫々は最終
保護膜３７で覆われている。この最終保護膜３７は例え
ば窒化珪素膜で形成されている。

【００７２】なお、前記ポリシリコンパターン３１は、
図１及び図７に示すように、接続孔３０Ａを通して駆動
用ＭＯＳＦＥＴＱｄ１のソース領域であるn+型半導体領
域１７に電気的に接続され、接続孔３０Ａを通して駆動
用ＭＯＳＦＥＴＱｄ２のソース領域であるn+型半導体領
域１７に電気的に接続されている。

【００７３】このように構成されたＳＲＡＭは、コンピ
ュータやワーク・ステーション等のキャッシュメモリ部
に塔載される。このキャッシュメモリ部は、それらのメ
インメモリ部に比べて高速にアクセスされる。

【００７４】次に、前記ＳＲＡＭの製造方法について、
図を用いて説明する。

【００７５】まず、p-型半導体基板１Ａを用意する。

【００７６】次に、前記p-型半導体基板１Ａのメモリセ
ル形成領域の主面に深いｎ型半導体領域２及び浅いｐ型
半導体領域４Ａ、バイポーラ形成領域の主面に浅いn+型
半導体領域３Ａ、ｎＭＯＳ形成領域の主面に浅いｐ型半
導体領域４Ｂ、ｐＭＯＳ形成領域の主面に浅いn+型半導
体領域３Ｂの夫々を選択的に形成する。

【００７７】次に、前記p-型半導体基板１Ａの主面上に
エピタキシャル成長法でエピタキシャル層１Ｂを成長さ
せる。この工程において、深い埋込型のｎ型半導体領域
２、浅い埋込型のｐ型半導体領域４Ａ、４Ｂ、浅い埋込
型のn+型半導体領域３Ａ、３Ｂの夫々が形成される。

【００７８】次に、前記埋込型のn+型半導体領域３Ａの
主面上にｎ型ウエル領域５Ａ、前記埋込型のｐ型半導体
領域４Ａの主面上にｐ型ウエル領域６Ａ、前記埋込型の
n+型半導体領域３Ｂの主面上にｎ型ウエル領域５Ｂ、前
記埋込型のｐ型半導体領域４Ｂの主面上にｐ型ウエル領
域６Ｂの夫々を選択的に形成する。

【００７９】次に、熱酸化法を使用し、前記エピタキシ
ャル層１Ｂの主面上にフィールド絶縁膜７を形成する。

【００８０】次に、前記ｎ型ウエル領域５Ａの主面に、
コレクタコンタクト領域であるn+型半導体領域８を形成
する。この後、前記ｐ型ウエル領域６Ａの駆動用ＭＯＳ
形成領域にｐ型半導体領域(Ｂurred-ｐ)９を形成する。

【００８１】ここまでの製造工程を図９(要部断面図)及
び図１０(要部断面図)に示す。

【００８２】次に、前記ｐ型ウエル領域６Ａの転送用Ｍ
ＯＳ形成領域の主面上にマスク４５を形成する。このマ
スク４５は例えばフォトレジスト膜で形成される。

【００８３】次に、前記マスク４５不純物導入用マスク
として使用し、ｐ型ウエル領域６Ａの駆動用ＭＯＳ形成
領域の主面、ｎ型ウエル領域５Ａの主面、ｐ型ウエル領
域６Ｂの主面及びｎ型ウエル領域５Ｂの主面にイオン打
込み法でｐ型不純物３８を選択的に導入する。ｐ型不純
物３８としては、例えばフッ化ボロン(ＢＦ₂)を使用す
る。このフッ化ボロンは例えば７×１０¹¹［atoms／c
m²］程度の不純物導入量で導入される。

【００８４】ここまでの製造工程を図１１(要部断面図)
及び図１２(要部断面図)に示す。また、前記マスク４５
のメモリセル形成領域における平面パターンを図１３
（平面パターン図）に示す。なお、ｐ型ウエル領域６Ａ
の転送用ＭＯＳ形成領域の主面上、ｎ型ウエル領域５Ａ
の主面上及びｎ型ウエル領域５Ｂの主面上にマスク４５
を形成し、これらの主面にｐ型不純物３８を導入しなく
てもよい。また、ｐ型ウエル領域６Ａの転送用ＭＯＳ形
成領域の主面上及びｎ型ウエル領域５Ａの主面上にマス
ク４５を形成し、これらの主面にｐ型不純物３８を導入
しなくてもよい。

【００８５】次に、前記マスク４５を除去する。

【００８６】次に、前記ｐ型ウエル領域６Ａの主面、ｎ
型ウエル領域５Ａの主面、ｐ型ウエル領域６Ｂの主面及
びｎ型ウエル領域５Ｂの主面にイオン打込み法でｐ型不
純物３９を活性領域全面に導入する。ｐ型不純物として
は、例えばフッ化ボロン（ＢＦ₂）を使用する。このフ
ッ化ボロンは例えば２．３×１０¹²［atoms／cm²］程度
の不純物導入量で導入される。この工程において、図１
４(要部断面図)に示すように、ｐ型ウエル領域６Ａの主
面に転送用ＭＯＳＦＥＴのチャネル形成領域であるｐ型
半導体領域４０及び駆動用ＭＯＳＦＥＴのチャネル形成
領域であるｐ型半導体領域４１が形成され、ｎ型ウエル
領域５Ａの主面にｐ型半導体領域４１が形成される。ま
た、図１５(要部断面図)に示すように、ｐ型ウエル領域
６Ｂの主面にｎチャネルＭＯＳＦＥＴのチャネル形成領
域であるｐ型半導体領域４１が形成され、ｎ型ウエル領
域５Ｂの主面にｐ型半導体領域４１が形成される。ｐ型
半導体領域４０はｐ型不純物３９で構成され、ｐ型半導
体領域４１はｐ型不純物３８及びｐ型不純物３９で構成
される。つまり、ｐ型半導体領域４０はｐ型半導体領域
４１の不純物濃度に比べて低い不純物濃度に設定され
る。なお、ｐ型不純物３９は、ｎ型ウエル領域５Ａの主
面に導入しなくてもよい。

【００８７】次に、前記ｐ型ウエル領域６Ａ、ｎ型ウエ
ル領域５Ａ、ｐ型ウエル領域６Ｂ、ｎ型ウエル領域５Ｂ
の夫々の主面上にゲート絶縁膜１０を形成する。

【００８８】次に、前記ゲート絶縁膜１０の夫々の主面
上にゲート電極１３を形成すると共に、このゲート電極
１３の上面にキャップ絶縁膜１４を形成する。ゲート電
極１３は、第１層目の多結晶珪素膜１１及びその主面上
に積層された高融点金属膜１２で形成される。高融点金
属膜１２は例えばタングステンシリサイド(ＷＳi₂)膜で
形成される。なお、キャップ絶縁膜１４、高融点金属膜
１２、多結晶珪素膜１１の夫々は、同一のフォトレジス
トマスクを用いて加工される。

【００８９】次に、前記ｎ型ウエル領域５Ｂの主面に一
対のｎ型半導体領域（ｎポケット領域）１５を形成する
と共に、ソース領域及びドレイン領域である一対のｐ型
半導体領域１６を形成する。この一対のｎ型半導体領域
１５、一対のｐ型半導体領域１６の夫々はゲート電極１
３に対して自己整合で形成される。

【００９０】次に、前記ｐ型ウエル領域６Ａの駆動用Ｍ
ＯＳ形成領域の主面にソース領域及びドレイン領域であ
る一対の深いn+型半導体領域１７を選択的に形成する。
この一対の深いn+型半導体領域１７の夫々は、ゲート電
極１３に対して自己整合でｎ型不純物(例えば燐(Ｐ))を
導入することにより形成される。ｎ型不純物は例えば３
×１０¹⁵［atoms／cm²］程度の不純物導入量で導入され
る。深いn+型半導体領域１７は、駆動用ＭＯＳＦＥＴの
相互コンダクタンスｇｍを増加することができると共
に、ゲート電極１３に対するドレイン領域のオーバーラ
ップ長を増加することができるので、耐α線強度を高め
ることができる。この工程において、駆動用ＭＯＳＦＥ
ＴＱｄ１、Ｑｄ２の夫々がほぼ完成する。

【００９１】ここまでの製造工程を図１６(要部断面図)
及び図１７(要部断面図)に示す。

【００９２】次に、前記ｐ型ウエル領域６Ａの転送用Ｍ
ＯＳ形成領域の主面上、ｎ型ウエル領域５Ａの主面上及
びｎ型ウエル領域５Ｂの主面上にマスク４７を形成す
る。このマスク４７は、例えばフォトレジスト膜で形成
される。

【００９３】次に、前記マスク４７及びゲート電極１３
を不純物導入用マスクとして使用し、ｐ型ウエル領域６
Ｂの主面にイオン打込み法でｎ型不純物を導入して、一
対のｎ型半導体領域１８Ａを選択的に形成する。一対の
ｎ型半導体領域１８Ａの夫々は、ゲート電極１３に対し
て自己整合で形成される。ｎ型不純物としては、例えば
燐(Ｐ)を使用する。この燐は例えば２．４×１０¹³［at
oms／cm²］程度の不純物導入量で導入される。この工程
において、燐はｐ型ウエル領域６Ａの駆動用ＭＯＳ形成
領域の主面にも導入されるが、駆動用ＭＯＳ形成領域の
主面には高不純物濃度のn+型半導体領域１７が既に形成
されているので、n+型半導体領域１７の実効的な不純物
濃度プロファイルは殆ど変化しない。

【００９４】ここまでの製造工程を図１８(要部断面図)
及び図１９(要部断面図)に示す。また、前記マスク４７
のメモリセル形成領域における平面パターンを図２０
（平面パターン図）に示す。

【００９５】次に、前記マスク４７を除去する。

【００９６】次に、前記ｎ型ウエル領域５Ａの主面上及
びｎ型ウエル領域５Ｂの主面上にマスク４８を形成す
る。このマスク４８は例えばフォトレジスト膜で形成さ
れる。

【００９７】次に、前記マスク４８及びゲート電極１３
を不純物導入用マスクとして使用し、ｐ型ウエル領域６
Ａの主面及び一対のｎ型半導体領域１８Ａの主面にイオ
ン打込み法でｎ型不純物を選択的に導入して、転送用Ｍ
ＯＳＦＥＴのソース領域及びドレイン領域である一対の
ｎ型半導体領域１８ｔを形成すると共に、ｎチャネルＭ
ＯＳＦＥＴのソース領域及びドレイン領域である一対の
ｎ型半導体領域１８ｎを形成する。一対のｎ型半導体領
域１８ｔ、一対のｎ型半導体領域１８ｎの夫々は、ゲー
ト電極１３に対して自己整合で形成される。ｎ型不純物
としては燐(Ｐ)を使用する。この燐は例えば１．６×１
０¹³［atoms／cm²］程度の不純物導入量で導入される。
この工程において、転送用ＭＯＳＦＥＴのソース領域及
びドレイン領域である一対のｎ型半導体領域１８ｔは１
回の不純物導入工程で形成され、ｎチャネルＭＯＳＦＥ
Ｔのソース領域及びドレイン領域である一対のｎ型半導
体領域１８ｎは２回の不純物導入工程で形成されるの
で、一対のｎ型半導体領域１８ｔは一対のｎ型半導体領
域１８ｎの不純物濃度に比べて低い不純物濃度に設定さ
れる。つまり、一対のｎ型半導体領域１８ｔの拡散抵抗
は一対のｎ型半導体領域１８ｎの拡散抵抗に比べて高く
設定される。

【００９８】ここまでの製造工程を図２１(要部断面図)
及び図２２(要部断面図)に示す。

【００９９】次に、前記マスク４８を除去する。

【０１００】次に、前記ゲート電極１３のゲート長方向
の側壁面を覆うサイドウォールスペーサ１９を形成す
る。サイドウォールスペーサ１９は、ゲート電極１３上
を含むエピタキシャル層１Ｂ上の全面に例えば酸化珪素
膜からなる絶縁膜を形成した後、この絶縁膜に異方性エ
ッチングを施すことにより形成される。

【０１０１】次に、前記ｐ型ウエル領域６Ａの転送用Ｍ
ＯＳ形成領域の主面にソース領域及びドレイン領域であ
る一対のn+型半導体領域２０、前記ｐ型ウエル領域６Ｂ
の主面にソース領域及びドレイン領域である一対のn+型
半導体領域２０の夫々を形成する。この一対のn+型半導
体領域２０の夫々は、サイドウォールスペーサ１９に対
して自己整合でｎ型不純物(例えばＡｓ)を導入すること
により形成される。ｎ型不純物は例えば３×１０¹⁵［at
oms／cm²］程度の不純物導入量で導入される。この工程
において、ｎチャネルＭＯＳＦＥＴＱｎがほぼ完成す
る。また、ｎチャネルＭＯＳＦＥＴＱｎのドレイン領域
のチャネル形成領域側の拡散抵抗に比べてドレイン領域
のチャネル形成領域側の拡散抵抗が高く設定され、かつ
ｎチャネルＭＯＳＦＥＴＱｎ、駆動用ＭＯＳＦＥＴ(Ｑ
ｄ１，Ｑｄ２)の夫々のしきい値電圧に比べてしきい値
電圧が低く設定された転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ
２の夫々がほぼ完成する。

【０１０２】次に、前記ｎ型ウエル領域５Ｂの主面にソ
ース領域及びドレイン領域である一対のp+型半導体領域
２１を形成すると共に、前記ｎ型ウエル領域５Ａの主面
に高濃度ベース領域であるp+型半導体領域２１の夫々を
形成する。一対のp+型半導体領域２１の夫々は、サイド
ウォールスペーサ１９に対して自己整合でｐ型不純物
(例えばＢ)を導入することにより形成される。高濃度ベ
ース領域であるp+型半導体領域２１はｐ型不純物を選択
的に導入することにより形成される。この工程におい
て、ｐチャネルＭＯＳＦＥＴＱｐがほぼ完成する。

【０１０３】次に、前記ｎ型ウエル領域５Ａの主面に真
性ベース領域であるｐ型半導体領域２２を形成する。こ
のｐ型半導体領域２２はｐ型不純物(例えばＢＦ₂)を選
択的に導入することにより形成される。このＢＦ₂は、
例えば３×１０¹³［atoms／cm²］程度の不純物導入量で
導入される。これは先に導入された不純物の導入量に対
し１０倍程度の導入量である。従って、真性ベース領域
の不純物濃度は、チャネルイオン打込みによらず、真性
ベース領域形成イオン打込みによって決定されると考え
てよい。

【０１０４】ここまでの製造工程を図２３(要部断面図)
及び図２４(要部断面図)に示す。

【０１０５】次に、層間絶縁膜２３、接続孔２４、第２
層目の多結晶珪素膜２５の夫々を形成する。この後、前
記多結晶珪素膜２５のＴＦＴ形成領域を除くその周囲の
領域にｐ型不純物(例えばＢＦ₂)をインオ打込み法で選
択的に導入する。

【０１０６】次に、前記多結晶珪素膜２５にパターンニ
ングを施し、２つのポリシリコンパターン２５を形成す
る。この後、前記一方のポリシリコンパターン２５にＴ
ＦＴＱｆ１のソース領域及ドレイン領域を形成すると共
に、他方のポリシリコンパターン２５にＴＦＴＱｆ２の
ソース領域及びドレインを形成する。なお、２つのポリ
シリコンパターン２５の平面レイアウトは図５に示す通
りである。

【０１０７】次に、前記ＴＦＴＱｆ１、Ｑｆ２の夫々の
ゲート絶縁膜である層間絶縁膜２６を形成する。この
後、前記一方のポリシリコンパターン２５のドレイン領
域、駆動用ＭＯＳＦＥＴＱｔ２のゲート電極１３、駆動
用ＭＯＳＦＥＴＱｄ１のドレイン領域であるn+型半導体
領域１７、転送用ＭＯＳＦＥＴＱｔ１の一方のn+型半導
体領域２０の夫々の一部の表面を露出させる接続孔２７
を形成すると共に、前記他方のポリシリコンパターン２
５のドレイン領域、駆動用ＭＯＳＦＥＴＱｔ１のゲート
電極１３、駆動用ＭＯＳＦＥＴＱｄ２のドレイン領域で
あるn+型半導体領域１７、転送用ＭＯＳＦＥＴＱｔ２の
一方のn+型半導体領域２０の夫々の一部の表面を露出さ
せる接続孔２７を形成する。

【０１０８】次に、第３層目の多結晶珪素膜２８を形成
する。この後、前記多結晶珪素膜２８にパターンニング
を施し、負荷用ＴＦＴＱｆ１のゲート電極であり、かつ
容量素子Ｃ１の下部電極であるポリシリコンパターン２
８を形成すると共に、負荷用ＴＦＴＱｆ２のゲート電極
であり、かつ容量素子Ｃ２の下部電極であるポリシリコ
ンパターン２８を形成する。この工程において、負荷用
ＴＦＴＱｆ１、Ｑｆ２の夫々がほぼ完成する。なお、２
つのポリシリコンパターン２８の平面レイアウトは図５
に示す通りである。

【０１０９】次に、容量素子Ｃ１、Ｃ２の夫々の誘電体
膜である層間絶縁膜２９を形成する。この後、駆動用Ｍ
ＯＳＦＥＴＱｄ１のソース領域であるn+型半導体領域１
７の一部の表面を露出させる接続孔３０Ａ、駆動用ＭＯ
ＳＦＥＴＱｄ２のソース領域であるn+型半導体領域１７
の一部の表面を露出させる接続孔３０Ａの夫々を形成す
ると共に、真性ベース領域であるｐ型半導体領域２２の
一部の表面を露出させるエミッタ開口３０Ｂを形成す
る。

【０１１０】次に、第４層目の多結晶珪素膜３１を形成
する。この後、前記多結晶珪素膜３１にパターンニング
を施し、容量素子Ｃ１、容量素子Ｃ２の夫々の上部電極
であり、かつ基準電源配線(３１Ａ)であるポリシリコン
パターン３１を形成すると共に、エミッタ電極３１Ｂを
形成する。ポリシリコンパターン３１は、メモリセル形
成領域において、第２層目のポリシリコンパターン２５
上及び第３層目のポリシリコンパターン２８上を覆って
いる。なお、ポリシリコンパターン３１の平面レイアウ
トは図６に示す通りである。また、ポリシリコンパター
ン３１、容量素子Ｃ１、Ｃ２の夫々の上部電極及び基準
電源配線(３１Ａ)は、エミッタ電極３１Ｂを除いてサリ
サイド化しておくと、Ａｌシャントの必要がなくなり、
高密度化を図ることができる。ここで、エミッタ電極３
１Ｂのサリサイド化を回避する理由は、ベース電流の増
加を防止するためである。

【０１１１】次に、熱拡散処理を施し、前記エミッタ電
極３１Ｂに導入されたｎ型不純物を真性ベース領域であ
るｐ型半導体領域２２の主面に拡散し、エミッタ領域で
あるn+型半導体領域３２を形成する。この工程により、
バイポーラトランジスタＴｒがほぼ完成する。

【０１１２】次に、層間絶縁膜３３を形成する。この
後、ポリシリコンパターン３１の一部の表面を露出させ
る接続孔３４、転送用ＭＯＳＦＥＴＱｔ１の他方のn+型
半導体領域２０の一部の表面を露出させる接続孔３４、
高濃度ベース領域であるp+型半導体領域２１の一部の表
面を露出させる接続孔３４、エミッタ電極３１Ｂの一部
の表面を露出させる接続孔３４、コレクタコンタクト領
域であるn+型半導体領域８の一部の表面を露出させる接
続孔３４、ｎチャネルＭＯＳＦＥＴＱｎの一方のn+型半
導体領域２０の一部の表面を露出させる接続孔３４及び
他方のn+型半導体領域２０の一部の表面を露出させる接
続孔３４、ｐチャネルＭＯＳＦＥＴＱｐの一方のp+型半
導体領域２１の一部の表面を露出させる接続孔３４及び
他方のp+型半導体領域２１の一部の表面を露出させる接
続孔３４等を形成する。

【０１１３】次に、前記層間絶縁膜３３上に第１層目の
金属配線３５を形成する。この工程において、基準電源
配線(ポリシリコンパターン３１)３１Ａは、その上層に
形成された金属配線３５で各メモリセルＭ毎に裏打ちさ
れる。

【０１１４】次に、前記金属配線３５上を含む層間絶縁
膜３３上の全面に層間絶縁膜３６を形成する。この後、
前記層間絶縁膜３６上に第２層目の金属配線であるデー
タ線ＤＬ１、ＤＬ２の夫々を形成する。

【０１１５】次に、前記データ線ＤＬ１上及びＤＬ２上
を含む層間絶縁膜３６上の全面に例えば窒化珪素膜から
なる最終保護膜３７を形成することにより、図１及び図
２に示すＳＲＡＭがほぼ完成する。

【０１１６】なお、前記第４層目の多結晶珪素膜３１の
形成工程において、ｎ型不純物として砒素(Ａｓ)を使用
した場合、その後の熱処理によるシャロー化で急峻な濃
度プロファイルのn+型半導体領域３２を形成することが
でき、バイポーラトランジスタＴｒの高性能化を図るこ
とができる。また、ｎ型不純物として燐(Ｐ)を使用した
場合、多結晶珪素膜３１中に均一にｎ型不純物が分布
し、下地と多結晶珪素膜３１との接続における接続抵抗
(コンタクト抵抗)を低減することができるので、接続孔
の占有面積を縮小することができ、これに相当する分、
メモリセルの占有面積を縮小することができる。

【０１１７】このように構成されたＳＲＡＭは、前述の
ように、メモリセルＭの転送用ＭＯＳＦＥＴ(Ｑｔ１，
Ｑｔ２)のしきい値電圧(Ｖth)を駆動用ＭＯＳＦＥＴ
（Ｑｄ１，Ｑｄ２）のしきい値電圧(Ｖth)に比べて低く
設定し、メモリセルＭの転送用ＭＯＳＦＥＴ(Ｑｔ１，
Ｑｔ２)のドレイン領域のチャネル形成領域側の拡散抵
抗を周辺回路のｎチャネルＭＯＳＦＥＴＱｎのドレイン
領域のチャネル形成領域側の拡散抵抗に比べて高く設定
している。転送用ＭＯＳＦＥＴのチャネルコンダクタン
ス定数βtrは、転送用ＭＯＳＦＥＴのしきい値電圧の低
下に伴って増加するが、転送用ＭＯＳＦＥＴのドレイン
領域のチャネル形成領域側の拡散抵抗を高めれば、チャ
ネルコンダクタンス定数βtrの増加を抑制できる。つま
り、転送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)のしきい値電
圧を駆動用ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ２)のしきい値電
圧に比べて低く設定し、転送用ＭＯＳＦＥＴ(Ｑｔ１，
Ｑｔ２）のドレイン領域のチャネル形成領域側の拡散抵
抗を周辺回路のｎチャネルＭＯＳＦＥＴＱｎのドレイン
領域のチャネル形成領域側の拡散抵抗に比べて高く設定
することにより、転送用ＭＯＳＦＥＴのしきい値電圧の
低下に伴う転送用ＭＯＳＦＥＴのチャネルコンダクタン
ス定数βｔｒの増加を抑制できる。この転送用ＭＯＳＦ
ＥＴのチャネルコンダクタンス定数βtrの増加の抑制
は、β比（駆動用ＭＯＳＦＥＴのチャネルコンダクタン
ス定数βdr／転送用ＭＯＳＦＥＴのチャネルコンダクタ
ンス定数βtr）の低下を抑制し、β比の低下に伴うメモ
リセルＭのＬowノードの電位の増加を抑えることができ
る。従って、転送用ＭＯＳＦＥＴ（Ｑｔ１，Ｑｔ２）の
しきい値電圧を下げ、メモリセルＭの書き込み・読み出
しを高速サイクルで行っても、図２５(波形図)に示すよ
うに、読み出し直後におけるＨighノードとＬowノード
の電位差を確保することができる。

【０１１８】一方、周辺回路のｎチャネルＭＯＳＦＥＴ
Ｑｎのチャネルコンダクタンス定数はドレイン領域のチ
ャネル形成領域側の拡散抵抗の増加に伴って低下する
が、メモリセルＭの転送用ＭＯＦＳＥＴ(Ｑｔ１，Ｑｔ
２)のドレイン領域のチャネル形成領域側の拡散抵抗だ
け高めれば、ｎチャネルＭＯＳＦＥＴＱｎのチャネルコ
ンダクタンス定数の低下を抑制できる。つまり、メモリ
セルＭの転送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)のドレイ
ン領域のチャネル形成領域側の拡散抵抗を周辺回路のｎ
チャネルＭＯＳＦＥＴＱｎのドレイン領域のチャネル形
成領域側の拡散抵抗に比べて高く設定することにより、
転送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)のドレイン領域の
チャネル形成領域側の拡散抵抗の増加に伴うｎチャネル
ＭＯＳＦＥＴＱｎのチャネルコンダクタンス定数の低下
を抑制できるので、ｎチャネルＭＯＳＦＥＴＱｎの駆動
力の低下を抑制することができる。

【０１１９】前記メモリセルＭのβ比と情報破壊発生率
との関係を図２６(相関図)に示す。図２６において、従
来の情報破壊発生率は５０［％］以上であった。これに
対し、転送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)のしきい値
電圧を駆動用ＭＯＳＦＥＴ（Ｑｄ１，Ｑｄ２）のしきい
値電圧(Ｖth)に比べて低く設定した場合は１０［％］未
満まで改善できた。更に、転送用ＭＩＳＦＥＴ(Ｑｔ
１，Ｑｔ２)のドレイン領域のチャネル形成領域側の拡
散抵抗をｎチャネルＭＯＳＦＥＴＱｎのドレイン領域の
チャネル形成領域側の拡散抵抗に比べて高く設定した場
合はほぼ０［％］まで改善できた。

【０１２０】このように、２個の負荷用ＴＦＴ(Ｑｆ
１，Ｑｆ２)と２個の駆動用ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ
２)からなるフリップフロップ回路及び２個の転送用Ｍ
ＩＳＦＥＴ(Ｑｔ１，Ｑｔ２)を有するメモリセルＭと、
ｎチャネルＭＯＳＦＥＴＱｎを有する周辺回路とを備え
たＳＲＡＭ(半導体集積回路装置)において、前記転送用
ＭＩＳＦＥＴ(Ｑｔ１，Ｑｔ２)のしきい値電圧(Ｖth)
を、前記駆動用ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ２)のしきい
値電圧(Ｖth)に比べて低く設定し、前記ＭＯＳＦＥＴ
(Ｑｔ１，Ｑｔ２)のドレイン領域のチャネル形成領域側
の拡散抵抗を、前記ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ２)のド
レイン領域のチャネル形成領域側の拡散抵抗に比べて高
く設定する。

【０１２１】この構成により、メモリセルＭにおいて、
転送用ＭＯＳＦＥＴ（Ｑｔ１，Ｑｔ２）のしきい値電圧
の低下に伴う転送用ＭＩＳＦＥＴ(Ｑｔ１，Ｑｔ２)のチ
ャネルコンダクタンス定数βtrの増加を抑制できるの
で、転送用ＭＯＳＦＥＴ（Ｑｔ１，Ｑｔ２）のしきい値
電圧を下げ、低電圧でかつ高速サイクルでメモリセルＭ
を動作させても、ＨighノードとＬowノードとの電位差
を確保することができる。また、周辺回路において、転
送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)のドレイン領域のチ
ャネル形成領域側の拡散抵抗の増加に伴うｎチャネルＭ
ＯＳＦＥＴＱｎのチャネルコンダクタンス定数の低下を
抑制できるので、ｎチャネルＭＯＳＦＥＴＱｎの駆動力
の低下を抑制することができる。この結果、メモリセル
Ｍの情報破壊を防止することができると共に、ｎチャネ
ルＭＯＳＦＥＴＱｎを有する周辺回路の動作速度の高速
化を図ることができる。

【０１２２】また、前記メモリセルＭの転送用ＭＯＳＦ
ＥＴ(Ｑｔ１，Ｑｔ２)のドレイン領域を、ゲート電極１
３に対して自己整合で形成された低不純物濃度のｎ型半
導体領域１８ｔと、前記ゲート電極１３の側壁面を覆う
サイドウォールスペーサ１９に対して自己整合で形成さ
れた高不純物濃度のn+半導体領域２０とで構成する。こ
れにより、メモリセルＭの転送用ＭＯＳＦＥＴ(Ｑｔ
１，Ｑｔ２)のドレイン領域のチャネル形成領域側の拡
散抵抗のバラツキを抑えることができるので、転送用Ｍ
ＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)のチャネルコンダクタンス
定数βtrのバラツキを抑えることができる。この結果、
読み出し直後におけるＬowノードの電位の安定化を図る
ことができる。

【０１２３】なお、β比を大きくする方法として、駆動
用ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ２)のゲート幅を拡げて電
流量を増加すれば、駆動用ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ
２)のチャネルコンダクタンス定数βtdが大きくなるの
で、β比を大きくすることができる。しかしながら、本
実施形態のように、転送用ＭＯＳＦＥＴ（Ｑｔ１，Ｑｔ
２）、駆動用ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ２)の夫々のゲ
ート電極１３が同一層の多結晶珪素膜で形成されている
場合、駆動用ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ２)のゲート幅
を拡げれば、メモリセルＭの平面サイズが増加してしま
うので、メモリセルＭの微細化などレイアウト上の制約
から、駆動用ＭＯＳＦＥＴ（Ｑｄ１，Ｑｄ２）のゲート
幅を拡げる方法は困難である。従って、本実施形態のよ
うに、転送用ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)、駆動用Ｍ
ＯＳＦＥＴ(Ｑｄ１，Ｑｄ２)、ｎチャネルＭＯＳＦＥＴ
Ｑｎの夫々を構成することにより、メモリセルＭの平面
サイズを増加することなく、メモリセルＭの情報破壊を
防止することができると共に、周辺回路の動作速度の高
速化を図ることができる。

【０１２４】（実施形態２）本発明の実施形態２である
ＳＲＡＭの概略構成を図２７(要部等価回路図)及び図２
８(要部等価回路図)に示す。

【０１２５】図２７及び図２８に示すように、ＳＲＡＭ
は、１［bit ］の情報を記憶するメモリセルＭを備え、
更に、周辺回路として、ライトアンプ５０、列選択回路
５１ワード・ドライバー回路５２、データ線負荷回路５
３、プリセンスアンプ回路５４及びメインセンスアンプ
５５を備えている。

【０１２６】前記メモリセルＭは、２つのインバータ回
路からなるフリップフロップ回路及び２つの転送用ＭＯ
ＳＦＥＴＱｔ１、Ｑｔ２で構成されている。一方のイン
バータ回路は負荷素子である負荷用ＴＦＴＱｆ１及び駆
動用ＭＯＳＦＥＴＱｄ１で構成されている。他方のイン
バータ回路は負荷素子である負荷用ＴＦＴＱｆ２及び駆
動用ＭＯＳＦＥＴＱｄ２で構成されている。負荷用ＴＦ
ＴＱｆ１、駆動用ＭＯＳＦＥＴＱｄ１の夫々のドレイン
領域は、フリップフロップ回路の記憶ノード部Ａとして
構成されている。負荷用ＴＦＴＱｆ２、駆動用ＭＯＳＦ
ＥＴＱｄ２の夫々のドレイン領域は、フリップフロップ
回路の記憶ノード部Ｂとして構成されている。

【０１２７】前記転送用ＭＯＳＦＥＴＱｔ１は、フリッ
プフロップ回路の記憶ノード部Ａとデータ線ＤＬ１との
間に配置され、前記転送用ＭＯＳＦＥＴＱｔ２は、フリ
ップフロップ回路の記憶ノード部Ｂとデータ線ＤＬ２と
の間に配置されている。この転送用ＭＯＳＦＥＴＱｔ
１、Ｑｔ２の夫々は、ワード線ＷＬによって動作が制御
される。

【０１２８】前記負荷用ＴＦＴＱｆ１、Ｑｆ２の夫々の
ソース領域は動作電位（例えば３．３［Ｖ］）Ｖccに電
位固定され、前記駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２の
夫々のソース領域は基準電位(例えば０［Ｖ］)Ｖssに電
位固定される。

【０１２９】前記転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２、
駆動用ＭＯＳＦＥＴＱｄ１、Ｑｄ２、負荷用ＴＦＴＱｆ
１、Ｑｆ２の夫々は、前述の実施形態１の転送用ＭＯＳ
ＦＥＴＱｔ１、Ｑｔ２、駆動用ＭＯＳＦＥＴＱｄ１、Ｑ
ｄ２、負荷用ＴＦＴＱｆ１、Ｑｆ２の夫々と同様に構成
されている。つまり、メモリセルＭのフリップフロップ
回路は、２つのＣＭＯＳインバータ回路で構成されてい
る。

【０１３０】前記ライトアンプ５０は、ｐチャネルＭＯ
ＳＦＥＴＱｐ及びｎチャネルＭＯＳＦＥＴＱｎからなる
ＣＭＯＳ回路で構成されている。前記列選択回路５１
は、ｐチャネルＭＯＳＦＥＴＱｐ及びｎチャネルＭＯＳ
ＦＥＴＱｎからなるＣＭＯＳ回路及びインバータ回路５
１Ａで構成されている。前記ワード・ドライバー回路５
２は、ｐチャネルＭＯＳＦＥＴＱｐ及びｎチャネルＭＯ
ＳＦＥＴＱｎからなるＣＭＯＳ回路で構成されている。
データ線負荷回路５３は、ｐチャネルＭＯＳＦＥＴＱｐ
で構成されている。前記プリセンスアンプ回路５４は、
バイポーラトランジスタＴｒで構成されている。前記メ
インセンスアンプ回路５５は、詳細に図示していない
が、バイポーラトランジスタで構成されている。

【０１３１】前記ライトアンプ５０、列選択回路５１、
ワード・ドライバー回路５２、データ線負荷回路５３の
夫々のｐチャネルＭＯＳＦＥＴＱｐは、前述の実施形態
１のｐチャネルＭＯＳＦＥＴＱｐと同様に構成されてい
る。

【０１３２】前記ライトアンプ回路５０、列選択回路５
１、ワード・ドライバー回路５２の夫々のｎチャネルＭ
ＯＳＦＥＴＱｎは、前述の実施形態１のｎチャネルＭＯ
ＳＦＥＴＱｎと同様に構成されている。

【０１３３】前記プリセンスアンプ回路５４のバイポー
ラトランジスタＴｒ、メインセンスアンプ回路５５のバ
イポーラトランジスタの夫々は、前述の実施形態１のバ
イポーラトランジスタＴｒと同様に構成されている。

【０１３４】前記ライトアンプ５０は、ＣＭＯＳ回路で
構成されているので、入力された微小信号をフル振幅に
増幅し、共通データ線５６Ａ、５６Ｂの夫々に伝達でき
る。共通データ線５６Ａは、列選択回路５１のｎチャネ
ルＭＯＳＦＥＴＱｎを介してデータ線ＤＬ１に電気的に
接続され、共通データ線５６Ｂは、列選択回路５１のｎ
チャネルＭＯＳＦＥＴＱｎを介してデータ線ＤＬ２に電
気的に接続されている。待期時、データ線ＬＤ１、ＤＬ
２の夫々は、データ線負荷回路５３のｐチャネルＭＯＳ
ＦＥＴＱｐによってＶｃｃ電位(例えば３．３［Ｖ］)に
電位固定されている。書き込みを行う場合、まず、デー
タ線負荷回路５３のｐチャネルＭＯＳＦＥＴＱｐをＯＦ
Ｆ状態とする。その後、選択すベき列の列選択回路５１
のｎチャネルＭＯＳＦＥＴＱｎをＯＮ状態にすると、高
電位側のデータ線（例えばデータ線ＤＬ１）の電位はＶ
cc電位のままである。一方、低電位側のデータ線（例え
ばデータ線ＤＬ２）の電位は、列選択回路５１のｎチャ
ネルＭＯＳＦＥＴＱｎ及びライトアンプ５０のｎチャネ
ルＭＯＳＦＥＴＱｎを介して放電され、Ｖss電位（例え
ば０［Ｖ］電位）となる。この状態で、ワード・ドライ
バー回路５２で選択すベき行のワード線ＷＬの電位をＶ
cc電位にたち上げると、メモリセルＭの転送用ＭＯＳＦ
ＥＴＱｔ１、Ｑｔ２の夫々がＯＮ状態となり、データ線
（ＤＬ１，ＤＬ２）と選択すベきメモリセルＭの蓄積ノ
ード部(Ａ，Ｂ)とが導通状態となって書き込みが行なわ
れる。

【０１３５】個々の列のデータ線ＤＬ１、ＤＬ２の夫々
は、列選択回路５１のｐチャネルＭＯＳＦＥＴＱｐを介
してプリセンスアンプ回路５４のバイポーラトランジス
タＴｒに電気的に接続されている。情報を読み出す場
合、再びデータ線負荷回路５３のｐチャネルＭＯＳＦＥ
ＴＱｐをＯＮ状態にし、総てのデータ線ＤＬ１、ＤＬ２
の電位をＶcc電位としたうえで、選択すベき行のワード
線ＷＬの電位をＶcc電位にたち上げ、メモリセルＭの転
送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２をＯＮ状態にすると、
メモリセルＭの蓄積ノード部Ａ、Ｂの情報がデータ線Ｄ
Ｌ１、ＤＬ２に伝達される。この状態で読み出すベき列
の列選択回路５１のｐチャネルＭＯＳＦＥＴＱｐをＯＮ
状態にすれば、データ線ＤＬ１、ＤＬ２の夫々の電位
は、共通データ線５６Ａ、５６Ｂの夫々に伝達される。
共通データ線５６Ａ、５６Ｂの夫々に伝達された信号
は、プリセンスアンプ回路５４のバイポーラトランジス
タＴｒ及びメインセンスアンプ回路５５のバイポーラト
ランジスタで増幅され、出力用外部端子へと伝達され
る。

【０１３６】前記ライトアンプ回路５０、列選択回路５
１、ワード・ドライバー回路５２の夫々のｎチャネルＭ
ＯＳＦＥＴＱｎのゲート長は最小ゲート長に設定され、
メモリセルＭの転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の夫
々のゲート長は最小ゲート長よりも長いゲート長に設定
されている。例えば、ＳＲＡＭを０．４［μｍ］プロセ
スで形成する場合、ライトアンプ回路５０、列選択回路
５１、ワード・ドライバー回路５２の夫々のｎチャネル
ＭＯＳＦＥＴＱｎのゲート長は０．４［μｍ］で形成さ
れ、メモリセルＭの転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２
の夫々のゲート長は０．５７［μｍ］程度で形成され
る。ライトアンプ回路５０、列選択回路５１、ワード・
ドライバー回路５２の夫々のｎチャネルＭＯＳＦＥＴＱ
ｎのゲート長を最小ゲート長に設定する理由は、ｎチャ
ネルＭＯＳＦＥＴＱｎの相互インダクタンス(ｇｍ)を増
加し、更に、ｎチャネルＭＯＳＦＥＴＱｎのゲート容量
を最小にし、回路の高速化を図るためである。また、メ
モリセルＭの転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の夫々
のゲート長を最小ゲート長よりも長いゲート長に設定す
る理由は、データ線(ＤＬ１、ＤＬ２)の電位がＶcc電位
となった状態で読み出し動作を行うため、メモリセルＭ
の転送用ＭＯＳＦＥＴ（Ｑｔ１、Ｑｔ２）の相互コンダ
クタンス(ｇｍ)が大きすぎると、読み出し開始直後の低
電位側の記憶ノード部が転送用ＭＯＳＦＥＴを介してデ
ータ線の初期時のＶcc電位に暖間的に持ち上げられ、そ
の結果、メモリセルＭの情報を誤って読み出す不具合が
生じるためである。

【０１３７】前記転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の
夫々のしきい値電圧(Ｖth)は、前記駆動用ＭＯＳＦＥＴ
Ｑｄ１、Ｑｄ２の夫々のしきい値電圧(Ｖth)に比べて低
く設定されている。また、転送用ＭＯＳＦＥＴＱｔ１、
Ｑｔ２の夫々のしきい値電圧(Ｖth)は、ライトアンプ回
路５０、列選択回路５１、ワード・ドライバー回路５２
の夫々のｎチャネルＭＯＳＦＥＴＱｎのしきい値電圧
(Ｖth)に比べて低く設定されている。

【０１３８】前記転送用ＭＯＳＦＥＴＱｔ１、Ｑｔ２の
夫々のドレイン領域のチャネル形成領域側の拡散抵抗
は、ライトアンプ回路５０、列選択回路５１、ワード・
ドライバー回路５２の夫々のｎチャネルＭＯＳＦＥＴＱ
ｎのドレイン領域のチャネル形成領域側の拡散抵抗に比
べて高く設定されている。

【０１３９】なお、前記駆動用ＭＯＳＦＥＴＱｄ１、Ｑ
ｄ２の夫々のしきい値電圧(Ｖth)は低く設定することが
できない。その理由として、待期時にメモリセル全体を
流れる電流は、駆動用ＭＯＳＦＥＴのサブスレッショル
ド電流の和である。一般にＭＯＳＦＥＴのサブスレッシ
ョルド電流は、

【０１４０】と表わされる。従って、メモリセルの駆動
用ＭＯＳＦＥＴのしきい値電圧を△Ｖt だけ下げると、
サブスレッショルド電流は、

【０１４１】倍となり、待期時の消費電力が増加してし
まうためである。

【０１４２】また、ライトアンプ回路５０、列選択回路
５１、ワードドライバー回路５２の夫々のｎチャネルＭ
ＯＳＦＥＴＱｎのしきい値電圧も下げることはできな
い。その理由として、いずれのＭＯＳＦＥＴは最小ゲー
ト長で設計されているため、しきい値電圧を下げると短
チャネル効果、即ちソース領域−ドレイン領域間でのパ
ンチスルーが生じ易くなるためである。

【０１４３】前記ＳＲＡＭは、図２９(等価回路図)に示
すように、外部から信号が入力される入力用外部端子Ｂ
Ｐ１と周辺回路である入力初段回路５７Ａとの間の結線
経路に静電気破壊防止回路Ｃｐを備えている。また、前
記ＳＲＡＭは、図３０（等価回路図）に示すように、外
部に信号を出力する出力用外部端子ＢＰ２と周辺回路で
ある出力最終段回路５７Ｂとの間の結線経路に静電気破
壊防止回路Ｃｐを備えている。この静電気破壊防止回路
Ｃｐは、人為的取り扱いや組立プロセス中に人体、パッ
ケージ、若しくはデバイスに帯電された過大な静電気が
入力用外部端子ＢＰ１、出力用外部端子ＢＰ２の夫々を
通して周辺回路及びメモリセルにサージ電流として流れ
込む所謂静電気破壊を防止している。

【０１４４】前記静電気破壊防止回路Ｃｐは、これに限
定されないが、例えば、保護抵抗素子Ｒ、バイポーラト
ランジスタＴｒ及びＭＯＳＦＥＴＱｋで構成されてい
る。抵抵抗素子Ｒの一端側は入力用外部端子ＢＰ１(又
は出力用外部端子ＢＰ２)に電気的に接続され、その他
端側は入力初段回路５７Ａ(又は出力最終段回路５７Ｂ)
に電気的に接続されている。この抵抗素子Ｒは例えば多
結晶珪素膜で形成されている。

【０１４５】前記バイポーラトランジスタＴｒのエミッ
タ領域は入力用外部端子ＢＰ１（又は出力用外部端子Ｂ
Ｐ２）と入力初段回路５７Ａ(又は出力最終段回路５７
Ｂ)との間の結線経路に電気的に接続され、そのコレク
タ領域はＶcc電位に電位固定され、そのベース領域はオ
ープンにされている。このバイポーラトランジスタＴｒ
は、前述の実施形態１のバイポーラトランジスタＴｒと
同様に構成されている。

【０１４６】前記ＭＯＳＦＥＴＱｋのドレイン領域は入
力用外部端子ＢＰ１（又は出力用外部端子ＢＰ２）と入
力初段回路５７Ａ(又は出力最終段回路５７Ｂ)との間の
結線経路に電気的に接続され、そのゲート電極及びソー
ス領域はＶss電位に電位固定されている。ＭＯＳＦＥＴ
Ｑｋはｎチャネル導電型のシングル・ドレイン構造で構
成され、そのしきい値電圧はメモリセルＭの転送用ＭＯ
ＳＦＥＴ（Ｑｔ１，Ｑｔ２）のしきい値電圧と異なって
いる。シングル・ドレイン構造のＭＯＳＦＥＴＱｋは、
ＬＤＤ構造のＭＯＳＦＥＴに比べてソース領域−ドレイ
ン領域間のパンチスルー耐圧を低く設定することがで
き、サージ電流を基板側に容易に抜くことができる。な
お、ＭＯＳＦＥＴＱｋのゲート長は１［μｍ］程度に設
定されている。

【０１４７】このように、メモリセルＭの転送用ＭＯＳ
ＦＥＴ(Ｑｔ１，Ｑｔ２)のしきい値電圧(Ｖth)を、メモ
リセルＭの駆動用ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ２)のしき
い値電圧(Ｖth)に比べて低く設定し、メモリセルＭの転
送用ＭＩＳＦＥＴ（Ｑｔ１，Ｑｔ２）のドレイン領域の
チャネル形成領域側の拡散抵抗を、ライトアンプ回路５
０、列選択回路５１、ワード・ドライバー回路５２の夫
々のｎチャネルＭＯＳＦＥＴＱｎの拡散抵抗に比べて高
く設定することにより、メモリセルＭにおいて、転送用
ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)のしきい値電圧の低下に
伴う転送用ＭＩＳＦＥＴ(Ｑｔ１，Ｑｔ２)のチャネルコ
ンダクタンス定数βtrの増加を抑制できるので、転送用
ＭＯＳＦＥＴ(Ｑｔ１，Ｑｔ２)のしきい値電圧を下げ、
低電圧でかつ高速サイクルでメモリセルＭを動作させて
も、Ｈigh ノードとＬowノードとの電位差を確保するこ
とができる。また、ライトアンプ回路５０、列選択回路
５１、ワード・ドライバー回路５２の夫々において、転
送用ＭＯＳＦＥＴ（Ｑｔ１，Ｑｔ２）のドレイン領域の
チャネル形成領域側の拡散抵抗の増加に伴うｎチャネル
ＭＯＳＦＥＴＱｎのチャネルコンダクタンス定数の低下
を抑制できるので、ｎチャネルＭＯＳＦＥＴＱｎの駆動
力の低下を抑制することができる。この結果、メモリセ
ルＭの情報破壊を防止することができると共に、ｎチャ
ネルＭＯＳＦＥＴＱｎを有するライトアンプ回路５０、
列選択回路５１、ワード・ドライバー回路５２の夫々の
動作速度の高速化を図ることができる。

【０１４８】なお、前記転送用ＭＯＳＦＥＴ(Ｑｔ１，
Ｑｔ２)のチャネル形成領域は第１のｐ型ウエル領域で
構成し、前記駆動用ＭＯＳＦＥＴ(Ｑｄ１，Ｑｄ２)のチ
ャネル形成領域は第２のｐ型ウエル領域で構成し、前記
ｎチャネルＭＯＳＦＥＴＱｎのチャネル形成領域は第３
のｐ型ウエル領域で構成してもよい。第１のｐ型ウエル
領域は、第２のｐ型ウエル領域、又は、第２のｐ型ウエ
ル領域及び第３のｐ型ウエル領域に比べて低い不純物濃
度に設定される。この場合においても、前述の実施形態
と同様の効果が得られる。

【０１４９】また、前記メモリセルＭの負荷素子は、多
結晶又は非晶質の珪素膜からなる負荷用抵抗素子で構成
してもよい。この場合においても、前述の実施形態と同
様の効果が得られる。

【０１５０】また、前記メモリセルＭの負荷素子は、半
導体基体の主面に構成されたｐチャネル導電型の負荷用
ＭＯＳＦＥＴで構成してもよい。ｐチャネル導電型の負
荷用ＭＯＳＦＥＴは、前記ｐチャネルＭＯＳＦＥＴＱｐ
と同様にＬＤＤ構造で構成される。この場合において
も、前述の実施形態と同様の効果が得られる。

【０１５１】また、前記メモリセルＭの転送用ＭＯＳＦ
ＥＴ(Ｑｔ１，Ｑｔ２)及び前記周辺回路のｎチャネルＭ
ＯＳＦＥＴＱｎは、ドレイン領域である高不純物濃度の
半導体領域とチャネル形成領域との間にドレイン領域で
ある低不純物濃度の半導体領域を配置した２重ドレイン
構造(ＤＤＤ構造：Ｄouble Ｄiffused Ｄrain)で構成し
てもよい。この場合においても、前述の実施形態と同様
の効果が得られる。

【０１５２】以上、本発明者等によってなされた発明
を、前記実施形態に基づき具体的に説明したが、本発明
は、前記実施形態に限定されるものではなく、その要旨
を逸脱しない範囲において種々変更可能であることは勿
論である。

【０１５３】例えば、本発明は、２個の負荷素子と２個
の第１導電型駆動用ＭＩＳＦＥＴからなるフリップフロ
ップ回路及び２個の第１導電型転送用ＭＩＳＦＥＴを有
するメモリセルと、第１導電型ＭＩＳＦＥＴを有する周
辺回路とを備えたワンチップ・マイクロコンピュータ
(半導体集積回路装置)に適用することができる。

【０１５４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【０１５５】２個の負荷素子と２個の第１導電型駆動用
ＭＩＳＦＥＴからなるフリップフロップ回路及び２個の
第１導電型転送用ＭＩＳＦＥＴを有するメモリセルと、
第１導電型ＭＩＳＦＥＴを有する周辺回路とを備えた半
導体集積回路装置において、メモリセルの情報破壊を防
止することができると共に、周辺回路の動作速度の高速
化を図ることができる。

【図面の簡単な説明】

【図１】本発明の実施形態１であるＳＲＡＭの要部断面
図である。

【図２】前記ＳＲＡＭの要部断面図である。

【図３】前記ＳＲＡＭに塔載されるメモリセルの等価回
路図である。

【図４】前記メモリセルの平面レイアウト図である。

【図５】前記メモリセルの平面レイアウト図である。

【図６】前記メモリセルの平面レイアウト図である。

【図７】前記メモリセルの平面レイアウト図である。

【図８】前記メモリセルの平面レイアウト図である。

【図９】前記ＳＲＡＭの製造方法を説明するための要部
断面図である。

【図１０】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図１１】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図１２】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図１３】前記ＳＲＡＭの製造方法を説明するための平
面レイアウト図である。

【図１４】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図１５】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図１６】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図１７】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図１８】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図１９】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図２０】前記ＳＲＡＭの製造方法を説明するための平
面レイアウト図である。

【図２１】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図２２】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図２３】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図２４】前記ＳＲＡＭの製造方法を説明するための要
部断面図である。

【図２５】前記メモリセルの書き込み・読み出しを高速
サイクルで行った場合の波形図である。

【図２６】前記メモリセルのβ比と情報破壊発生率との
関係を示す相関図である。

【図２７】本発明の実施形態２であるＳＲＡＭの要部等
価回路図である。

【図２８】前記ＳＲＡＭの要部等価回路図である。

【図２９】前記ＳＲＡＭに塔載される静電気破壊防止回
路の等価回路図である。

【図３０】前記ＳＲＡＭに塔載される静電気破壊防止回
路の等価回路図である。

【図３１】従来のメモリセルの書き込み・読み出しを低
速サイクルで行った場合の波形図である。

【図３２】従来のメモリセルの書き込み・読み出しを高
速サイクルで行った場合の波形図である。

【符号の説明】

１Ａ…p-型半導体基板、１Ｂ…エピタキシャル層、２…
埋込型のｎ型半導体領域、３Ａ，３Ｂ…埋込型のn+型半
導体領域、４Ａ，４Ｂ…埋込型のｐ型半導体領域、５
Ａ，５Ｂ…ｎ型ウエル領域、６Ａ，６Ｂ…ｐ型ウエル領
域、７…フィールド絶縁膜、８…n+型半導体領域、９…
ｐ型半導体領域、１０…ゲート絶縁膜、１１…第１層目
の多結晶珪素膜、１２…高融点金属膜、１３…ゲート電
極、１４…キャップ絶縁膜、１５…ｎ型半導体領域、１
６…ｐ型半導体領域、１７…n+型半導体領域、１８ｔ…
ｎ型半導体領域、１８ｎ…ｎ型半導体領域、１９…サイ
ドウォールスペーサ、２０…n+型半導体領域、２１…p+
型半導体領域、２２…ｐ型半導体領域、２３…層間絶縁
膜、２４…接続孔、２５…第２層目の多結晶珪素膜、２
５Ａ，２５Ｂ…動作電源配線、２６…層間絶縁膜、２７
…接続孔、２８…第２層目の多結晶珪素膜、２９…層間
絶縁膜、３０Ａ…接続孔、３０Ｂ…エミッタ開口、３１
…第４層目の多結晶珪素膜、３１Ａ…基準電源配線、３
１Ｂ…エミッタ電極、３２…n+型半導体領域、３３…層
間絶縁膜、３４…接続孔、３５…第１層目の金属配線、
３６…層間絶縁膜、３７…最終保護膜、４０…ｐ型半導
体領域、４１…ｐ型半導体領域、５０…ライトアンプ回
路、５１…列選択回路、５２…ワード・ドライバー回
路、５３…データ線負荷回路、５４…プリセンスアンプ
回路、５５…メインセンスアンプ回路、５６Ａ，５６Ｂ
…共通データ線、ＷＬ…ワード線、ＤＬ１，ＤＬ２…デ
ータ線、Ｍ…メモリセル、Ｑｄ１，Ｑｄ２…駆動用ＭＯ
ＳＦＥＴ、Ｑｔ１，Ｑｔ２…転送用ＭＯＳＦＥＴ、Ｑｆ
１，Ｑｆ２…負荷用ＴＦＴ、Ｔｒ…バイポーラトランジ
スタ、Ｑｎ…ｎチャネルＭＯＳＦＥＴ、Ｑｐ…ｐチャネ
ルＭＯＳＦＥＴ、Ｃｐ…静電気破壊防止回路、Ｑｋ…ｎ
チャネルＭＯＳＦＥＴ、Ｒ…抵抗素子。

Claims

【特許請求の範囲】

【請求項１】２個の負荷素子と２個の第１導電型駆動
用ＭＩＳＦＥＴからなるフリップフロップ回路及び２個
の第１導電型転送用ＭＩＳＦＥＴを有するメモリセル
と、第１導電型ＭＩＳＦＥＴを有する周辺回路とを備え
た半導体集積回路装置において、前記第１導電型転送用
ＭＩＳＦＥＴのしきい値電圧が、前記第１導電型駆動用
ＭＩＳＦＥＴのしきい値電圧に比べて低く設定され、前
記第１導電型転送用ＭＩＳＦＥＴのドレイン領域のチャ
ネル形成領域側の拡散抵抗が、前記第１導電型ＭＩＳＦ
ＥＴのドレイン領域のチャネル形成領域側の拡散抵抗に
比べて高く設定されていることを特徴とする半導体集積
回路装置。
【請求項２】請求項１に記載の半導体集積回路装置に
おいて、前記メモリセルの第１導電型転送用ＭＩＳＦＥ
Ｔのしきい値電圧は、前記周辺回路の第１導電型ＭＩＳ
ＦＥＴのしきい値電圧に比べて低く設定されていること
を特徴とする半導体集積回路装置。
【請求項３】請求項１又は請求項２に記載の半導体集
積回路装置において、前記メモリセルの第１導電型転送
用ＭＩＳＦＥＴのチャネル形成領域は、第１の第２導電
型半導体領域又は第１の第２導電型ウエル領域で構成さ
れ、前記メモリセルの第１導電型駆動用ＭＩＳＦＥＴの
チャネル形成領域は、第２の第２導電型半導体領域又は
第２の第２導電型ウエル領域で構成され、前記周辺回路
の第１導電型ＭＩＳＦＥＴのチャネル形成領域は、第３
の第２導電型半導体領域又は第３の第２導電型ウエル領
域で構成され、前記第１の第２導電型半導体領域は、前
記第２の第２導電型半導体領域及び前記第３の第２導電
型半導体領域に比べて低い不純物濃度に設定され、前記
第１の第２導電型ウエル領域は、前記第２の第２導電型
ウエル領域及び前記第３の第２導電型ウエル領域に比べ
て低い不純物濃度に設定されていることを特徴とする半
導体集積回路装置。
【請求項４】請求項１乃至請求項３のうちいずれか１
項に記載の半導体集積回路装置において、前記メモリセ
ルの転送用ＭＩＳＦＥＴのドレイン領域は、ゲート電極
に対して自己整合で形成された低不純物濃度の半導体領
域と、前記ゲート電極の側壁面を覆うサイドウォールス
ペーサに対して自己整合で形成された高不純物濃度の半
導体領域とで構成されていることを特徴とする半導体集
積回路装置。
【請求項５】請求項１乃至請求項４のうちいずれか１
項に記載の半導体集積回路装置において、前記メモリセ
ルの第１導電型転送用ＭＩＳＦＥＴ及び前記周辺回路の
第１導電型ＭＩＳＦＥＴは、ドレイン領域である高不純
物濃度の半導体領域とチャネル形成領域との間にドレイ
ン領域である低不純物濃度の半導体領域を配置したＬＤ
Ｄ構造で構成され、前記第１導電型転送用ＭＩＳＦＥＴ
のドレイン領域である低不純物濃度の半導体領域は、前
記第１導電型ＭＩＳＦＥＴのドレイン領域である低不純
物濃度の半導体領域に比べて低い不純物濃度に設定され
ていることを特徴とする半導体集積回路装置。
【請求項６】２個の負荷素子と２個の第１導電型駆動
用ＭＩＳＦＥＴからなるフリップフロップ回路及び２個
の第１導電型転送用ＭＩＳＦＥＴを有するメモリセル
と、第１導電型ＭＩＳＦＥＴ及び第２導電型ＭＩＳＦＥ
Ｔを有するライトアンプ回路と、第１導電型ＭＩＳＦＥ
Ｔ及び第２導電型ＭＩＳＦＥＴを有する列選択回路と、
第１導電型ＭＩＳＦＥＴ及び第２導電型ＭＩＳＦＥＴを
有するワード・ドライバー回路と、第２導電型ＭＩＳＦ
ＥＴを有するデータ線負荷回路と、バイポーラトランジ
スタを有するプリセンスアンプ回路と、バイポーラトラ
ンジスタを有するメインセンスアンプ回路とを備え、前
記メモリセルの第１導電型転送用ＭＩＳＦＥＴ及び前記
ライトアンプ回路、列選択回路、ワード・ドライバー回
路の夫々の第１導電型ＭＩＳＦＥＴは、ドレイン領域で
ある高不純物濃度の半導体領域とチャネル形成領域との
間にドレイン領域である低不純物濃度の半導体領域を配
置したＬＤＤ構造で構成され、前記メモリセルの第１導
電型転送用ＭＩＳＦＥＴのしきい値電圧は、前記メモリ
セルの第１導電型駆動用ＭＩＳＦＥＴ及び前記ライトア
ンプ回路、列選択回路、ワード・ドライバー回路の夫々
の第１導電型ＭＩＳＦＥＴのしきい値電圧に比べて低く
設定され、前記メモリセルの第１導電型転送用ＭＩＳＦ
ＥＴのドレイン領域である低不純物濃度の半導体領域
は、前記ライトアンプ回路、列選択回路、ワード・ドラ
イバー回路の夫々の第１導電型ＭＩＳＦＥＴのドレイン
領域である低不純物濃度の半導体領域に比べて低い不純
物濃度に設定されていることを特徴とする半導体集積回
路装置。
【請求項７】２個の負荷素子と２個の第１導電型駆動
用ＭＩＳＦＥＴからなるフリップフロップ回路及び２個
の第１導電型転送用ＭＩＳＦＥＴを有するメモリセル
と、第１導電型ＭＩＳＦＥＴ及び第２導電型ＭＩＳＦＥ
Ｔを有するライトアンプ回路と、第１導電型ＭＩＳＦＥ
Ｔ及び第２導電型ＭＩＳＦＥＴを有する列選択回路と、
第１導電型ＭＩＳＦＥＴ及び第２導電型ＭＩＳＦＥＴを
有するワード・ドライバー回路と、第２導電型ＭＩＳＦ
ＥＴを有するデータ線負荷回路と、バイポーラトランジ
スタを有するプリセンスアンプ回路と、バイポーラトラ
ンジスタを有するメインセンスアンプ回路とを備え、前
記メモリセルの転送用ＭＩＳＦＥＴ及び前記ライトアン
プ回路、列選択回路、ワード・ドライバー回路の夫々の
第１導電型ＭＩＳＦＥＴは、ドレイン領域である高不純
物濃度の半導体領域の周囲にドレイン領域である低不純
物濃度の半導体領域を配置した２重ドレイン構造で構成
され、前記メモリセルの第１導電型転送用ＭＩＳＦＥＴ
のしきい値電圧は、前記メモリセルの第１導電型駆動用
ＭＩＳＦＥＴ及び前記ライトアンプ回路、列選択回路、
ワード・ドライバー回路の夫々の第１導電型ＭＩＳＦＥ
Ｔのしきい値電圧に比べて低く設定され、前記メモリセ
ルの第１導電型転送用ＭＩＳＦＥＴのドレイン領域であ
る低不純物濃度の半導体領域は、前記ライトアンプ回
路、列選択回路、ワード・ドライバー回路の夫々の第１
導電型ＭＩＳＦＥＴのドレイン領域である低不純物濃度
の半導体領域に比べて低い不純物濃度に設定されている
ことを特徴とする半導体集積回路装置。
【請求項８】請求項１乃至請求項７のうちいずれか１
項に記載の半導体集積回路装置において、前記負荷素子
は、珪素膜にソース領域、ドレイン領域及びチャネル形
成領域が形成された第２導電型負荷用ＴＦＴ又は珪素膜
からなる負荷用抵抗素子若しくは半導体基体の主面に構
成された第２導電型負荷用ＭＩＳＦＥＴで構成されてい
ることを特徴とする半導体集積回路装置。
【請求項９】請求項１乃至請求項８のうちいずれか１
項に記載の半導体集積回路装置において、前記第１導電
型駆動用ＭＩＳＦＥＴはシングル・ドレイン構造で構成
されていることを特徴とする半導体集積回路装置。
【請求項１０】請求項１乃至請求項９のうちいずれか
１項に記載の半導体集積回路装置において、ドレイン領
域が外部端子と入力初段回路又は出力最終段回路との間
の結線経路に電気的に接続され、ゲート電極及びソース
領域が基準電位に電位固定された第１導電型ＭＩＳＦＥ
Ｔを有する静電気破壊防止回路を備え、この静電気破壊
防止回路の第１導電型ＭＩＳＦＥＴはシングル・ドレイ
ン構造で構成されていることを特徴とする半導体集積回
路装置。
【請求項１１】請求項１０に記載の半導体集積回路装
置において、前記静電気破壊防止回路の第１導電型ＭＩ
ＳＦＥＴのしきい値電圧は、前記メモリセルの第１導電
型転送用ＭＩＳＦＥＴのしきい値電圧と異なっているこ
とを特徴とする半導体集積回路装置。