JPH06216345A - 半導体集積回路装置およびその製造方法 - Google Patents

半導体集積回路装置およびその製造方法

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JPH06216345A
JPH06216345A JP5004502A JP450293A JPH06216345A JP H06216345 A JPH06216345 A JP H06216345A JP 5004502 A JP5004502 A JP 5004502A JP 450293 A JP450293 A JP 450293A JP H06216345 A JPH06216345 A JP H06216345A
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修二 池田
Satoshi Meguro
怜 目黒
Masaichiro Asayama
匡一郎 朝山
Eri Fujita
絵里 藤田
Koichiro Ishibashi
孝一郎 石橋
Toshiro Aoto
敏郎 青砥
Sadayuki Morita
貞幸 森田
Atsuyoshi Koike
淳義 小池
Masayuki Kojima
雅之 児島
Yasuo Kiguchi
保雄 木口
Kazuyuki Sukou
一行 須向
Fumiyuki Kanai
史幸 金井
Naotaka Hashimoto
直孝 橋本
Toshiaki Yamanaka
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    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

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  • Static Random-Access Memory (AREA)
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Abstract

(57)【要約】 【目的】 メモリセルとその他の周辺回路を共にＣＭＯ
ＳＦＥＴで構成したメモリＬＳＩの集積度を向上させ
る。 【構成】 ワード線ＷＬで制御される転送用ＭＩＳＦＥ
Ｔと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴか
らなるフリップフロップ回路とでメモリセルが構成され
たＳＲＡＭにおいて、負荷用ＭＩＳＦＥＴの上層を電源
電圧線（ＶCC) ２５Ａで被覆することにより、負荷用Ｍ
ＩＳＦＥＴのゲート電極２０と電源電圧線（ＶCC) ２５
Ａとの間でスタック構造の容量素子Ｃを形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、ＳＲＡＭ(Static Rand
om Access Memory) を有する半導体集積回路装置に適用
して有効な技術に関するものである。
【０００２】
【従来の技術】半導体記憶装置としてのＳＲＡＭは、相
補性データ線とワード線との交差部にフリップフロップ
回路と２個の転送用ＭＩＳＦＥＴ(Metal Insulator Sem
iconductor Field Effect Transistor) とで構成された
メモリセルが配置される。
【０００３】メモリセルの転送用ＭＩＳＦＥＴは、一方
の半導体領域がフリップフロップ回路の入出力端子に接
続され、他方の半導体領域が相補性データ線に接続され
る。
【０００４】また、ゲート電極にはワード線が接続さ
れ、このワード線により転送用ＭＩＳＦＥＴの導通、非
導通が制御される。
【０００５】メモリセルのフリップフロップ回路は情報
蓄積部として構成され、２個の駆動用ＭＩＳＦＥＴと２
個の負荷用抵抗素子とで構成される。駆動用ＭＩＳＦＥ
Ｔの一方の半導体領域（ドレイン）には転送用ＭＩＳＦ
ＥＴの一方の半導体領域が接続され、他方の半導体領域
（ソース）には基準電圧線が接続され、ゲート電極には
転送用ＭＩＳＦＥＴの他方の半導体領域が接続される。
【０００６】負荷用抵抗素子の一端側には転送用ＭＩＳ
ＦＥＴの一方の半導体領域が接続され、他端側には電源
電圧線が接続される。負荷用抵抗素子は、メモリセルの
占有面積を縮小し、集積度を向上させるために、駆動用
ＭＩＳＦＥＴの上部に積層される。
【０００７】近年、この種のＳＲＡＭは、情報の大容量
化および動作速度の高速化を図ることを目的として高集
積化が進められているが、特開平３−２３４０５５号公
報には、ＳＲＡＭの高集積化に最適な技術が記載されて
いる。
【０００８】上記公報記載の技術は、メモリセルの駆動
用ＭＩＳＦＥＴのゲート電極と転送用ＭＩＳＦＥＴのゲ
ート電極（ワード線）とを異なる導電層で構成し、駆動
用ＭＩＳＦＥＴと転送用ＭＩＳＦＥＴとを互いにゲート
長方向を交差させて配置し、ワード線を駆動用ＭＩＳＦ
ＥＴのゲート電極のゲート長方向に延在すると共に、こ
のゲート電極の一部に交差させている。
【０００９】このような技術によれば、メモリセルの駆
動用ＭＩＳＦＥＴおよびワード線のそれぞれの一部を重
ね合わせることにより、この重ね合わせた領域に相当す
る分、駆動用ＭＩＳＦＥＴのゲート幅方向においてメモ
リセルの占有面積を縮小することができるので、ＳＲＡ
Ｍの集積度を向上させることができる。
【００１０】また、上記公報記載の技術は、メモリセル
の第１転送用ＭＩＳＦＥＴのゲート電極上に第１ワード
線を接続すると共に、第２転送用ＭＩＳＦＥＴのゲート
電極に第１ワード線と離隔し、かつ同一方向に延在する
第２ワード線を接続し、この第１ワード線と第２ワード
線との間に、第１転送用ＭＩＳＦＥＴの一方の半導体領
域にドレイン領域が接続された第１駆動用ＭＩＳＦＥＴ
と第２転送用ＭＩＳＦＥＴの一方の半導体領域にドレイ
ン領域が接続された第２駆動用ＭＩＳＦＥＴとを配置
し、第１転送用ＭＩＳＦＥＴおよび第１駆動用ＭＩＳＦ
ＥＴの平面形状と第２転送用ＭＩＳＦＥＴおよび第２駆
動用ＭＩＳＦＥＴの平面形状とをメモリセルの中心点に
対して点対称に構成し、さらに第１および第２転送用Ｍ
ＩＳＦＥＴのゲート幅寸法を、第１および第２駆動用Ｍ
ＩＳＦＥＴのゲート幅寸法に比べて小さく構成してい
る。
【００１１】このような技術によれば、メモリセル内、
特に第１転送用ＭＩＳＦＥＴと第２転送用ＭＩＳＦＥＴ
との間および第１駆動用ＭＩＳＦＥＴと第２駆動用ＭＩ
ＳＦＥＴとの間において、フォトリソグラフィ工程での
合わせ余裕を大きくすることができるので、各素子の寸
法ばらつきを低減し、メモリセルの安定動作を確保でき
ることから、各素子の寸法を縮小してメモリセルの占有
面積を縮小し、ＳＲＡＭの集積度を向上させることがで
きる。
【００１２】また、このような技術によれば、メモリセ
ル内の第１転送用ＭＩＳＦＥＴおよび第１駆動用ＭＩＳ
ＦＥＴと第２転送用ＭＩＳＦＥＴおよび第２駆動用ＭＩ
ＳＦＥＴとの間の離隔寸法を第１駆動用ＭＩＳＦＥＴと
第２駆動用ＭＩＳＦＥＴとの間の素子分離領域の寸法で
一義的に律則し、この離隔寸法から無駄な寸法（駆動用
ＭＩＳＦＥＴと転送用ＭＩＳＦＥＴの間に相当する空領
域）を排除できるので、メモリセルの占有面積を縮小
し、ＳＲＡＭの集積度を向上させることができる。
【００１３】また、上記公報記載の技術は、メモリセル
の２個の転送用ＭＩＳＦＥＴのゲート電極のそれぞれに
２本のワード線を接続している。
【００１４】このような技術によれば、２個の転送用Ｍ
ＩＳＦＥＴのゲート電極間を接続するワード線のメモリ
セル内での引回し（メモリセル当たり１本のワード線の
場合）を排除できるので、２本のワード線のそれぞれを
ほぼ直線で延在し、かつその長さを短くでき、ワード線
の抵抗値を低減することができることから、メモリセル
の情報の書込み動作および読出し動作を速め、ＳＲＡＭ
の動作速度の高速化を図ることができる。
【００１５】また、上記公報記載の技術は、スタンバイ
電流を低減するために、メモリセルのフリップフロップ
回路を２個の駆動用ＭＩＳＦＥＴと２個の負荷用ＭＩＳ
ＦＥＴとで構成した、いわゆる完全ＣＭＯＳ構造を採用
している。この負荷用ＭＩＳＦＥＴは、メモリセルの占
有面積を縮小し、集積度を向上させるために、駆動用Ｍ
ＩＳＦＥＴの上部に積層されている。
【００１６】
【発明が解決しようとする課題】本発明者は、より高集
積、高速のＳＲＡＭを開発するにあたり、前記従来技術
に次のような問題点があることを見出した。
【００１７】前記従来技術は、メモリセルの駆動用ＭＩ
ＳＦＥＴのゲート電極とその上層に形成された負荷用Ｍ
ＩＳＦＥＴのゲート電極との間で容量素子を構成してい
るため、大容量の容量素子を形成することが困難で、Ｓ
ＲＡＭの微細化に伴い、メモリセルのα線ソフトエラー
耐性が不充分になるという問題がある。
【００１８】また、前記従来技術は、メモリセルの一方
の駆動用ＭＩＳＦＥＴのドレイン領域、一方の負荷用Ｍ
ＩＳＦＥＴのゲート電極、他方の駆動用ＭＩＳＦＥＴの
ゲート電極、他方の負荷用ＭＩＳＦＥＴのドレイン領域
のそれぞれを複数のコンタクトホールを通じて相互に接
続しているため、コンタクトホールの占有面積が大きく
なり、これがメモリセルの面積縮小の妨げになるという
問題がある。
【００１９】本発明の目的は、ＳＲＡＭのメモリセルの
α線ソフトエラー耐性を向上させることのできる技術を
提供することにある。
【００２０】本発明の目的は、ＳＲＡＭの集積度を向上
させることのできる技術を提供することにある。
【００２１】本発明の目的は、ＳＲＡＭの動作速度の高
速化を図ることのできる技術を提供することにある。
【００２２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
【００２４】(1).ワード線で制御される転送用ＭＩＳＦ
ＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴ
からなるフリップフロップ回路とでメモリセルが構成さ
れたＳＲＡＭを有する半導体集積回路装置において、半
導体基板の主面上に形成した第１導電膜で前記駆動用Ｍ
ＩＳＦＥＴのゲート電極を構成し、前記半導体基板の主
面上に形成した第２導電膜で前記転送用ＭＩＳＦＥＴの
ゲート電極を構成し、前記第１および第２導電膜の上層
に形成した第３導電膜で前記負荷用ＭＩＳＦＥＴのチャ
ネル領域、ソース領域およびドレイン領域を構成し、前
記第３導電層の上層に形成した第４導電膜で前記負荷用
ＭＩＳＦＥＴのゲート電極を構成し、前記第４導電膜の
上層に形成した第５導電膜で前記負荷用ＭＩＳＦＥＴの
ソース領域に接続される電源電圧線を構成し、前記電源
電圧線を前記負荷用ＭＩＳＦＥＴと重なるように配置
し、前記負荷用ＭＩＳＦＥＴのゲート電極を構成する前
記第４導電膜と前記電源電圧線を構成する前記第５導電
膜との間で容量素子を構成する。
【００２５】(2).前記(1) のＳＲＡＭにおいて、第１お
よび第２導電膜の上層に形成した第６導電膜で駆動用Ｍ
ＩＳＦＥＴのソース領域に接続される基準電圧線を構成
し、前記第６導電膜の上層に負荷用ＭＩＳＦＥＴのチャ
ネル領域、ソース領域およびドレイン領域を構成する第
３導電膜を形成し、前記負荷用ＭＩＳＦＥＴが設けられ
ていない領域上の前記第６導電層に開孔を設ける。
【００２６】(3).前記(1) のＳＲＡＭにおいて、一方の
駆動用ＭＩＳＦＥＴのドレイン領域上に形成したコンタ
クトホールを通じて前記一方の駆動用ＭＩＳＦＥＴのド
レイン領域、一方の負荷用ＭＩＳＦＥＴのゲート電極、
他方の駆動用ＭＩＳＦＥＴのゲート電極、他方の負荷用
ＭＩＳＦＥＴのドレイン領域のそれぞれを相互に接続す
る。
【００２７】(4).前記(3) のＳＲＡＭにおいて、第１お
よび第２導電膜の上層に形成した第６導電膜で駆動用Ｍ
ＩＳＦＥＴのソース領域に接続される基準電圧線を構成
し、前記第６導電膜の上層に負荷用ＭＩＳＦＥＴのチャ
ネル領域、ソース領域およびドレイン領域を構成する第
３導電膜を形成し、前記駆動用ＭＩＳＦＥＴのドレイン
領域上に形成したコンタクトホールの周囲を前記第２導
電膜および前記第６導電膜で囲み、前記第２導電膜およ
び前記第６導電膜の上層に厚い絶縁膜を形成する。
【００２８】(5).前記(1) のＳＲＡＭにおいて、第１お
よび第２導電膜の上層に形成した第６導電膜で駆動用Ｍ
ＩＳＦＥＴのソース領域に接続される基準電圧線を構成
し、前記第６導電膜の上層に負荷用ＭＩＳＦＥＴのチャ
ネル領域、ソース領域およびドレイン領域を構成する第
３導電膜を形成し、転送用ＭＩＳＦＥＴのドレイン領域
上に前記第６導電膜でパッド層を形成し、前記パッド層
を介して前記転送用ＭＩＳＦＥＴのドレイン領域にデー
タ線を接続する。
【００２９】(6).前記(1) のＳＲＡＭにおいて、第１お
よび第２導電膜の上層に形成した第６導電膜で駆動用Ｍ
ＩＳＦＥＴのソース領域に接続される基準電圧線を構成
し、前記第６導電膜の上層に負荷用ＭＩＳＦＥＴのチャ
ネル領域、ソース領域およびドレイン領域を構成する第
３導電膜を形成し、周辺回路の一部を構成するｎチャネ
ル型ＭＩＳＦＥＴの一方の半導体領域上に前記第６導電
膜でパッド層を形成し、前記パッド層を介して前記ｎチ
ャネル型ＭＩＳＦＥＴの一方の半導体領域に配線を接続
する。
【００３０】(7).前記(1) のＳＲＡＭにおいて、第１お
よび第２導電膜の上層に形成した第６導電膜で駆動用Ｍ
ＩＳＦＥＴのソース領域に接続される基準電圧線を構成
し、前記第６導電膜の上層に負荷用ＭＩＳＦＥＴのチャ
ネル領域、ソース領域およびドレイン領域を構成する第
３導電膜を形成し、周辺回路の一部を構成するｐチャネ
ル型ＭＩＳＦＥＴの一方の半導体領域上に第５導電膜で
パッド層を形成し、前記パッド層を介して前記ｐチャネ
ル型ＭＩＳＦＥＴの一方の半導体領域に配線を接続す
る。
【００３１】(8).前記(1) のＳＲＡＭにおいて、周辺回
路の一部を構成する非対称構造のｎチャネル型ＭＩＳＦ
ＥＴのソース領域を高濃度のｎ+ 型半導体領域と低濃度
のｎ型半導体領域とで構成した２重拡散ドレイン構造と
し、ドレイン領域を高濃度のｎ+ 型半導体領域と低濃度
のｎ型半導体領域とで構成したＬＤＤ構造とする。
【００３２】(9).前記(1) のＳＲＡＭにおいて、周辺回
路の一部を構成するｎチャネル型ＭＩＳＦＥＴのソース
領域、ドレイン領域のそれぞれを高濃度のｎ+ 型半導体
領域と低濃度のｎ型半導体領域とで構成したＬＤＤ構造
とし、前記低濃度のｎ型半導体領域の下に低濃度のｐ型
半導体領域を形成する。
【００３３】(10). 前記(1) のＳＲＡＭにおいて、周辺
回路の一部を構成するｐチャネル型ＭＩＳＦＥＴのソー
ス領域、ドレイン領域のそれぞれを高濃度のｐ+ 型半導
体領域と低濃度のｐ型半導体領域とで構成したＬＤＤ構
造とし、前記低濃度のｐ型半導体領域の下に低濃度のｎ
型半導体領域を形成する。
【００３４】(11). 前記(1) のＳＲＡＭにおいて、負荷
用ＭＩＳＦＥＴのゲート電極を構成する第４導電層と前
記電源電圧線を構成する第５導電層との間の絶縁膜を、
酸化シリコン膜とその上に形成した窒化シリコン膜との
積層膜で構成する。
【００３５】(12). ワード線で制御される転送用ＭＩＳ
ＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥ
Ｔからなるフリップフロップ回路とでメモリセルが構成
されたＳＲＡＭを有する半導体集積回路装置の製造方法
において、半導体基板の主面上に形成した第１導電膜で
前記駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、
前記半導体基板の主面上に形成した第２導電膜で前記転
送用ＭＩＳＦＥＴのゲート電極を形成する工程、前記第
１および第２導電膜の上層に形成した第３導電膜で前記
駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧
線を形成する工程、前記第３導電膜の上層に形成した第
４導電膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソ
ース領域およびドレイン領域を形成する工程、前記駆動
用ＭＩＳＦＥＴのドレイン領域上にコンタクトホールを
形成する工程、前記第４導電膜の上層に形成した第５導
電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を形成し、
前記コンタクトホールを通じて前記駆動用ＭＩＳＦＥＴ
のドレイン領域、前記負荷用ＭＩＳＦＥＴのゲート電
極、他方の駆動用ＭＩＳＦＥＴのゲート電極、他方の負
荷用ＭＩＳＦＥＴのドレイン領域のそれぞれを相互に接
続する工程を有する。
【００３６】(13). ワード線で制御される転送用ＭＩＳ
ＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥ
Ｔからなるフリップフロップ回路とでメモリセルが構成
されたＳＲＡＭを有する半導体集積回路装置の製造方法
において、半導体基板の主面上に形成した第１導電膜で
前記駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、
前記半導体基板の主面上に形成した第２導電膜で前記転
送用ＭＩＳＦＥＴのゲート電極を形成する工程、前記第
１および第２導電膜の上層に形成した第３導電膜で前記
駆動用ＭＩＳＦＥＴのソース領域に接続される基準電圧
線を形成する工程、前記第３導電膜の上層に形成した第
４導電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を形成
する工程、前記第４導電膜の上層に形成した絶縁膜をエ
ッチングして前記負荷用ＭＩＳＦＥＴのゲート電極の側
壁にサイドウォールスペーサを形成する工程、前記第４
導電膜を熱酸化してその表面に前記負荷用ＭＩＳＦＥＴ
のゲート絶縁膜を形成する工程、前記負荷用ＭＩＳＦＥ
Ｔのゲート絶縁膜の上層に形成した第５導電膜で前記負
荷用ＭＩＳＦＥＴのチャネル領域、ソース領域およびド
レイン領域を形成する工程を有する。
【００３７】(14). ワード線で制御される転送用ＭＩＳ
ＦＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥ
Ｔからなるフリップフロップ回路とでメモリセルが構成
されたＳＲＡＭを有する半導体集積回路装置の製造方法
であって、半導体基板の主面上に形成した第１導電膜で
前記駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、
前記第１導電膜の上層に絶縁膜を形成する工程、前記絶
縁膜の上層に第２導電膜を形成する工程、前記半導体基
板の主面に不純物を導入して前記駆動用ＭＩＳＦＥＴの
ソース領域、ドレイン領域を形成する工程、前記第２導
電膜をエッチングして前記駆動用ＭＩＳＦＥＴのゲート
電極の上層のみに前記第２導電膜を残す工程、前記第２
導電膜の上層に第２絶縁膜を形成する工程、前記第２絶
縁膜および前記絶縁膜を順次エッチングして前記駆動用
ＭＩＳＦＥＴのソース領域上にコンタクトホールを形成
する工程、前記第２絶縁膜の上層に形成した第３導電膜
をエッチングすることにより、前記コンタクトホールを
通じて前記駆動用ＭＩＳＦＥＴのソース領域に接続され
る基準電圧線を形成すると共に、前記コンタクトホール
の側壁を通じて前記駆動用ＭＩＳＦＥＴのゲート電極上
の前記第２導電膜と前記基準電圧線とを接続する工程を
有する。
【００３８】
【作用】上記した手段(1) によれば、負荷用ＭＩＳＦＥ
Ｔのゲート電極と、このゲート電極の上を覆う大面積の
電源電圧線との間で容量素子Ｃを構成することにより、
大容量の容量素子を形成することができるので、メモリ
セルのα線ソフトエラー耐性を向上させることができ
る。
【００３９】上記した手段(2) によれば、電源電圧線の
一部に開孔を形成してその比抵抗値を低減することによ
り、電源電圧線を通じてメモリセルに供給される電源電
位の低下を抑制することができるので、ＳＲＡＭの動作
の安定化を図ることができる。
【００４０】上記した手段(3) および(12)によれば、半
導体基板の主面に形成された一方の駆動用ＭＩＳＦＥＴ
のドレイン領域と、一方の負荷用ＭＩＳＦＥＴのゲート
電極と、他方の負荷用ＭＩＳＦＥＴのドレイン領域と、
他方の駆動用ＭＩＳＦＥＴのゲート電極とを１個のコン
タクトホールを通じて相互に接続することにより、これ
らの導電層を複数のコンタクトホールを通じて接続する
場合に比べて、コンタクトホールの占有面積に相当する
分、メモリセルの占有面積を縮小することができる。ま
た、これらの導電層を複数のコンタクトホールを通じて
接続する場合に比べて、製造工程数を低減することがで
きる。
【００４１】上記した手段(4) によれば、駆動用ＭＩＳ
ＦＥＴのドレイン領域上に形成したコンタクトホールの
周囲を第２導電膜および第６導電膜で囲むと共に、第２
導電膜および第６導電膜の上層の厚い絶縁膜で囲むこと
により、コンタクトホールを開孔する際の合わせ余裕を
大きくすることができる。
【００４２】上記した手段(5) によれば、基準電圧線を
構成する第６導電膜で形成したパッド層を介して転送用
ＭＩＳＦＥＴのドレイン領域にデータ線を接続すること
により、ドレイン領域上に形成するコンタクトホールの
合わせ余裕が不要となるので、転送用ＭＩＳＦＥＴのド
レイン領域の面積を縮小することができる。
【００４３】上記した手段(6) によれば、第６導電膜で
形成したパッド層を介して周辺回路の一部を構成するｎ
チャネル型ＭＩＳＦＥＴの一方の半導体領域に配線を接
続することにより、この半導体領域上に形成するコンタ
クトホールの合わせ余裕が不要となるので、ｎチャネル
型ＭＩＳＦＥＴの半導体領域の面積を縮小することがで
きる。
【００４４】上記した手段(7) によれば、第５導電膜で
形成したパッド層を介して周辺回路の一部を構成するｐ
チャネル型ＭＩＳＦＥＴの一方の半導体領域に配線を接
続することにより、この半導体領域上に形成するコンタ
クトホールの合わせ余裕が不要となるので、ｐチャネル
型ＭＩＳＦＥＴの半導体領域の面積を縮小することがで
きる。
【００４５】上記した手段(8) によれば、周辺回路の一
部を構成する非対称構造のｎチャネル型ＭＩＳＦＥＴの
ソース領域を２重拡散ドレイン構造とすることにより、
ソース領域の抵抗値が低減され、電流駆動能力を向上さ
せることができる。また、ドレイン領域をＬＤＤ構造と
することにより、ドレイン領域の耐圧を向上させること
ができる。
【００４６】上記した手段(9) によれば、低濃度のｎ型
半導体領域の下に低濃度のｐ型半導体領域を形成するこ
とにより、ｎチャネル型ＭＩＳＦＥＴの短チャネル効果
を低減することができる。
【００４７】上記した手段(10)によれば、低濃度のｐ型
半導体領域の下に低濃度のｎ型半導体領域を形成するこ
とにより、ｐチャネル型ＭＩＳＦＥＴの短チャネル効果
を低減することができる。
【００４８】上記した手段(11)によれば、第５導電膜の
下層の絶縁膜を酸化シリコン膜とその上に形成した窒化
シリコン膜との積層膜で構成することにより、第５導電
膜をエッチングして電源電圧線を形成する際、下層の絶
縁膜の削れを防止することができるので、第５導電膜と
この絶縁膜と第４導電膜とで構成される容量素子の耐圧
を向上させることができる。
【００４９】上記した手段(13)によれば、負荷用ＭＩＳ
ＦＥＴのゲート電極の側壁にサイドウォールスペーサを
形成することにより、このゲート電極の角部がサイドウ
ォールスペーサで保護され、また、このゲート電極を熱
酸化することにより、その角部が丸くなるので、負荷用
ＭＩＳＦＥＴのゲート絶縁膜の耐圧を向上させることが
できる。また、ゲート絶縁膜を熱酸化法で形成すること
により、ＣＶＤ法で形成したゲート絶縁膜に比べてその
耐圧が向上する。
【００５０】上記した手段(14)によれば、駆動用ＭＩＳ
ＦＥＴのゲート電極と基準電圧線との間で容量素子が形
成される。この容量素子の誘電体膜を構成する絶縁膜と
第２絶縁膜との間には第２導電膜が形成されているの
で、実効的に誘電体膜の膜厚を薄くすることが可能とな
り、容量素子の容量増大を図ることができる。
【００５１】以下、実施例を用いて本発明を詳述する。
なお、実施例を説明するための全図において同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
【００５２】
【実施例１】図２は、本発明の一実施例であるＳＲＡＭ
の全体の概略構成（チップレイアウト）図であり、図３
は、その一部を拡大して示す概略構成図である。
【００５３】長方形の半導体チップ１の主面には、特に
限定はされないが、例えば１６メガビット〔Mbit〕の大
容量を有するＳＲＡＭが形成されている。このＳＲＡＭ
のメモリセルアレイは、４個のメモリブロックＭＢ（Ｍ
Ｂ1 〜ＭＢ4)からなり、各メモリブロックＭＢは、３２
個のサブアレイＳＭＡで構成されている。また、各サブ
アレイＳＭＡは、１０２４行×１２８列のメモリセルで
構成されている。
【００５４】各メモリブロックＭＢの一端には、ロード
回路ＬＯＡＤが配置されており、他端には、Ｙセレクタ
回路ＹＳＷ、Ｙデコーダ回路ＹＤＥＣおよびセンスアン
プ回路ＳＡが配置されている。また、各メモリブロック
ＭＢの中央部には、Ｘデコーダ回路ＸＤＥＣが配置され
ている。
【００５５】図３に示すように、メモリブロックＭＢを
構成するサブアレイＳＭＡのそれぞれの一端には、ワー
ドデコーダ回路ＷＤＥＣが配置されている。このワード
デコーダ回路ＷＤＥＣは、メモリブロックＭＢの上を列
方向に延在するメインワード線ＭＷＬを介して前記Ｘデ
コーダ回路ＸＤＥＣで選択される。
【００５６】ワードデコーダ回路ＷＤＥＣは、サブアレ
イＳＭＡの上を列方向に延在するサブワード線ＳＷＬを
介して、このサブワード線ＳＷＬと平行に延在するワー
ド線ＷＬを選択する。ワード線ＷＬは、列方向に配列さ
れたメモリセルＭＣ毎に配置され、各メモリセルＭＣに
は、同一選択信号が印加される２本のワード線ＷＬ（第
１ワード線、第２ワード線）が接続されている。
【００５７】サブアレイＳＭＡの上には、前記メインワ
ード線ＭＷＬ、サブワード線ＳＷＬおよびワード線ＷＬ
と交差する方向（行方向）に延在する相補性データ線Ｄ
Ｌが配置されている。相補性データ線ＤＬは、互いに平
行に延在する２本のデータ線（第１データ線、第２デー
タ線）からなり、行方向に配列されたメモリセルＭＣ毎
に配置されている。相補性データ線ＤＬの一端は、ロー
ド回路ＬＯＡＤに接続され、他端はＹセレクタ回路ＹＳ
Ｗを介してセンスアンプ回路ＳＡに接続されている。
【００５８】図４は、上記サブアレイＳＭＡに配置され
たメモリセルＭＣの等価回路図である。
【００５９】メモリセルＭＣは、フリップフロップ回路
と２個の転送用ＭＩＳＦＥＴＱｔ1、Ｑｔ2 とで構成さ
れ、第１ワード線ＷＬ1 および第２ワード線ＷＬ2 と相
補性データ線ＤＬ（第１データ線ＤＬ1 および第２デー
タ線ＤＬ2 ）との交差部に配置されている。フリップフ
ロップ回路は、情報蓄積部として構成され、１ビットの
情報（“１”または“０”）を記憶する。
【００６０】メモリセルＭＣの２個の転送用ＭＩＳＦＥ
ＴＱｔ1 、Ｑｔ2 は、ｎチャネル型で構成され、フリッ
プフロップ回路の一対の入出力端子にそれぞれのソース
領域が接続されている。転送用ＭＩＳＦＥＴＱｔ1 のソ
ース領域またはドレイン領域の一方は、第１データ線Ｄ
Ｌ1 に接続され、そのゲート電極は、第１ワード線ＷＬ
1 に接続されている。転送用ＭＩＳＦＥＴＱｔ2 のソー
ス領域またはドレイン領域の一方は、第２データ線ＤＬ
2 に接続され、そのゲート電極は、第２ワード線ＷＬ2
に接続されている。
【００６１】フリップフロップ回路は、ｎチャネル型で
構成された２個の駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 お
よびｐチャネル型で構成された２個の負荷用ＭＩＳＦＥ
ＴＱｐ1 、Ｑｐ2 で構成されている。すなわち、本実施
例のＳＲＡＭのメモリセルＭＣは、完全ＣＭＯＳ構造で
構成されている。
【００６２】駆動用ＭＩＳＦＥＴＱｄ1 および負荷用Ｍ
ＩＳＦＥＴＱｐ1 は、互いのドレイン領域が接続され、
かつ互いのゲート電極が接続されてＣＭＯＳを構成して
いる。同様に、駆動用ＭＩＳＦＥＴＱｄ2 および負荷用
ＭＩＳＦＥＴＱｐ2 は、互いのドレイン領域が接続さ
れ、かつ互いのゲート電極が接続されてＣＭＯＳを構成
している。
【００６３】駆動用ＭＩＳＦＥＴＱｄ1 および負荷用Ｍ
ＩＳＦＥＴＱｐ1 のそれぞれのドレイン領域は、転送用
ＭＩＳＦＥＴＱｔ1 のソース領域またはドレイン領域の
他方に接続され、かつ駆動用ＭＩＳＦＥＴＱｄ2 および
負荷用ＭＩＳＦＥＴＱｐ2 のそれぞれのゲート電極に接
続されている。
【００６４】駆動用ＭＩＳＦＥＴＱｄ2 および負荷用Ｍ
ＩＳＦＥＴＱｐ2 のそれぞれのドレイン領域（フリップ
フロップ回路の他方の入出力端子）は、転送用ＭＩＳＦ
ＥＴＱｔ2 のソース領域またはドレイン領域の他方に接
続され、かつ駆動用ＭＩＳＦＥＴＱｄ1 および負荷用Ｍ
ＩＳＦＥＴＱｐ1 のそれぞれのゲート電極に接続されて
いる。
【００６５】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれ
ぞれのソース領域は、基準電圧線（ＶSS) に接続され、
負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれぞれのソース
領域は、電源電圧線（ＶCC) に接続されている。基準電
圧（ＶSS) は、例えば０Ｖ（グランド電位）であり、電
源電圧（ＶCC) は、例えば５Ｖである。
【００６６】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれ
ぞれのゲート電極と電源電圧線（ＶCC) との間には、容
量素子Ｃが構成されている。この容量素子Ｃは、メモリ
セルＭＣのα線ソフトエラー耐性の向上を目的としてお
り、その構成については後に詳述する。
【００６７】上記のようなメモリセルＭＣを有する本実
施例のＳＲＡＭは、前記図２および図３に示すように、
Ｘデコーダ回路ＸＤＥＣによりメインワード線ＭＷＬを
介してサブアレイＳＭＡのワードデコーダ回路ＷＤＥＣ
の１つを選択し、この選択されたワードデコーダ回路Ｗ
ＤＥＣによりサブワード線ＳＷＬを介してワード線ＷＬ
（第１ワード線ＷＬ1 および第２ワード線ＷＬ2 ）を選
択する。なお、後述するが、ワード線ＷＬは第２層目の
ゲート材で構成され、サブワード線ＳＷＬは第１層目の
配線材で構成される。
【００６８】すなわち、本実施例のＳＲＡＭは、サブア
レイＳＭＡの上を延在する複数のワード線ＷＬのうちの
１組のワード線ＷＬ（第１ワード線ＷＬ1 および第２ワ
ード線ＷＬ2 ）をワードデコーダ回路ＷＤＥＣおよびＸ
デコーダ回路ＸＤＥＣにより選択するデバイデッドワー
ドライン方式を採用し、この１組の第１ワード線ＷＬ1
および第２ワード線ＷＬ2 をサブワード線ＳＷＬを介し
てワードデコーダ回路ＷＤＥＣに接続するダブルワード
ライン方式を採用している。
【００６９】各メモリブロックＭＢに配置された前記Ｘ
デコーダ回路ＸＤＥＣ、Ｙセレクタ回路ＹＳＷ、Ｙデコ
ーダ回路ＹＤＥＣ、センスアンプ回路ＳＡ、ロード回路
ＬＯＡＤなどは、ＳＲＡＭの周辺回路を構成している。
これらの周辺回路は、ＣＭＯＳで構成され、メモリセル
ＭＣの情報の書込み動作、保持動作、読出し動作などを
制御する。
【００７０】次に、上記ＳＲＡＭのメモリセルＭＣの具
体的な構成について、図１および図５〜図１４を用いて
説明する。
【００７１】図１に示すように、ｎ- 型シリコン単結晶
からなる半導体基板（ウエハ）１の主面には、ｐ- 型ウ
エル２ｐが形成され、このｐ- 型ウエル２ｐの非活性領
域の主面には、酸化シリコン膜からなる素子分離用のフ
ィールド絶縁膜３が形成されている。このフィールド絶
縁膜３の下には、反転防止用のｐ型チャネルストッパ領
域４が形成されている。
【００７２】半導体基板１の主面に形成された上記フィ
ールド絶縁膜３のパターンレイアウトを図５に示す。図
中、二点鎖線で囲んだ長方形の領域は、メモリセルＭＣ
１個分の占有領域である。
【００７３】ＳＲＡＭのメモリセルＭＣを構成する前記
転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2、駆動用ＭＩＳＦＥ
ＴＱｄ1 、Ｑｄ2 および負荷用ＭＩＳＦＥＴＱｐ1 、Ｑ
ｐ2のうち、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 および
駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれぞれは、前記
フィールド絶縁膜３で囲まれたｐ- 型ウエル２ｐの活性
領域の主面に形成され、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑ
ｐ2 は、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の上層に形
成されている。
【００７４】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 は、ゲ
ート絶縁膜５、ゲート電極６、ｎ型の半導体領域（ソー
ス領域、ドレイン領域）７で構成されている。図１に
は、２個の駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のうち、
駆動用ＭＩＳＦＥＴＱｄ1 の一方の半導体領域（ドレイ
ン領域）７と、駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極
６および一方の半導体領域（ソース領域）７とが示して
ある。
【００７５】図６に示すように、駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 のそれぞれのゲート電極６は、行方向（相
補性データ線ＤＬの延在方向またはＹ方向）に沿って延
在されている。すなわち、駆動用ＭＩＳＦＥＴＱｄ1 、
Ｑｄ2 は、ゲート長（Ｌｇ）方向と列方向（ワード線Ｗ
Ｌの延在方向またはＸ方向）とが一致するように配置さ
れている。
【００７６】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲー
ト電極６の一端側は、少なくとも製造プロセスにおける
マスク合わせ余裕寸法に相当する分、フィールド絶縁膜
３上を行方向に突出している。駆動用ＭＩＳＦＥＴＱｄ
1 のゲート電極６の他端側は、フィールド絶縁膜３上を
介して駆動用ＭＩＳＦＥＴＱｄ2 の一方の半導体領域
（ドレイン領域）７上まで行方向に突出している。同様
に、駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極６の他端側
は、フィールド絶縁膜３上を介して駆動用ＭＩＳＦＥＴ
Ｑｄ1 の一方の半導体領域（ドレイン領域）７上まで行
方向に突出している。
【００７７】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲー
ト電極６は、第１層目のゲート材形成工程で形成され、
例えば多結晶シリコン膜で形成されている。この多結晶
シリコン膜には、抵抗値を低減するためにｎ型不純物
（リン（Ｐ）またはヒ素（Ａｓ））が導入されている。
ゲート電極６の上部には、ゲート電極６と上層の導電層
とを電気的に分離するための絶縁膜９が形成されてい
る。この絶縁膜９は、例えば酸化シリコン膜からなる。
【００７８】駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれ
ぞれの半導体領域（ソース領域、ドレイン領域）７は、
低不純物濃度のｎ型半導体領域７ａと高不純物濃度のｎ
+ 型半導体領域７ｂとで構成されている。ｎ型半導体領
域７ａおよびｎ+ 型半導体領域７ｂは、ゲート電極７お
よびその側壁に形成されたサイドウォールスペーサ８に
対して自己整合的に形成されている。
【００７９】このように、駆動用ＭＩＳＦＥＴＱｄ1 、
Ｑｄ2 は、それぞれの半導体領域（ソース領域、ドレイ
ン領域）７が、いわゆる２重拡散ドレイン(Double Diff
usedDrain) 構造で構成されている。この２重拡散ドレ
イン構造は、ソース領域、ドレイン領域間の電流経路に
おいて、ｎ型半導体領域７ａの寄生抵抗が後述するＬＤ
Ｄ(Lightly Doped Drain) 構造のｎ型半導体領域に比べ
て小さいので、後述するＬＤＤ構造で構成された転送用
ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 に比べて駆動能力〔gm〕が
高い。これにより、メモリセルＭＣの実効的なβレシオ
を大きくすることができるので、駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 のゲート幅を短くでき、駆動用ＭＩＳＦＥ
ＴＱｄ1 、Ｑｄ2 の占有面積を縮小してメモリセルＭＣ
の占有面積を縮小し、ＳＲＡＭの集積度を向上させるこ
とができる。
【００８０】メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ
1 、Ｑｔ2 は、前記フィールド絶縁膜３で囲まれたｐ-
型ウエル２ｐの活性領域の主面に形成されている。転送
用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 は、ゲート絶縁膜１０、
ゲート電極１１、ｎ型の半導体領域（ソース領域、ドレ
イン領域）１２で構成されている。図１には、２個の転
送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のうち、一方の転送用
ＭＩＳＦＥＴＱｔ1 のゲート絶縁膜１０、ゲート電極１
１、ｎ型の半導体領域（ソース領域およびドレイン領
域）１２が示してある。
【００８１】図７に示すように、転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のゲート電極１１は、列方向（ワード線Ｗ
Ｌの延在方向またはＸ方向）に沿って延在されている。
すなわち、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 は、その
ゲート長（Ｌｇ）方向が駆動用ＭＩＳＦＥＴＱｄ1 、Ｑ
ｄ2 のゲート長（Ｌｇ）方向と直交するように配置され
ている。転送用ＭＩＳＦＥＴＱｔ1 および駆動用ＭＩＳ
ＦＥＴＱｄ1 は、互いのゲート長（Ｌｇ）方向が直交す
るように配置されているので、一体に構成された部分を
中心にして、駆動用ＭＩＳＦＥＴＱｄ1 の活性領域は、
列方向に向かって配置され、転送用ＭＩＳＦＥＴＱｔ1
の活性領域は、行方向に向かって配置されている。
【００８２】転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲー
ト電極１１は、第２層目のゲート材形成工程で形成さ
れ、例えば多結晶シリコン膜と、この多結晶シリコン膜
よりも比抵抗値が小さい高融点金属シリサイド膜との積
層膜（ポリサイド膜）で構成されている。下層の多結晶
シリコン膜には、抵抗値を低減するためにｎ型不純物
（ＰまたはＡｓ）が導入されている。上層の高融点金属
シリサイド膜は、例えばＷＳｉX 、ＭｏＳｉX 、ＴｉＳ
ｉX 、ＴａＳｉX などからなる。転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のゲート電極１１の上層には、ゲート電極
１１と上層の導電層とを電気的に分離するための絶縁膜
１３が形成されている。この絶縁膜１３は、例えば酸化
シリコン膜からなる。
【００８３】転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の半導
体領域１２は、低不純物濃度のｎ型半導体領域１２ａと
高不純物濃度のｎ+ 型半導体領域１２ｂとで構成されて
いる。すなわち、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｄ2 の
半導体領域１２は、ＬＤＤ(Lightly Doped Drain) 構造
で構成されている。また、この低不純物濃度のｎ型半導
体領域１２ａの下には、低不純物濃度のｐ型半導体領域
１４が形成されている。
【００８４】転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の半導
体領域１２を構成するｎ型半導体領域１２ａ、ｎ+ 型半
導体領域１２ｂおよびｐ型半導体領域１４のうち、ｎ型
半導体領域１２ａおよびｐ型半導体領域１４は、ゲート
電極１１に対して自己整合的に形成され、ｎ+ 型半導体
領域１２ｂは、ゲート電極１１およびその側壁に形成さ
れたサイドウォールスペーサ１５に対して自己整合的に
形成されている。
【００８５】このように、転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 は、半導体領域１２がＬＤＤ構造で構成され、か
つ低不純物濃度のｎ型半導体領域１２ａの下に低不純物
濃度のｐ型半導体領域１４が形成されている。このＬＤ
Ｄ構造により、半導体領域１２の耐圧が向上し、その端
部の電荷強度を緩和することができるので、ホットキャ
リヤの発生量が低減され、かつｐ型半導体領域１４によ
り、短チャネル効果が抑制され、転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のしきい値電圧の変動を防止することがで
きる。また、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の占有
面積を縮小してメモリセルＭＣの占有面積を縮小し、Ｓ
ＲＡＭの集積度を向上させることができる。
【００８６】図７に示すように、転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 のそれぞれのゲート電極１１は、フィール
ド絶縁膜３上を列方向に延在するワード線ＷＬと一体に
構成されている。メモリセルＭＣのうち、転送用ＭＩＳ
ＦＥＴＱｔ1 のゲート電極１１には第１ワード線ＷＬ1
が接続され、転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１
１には第２ワード線ＷＬ2 が接続されている。
【００８７】すなわち、１個のメモリセルＭＣには、互
いに離隔し、かつ列方向に平行して延在する２本のワー
ド線ＷＬ（第１ワード線ＷＬ1 および第２ワード線ＷＬ
2 ）が配置されている。第１ワード線ＷＬ1 は、駆動用
ＭＩＳＦＥＴＱｄ1 のゲート電極７のフィールド絶縁膜
３上に突出した部分と交差し、第２ワード線ＷＬ2 は、
駆動用ＭＩＳＦＥＴＱｄ2 のゲート電極７のフィールド
絶縁膜３上に突出した部分と交差している。
【００８８】フィールド絶縁膜３で囲まれたｐ- 型ウエ
ル２ｐの活性領域の主面に形成された前記駆動用ＭＩＳ
ＦＥＴＱｄ1 、Ｑｄ2 および転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 の上層には、基準電圧線（ソース線：
ＶSS) １６Ａが配置されている。この基準電圧線
（ＶSS) １６Ａは、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2
のゲート絶縁膜５と同一層の絶縁膜に開孔されたコンタ
クトホール１７Ａを通じて、駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 のそれぞれの半導体領域（ソース領域）７
に接続されている。
【００８９】図８に示すように、サブアレイＳＭＡにお
いて、基準電圧線（ＶSS) １６Ａは、各メモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の半導体領域（ソ
ース領域）７上に開孔されたコンタクトホール１７Ａ上
の領域およびコンタクトホール１７Ａ間を結ぶ領域に一
体に構成されている。すなわち、基準電圧線（ＶSS)１
６Ａは、各メモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 に共通のソース線として構成されている。
また、基準電圧線（ＶSS) １６Ａは、列方向および行方
向において連続的に形成され、いわゆるメッシュ状に構
成されている。これにより、基準電圧線（ＶSS) １６Ａ
の抵抗値を低減することができる。
【００９０】基準電圧線１６Ａ（ＶSS) は、第３層目の
ゲート材形成工程で形成され、前記転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 のゲート電極１１と同様、例えば多結晶
シリコン膜と高融点金属シリサイド膜との積層膜（ポリ
サイド膜）で構成されている。下層の多結晶シリコン膜
には、抵抗値を低減するためにｎ型不純物（ＰまたはＡ
ｓ）が導入されている。上層の高融点金属シリサイド膜
は、例えばＷＳｉX 、ＭｏＳｉX 、ＴｉＳｉX 、ＴａＳ
ｉX などからなる。
【００９１】このように、基準電圧線（ＶSS) １６Ａお
よび前記ワード線ＷＬのそれぞれを多結晶シリコン膜と
高融点金属シリサイド膜との積層膜で構成したことによ
り、基準電圧線（ＶSS) １６Ａおよびワード線ＷＬのそ
れぞれの比抵抗値を低減することができるので、メモリ
セルＭＣの情報書込み動作および情報読出し動作を速
め、ＳＲＡＭの動作速度の高速化を図ることができる。
【００９２】図１および図８に示すように、転送用ＭＩ
ＳＦＥＴＱｔ1 、Ｑｔ2 の一方の半導体領域（ドレイン
領域）１２の上層には、基準電圧線（ＶSS) １６Ａと同
じ第３層目のゲート材で形成されたパッド層１６Ｂが配
置されている。このパッド層１６Ｂは、転送用ＭＩＳＦ
ＥＴＱｔ1 、Ｑｔ2 のゲート絶縁膜１０と同一層の絶縁
膜に開孔されたコンタクトホール１７Ｂを通じて、転送
用ＭＩＳＦＥＴＱｔ1、Ｑｔ2 の一方の半導体領域１２
に接続されている。
【００９３】図８に示すように、サブアレイＳＭＡにお
いて、パッド層１６Ｂは、各メモリセルＭＣの転送用Ｍ
ＩＳＦＥＴＱｔ1 、Ｑｔ2 の一方の半導体領域１２上に
開孔されたコンタクトホール１７Ｂ上の領域に島状に配
置されている。メモリセルＭＣ１個分の占有領域におけ
る駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート電極６、
転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート電極１１
（第１ワード線Ｗ1 、第２ワード線Ｗ2 ）および基準電
圧線（ＶSS) １６Ａ、パッド層１６Ｂの相互の配置を図
９に示す。
【００９４】メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ
1 、Ｑｐ2 のうち、負荷用ＭＩＳＦＥＴＱｐ1 は、駆動
用ＭＩＳＦＥＴＱｄ2 の領域上に配置され、負荷用ＭＩ
ＳＦＥＴＱｐ2 は、駆動用ＭＩＳＦＥＴＱｄ1 の領域上
に配置されている。負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2
のそれぞれは、ｐ型のソース領域１８Ｐ、ドレイン領域
１８Ｐ、ｎ型のチャネル領域１８Ｎ、ゲート絶縁膜１
９、ゲート電極２０で構成されている。図１には、負荷
用ＭＩＳＦＥＴＱｐ1 のソース領域１８Ｐ、ドレイン領
域１８Ｐ、チャネル領域１８Ｎおよびゲート絶縁膜１９
と、負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極２０が示し
てある。
【００９５】負荷用ＭＩＳＦＥＴＱｐ1 チャネル領域１
８Ｎは、絶縁膜２１、絶縁膜２２を介して駆動用ＭＩＳ
ＦＥＴＱｄ2 の上層に形成されている。負荷用ＭＩＳＦ
ＥＴＱｐ2 のチャネル領域１８Ｎは、絶縁膜２１、絶縁
膜２２を介して駆動用ＭＩＳＦＥＴＱｄ1 の上層に形成
されている。絶縁膜２１および絶縁膜２２は、例えば酸
化シリコン膜からなる。
【００９６】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のチャ
ネル領域１８Ｎのパターンレイアウトを図１０に示す。
図面を見易くするため、同図は、チャネル領域１８Ｎの
下層に形成された基準電圧線（ＶSS) １６Ａ、駆動用Ｍ
ＩＳＦＥＴＱｄ1 、Ｑｄ2 、転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 、フィールド絶縁膜３などの図示が省略し
てある。負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれぞれ
のチャネル領域１８Ｎは、第４層目のゲート材形成工程
で形成され、例えば多結晶シリコン膜１８で構成されて
いる。この多結晶シリコン膜１８の一部（ソース側）ま
たは全面には、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のし
きい値電圧をエンハンスメント型に設定するためのｎ型
不純物（例えばＰ）が導入されている。
【００９７】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれ
ぞれのチャネル領域１８Ｎの一端側にはドレイン領域１
８Ｐが、他端側にはソース領域１８Ｐがそれぞれ形成さ
れている。ドレイン領域１８Ｐおよびソース領域１８Ｐ
は、チャネル領域１８Ｎと同じ第４層目のゲート材（多
結晶シリコン膜１８）形成工程で形成され、チャネル領
域１８Ｎと一体に構成されている。第４層目のゲート材
（多結晶シリコン膜１８）のうち、ドレイン領域１８Ｐ
およびソース領域１８Ｐを構成する領域の多結晶シリコ
ン膜１８には、ｐ型不純物（例えばＢＦ2 またはホウ素
（Ｂ））が導入されている。
【００９８】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれ
ぞれのゲート絶縁膜１９は、負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 のチャネル領域１８Ｎ、ドレイン領域１８
Ｐおよびソース領域１８Ｐを構成する上記多結晶シリコ
ン膜の上層に形成されている。このゲート絶縁膜１９
は、例えば酸化シリコン膜からなる。
【００９９】負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれ
ぞれのゲート電極２０は、上記ゲート絶縁膜１９の上層
に形成されている。ゲート電極２０は、第５層目のゲー
ト材形成工程で形成され、例えば多結晶シリコン膜で構
成されている。この多結晶シリコン膜には、抵抗値を低
減するためにｎ型の不純物（例えばＰ）が導入されてい
る。
【０１００】図１１に示すように、負荷用ＭＩＳＦＥＴ
Ｑｐ1 、Ｑｐ2 のそれぞれのゲート電極２０は、行方向
に沿って延在されている。前記負荷用ＭＩＳＦＥＴＱｐ
1 、Ｑｐ2 のチャネル領域１８Ｎは、このゲート電極２
０と重なる領域に形成され、ドレイン領域１８Ｐ、ソー
ス領域１８Ｐは、その他の領域に形成されている。図面
を見易くするため、同図は、チャネル領域１８Ｎの下層
に形成された基準電圧線（ＶSS) １６Ａ、駆動用ＭＩＳ
ＦＥＴＱｄ1 、Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 、Ｑ
ｔ2 、フィールド絶縁膜３などの図示が省略してある。
【０１０１】図１、図１１および図１２に示すように、
２個の負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のうち、一方
の負荷用ＭＩＳＦＥＴＱｐ2 のゲート電極２０は、ゲー
ト絶縁膜１９、絶縁膜２２、絶縁膜９などを開孔して形
成したコンタクトホール２３を通じて、駆動用ＭＩＳＦ
ＥＴＱｄ1 の一方の半導体領域（ドレイン領域）７（転
送用ＭＩＳＦＥＴＱｔ1 の一方の半導体領域１２）と接
続されている。他方の負荷用ＭＩＳＦＥＴＱｐ1 のゲー
ト電極２０は、コンタクトホール２３を通じて、駆動用
ＭＩＳＦＥＴＱｄ2 の一方の半導体領域（ドレイン領
域）７（転送用ＭＩＳＦＥＴＱｔ2 の一方の半導体領域
１２）と接続されている。
【０１０２】図１に示すように、負荷用ＭＩＳＦＥＴＱ
ｐ2 のゲート電極２０と駆動用ＭＩＳＦＥＴＱｄ1 の一
方の半導体領域（ドレイン領域）７（転送用ＭＩＳＦＥ
ＴＱｔ1 の一方の半導体領域１２）とを接続する上記コ
ンタクトホール２３の側壁には、負荷用ＭＩＳＦＥＴＱ
ｐ1 のドレイン領域１８Ｐの断面が露出し、この露出し
たドレイン領域１８Ｐとゲート電極２０とがコンタクト
ホール２３の側壁の壁面で電気的に接続されている。ま
た、このコンタクトホール２３の側壁には、駆動用ＭＩ
ＳＱｄ2 のゲート電極６の一端の主面部が露出し、この
露出したゲート電極６と負荷用ＭＩＳＦＥＴＱｐ2 のゲ
ート電極２０とがコンタクトホール２３の側壁の壁面で
電気的に接続されている。
【０１０３】すなわち、負荷用ＭＩＳＦＥＴＱｐ2 のゲ
ート電極２０と、駆動用ＭＩＳＦＥＴＱｄ1 の一方の半
導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ
1 の一方の半導体領域１２）と、負荷用ＭＩＳＦＥＴＱ
ｐ1 のドレイン領域１８Ｐと、駆動用ＭＩＳＱｄ2 のゲ
ート電極６とは、１個のコンタクトホール２３を通じて
相互に接続されている。
【０１０４】図１には示さないが、同様に、負荷用ＭＩ
ＳＦＥＴＱｐ1 のゲート電極２０と駆動用ＭＩＳＦＥＴ
Ｑｄ2 の一方の半導体領域（ドレイン領域）７（転送用
ＭＩＳＦＥＴＱｔ2 の一方の半導体領域）とを接続する
コンタクトホール２３の側壁には、負荷用ＭＩＳＦＥＴ
Ｑｐ2 のドレイン領域１８Ｐの断面が露出し、この露出
したドレイン領域１８Ｐとゲート電極２０とがコンタク
トホール２３の側壁の壁面で電気的に接続されている。
また、このコンタクトホール２３の側壁には、駆動用Ｍ
ＩＳＱｄ1 のゲート電極６の一端の主面部が露出し、こ
の露出したゲート電極６と負荷用ＭＩＳＦＥＴＱｐ1 の
ゲート電極２０とがコンタクトホール２３の側壁の壁面
で電気的に接続されている。
【０１０５】すなわち、負荷用ＭＩＳＦＥＴＱｐ1 のゲ
ート電極２０と、駆動用ＭＩＳＦＥＴＱｄ2 の一方の半
導体領域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ
2 の一方の半導体領域１２）と、負荷用ＭＩＳＦＥＴＱ
ｐ2 のドレイン領域１８Ｐと、駆動用ＭＩＳＱｄ1 のゲ
ート電極６とは、１個のコンタクトホール２３を通じて
相互に接続されている。
【０１０６】このように、半導体基板１の主面に形成さ
れた駆動用ＭＩＳＦＥＴＱｄの一方の半導体領域（ドレ
イン領域）７（転送用ＭＩＳＦＥＴＱｔの一方の半導体
領域１２）と、第１層目のゲート材で構成された駆動用
ＭＩＳＦＥＴＱｄのゲート電極６と、第４層目のゲート
材で構成された負荷用ＭＩＳＦＥＴＱｐのドレイン領域
１８Ｐと、第５層目のゲート材で構成された負荷用ＭＩ
ＳＦＥＴＱｐのゲート電極２０とを１個のコンタクトホ
ール２３を通じて相互に接続することにより、これらの
導電層を複数のコンタクトホールを通じて接続する場合
に比べて、コンタクトホールの占有面積に相当する分、
メモリセルＭＣの占有面積を縮小することができるの
で、ＳＲＡＭの集積度を向上させることができる。
【０１０７】図１および図１３に示すように、負荷用Ｍ
ＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２０の上層に
は、絶縁膜２４を介して電源電圧線（ＶCC) ２５Ａが配
置されている。電源電圧線（ＶCC) ２５Ａは、絶縁膜２
４に開孔されたコンタクトホール２６Ａを通じて、負荷
用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれぞれのソース領域
１８Ｐに接続されている。図面を見易くするため、同図
は、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のチャネル領域
１８Ｎの下層に形成された基準電圧線（ＶSS) １６Ａ、
駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 、転送用ＭＩＳＦＥ
ＴＱｔ1 、Ｑｔ2、フィールド絶縁膜３などの図示が省
略してある。
【０１０８】図１３に示すように、サブアレイＳＭＡに
おいて、電源電圧線（ＶCC) ２５Ａは、各メモリセルＭ
Ｃの負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２
０の上を覆うように一体に構成され、各メモリセルＭＣ
の負荷用ＭＩＳＦＥＴＱｐ1、Ｑｐ2 に共通の電源電圧
線（ＶCC) ２５Ａとして構成されている。電源電圧線
（ＶCC) ２５Ａの一部には、開孔２７が形成されてい
る。この開孔２７は、主としてメモリセルＭＣの負荷用
ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 が形成されていない領域上
に配置されている。すなわち、電源電圧線（ＶCC) ２５
Ａは、各メモリセルＭＣを覆うように、列方向および行
方向に連続的に設けられている。
【０１０９】電源電圧線（ＶCC) ２５Ａは、第６層目の
ゲート材形成工程で形成され、例えば多結晶シリコン膜
で構成されている。電源電圧線（ＶCC) ２５Ａは、負荷
用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のソース領域１８Ｐに接
続されるため、このソース領域１８Ｐと同じ導電型、す
なわちｐ型の不純物（例えばＢＦ2)を導入した多結晶シ
リコン膜で構成されている。
【０１１０】前記図４に示すように、メモリセルＭＣに
は、２個の容量素子Ｃが配置されている。本実施例のＳ
ＲＡＭの場合、この容量素子Ｃは、上記負荷用ＭＩＳＦ
ＥＴＱｐ1 、Ｑｐ2 のそれぞれのゲート電極２０と電源
電圧線（ＶCC) ２５Ａとの間に形成されている。すなわ
ち、容量素子Ｃは、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2
のゲート電極２０を第１電極とし、その上層の電源電圧
線（ＶCC) ２５Ａを第２電極（プレート電極）とし、ゲ
ート電極２０と電源電圧線（ＶCC) ２５Ａとの間の前記
絶縁膜２４を誘電体膜とするスタック（積層）構造で構
成されている。
【０１１１】絶縁膜２４は、例えば酸化シリコン膜と窒
化シリコン膜との積層膜からなる。
【０１１２】このように、負荷用ＭＩＳＦＥＴＱｐ1 、
Ｑｐ2 のゲート電極２０と、このゲート電極２０の上を
覆う大面積の電源電圧線（ＶCC) ２５Ａとの間で容量素
子Ｃを構成することにより、大容量の容量素子Ｃを形成
することができるので、メモリセルＭＣのα線ソフトエ
ラー耐性を向上させることができる。
【０１１３】また、電源電圧線（ＶCC) ２５Ａは、列方
向および行方向に連続的に形成されるように、その一部
に開孔２７を形成することでその比抵抗値を低減するこ
とができる。これにより、電源電圧線（ＶCC) ２５Ａを
通じてメモリセルＭＣに供給される電源電位の低下を抑
制することができるので、ＳＲＡＭの動作の安定化を図
ることができる。
【０１１４】図１に示すように、電源電圧線（ＶCC) ２
５Ａの上層には、層間絶縁膜２８を介してサブワード線
ＳＷＬが配置されている。図１４に示すように、このサ
ブワード線ＳＷＬは、サブアレイＳＭＡの上を列方向に
延在し、行方向に配列されたメモリセルＭＣ毎に１本配
置されている。図面を見易くするため、同図は、サブワ
ード線ＳＷＬの下層に形成された負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 、基準電圧線（ＶSS) １６Ａ、駆動用ＭＩ
ＳＦＥＴＱｄ1 、Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 、フィールド絶縁膜３などの図示が省略してあ
る。
【０１１５】サブワード線ＳＷＬは、第１層目の配線材
形成工程で形成され、例えばバリアメタル膜と高融点金
属膜との積層膜で構成されている。バリアメタルは、例
えばチタンタングステン（ＴｉＷ）で構成され、高融点
金属は、例えばタングステン（Ｗ）で構成されている。
層間絶縁膜２８は、例えば酸化シリコン膜とＢＰＳＧ(B
oron-doped Phospho Silicate Glass)膜との積層膜で構
成されている。
【０１１６】図１に示すように、転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 の一方の半導体領域（ドレイン領域）１２
の上層には、サブワード線ＳＷＬと同じ第１層目の配線
材で形成された中間導電層２９Ａが配置されている。こ
の中間導電層２９は、層間絶縁膜２８、絶縁膜２４、絶
縁膜２２、絶縁膜２１に開孔されたコンタクトホール３
０Ａを通じて、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の一
方の半導体領域（ドレイン領域）１２上に形成された前
記パッド層１６Ｂに接続されている。図１４に示すよう
に、サブアレイＳＭＡにおいて、中間導電層２９Ａは、
各メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2
の一方の半導体領域（ドレイン領域）１２上に開孔され
たコンタクトホール１７Ｂの上層に島状に配置されてい
る。
【０１１７】図１に示すように、サブワード線ＳＷＬお
よび中間導電層２９Ａの上層には、第２層目の層間絶縁
膜３１を介して相補性データ線ＤＬが配置されている。
相補性データ線ＤＬは、層間絶縁膜３１に開孔されたコ
ンタクトホール３２Ａを通じて中間導電層２９Ａに接続
されている。
【０１１８】相補性データ線ＤＬは、第２層目の配線材
形成工程で形成され、例えばバリアメタル膜、アルミニ
ウム合金膜、バリアメタル膜を順次積層した３層膜から
なる。バリアメタルは、例えばＴｉＷで構成され、アル
ミニウム合金は、例えばＣｕおよびＳｉを添加したアル
ミニウムで構成される。層間絶縁膜３１は、例えば酸化
シリコン膜、スピンオングラス（ＳＯＧ：Spin On Glas
s)膜、酸化シリコン膜を順次積層した３層膜からなる。
【０１１９】相補性データ線ＤＬは、メモリセルＭＣの
転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2の一方の半導体領域
（ドレイン領域）１２に接続されている。相補性データ
線ＤＬのうち、第１データ線ＤＬ1 は、転送用ＭＩＳＦ
ＥＴＱｔ1 の一方の半導体領域（ドレイン領域）１２に
接続され、第２データ線ＤＬ2 は、転送用ＭＩＳＦＥＴ
Ｑｔ2 の一方の半導体領域（ドレイン領域）１２に接続
されている。相補性データ線ＤＬと転送用ＭＩＳＦＥＴ
Ｑｔ1 、Ｑｔ2 の一方の半導体領域（ドレイン領域）１
２との接続は、前記中間導電層２９Ａおよびパッド層１
６Ｂを介して行われている。
【０１２０】図１４に示すように、相補性データ線ＤＬ
は、サブアレイＳＭＡの上を行方向に延在している。相
補性データ線ＤＬのうち、第１データ線ＤＬ1 は、メモ
リセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1 、転送用ＭＩＳ
ＦＥＴＱｔ2 および負荷用ＭＩＳＦＥＴＱｐ2 の上を行
方向に延在し、第２データ線ＤＬ2 は、駆動用ＭＩＳＦ
ＥＴＱｄ2 、転送用ＭＩＳＦＥＴＱｔ1 および負荷用Ｍ
ＩＳＦＥＴＱｐ1 の上を行方向に延在している。
【０１２１】図１に示すように、相補性データ線ＤＬの
上層には、第３層目の層間絶縁膜３３を介してメインワ
ード線ＭＷＬが配置されている。メインワード線ＭＷＬ
は、第３層目の配線材形成工程で形成され、例えば前記
第２層目の配線材と同じバリアメタル膜、アルミニウム
合金膜、バリアメタル膜を順次積層した３層膜からな
る。層間絶縁膜３３は、例えば酸化シリコン膜、酸化シ
リコン膜、スピンオングラス膜、酸化シリコン膜を順次
積層した４層膜からなる。
【０１２２】図１４に示すように、メインワード線ＭＷ
Ｌは、サブアレイＳＭＡの上を列方向に延在している。
メインワード線ＭＷＬは、サブアレイＳＭＡの上を列方
向に延在する前記サブワード線ＳＷＬと重なるように配
置されている。
【０１２３】図１に示すように、メインワード線ＭＷＬ
の上層には、ファイナルパッシベーション膜３４が形成
されている。ファイナルパッシベーション膜３４は、例
えば酸化シリコン膜、酸化シリコン膜、窒化シリコン
膜、ポリイミド樹脂膜を順次積層した４層膜からなる。
【０１２４】次に、上記ＳＲＡＭの具体的な製造方法に
ついて、図１５〜図４３を用いて説明する。
【０１２５】まず、１０〔Ω／cm〕程度の比抵抗値を有
するｎ- 形シリコン単結晶からなる半導体基板１を用意
し、その主面に酸化シリコン膜４０を形成した後、この
酸化シリコン膜４０の上に窒化シリコン膜４１を堆積す
る。酸化シリコン膜４０は熱酸化法で形成し、３５〜４
５nm程度の膜厚とする。窒化シリコン膜４１はＣＶＤ(C
hemical Vapor Deposition) 法で形成し、４５〜５５nm
程度の膜厚とする。
【０１２６】次に、窒化シリコン膜４１上にフォトレジ
スト膜４２を形成し、これをマスクにしたエッチングで
ｎ型ウエル形成領域の窒化シリコン膜４１を除去した
後、このフォトレジスト膜４２をマスクにして半導体基
板１のｎ型ウエル形成領域の主面にｎ型不純物（例えば
Ｐ）を導入する。Ｐはイオン注入法を使用し、１２０〜
１３０ｋeV程度のエネルギーで2.０×１０13/cm2程度導
入する（図１５）。
【０１２７】次に、上記フォトレジスト膜４２をアッシ
ングで除去した後、半導体基板１のｎ型ウエル形成領域
の主面の前記酸化シリコン膜４０を成長させる。酸化シ
リコン膜４０の成長は、ｐ- 型ウエル形成領域の前記窒
化シリコン膜４１を耐酸化マスクにした熱酸化法で行
い、１３０〜１４０nm程度の膜厚に成長させる。
【０１２８】続いて、上記窒化シリコン膜４１を熱リン
酸を使ったエッチングで除去した後、ｎ型ウエル形成領
域の酸化シリコン膜４０をマスクにして半導体基板１の
ｐ-型ウエル形成領域の主面にｐ型不純物（例えばＢ
Ｆ2)を導入する。ＢＦ2 は、イオン注入法を使用し、６
０ｋeVのエネルギーで1.０×１０13/cm2程度導入する
（図１６）。
【０１２９】次に、半導体基板１の主面に導入された上
記ｎ型不純物、ｐ型不純物のそれぞれを引伸し拡散さ
せ、ｎ型不純物でｎ型ウエル２ｎを、ｐ型不純物でｐ-
型ウエル２ｐをそれぞれ形成する。不純物の引伸し拡散
は、１２００℃程度の窒素雰囲気中で１８０分程度行う
（図１７）。
【０１３０】半導体基板１のｐ- 型ウエル２ｐの主面の
一部の領域（図１７のＭＣで示す領域）にはＳＲＡＭの
メモリセルＭＣが形成される。周辺回路を構成するＣＭ
ＯＳのうち、ｎチャネル型ＭＩＳＦＥＴはｐ- 型ウエル
２ｐの主面の他の領域に形成され、ｐチャネル型ＭＩＳ
ＦＥＴはｎ型ウエル２ｎの主面に形成される。
【０１３１】次に、半導体基板１の主面の酸化シリコン
膜４０を希フッ酸水溶液によるエッチングで除去した
後、半導体基板１の主面に新たな酸化シリコン膜４３を
形成し、続いて、この酸化シリコン膜４３の上に窒化シ
リコン膜４４を堆積する。酸化シリコン膜４３は熱酸化
法で形成し、１０nm程度の膜厚とする。窒化シリコン膜
４４はＣＶＤ法で形成し、１１０〜１５０nm程度の膜厚
とする。次に、この窒化シリコン膜４４の上にフォトレ
ジスト膜４５を形成し、これをマスクにしたエッチング
でｐ- 型ウエル２ｐの素子分離領域の窒化シリコン膜４
４を除去する（図１８）。
【０１３２】次に、上記フォトレジスト膜４５をアッシ
ングで除去した後、半導体基板１の主面に新たなフォト
レジスト膜（図示せず）を形成し、ｐ- 型ウエル２ｐの
主面にチャネルストッパ用のｐ型不純物（例えばＢＦ2)
を導入する。ＢＦ2 は、イオン注入法を使用し、５０ｋ
eV程度のエネルギーで7.０×１０13/cm2程度導入する。
フォトレジスト膜および窒化シリコン膜４４がイオン注
入のマスクとなるので、ＢＦ2 は、ｐ- 型ウエル２ｐの
素子分離領域のみに注入される。
【０１３３】次に、上記フォトレジスト膜をアッシング
で除去した後、素子分離領域の酸化シリコン膜４３を成
長させてフィールド絶縁膜３を形成する。酸化シリコン
膜４３の成長は、窒化シリコン膜４４を耐酸化マスクに
した熱酸化法で行い、４００〜５００nm程度の膜厚に成
長させる。このとき、同時にｐ- 型ウエル２ｐのフィー
ルド絶縁膜３の下にチャネルストッパ領域４が形成され
る。なお、ｎ型ウエル２ｎは、ｐ- 型ウエル２ｐに比べ
て反転領域が発生し難く、素子分離を確実に行うことが
できるので、ｎ型ウエル２ｎのフィールド絶縁膜３の下
にはチャネルストッパ領域を形成しなくともよい。その
後、半導体基板１の主面の前記窒化シリコン膜４４を熱
リン酸を使ったエッチングで除去する（図１９）。
【０１３４】なお、図１９において、（Ａ）で示す領域
はメモリセル形成領域を、（Ｂ）および（Ｃ）で示す領
域は周辺回路形成領域をそれぞれ表している。また、周
辺回路形成領域のうち、（Ｂ）で示す領域は周辺回路の
ｎチャネル型ＭＩＳＦＥＴ形成領域、（Ｃ）で示す領域
は周辺回路のｐチャネル型ＭＩＳＦＥＴ形成領域をそれ
ぞれ表している。
【０１３５】次に、ｐ- 型ウエル２ｐ、ｎ型ウエル２ｎ
のそれぞれの活性領域の主面に酸化シリコン膜（図示せ
ず）を形成する。酸化シリコン膜は熱酸化法で形成し、
１２〜１４nm程度の膜厚とする。続いて、ｐ- 型ウエル
２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面に、
メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2の
しきい値電圧調整用の不純物を導入する。しきい値電圧
調整用の不純物としては、例えばＢＦ2 を導入する。Ｂ
Ｆ2 はイオン注入法を使用し、４０ｋeV程度のエネルギ
ーで3.４×１０13/cm2程度導入する。
【０１３６】次に、ｐ- 型ウエル２ｐ、ｎ型ウエル２ｎ
のそれぞれの活性領域の主面の前記酸化シリコン膜を希
フッ酸水溶液によるエッチングで除去した後、ｐ- 型ウ
エル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面
にメモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2
のゲート絶縁膜５を形成する。ゲート絶縁膜５は熱酸化
法で形成し、その膜厚は９nm程度とする。
【０１３７】次に、半導体基板１の全面に第１層目のゲ
ート材である多結晶シリコン膜４６を堆積する。この多
結晶シリコン膜４６は、メモリセルＭＣの駆動用ＭＩＳ
ＦＥＴＱｄ1 、Ｑｄ2 のゲート電極６として使用する。
多結晶シリコン膜４６はＣＶＤ法で形成し、その膜厚は
３５〜４５nm程度とする。この多結晶シリコン膜４６
は、抵抗値を低減するため、その堆積時にｎ型不純物
（例えばＰ）が導入される。Ｐの濃度は、１×１０20/c
m2程度である（図２０）。
【０１３８】次に、上記多結晶シリコン膜４６の上に酸
化シリコン膜からなる絶縁膜９を堆積する。酸化シリコ
ン膜（絶縁膜９）はＣＶＤ法で形成し、その膜厚は１２
０〜１４０nm程度とする。この絶縁膜９は、メモリセル
ＭＣの駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート電極
６とその上層に形成される導電層とを電気的に分離する
ために形成する。続いて、絶縁膜９の上に形成したフォ
トレジスト膜４７をマスクにして絶縁膜９およびその下
層の多結晶シリコン膜４６を順次エッチングすることに
より、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱｄ1 、Ｑ
ｄ2 のゲート電極６を形成する（図２１）。
【０１３９】次に、上記フォトレジスト膜４７をアッシ
ングで除去した後、半導体基板１の全面に酸化シリコン
膜（図示せず）を堆積する。この酸化シリコン膜はＣＶ
Ｄ法で形成し、その膜厚は１２０〜１４０nm程度とす
る。続いて、この酸化シリコン膜をＲＩＥ(Reactive Io
n Etching)などの異方性エッチングでエッチングして、
駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート電極６の側
壁にサイドウォールスペーサ８を形成する（図２２）。
【０１４０】次に、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2
のゲート電極６の下を除くｐ- 型ウエル２ｐ、ｎ型ウエ
ル２ｎのそれぞれの活性領域の主面のゲート絶縁膜５を
希フッ酸水溶液によるエッチングで除去した後、ｐ- 型
ウエル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主
面に新たな酸化シリコン膜（図示せず）を形成する。
【０１４１】この酸化シリコン膜は熱酸化法で形成し、
１０nm程度の膜厚とする。
【０１４２】続いて、ｐ- 型ウエル２ｐ、ｎ型ウエル２
ｎのそれぞれの活性領域の主面に、メモリセルＭＣの転
送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のしきい値電圧調整用
の不純物を導入する。しきい値電圧調整用の不純物とし
ては、例えばＢＦ2 を導入する。ＢＦ2 は、イオン注入
法を使用し、４０ｋeV程度のエネルギーで1.６×１０12
/cm2程度導入する。
【０１４３】次に、ｐ- 型ウエル２ｐ、ｎ型ウエル２ｎ
のそれぞれの活性領域の主面の前記酸化シリコン膜を希
フッ酸水溶液によるエッチングで除去した後、ｐ- 型ウ
エル２ｐ、ｎ型ウエル２ｎのそれぞれの活性領域の主面
にゲート絶縁膜１０を形成する。ゲート絶縁膜１０は、
メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2、
周辺回路のｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型Ｍ
ＩＳＦＥＴのそれぞれのゲート絶縁膜１０として使用す
る。ゲート絶縁膜１０は熱酸化法で形成し、その膜厚は
９nm程度とする（図２３）。
【０１４４】次に、半導体基板１の全面に第２層目のゲ
ート材（図示せず）を堆積する。このゲート材は、メモ
リセルＭＣの転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 、周辺
回路のｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳ
ＦＥＴのそれぞれのゲート電極１１として使用する。ゲ
ート材は、多結晶シリコン膜とタングステンシリサイド
（ＷＳｉx ) 膜との積層膜（ポリサイド膜）からなる。
下層の多結晶シリコン膜はＣＶＤ法で形成し、その膜厚
は３５〜４５nm程度とする。この多結晶シリコン膜は、
抵抗値を低減するため、その堆積時にｎ型不純物（例え
ばＰ）が導入される。Ｐの濃度は、2.５×１０20/cm2程
度である。上層のタングステンシリサイドはＣＶＤ法で
形成し、その膜厚は５５〜６５nm程度とする。
【０１４５】次に、上記第２層目のゲート材（ポリサイ
ド膜）の上に酸化シリコン膜からなる絶縁膜１３を堆積
する。酸化シリコン膜（絶縁膜１３）はＣＶＤ法で形成
し、その膜厚は１６０〜２００nm程度とする。この酸化
シリコン膜からなる絶縁膜１３は、メモリセルＭＣの転
送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 、周辺回路のｎチャネ
ル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそれぞ
れのゲート電極１１とそれらの上層に形成される導電層
とを電気的に分離するために形成する。
【０１４６】続いて、上記絶縁膜１３の上にフォトレジ
スト膜４８を形成し、これをマスクにして絶縁膜１３お
よびその下層の前記第２層目のゲート材（ポリサイド
膜）を順次エッチングすることにより、メモリセルＭＣ
の転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 、周辺回路のｎチ
ャネル型ＭＩＳＦＥＴ、ｐチャネル型ＭＩＳＦＥＴのそ
れぞれのゲート電極１１（およびワード線ＷＬ）を形成
する（図２４）。
【０１４７】次に、上記フォトレジスト膜４８をアッシ
ングで除去した後、半導体基板１の主面に新たなフォト
レジスト膜（図示せず）を形成し、これをマスクにして
メモリセルＭＣの転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の
形成領域および周辺回路のｎチャネル型ＭＩＳＦＥＴの
形成領域のそれぞれの半導体基板１の主面にｐ型不純物
およびｎ型不純物を順次導入する。ｐ型不純物として
は、例えばＢＦ2 を導入する。ＢＦ2 はイオン注入法を
使用し、４０ｋeV程度のエネルギーで１×１０13/cm2程
度導入する。ｎ型不純物としては、例えばＰを導入す
る。Ｐはイオン注入法を使用し、５０ｋeV程度のエネル
ギーで3.５×１０13/cm2程度導入する。
【０１４８】次に、上記フォトレジスト膜をアッシング
で除去した後、半導体基板１の主面に導入した上記ｎ型
不純物、ｐ型不純物のそれぞれを引伸し拡散させ、メモ
リセルＭＣの転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 、周辺
回路のｎチャネル型ＭＩＳＦＥＴのそれぞれのソース形
成領域およびドレイン形成領域の半導体基板１の主面に
ｎ型半導体領域１２ａおよびｐ型半導体領域１４を形成
する。
【０１４９】ｎ型半導体領域１２ａおよびｐ型半導体領
域１４は、ゲート電極１１に対して自己整合的に形成さ
れる。ｐ型不純物はｎ型不純物に比べて拡散速度が大き
く、かつｎ型不純物よりも高エネルギーで導入されるの
で、ｐ型半導体領域１４は、ｎ型半導体領域１２ａの下
に形成される（図２５）。
【０１５０】次に、半導体基板１の主面にフォトレジス
ト膜（図示せず）を形成し、これをマスクにしてｎ型ウ
エル２ｎ、すなわち周辺回路のｐチャネル型ＭＩＳＦＥ
Ｔの形成領域の半導体基板１の主面にｎ型不純物および
ｐ型不純物を順次導入する。
【０１５１】ｎ型不純物としては、例えばＰを導入す
る。Ｐはイオン注入法を使用し、１００ｋeV程度のエネ
ルギーで７×１０12/cm2程度導入する。ｐ型不純物とし
ては、例えばＢＦ2 を導入する。ＢＦ2 はイオン注入法
を使用し、４０ｋeV程度のエネルギーで５×１０12/cm2
程度導入する。
【０１５２】次に、上記フォトレジスト膜をアッシング
で除去した後、半導体基板１の主面に導入した上記ｎ型
不純物、ｐ型不純物のそれぞれを引伸し拡散させ、周辺
回路のｐチャネル型ＭＩＳＦＥＴのソース形成領域およ
びドレイン形成領域の半導体基板１の主面にｐ型半導体
領域５０ａおよびｎ型半導体領域５１を形成する。ｐ型
半導体領域５０ａおよびｎ型半導体領域５１は、ゲート
電極１１に対して自己整合的に形成される。ｎ型不純物
はｐ型不純物に比べて高エネルギーで導入されるので、
ｎ型半導体領域５１は、ｐ型半導体領域５０ａの下に形
成される（図２６）。
【０１５３】次に、半導体基板１の主面にフォトレジス
ト膜（図示せず）を形成し、これをマスクにしてメモリ
セルＭＣの駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の形成領
域の半導体基板１の主面にｎ型不純物１００を導入する
（図２８）。ｎ型不純物１００としては、例えばＰを導
入する。Ｐはイオン注入法を使用し、５０ｋeV程度のエ
ネルギーで３×１０14/cm2程度導入する。
【０１５４】この時、同時に周辺回路の一部のｎチャネ
ル型ＭＩＳＦＥＴのソース形成領域の半導体基板１の主
面にも上記ｎ型不純物を導入する（図２８）。このｎ型
不純物を導入する周辺回路のｎチャネル型ＭＩＳＦＥＴ
は、その一対の半導体領域の一方向のみに電流が流れ
る、いわゆる非対称構造のｎチャネル型ＭＩＳＦＥＴに
限られ、一対の半導体領域の両方向から電流が流れる対
称構造のｎチャネル型ＭＩＳＦＥＴにはこのｎ型不純物
を導入しない。
【０１５５】一例として、ＳＲＡＭの周辺回路のうち、
前記メモリブロックＭＢの一端に配置されたセンスアン
プ回路ＳＡおよびその近傍の回路の構成を図２７に示
す。図中、太い破線で囲んだ領域（Ｙセレクタ回路ＹＳ
Ｗ、マルチプレクサ、データバスマルチプレクサなど）
のｎチャネル型ＭＩＳＦＥＴは対称構造であり、その他
の領域（ビット線負荷回路、ライトリカバリ回路、イコ
ライザ、センスアンプＳＡ（１），ＳＡ（２）、メイン
アンプ、出力バッファ、出力ＭＯＳなど）のｎチャネル
型ＭＩＳＦＥＴは非対称構造である。従って、前記ｎ型
不純物は、この太い破線で囲んだ領域内のｎチャネル型
ＭＩＳＦＥＴを除いた他のｎチャネル型ＭＩＳＦＥＴの
ソース形成領域にのみ導入する。
【０１５６】次に、前記フォトレジスト膜をアッシング
で除去した後、半導体基板１の全面に酸化シリコン膜
（図示せず）を堆積する。この酸化シリコン膜はＣＶＤ
法で形成し、その膜厚は１４０〜１６０nm程度とする。
続いて、この酸化シリコン膜をＲＩＥなどの異方性エッ
チングでエッチングして、メモリセルＭＣの転送用ＭＩ
ＳＦＥＴＱｔ1 、Ｑｔ2 、周辺回路のｎチャネル型ＭＩ
ＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴのそれぞれの
ゲート電極１１（ワード線ＷＬ）の側壁にサイドウォー
ルスペーサ１５を形成する（図２８）。
【０１５７】次に、半導体基板１の主面にフォトレジス
ト膜（図示せず）を形成し、これをマスクにしてｐ- 型
ウエル２ｐ、すなわちメモリセルＭＣの駆動用ＭＩＳＦ
ＥＴＱｄ1 、Ｑｄ2 の形成領域、転送用ＭＩＳＦＥＴＱ
ｔ1 、Ｑｔ2 の形成領域および周辺回路のｎチャネル型
ＭＩＳＦＥＴの形成領域のそれぞれの半導体基板１の主
面にｎ型不純物を導入する。ｎ型不純物としては、例え
ばＡｓを導入する。Ａｓはイオン注入法を使用し、５０
ｋeV程度のエネルギーで３×１０15/cm2程度導入する。
【０１５８】次に、上記フォトレジスト膜をアッシング
で除去した後、半導体基板１の主面に導入した上記ｎ型
不純物を引伸し拡散させる。メモリセルＭＣの駆動用Ｍ
ＩＳＦＥＴＱｄ1 、Ｑｄ2 の形成領域の半導体基板１の
主面には、拡散速度および濃度の異なる２種のｎ型不純
物（Ｐ（ｎ型不純物１００）およびＡｓ）が導入されて
いるので、Ａｓで高い不純物濃度のｎ+ 型半導体領域７
ｂが形成され、その下にＰ（ｎ型不純物１００）でｎ+
型半導体領域７ｂよりも低い不純物濃度のｎ型半導体領
域７ａが形成される。すなわち、この引伸し拡散によ
り、２重拡散ドレイン構造の駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 （および転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ
2 のソース領域）が完成する。ｎ+ 型半導体領域７ｂお
よびｎ型半導体領域７ａは、駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 のゲート電極６およびその側壁に形成され
たサイドウォールスペーサ８に対して自己整合的に形成
される（図２９）。
【０１５９】また、メモリセルＭＣの転送用ＭＩＳＦＥ
ＴＱｔ1 、Ｑｔ2 の形成領域の半導体基板１の主面には
Ａｓのみが導入されているので、このＡｓで高い不純物
濃度のｎ+ 型半導体領域１２ｂが形成される。このｎ+
型半導体領域１２ｂは、転送用ＭＩＳＦＥＴＱｔ1 、Ｑ
ｔ2 のゲート電極１１およびその側壁に形成されたサイ
ドウォールスペーサ１５に対して自己整合的に形成され
る。転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の形成領域の半
導体基板１の主面には、前の工程で低い不純物濃度のｎ
型半導体領域１２ａ（およびｐ型半導体領域１４）が形
成されているので、上記引伸し拡散により、ＬＤＤ構造
の半導体領域１２を有する転送用ＭＩＳＦＥＴＱｔ1 、
Ｑｔ2 が完成する（図２９）。
【０１６０】また、周辺回路のｎチャネル型ＭＩＳＦＥ
Ｔのうち、前記対称構造のｎチャネル型ＭＩＳＦＥＴの
形成領域の半導体基板１の主面にはＡｓのみが導入され
ているので、このＡｓで高い不純物濃度のｎ+ 型半導体
領域１２ｂが形成される。このｎ+ 型半導体領域１２ｂ
は、ｎチャネル型ＭＩＳＦＥＴのゲート電極１１および
その側壁に形成されたサイドウォールスペーサ１５に対
して自己整合的に形成される。このｎチャネル型ＭＩＳ
ＦＥＴの形成領域の半導体基板１の主面には、前の工程
で低い不純物濃度のｎ型半導体領域１２ａ（およびｐ型
半導体領域１４）が形成されているので、上記引伸し拡
散により、ＬＤＤ構造のｎチャネル型ＭＩＳＦＥＴＱｎ
1 が完成する（図２９）。
【０１６１】このように、周辺回路のｎチャネル型ＭＩ
ＳＦＥＴのうち、ｎチャネル型ＭＩＳＦＥＴＱｎ1 は、
ＬＤＤ構造で構成され、かつ低不純物濃度のｎ型半導体
領域１２ａの下に低不純物濃度のｐ型半導体領域１４が
形成されているので、短チャネル効果が抑制される。こ
れにより、ｎチャネル型ＭＩＳＦＥＴＱｎ1 の占有面積
を縮小してメモリセルＭＣの占有面積を縮小し、ＳＲＡ
Ｍの集積度を向上させることができる。
【０１６２】また、周辺回路のｎチャネル型ＭＩＳＦＥ
Ｔのうち、前記非対称構造のｎチャネル型ＭＩＳＦＥＴ
のソース形成領域の半導体基板１の主面にはＰ（ｎ型不
純物１００）およびＡｓが導入されているので、このソ
ース形成領域にはこのＡｓで高い不純物濃度のｎ+ 型半
導体領域７ｂが形成され、その下にＰでｎ型半導体領域
７ａが形成される。このｎ型半導体領域７ａおよびｎ+
型半導体領域７ｂは、ｎチャネル型ＭＩＳＦＥＴのゲー
ト電極１１およびその側壁に形成されたサイドウォール
スペーサ１５に対して自己整合的に形成される。このｎ
チャネル型ＭＩＳＦＥＴの形成領域の半導体基板１の主
面には、前の工程で低い不純物濃度のｎ型半導体領域１
２ａ（およびｐ型半導体領域１４）が形成されているの
で、上記引伸し拡散により、一方の半導体領域（ドレイ
ン領域）１２がＬＤＤ構造で、他方の半導体領域（ソー
ス領域）１２が２重拡散ドレイン構造のｎチャネル型Ｍ
ＩＳＦＥＴＱｎ2 が完成する（図３０）。なお、ｎ型半
導体領域７ａは、ｎ型半導体領域１２ａやｐ型半導体領
域１４よりも高い不純物濃度を持っている。
【０１６３】このように、周辺回路のｎチャネル型ＭＩ
ＳＦＥＴのうち、非対称構造のｎチャネル型ＭＩＳＦＥ
Ｔｎ2 は、一方の半導体領域（ソース領域）１２が２重
拡散ドレイン構造で構成されているので、この半導体領
域（ソース領域）１２の抵抗値が低減され、電圧低下を
防止することができる。これにより、メモリセルＭＣの
情報の書込み動作および読出し動作を速め、ＳＲＡＭの
動作速度の高速化を図ることができる。
【０１６４】また、低不純物濃度のｎ型半導体領域１２
ａの下に低不純物濃度のｐ型半導体領域１４が形成され
ているので、短チャネル効果が抑制される。これによ
り、ｎチャネル型ＭＩＳＦＥＴＱｎ2 の占有面積を縮小
してメモリセルＭＣの占有面積を縮小し、ＳＲＡＭの集
積度を向上させることができる。
【０１６５】次に、半導体基板１の主面にフォトレジス
ト膜（図示せず）を形成し、これをマスクにしてメモリ
セルＭＣの駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の一方の
半導体領域（ソース領域）７上の絶縁膜（駆動用ＭＩＳ
ＦＥＴＱｄ1 、Ｑｄ2 のゲート絶縁膜５と同一工程で形
成した絶縁膜）、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2の
一方の半導体領域（ドレイン領域）１２上の絶縁膜（転
送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート絶縁膜１０と
同一工程で形成した絶縁膜）、周辺回路のｎチャネル型
ＭＩＳＦＥＴＱｎの一方の半導体領域（ドレイン領域）
１２上の絶縁膜（ｎチャネル型ＭＩＳＦＥＴＱｎのゲー
ト絶縁膜１０と同一工程で形成した絶縁膜）のそれぞれ
を開孔して、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の一方
の半導体領域（ソース領域）７上にコンタクトホール１
７Ａを、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の一方の半
導体領域（ドレイン領域）１２上にコンタクトホール１
７Ｂを、周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの一
方の半導体領域（ドレイン領域）１２上にコンタクトホ
ール１７Ｃをそれぞれ形成する。
【０１６６】次に、上記フォトレジスト膜をアッシング
で除去した後、半導体基板１の全面に第３層目のゲート
材（図示せず）を堆積する。このゲート材は、多結晶シ
リコン膜とタングステンシリサイド（ＷＳｉx ) 膜との
積層膜（ポリサイド膜）からなる。下層の多結晶シリコ
ン膜はＣＶＤ法で形成し、その膜厚は２５〜３５nm程度
とする。この多結晶シリコン膜は、抵抗値を低減するた
め、その堆積時にｎ型不純物（例えばＰ）が導入され
る。Ｐの濃度は、2.５×１０20/cm2程度である。
【０１６７】上層のタングステンシリサイドはＣＶＤ法
で形成し、その膜厚は３５〜４５nm程度とする。
【０１６８】次に、上記第３層目のゲート材（ポリサイ
ド膜）の上に酸化シリコン膜からなる絶縁膜２１を堆積
する。酸化シリコン膜はＣＶＤ法で形成し、その膜厚は
１２５〜１５５nm程度とする。続いて、この絶縁膜２１
の上にフォトレジスト膜４９を形成し、これをマスクに
して絶縁膜２１およびその下層の第３層目のゲート材
（ポリサイド膜）を順次エッチングすることにより、前
記コンタクトホール１７Ａを通じてメモリセルＭＣの駆
動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の一方の半導体領域
（ソース領域）７に接続された基準電圧線（ＶSS) １６
Ａ、前記コンタクトホール１７Ｂを通じて転送用ＭＩＳ
ＦＥＴＱｔ1 、Ｑｔ2 の一方の半導体領域（ドレイン領
域）１２に接続されたパッド層１６Ｂ、前記コンタクト
ホール１７Ｃを通じて周辺回路のｎチャネル型ＭＩＳＦ
ＥＴＱｎの一方の半導体領域（ドレイン領域）１２に接
続されたパッド層１６Ｃをそれぞれ形成する（図３
１）。
【０１６９】次に、上記フォトレジスト膜４９をアッシ
ングで除去した後、半導体基板１の全面に酸化シリコン
膜（図示せず）を堆積する。この酸化シリコン膜はＣＶ
Ｄ法で形成し、その膜厚は１１０〜１３０nm程度とす
る。続いて、この酸化シリコン膜をＲＩＥなどの異方性
エッチングでエッチングして、メモリセルＭＣの駆動用
ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート電極６の一方の側
壁、基準電圧線（ＶSS)１６Ａ（およびその上の絶縁膜
２１）の側壁、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲ
ート電極１１（ワード線ＷＬ）の一方の側壁、パッド層
１６Ｂ（およびその上の絶縁膜２１）の側壁、周辺回路
のｎチャネル型ＭＩＳＦＥＴＱｎのゲート電極１１の一
方の側壁、パッド層１６Ｃ（およびその上の絶縁膜２
１）のそれぞれの側壁にサイドウォールスペーサ５２を
形成する（図３２）。
【０１７０】次に、半導体基板１の全面に酸化シリコン
膜からなる絶縁膜２２を堆積した後、その上に第４層目
のゲート材である多結晶シリコン膜５３を堆積する（図
３３）。この酸化シリコン膜および多結晶シリコン膜５
３はＣＶＤ法で形成し、それぞれ２０nm程度の膜厚とす
る。多結晶シリコン膜５３は、メモリセルＭＣの負荷用
ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のチャネル領域１８Ｎ、ド
レイン領域１８Ｐおよびソース領域１８Ｐを構成する導
電層として使用する。
【０１７１】次に、上記多結晶シリコン膜５３にｎ型不
純物（例えばＰ）を導入する。Ｐはイオン注入法を使用
し、２０ｋeVのエネルギーで１×１０12/cm2程度導入す
る。
【０１７２】このＰは負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ
2 のしきい値電圧をエンハンスメント型に設定するため
に導入する。
【０１７３】続いて、上記多結晶シリコン膜５３の上に
フォトレジスト膜（図示せず）を形成し、これをマスク
にして多結晶シリコン膜５３の一部にｐ型不純物（例え
ばＢＦ2)を導入する。ＢＦ2 はイオン注入法を使用し、
２０ｋeV程度のエネルギーで１×１０12/cm2程度導入す
る。このＢＦ2 の導入により、負荷用ＭＩＳＦＥＴＱｐ
1 、Ｑｐ2 のドレイン領域１８Ｐおよびソース領域１８
Ｐが形成され、このドレイン領域１８Ｐとソース領域１
８Ｐとの間に負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のチャ
ネル領域１８Ｎが形成される。
【０１７４】次に、上記フォトレジスト膜をアッシング
で除去した後、上記多結晶シリコン膜５３の上に新たな
フォトレジスト膜５４を形成し、これをマスクにして多
結晶シリコン膜５３をエッチングすることにより、負荷
用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のチャネル領域１８Ｎ、
ドレイン領域１８Ｐおよびソース領域１８Ｐをそれぞれ
形成する（図３４）。
【０１７５】次に、上記フォトレジスト膜５４をアッシ
ングで除去した後、半導体基板１の主面に新たなフォト
レジスト膜５５を形成し、これをマスクにして周辺回路
のｐチャネル型ＭＩＳＦＥＴの形成領域の半導体基板１
の主面にｐ型不純物を導入して、高い不純物濃度のｐ+
半導体領域５０ｂを形成する。ｐ型不純物としては、例
えばＢＦ2 を導入する。ＢＦ2 はイオン注入法を使用
し、６０ｋeV程度のエネルギーで２×１０15/cm2程度導
入する。
【０１７６】上記ｐ+ 半導体領域５０ｂは、ｐチャネル
型ＭＩＳＦＥＴのゲート電極１１、その側壁に形成され
たサイドウォールスペーサ１５、５２および絶縁膜２２
に対して自己整合的に形成される。ｐチャネル型ＭＩＳ
ＦＥＴの形成領域の半導体基板１の主面には、前の工程
で低い不純物濃度のｐ型半導体領域５０ａ（およびｎ型
半導体領域５１）が形成されているので、このｐ型半導
体領域５０ａとｐ+ 半導体領域５０ｂとでｐチャネル型
ＭＩＳＦＥＴの半導体領域（ソース領域、ドレイン領
域）５０が形成され、ＬＤＤ構造のｐチャネル型ＭＩＳ
ＦＥＴＱｐが完成する（図３５）。
【０１７７】このように、周辺回路のｐチャネル型ＭＩ
ＳＦＥＴＱｎは、ＬＤＤ構造で構成され、かつ低不純物
濃度のｐ型半導体領域５０ａの下に低不純物濃度のｎ型
半導体領域５１が形成されているので、短チャネル効果
が抑制される。これにより、ｐチャネル型ＭＩＳＦＥＴ
Ｑｐの占有面積を縮小してメモリセルＭＣの占有面積を
縮小し、ＳＲＡＭの集積度を向上させることができる。
【０１７８】次に、上記フォトレジスト膜５５をアッシ
ングで除去した後、半導体基板１の全面にメモリセルＭ
Ｃの負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲート絶縁膜
１９を堆積する。このゲート絶縁膜１９は酸化シリコン
膜からなる。酸化シリコン膜はＣＶＤ法で形成し、その
膜厚は３５〜４５nm程度とする。
【０１７９】次に、上記ゲート絶縁膜１９の上にフォト
レジスト膜（図示せず）を形成し、これをマスクにして
メモリセルＭＣの負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 の
ゲート絶縁膜１９、ドレイン領域１８Ｐ、絶縁膜２２、
絶縁膜９などを順次エッチングすることにより、メモリ
セルＭＣの駆動用ＭＩＳＦＥＴＱｄ1 の一方の半導体領
域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ1 の一
方の半導体領域１２）、および駆動用ＭＩＳＦＥＴＱｄ
2 の一方の半導体領域（ドレイン領域）７（転送用ＭＩ
ＳＦＥＴＱｔ2 の一方の半導体領域１２）のそれぞれの
主面にコンタクトホール２３を形成する（図３６）。同
図に示すように、このコンタクトホール２３の側壁に
は、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のドレイン領域
１８Ｐの断面部および駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ
2 のゲート電極６の一端の主面部がそれぞれ露出する。
【０１８０】次に、上記フォトレジスト膜をアッシング
で除去した後、半導体基板１の全面に第５層目のゲート
材である多結晶シリコン膜（図示せず）を堆積する。こ
の多結晶シリコン膜は、メモリセルＭＣの負荷用ＭＩＳ
ＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２０、容量素子Ｃの
第１電極として使用する。多結晶シリコン膜はＣＶＤ法
で形成し、その膜厚は６５〜７５nm程度とする。この多
結晶シリコン膜は、抵抗値を低減するため、その堆積時
にｎ型不純物（例えばＰ）が導入される。Ｐの濃度は、
１×１０20〜１×１０21/cm2程度である。
【０１８１】次に、上記多結晶シリコン膜の上にフォト
レジスト膜（図示せず）を形成した後、これをマスクに
して多結晶シリコン膜をエッチングし、負荷用ＭＩＳＦ
ＥＴＱｐ1 、Ｑｐ2 のゲート電極２０（および容量素子
Ｃの第１電極）を形成することにより、負荷用ＭＩＳＦ
ＥＴＱｐ1 、Ｑｐ2 が完成する。その後、上記フォトレ
ジスト膜をアッシングで除去する（図３７）。
【０１８２】上記負荷用ＭＩＳＦＥＴＱｐ2 のゲート電
極２０の形成により、このゲート電極２０と、駆動用Ｍ
ＩＳＦＥＴＱｄ1 の一方の半導体領域（ドレイン領域）
７（転送用ＭＩＳＦＥＴＱｔ1 の一方の半導体領域１
２）と、負荷用ＭＩＳＦＥＴＱｐ1 のドレイン領域１８
Ｐと、駆動用ＭＩＳＱｄ2 のゲート電極６とが前記コン
タクトホール２３を通じて相互に接続される。また、同
様に、上記負荷用ＭＩＳＦＥＴＱｐ1 のゲート電極２０
の形成により、このゲート電極２０と、駆動用ＭＩＳＦ
ＥＴＱｄ2 の一方の半導体領域（ドレイン領域）７（転
送用ＭＩＳＦＥＴＱｔ2 の一方の半導体領域１２）と、
負荷用ＭＩＳＦＥＴＱｐ2 のドレイン領域１８Ｐと、駆
動用ＭＩＳＱｄ1 のゲート電極６とがコンタクトホール
２３を通じて相互に接続される。
【０１８３】このように、半導体基板１の主面に形成さ
れた駆動用ＭＩＳＦＥＴＱｄの一方の半導体領域（ドレ
イン領域）７（転送用ＭＩＳＦＥＴＱｔの一方の半導体
領域１２）と、第１層目のゲート材で構成された駆動用
ＭＩＳＦＥＴＱｄのゲート電極６と、第４層目のゲート
材で構成された負荷用ＭＩＳＦＥＴＱｐのドレイン領域
１８Ｐと、第５層目のゲート材で構成された負荷用ＭＩ
ＳＦＥＴＱｐのゲート電極２０とを１個のコンタクトホ
ール２３を通じて相互に接続することにより、これらの
導電層を複数のコンタクトホールを通じて接続する場合
に比べて、コンタクトホールを形成する工程が低減され
るので、ＳＲＡＭの製造工程数を低減することができ
る。
【０１８４】次に、半導体基板１の全面に絶縁膜２４を
堆積する。この絶縁膜２４は容量素子Ｃの誘電体膜とし
て使用される。絶縁膜２４は、酸化シリコン膜と窒化シ
リコン膜との積層膜からなる。下層の酸化シリコン膜は
ＣＶＤ法で形成し、その膜厚は９〜１１nm程度とする。
上層の窒化シリコン膜はＣＶＤ法で形成し、その膜厚は
９〜１１nm程度とする。上層の窒化シリコン膜は、負荷
用ＭＩＳＦＥＴＱｐのチャネル領域１８Ｎに水分が浸入
するのを防ぐバリヤ層として作用し、これにより、負荷
用ＭＩＳＦＥＴＱｐのしきい値電圧の変動を防止するこ
とができ、負荷用ＭＩＳＦＥＴＱｐの回路動作の信頼性
を向上させることができる。
【０１８５】次に、上記絶縁膜２４の上にフォトレジス
ト膜（図示せず）を形成し、これをマスクにして絶縁膜
２４をエッチングすることにより、負荷用ＭＩＳＦＥＴ
Ｑｐ1 、Ｑｐ2 のソース領域１８Ｐの上にコンタクトホ
ール２６Ａを、また周辺回路のｐチャネル型ＭＩＳＦＥ
ＴＱｐの一方の半導体領域５０の上にコンタクトホール
２６Ｂをそれぞれ形成する。その後、上記フォトレジス
ト膜をアッシングで除去する（図３８）。
【０１８６】次に、半導体基板１の全面に第６層目のゲ
ート材である多結晶シリコン膜を堆積する。この多結晶
シリコン膜は、電源電圧線（ＶCC) ２５Ａ、容量素子Ｃ
の第２電極（プレート電極）、周辺回路のｐチャネル型
ＭＩＳＦＥＴＱｐの一方の半導体領域５０上のパッド層
２５Ｂとして使用する。多結晶シリコン膜はＣＶＤ法で
形成し、その膜厚は６５〜７５nm程度とする。多結晶シ
リコン膜は、抵抗値を低減するためにｐ型不純物（例え
ばＢＦ2)を導入する。ＢＦ2 はイオン注入法を使用し、
４０ｋeV程度のエネルギーで３×１０15/cm2程度導入す
る。
【０１８７】次に、上記多結晶シリコン膜の上にフォト
レジスト膜（図示せず）を形成し、これをマスクにして
多結晶シリコン膜をエッチングすることにより、電源電
圧線（ＶCC) ２５Ａ、容量素子Ｃおよびパッド層２５Ｂ
をそれぞれ形成する。また、電源電圧線（ＶCC) ２５Ａ
の一部に開孔２７を形成する。電源電圧線（ＶCC) ２５
Ａは、前記コンタクトホール２６Ａを通じてメモリセル
ＭＣの負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のソース領域
１８Ｐに接続される。パッド層２５Ｂは、前記コンタク
トホール２６Ｂを通じて周辺回路のｐチャネル型ＭＩＳ
ＦＥＴＱｐの一方の半導体領域５０に接続される。その
後、上記フォトレジスト膜をアッシングで除去する（図
３９）。
【０１８８】次に、半導体基板１の全面に層間絶縁膜２
８を堆積する。層間絶縁膜２８は、酸化シリコン膜とＢ
ＰＳＧ膜との積層膜からなる。下層の酸化シリコン膜は
ＣＶＤ法で形成し、その膜厚は９０〜１１０nm程度とす
る。上層のＢＰＳＧ膜はＣＶＤ法で形成し、その膜厚は
２７０〜３３０nm程度とする。このＢＰＳＧ膜を堆積し
た後、例えば８５０℃程度の窒素ガス雰囲気中で半導体
基板１を２０分程度アニールすることにより、ＢＰＳＧ
膜の表面を平坦化する。
【０１８９】次に、上記層間絶縁膜２８の上にフォトレ
ジスト膜（図示せず）を形成し、これをマスクにして層
間絶縁膜２８、絶縁膜２４、絶縁膜１９、絶縁膜２２な
どをエッチングすることにより、メモリセルＭＣの転送
用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の一方の半導体領域１２
上にコンタクトホール３０Ａを形成する。この時、同時
に周辺回路のｎチャネル型ＭＩＳＦＥＴＱｎの一方の半
導体領域１２の上にコンタクトホール３０Ｂを、ｐチャ
ネル型ＭＩＳＦＥＴＱｐの一方の半導体領域５０の上に
コンタクトホール３０Ｃをそれぞれ形成する。その後、
上記フォトレジスト膜をアッシングで除去する（図４
０）。
【０１９０】次に、半導体基板１の全面に第１層目の配
線材を堆積する。この配線材は、ＴｉＷ膜（下層）とＷ
膜（上層）との積層膜からなる。ＴｉＷ膜とＷ膜とはそ
れぞれスパッタ法で形成し、Ｗ膜の膜厚は３００nm程度
とする。続いて、この配線材の上にフォトレジスト膜
（図示せず）を形成し、これをマスクにして配線材をエ
ッチングすることにより、サブアレイＳＭＡ上にサブワ
ード線ＳＷＬおよび中間導電層２９Ａを、周辺回路上に
配線２９Ｂ、２９Ｃをそれぞれ形成した後、上記フォト
レジスト膜をアッシングで除去する。
【０１９１】上記中間導電層２９Ａは、コンタクトホー
ル３０Ａを通じて前記パッド層１６Ｂに接続され、さら
にコンタクトホール１７Ｂを通じてメモリセルＭＣの転
送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の一方の半導体領域１
２に接続される。配線２９Ｂは、コンタクトホール３０
Ｂを通じて前記パッド層１６Ｃに接続され、さらにコン
タクトホール１７Ｃを通じて周辺回路のｎチャネル型Ｍ
ＩＳＦＥＴＱｎの一方の半導体領域１２に接続される。
配線２９Ｃは、コンタクトホール３０Ｃを通じてパッド
層２５Ｂに接続され、さらにコンタクトホール２６Ｂを
通じて周辺回路のｐチャネル型ＭＩＳＦＥＴＱｐの一方
の半導体領域５０に接続される（図４１）。
【０１９２】次に、半導体基板１の全面に第２層目の層
間絶縁膜３１を堆積する。この層間絶縁膜３１は、酸化
シリコン膜、スピンオングラス膜、酸化シリコン膜を順
次積層した３層膜からなる。下層の酸化シリコン膜はＣ
ＶＤ法で形成し、その膜厚は９０〜１１０nm程度とす
る。中間層のスピンオングラス膜はスピン塗布法で堆積
し、その膜厚は２００nm程度とする。このスピンオング
ラス膜を堆積した後、エッチバックを行い、その表面を
平坦化する。上層の酸化シリコン膜はＣＶＤ法で形成
し、その膜厚は３６０〜４４０nm程度とする。
【０１９３】次に、上記層間絶縁膜３１の上にフォトレ
ジスト膜（図示せず）を形成し、これをマスクにして層
間絶縁膜３１をエッチングすることにより、サブアレイ
ＳＭＡ上にコンタクトホール３２Ａを、周辺回路上にコ
ンタクトホール３２Ｂ、３２Ｃをそれぞれ形成する。
【０１９４】次に、上記フォトレジスト膜をアッシング
で除去した後、半導体基板１の全面に第２層目の配線材
を堆積する。この配線材は、バリアメタル膜、Ａｌ合金
膜、バリアメタル膜を順次積層した３層膜からなる。バ
リアメタルはＴｉＷで構成され、Ａｌ合金は、Ｃｕおよ
びＳｉを添加したアルミニウムで構成される。ＴｉＷ膜
とＡｌ合金膜とはそれぞれスパッタ法で形成し、Ａｌ合
金膜の膜厚は３００nm程度とする。
【０１９５】次に、上記配線材の上にフォトレジスト膜
（図示せず）を形成し、これをマスクにして配線材をエ
ッチングすることにより、サブアレイＳＭＡ上に相補性
データ線ＤＬ（第１データ線ＤＬ1 、第２データ線ＤＬ
2)を、周辺回路上に配線５６Ａ、５６Ｂをそれぞれ形成
した後、上記フォトレジスト膜をアッシングで除去す
る。
【０１９６】相補性データ線ＤＬのうち、第１データ線
ＤＬ1 は、前記コンタクトホール３２Ａを通じて中間導
電層２９Ａに接続され、次いでコンタクトホール３０Ａ
を通じてパッド層１６Ｂに接続され、さらにコンタクト
ホール１７Ｂを通じてメモリセルの転送用ＭＩＳＦＥＴ
Ｑｔ1 の一方の半導体領域（ドレイン領域）１２に接続
される。第２データ線ＤＬ2 は、前記コンタクトホール
３２Ａを通じて中間導電層２９Ａに接続され、次いでコ
ンタクトホール３０Ａを通じてパッド層１６Ｂに接続さ
れ、さらにコンタクトホール１７Ｂを通じて転送用ＭＩ
ＳＦＥＴＱｔ2の一方の半導体領域（ドレイン領域）１
２に接続される。
【０１９７】このように、相補性データ線ＤＬと転送用
ＭＩＳＦＥＴＱｔの一方の半導体領域（ドレイン領域）
１２とを中間導電層２９Ａおよびパッド層１６Ｂを介し
て接続することにより、コンタクトホール３２Ａ、コン
タクトホール３０Ａ、コンタクトホール１７Ｂのそれぞ
れの合わせ余裕が不要となるので、転送用ＭＩＳＦＥＴ
Ｑｔの半導体領域（ドレイン領域）１２の面積を縮小す
ることができる。
【０１９８】これにより、メモリセルＭＣの占有面積を
縮小し、ＳＲＡＭの集積度を向上させることができる。
また、これにより、転送用ＭＩＳＦＥＴＱｔの半導体領
域（ドレイン領域）１２の容量を低減することができる
ので、メモリセルＭＣの情報書込み動作および情報読出
し動作を速め、ＳＲＡＭの動作速度の高速化を図ること
ができる。
【０１９９】配線５６Ａは、コンタクトホール３２Ｂを
通じて前記配線２９Ｂに接続され、次いでコンタクトホ
ール３０Ｂを通じてパッド層１６Ｃに接続され、さらに
コンタクトホール１７Ｃを通じて周辺回路のｎチャネル
型ＭＩＳＦＥＴＱｎの一方の半導体領域１２に接続され
る。配線５６Ｂは、コンタクトホール３２Ｃを通じて前
記配線２９Ｃに接続され、次いでコンタクトホール３０
Ｃを通じてパッド層２５Ｂに接続され、さらにコンタク
トホール２６Ｂを通じて周辺回路のｐチャネル型ＭＩＳ
ＦＥＴＱｐの一方の半導体領域５０に接続される（図４
２）。
【０２００】このように、配線５６Ａと周辺回路のｎチ
ャネル型ＭＩＳＦＥＴＱｎの一方の半導体領域１２とを
配線２９Ｂおよびパッド層１６Ｃを介して接続すること
により、コンタクトホール３２Ｂ、コンタクトホール３
０Ｂ、コンタクトホール１７Ｃのそれぞれの合わせ余裕
が不要となるので、周辺回路のｎチャネル型ＭＩＳＦＥ
ＴＱｎの半導体領域１２の面積を縮小することができ
る。
【０２０１】これにより、周辺回路の占有面積を縮小
し、ＳＲＡＭの集積度を向上させることができる。ま
た、これにより、周辺回路のｎチャネル型ＭＩＳＦＥＴ
Ｑｎの半導体領域１２の容量を低減することができるの
で、メモリセルＭＣの情報書込み動作および情報読出し
動作を速め、ＳＲＡＭの動作速度の高速化を図ることが
できる。
【０２０２】また、配線５６Ｂと周辺回路のｐチャネル
型ＭＩＳＦＥＴＱｐの一方の半導体領域５０とを配線２
９Ｃおよびパッド層２５Ｂを介して接続することによ
り、コンタクトホール３２Ｃ、コンタクトホール２６Ｂ
のそれぞれの合わせ余裕が不要となるので、周辺回路の
ｐチャネル型ＭＩＳＦＥＴＱｐの半導体領域５０の面積
を縮小することができる。
【０２０３】これにより、周辺回路の占有面積を縮小
し、ＳＲＡＭの集積度を向上させることができる。ま
た、これにより、周辺回路のｐチャネル型ＭＩＳＦＥＴ
Ｑｐの半導体領域５０の容量を低減することができるの
で、メモリセルＭＣの情報書込み動作および情報読出し
動作を速め、ＳＲＡＭの動作速度の高速化を図ることが
できる。
【０２０４】次に、半導体基板１の全面に第３層目の層
間絶縁膜３３を堆積する。この層間絶縁膜３３は、例え
ば酸化シリコン膜、酸化シリコン膜、スピンオングラス
膜、酸化シリコン膜を順次積層した４層膜からなる。酸
化シリコン膜はＣＶＤ法で形成する。中間層のスピンオ
ングラス膜はスピン塗布法で堆積し、その膜厚は２００
nm程度とする。スピンオングラス膜を堆積した後、エッ
チバックを行い、その表面を平坦化する。
【０２０５】次に、半導体基板１の全面に第３層目の配
線材を堆積する。この配線材は、バリアメタル膜、Ａｌ
合金膜、バリアメタル膜を順次積層した３層膜からな
る。バリアメタルはＴｉＷで構成され、Ａｌ合金は、Ｃ
ｕおよびＳｉを添加したアルミニウムで構成される。Ｔ
ｉＷ膜とＡｌ合金膜とはそれぞれスパッタ法で形成し、
Ａｌ合金膜の膜厚は８００nm程度とする。
【０２０６】次に、上記配線材の上にフォトレジスト膜
（図示せず）を形成し、これをマスクにして配線材をエ
ッチングすることにより、サブアレイＳＭＡ上にメイン
ワード線ＭＷＬを形成する。続いて、上記フォトレジス
ト膜をアッシングで除去した後、半導体基板１の全面に
ファイナルパッシベーション膜３４を堆積する。このフ
ァイナルパッシベーション膜３４は、酸化シリコン膜、
酸化シリコン膜、窒化シリコン膜、ポリイミド樹脂膜を
順次積層した４層膜からなる。酸化シリコン膜、窒化シ
リコン膜はそれぞれＣＶＤ法で形成する。ポリイミド樹
脂膜はスピン塗布法で堆積し、その膜厚は１００００nm
程度とする（図４３）。
【０２０７】以上の工程により、本実施例のＳＲＡＭが
完成する。
【０２０８】
【実施例２】本実施例のＳＲＡＭは、サブアレイＳＭＡ
において、メモリセルＭＣの駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 に共通のソース線として構成される基準電
圧線（ＶSS) １６Ａの形状の一部が前記実施例のものと
異なっている。
【０２０９】すなわち、本実施例では、図４４、図４５
に示すように、第３層目のゲート材形成工程で形成され
る基準電圧線（ＶSS) １６Ａの一部（図４５の○印で囲
んだ箇所）を行方向に延在することにより、駆動用ＭＩ
ＳＦＥＴＱｄ1 の一方の半導体領域（ドレイン領域）７
（転送用ＭＩＳＦＥＴＱｔ1 の一方の半導体領域１２）
の上部をこの基準電圧線（ＶSS) １６Ａと転送用ＭＩＳ
ＦＥＴＱｔ1 のゲート電極１１（ワード線ＷＬ1)とで囲
み、同じく駆動用ＭＩＳＦＥＴＱｄ2 の一方の半導体領
域（ドレイン領域）７（転送用ＭＩＳＦＥＴＱｔ2 の一
方の半導体領域１２）の上部をこの基準電圧線（ＶSS)
１６Ａと転送用ＭＩＳＦＥＴＱｔ2 のゲート電極１１
（ワード線ＷＬ2) とで囲んでいる。すなわち、基準電
圧線（ＶSS) １６Ａ上には１２５〜１５５nm程度の厚い
膜厚の酸化シリコン膜２１が、ワード線（ＷＬ）上には
１００〜２００nm程度の厚い膜厚の酸化シリコン膜１３
がそれぞれ形成されているので、駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 の半導体領域（ドレイン領域）７は、これ
ら厚い膜厚の酸化シリコン膜１３、２１で囲まれた構成
になる。
【０２１０】このようにすると、一方の駆動用ＭＩＳＦ
ＥＴＱｄの半導体領域（ドレイン領域）７上に、この半
導体領域（ドレイン領域）７と、一方の負荷用ＭＩＳＦ
ＥＴＱｐのドレイン領域１８Ｐと、他方の負荷用ＭＩＳ
ＦＥＴＱｐのゲート電極２０と、他方の駆動用ＭＩＳＦ
ＥＴＱｄのゲート電極６とを相互に接続するコンタクト
ホール２３を開孔する際、その合わせ余裕を大きくする
ことができる。
【０２１１】すなわち、コンタクトホール２３の開孔位
置がずれた場合でも、酸化シリコン膜１３、２１がエッ
チングで削れる量は、それらの膜厚に比べて充分小さい
ので、酸化シリコン膜１３、２１がエッチングのバッフ
ァ層として作用する。これにより、駆動用ＭＩＳＦＥＴ
Ｑｄの半導体領域（ドレイン領域）７の面積を縮小する
ことができるので、メモリセルＭＣの占有面積を縮小
し、ＳＲＡＭの集積度を向上させることができる。
【０２１２】
【実施例３】前記実施例１のＳＲＡＭのメモリセルＭＣ
は、第５層目のゲート材形成工程で形成される負荷用Ｍ
ＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれぞれのゲート電極２０
と、第６層目のゲート材形成工程で形成される電源電圧
線（ＶCC) ２５Ａとの間に２個の容量素子Ｃを配置して
いるが、本実施例のＳＲＡＭは、図４６に示すように、
駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート電極（６）
と、この駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のソース領
域（７）に接続される基準電圧線（ＶSS) １６Ａとの間
に２個の容量素子Ｃを配置している。
【０２１３】すなわち、容量素子Ｃは、駆動用ＭＩＳＦ
ＥＴＱｄ1 、Ｑｄ2 のそれぞれのゲート電極（６）を第
１電極とし、その上層の基準電圧線（ＶSS) １６Ａを第
２電極（プレート電極）とし、このゲート電極（６）と
基準電圧線（ＶSS) １６Ａとの間の絶縁膜を誘電体膜と
するスタック（積層）構造で構成されている。
【０２１４】次に、上記容量素子Ｃの具体的な製造方法
について、図４７〜図５３を用いて説明する。なお、以
下の説明では、周辺回路のｎチャネル型ＭＩＳＦＥＴ、
ｐチャネル型ＭＩＳＦＥＴの製造方法の説明は省略す
る。
【０２１５】まず、前記実施例１と同様、半導体基板１
のｐ- 型ウエル２ｐの活性領域の主面にメモリセルＭＣ
の駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲート絶縁膜５
を形成した後、半導体基板１の全面に第１層目のゲート
材である多結晶シリコン膜（図示せず）を堆積する。続
いて、この多結晶シリコン膜の上に形成したフォトレジ
スト膜５７をマスクにしてこの多結晶シリコン膜をエッ
チングすることにより、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑ
ｄ2 のそれぞれのゲート電極６を形成する（図４７）。
【０２１６】次に、上記フォトレジスト膜をアッシング
で除去した後、半導体基板１の全面に絶縁膜５８を堆積
する（図４８）。この絶縁膜５８は、例えばＣＶＤ法で
形成した酸化シリコン膜（下層）およびＣＶＤ法で形成
した窒化シリコン膜（上層）の積層膜からなる。また、
この絶縁膜５８は、酸化シリコン膜と窒化シリコン膜と
の積層膜に代えて、窒化シリコン膜のみで構成してもよ
い。
【０２１７】次に、半導体基板１の全面に第２層目のゲ
ート材である多結晶シリコン膜５９をＣＶＤ法で形成す
る（図４９）。この多結晶シリコン膜５９は、抵抗値を
低減するため、その堆積時にｎ型不純物（例えばＰ）が
導入される。
【０２１８】次に、図示は省略するが、半導体基板１の
ｐ- 型ウエル２ｐの活性領域の主面に転送用ＭＩＳＦＥ
ＴＱｔ1 、Ｑｔ2 のしきい値電圧調整用の不純物を導入
した後、ｐ- 型ウエル２ｐの活性領域の主面の酸化シリ
コン膜を希フッ酸水溶液によるエッチングで除去し、新
たに熱酸化法でゲート絶縁膜１０を形成する。
【０２１９】次に、図示は省略するが、半導体基板１の
全面に第３層目のゲート材を堆積した後、その上にフォ
トレジスト膜を形成し、これをマスクにして第３層目の
ゲート材をエッチングすることにより、転送用ＭＩＳＦ
ＥＴＱｔ1 、Ｑｔ2 のそれぞれのゲート電極１１（およ
びワード線ＷＬ）を形成する。このゲート電極１１（お
よびワード線ＷＬ）は、多結晶シリコン膜とタングステ
ンシリサイド（ＷＳｉx ) 膜との積層膜（ポリサイド
膜）からなる。下層の多結晶シリコン膜は、抵抗値を低
減するため、その堆積時にｎ型不純物（例えばＰ）が導
入される。
【０２２０】次に、図示は省略するが、上記フォトレジ
スト膜をアッシングで除去した後、半導体基板１の主面
に新たなフォトレジスト膜を形成し、これをマスクにし
て転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の形成領域の半導
体基板１の主面にｐ型不純物（例えばＢＦ2)およびｎ型
不純物（例えばＰ）を順次導入した後、上記フォトレジ
スト膜をアッシングで除去し、半導体基板１の主面に導
入した上記ｎ型不純物、ｐ型不純物のそれぞれを引伸し
拡散させることにより、転送用ＭＩＳＦＥＴＱｔ1 、Ｑ
ｔ2 のソース形成領域およびドレイン形成領域の半導体
基板１の主面にｎ型半導体領域１２ａおよびｐ型半導体
領域１４を形成する。
【０２２１】次に、半導体基板１の主面にフォトレジス
ト膜（図示せず）を形成し、これをマスクにして駆動用
ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の形成領域の半導体基板１
の主面にｎ型不純物（例えばＰ）を導入した後、上記フ
ォトレジスト膜をアッシングで除去する。続いて、半導
体基板１の主面にフォトレジスト膜（図示せず）を形成
し、これをマスクにして駆動用ＭＩＳＦＥＴＱｄ1 、Ｑ
ｄ2 および転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 の形成領
域の半導体基板１の主面にｎ型不純物（例えばＡｓ）を
導入する。
【０２２２】次に、上記フォトレジスト膜をアッシング
で除去した後、半導体基板１の主面に導入した上記ｎ型
不純物を引伸し拡散させる。駆動用ＭＩＳＦＥＴＱ
ｄ1 、Ｑｄ2 の形成領域の半導体基板１の主面には、拡
散速度および濃度の異なる２種のｎ型不純物（Ｐおよび
Ａｓ）が導入されているので、Ａｓで高い不純物濃度の
ｎ+ 型半導体領域７ｂが形成され、その下にＰで低い不
純物濃度のｎ型半導体領域７ａが形成される。これによ
り、半導体基板１の主面に駆動用ＭＩＳＦＥＴＱｄ1 、
Ｑｄ2 のそれぞれの半導体領域（ソース領域およびドレ
イン領域）７が形成され、駆動用ＭＩＳＦＥＴＱｄ1 、
Ｑｄ2 が完成する（図５０）。
【０２２３】次に、半導体基板１の主面にフォトレジス
ト膜６０を形成した後、これをマスクにして前記絶縁膜
５８上の多結晶シリコン膜（第２層目のゲート材）５９
をエッチングし、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の
ゲート電極６を覆うように多結晶シリコン膜５９を残す
（図５１）。多結晶シリコン膜５９の下層の絶縁膜５８
は、窒化シリコン膜（およびその下層の酸化シリコン
膜）で構成されているので、この窒化シリコン膜がエッ
チングのストッパとなり、駆動用ＭＩＳＦＥＴＱｄ1 、
Ｑｄ2 のゲート電極６の削れを防止することができる。
【０２２４】次に、半導体基板１の全面に絶縁膜６１を
堆積する。この絶縁膜６１は、ＣＶＤ法で形成した酸化
シリコン膜からなる。次に、この絶縁膜６１上にフォト
レジスト膜６２を形成し、これをマスクにして絶縁膜６
１、絶縁膜５８およびゲート絶縁膜５のそれぞれを開孔
して駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の一方の半導体
領域（ソース領域）７上にコンタクトホール１７Ａを形
成する（図５２）。
【０２２５】次に、上記フォトレジスト膜６２をアッシ
ングで除去した後、半導体基板１の全面に第４層目のゲ
ート材（図示せず）を堆積する。このゲート材は、多結
晶シリコン膜とタングステンシリサイド（ＷＳｉx ) 膜
との積層膜（ポリサイド膜）からなる。多結晶シリコン
膜には、その抵抗値を低減するため、堆積時にｎ型不純
物（例えばＰ）が導入される。
【０２２６】次に、上記第４層目のゲート材（ポリサイ
ド膜）の上にフォトレジスト膜６３を形成し、これをマ
スクにして第４層目のゲート材（ポリサイド膜）を順次
エッチングすることにより、前記コンタクトホール１７
Ａを通じて駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 の一方の
半導体領域（ソース領域）７に接続された基準電圧線
（ＶSS) １６Ａを形成する。また同時に、駆動用ＭＩＳ
ＦＥＴＱｄ1 、Ｑｄ2 のそれぞれのゲート電極６を第１
電極とし、基準電圧線（ＶSS) １６Ａを第２電極（プレ
ート電極）とし、このゲート電極６と基準電圧線
（ＶSS) １６Ａとの間の絶縁膜５８、絶縁膜６１を誘電
体膜とするスタック（積層）構造の容量素子Ｃを形成す
る（図５３）。
【０２２７】このようにして形成される本実施例の容量
素子Ｃは、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のそれぞ
れのゲート電極６上の前記多結晶シリコン膜５９がコン
タクトホール１７Ｂの側壁を通じて基準電圧線（ＶSS)
１６Ａに接続された構成になっている。これにより、ゲ
ート電極６と基準電圧線（ＶSS) １６Ａとの間の誘電体
膜（絶縁膜５８、絶縁膜６１）を実効的に薄くすること
ができるので、大容量の容量素子Ｃを形成することがで
き、メモリセルＭＣのα線ソフトエラー耐性を向上させ
ることができる。
【０２２８】
【実施例４】図５４に示すように、本実施例のＳＲＡＭ
のメモリセルＭＣは、半導体基板１の主面上に形成した
第１導電層で駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲー
ト電極６を構成し、このゲート電極６の上層に形成した
第２導電層で転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲー
ト電極１１（ワード線ＷＬ）を構成し、このゲート電極
１１（ワード線ＷＬ）の上層に形成した第３導電層で基
準電圧線（ＶSS) １６Ａを構成している。
【０２２９】また、図５５に示すように、上記基準電圧
線（ＶSS) １６Ａの上層に形成した第４導電層で負荷用
ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２０を構成
し、このゲート電極２０の上層に形成した第５導電層で
負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のソース領域１８
Ｐ、チャネル領域１８Ｎおよびドレイン領域１８Ｐをそ
れぞれ構成し、さらにこの第５導電層で電源電圧線（Ｖ
CC) ２５Ａを構成している。すなわち、電源電圧線（Ｖ
CC) ２５Ａは、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2のソ
ース領域１８Ｐ、チャネル領域１８Ｎおよびドレイン領
域１８Ｐと一体に形成されている。
【０２３０】このように、本実施例のメモリセルＭＣと
前記実施例１のメモリセルＭＣとは、負荷用ＭＩＳＦＥ
ＴＱｐ1 、Ｑｐ2 のソース領域１８Ｐ、チャネル領域１
８Ｎおよびドレイン領域１８Ｐを構成する導電層と、負
荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のゲート電極２０を構
成する導電層の上下の配置が逆になっている。なお、図
面を見易くするため、図５５は、負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 のゲート電極２０の下層に形成された基準
電圧線（ＶSS) １６Ａ、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑ
ｄ2 、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 、フィールド
絶縁膜３などの図示が省略してある。
【０２３１】次に、本実施例の負荷用ＭＩＳＦＥＴＱｐ
1 、Ｑｐ2 の具体的な製造方法について図５６〜図５９
を用いて説明する。なお、以下の説明では、メモリセル
ＭＣの基準電圧線（ＶSS) １６Ａ、駆動用ＭＩＳＦＥＴ
Ｑｄ1 、Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 、
周辺回路のｎチャネル型ＭＩＳＦＥＴ、ｐチャネル型Ｍ
ＩＳＦＥＴの製造方法の説明は省略する。
【０２３２】まず、半導体基板１の絶縁膜６４上に第４
層目のゲート材である多結晶シリコン膜（図示せず）を
堆積する。図示はしないが、この絶縁膜６４の下層に
は、第３層目のゲート材で構成された基準電圧線
（ＶSS) １６Ａが形成されている。この多結晶シリコン
膜はＣＶＤ法で形成し、その抵抗値を低減するため、堆
積時にｎ型不純物（例えばＰ）を導入する。続いて、こ
の多結晶シリコン膜の上にフォトレジスト膜６５を形成
し、これをマスクにして多結晶シリコン膜をエッチング
することにより、絶縁膜６４上に負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 のそれぞれのゲート電極２０を形成する
（図５６）。
【０２３３】次に、上記フォトレジスト膜６５をアッシ
ングで除去した後、半導体基板１の全面にＣＶＤ法で酸
化シリコン膜（図示せず）を堆積し、この酸化シリコン
膜をＲＩＥなどの異方性エッチングでエッチングして、
負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のそれぞれのゲート
電極２０の側壁にサイドウォールスペーサ６６を形成す
る（図５７）。
【０２３４】次に、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2
のゲート電極２０を熱酸化してその表面に負荷用ＭＩＳ
ＦＥＴＱｐ1 、Ｑｐ2 のゲート絶縁膜６７を形成する
（図５８）。この熱酸化により、負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 のゲート電極２０の角部が熱変形して丸み
を帯びた形状となる。
【０２３５】次に、半導体基板１の全面に第５層目のゲ
ート材である多結晶シリコン膜をＣＶＤ法で堆積する。
続いて、この多結晶シリコン膜に負荷用ＭＩＳＦＥＴＱ
ｐ1、Ｑｐ2 のしきい値電圧をエンハンスメント型に設
定するためのｎ型不純物（例えばＰ）をイオン注入法で
導入した後、この多結晶シリコン膜の上にフォトレジス
ト膜６８を形成する。続いて、このフォトレジスト膜６
８をマスクにして多結晶シリコン膜の一部にｐ型不純物
（例えばＢＦ2)を導入し、負荷用ＭＩＳＦＥＴＱｐ1 、
Ｑｐ2 のドレイン領域１８Ｐおよびソース領域１８Ｐを
形成し、このドレイン領域１８Ｐとソース領域１８Ｐと
の間に負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 のチャネル領
域１８Ｎを形成することにより、負荷用ＭＩＳＦＥＴＱ
ｐ1 、Ｑｐ2 が完成する（図５９）。
【０２３６】このようにして形成される本実施例の負荷
用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 は、ゲート電極２０の側
壁をサイドウォールスペーサ６６で保護し、かつゲート
電極２０を熱酸化してその角部を丸くすることにより、
ゲート電極２０上に形成されるゲート絶縁膜６７の耐圧
を向上させることができる。また、ゲート絶縁膜６７を
熱酸化法で形成することにより、ＣＶＤ法で形成したゲ
ート絶縁膜に比べて耐圧が向上する。これにより、負荷
用ＭＩＳＦＥＴＱｐ1 、Ｑｐ2 の高信頼化を図ることが
できる。
【０２３７】なお、本実施例のＳＲＡＭのメモリセルＭ
Ｃにおいて、駆動用ＭＩＳＦＥＴＱｄ1 、Ｑｄ2 のゲー
ト電極６、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 のゲート
電極１１（ワード線ＷＬ）、基準電圧線（ＶSS) １６Ａ
のそれぞれは、図６０に示すようなパターンで構成して
もよい。
【０２３８】同様に、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ
2 のゲート電極２０、負荷用ＭＩＳＦＥＴＱｐ1 、Ｑｐ
2 のソース領域１８Ｐ、チャネル領域１８Ｎおよびドレ
イン領域１８Ｐ、電源電圧線（ＶCC) ２５Ａのそれぞれ
は、図６１に示すようなパターンで構成してもよい。な
お、図面を見易くするため、図６１は、負荷用ＭＩＳＦ
ＥＴＱｐ1 、Ｑｐ2 のゲート電極２０の下層に形成され
た基準電圧線（ＶSS)１６Ａ、駆動用ＭＩＳＦＥＴＱｄ
1 、Ｑｄ2 、転送用ＭＩＳＦＥＴＱｔ1 、Ｑｔ2 、フィ
ールド絶縁膜３などの図示が省略してある。
【０２３９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【０２４０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０２４１】(1).本発明によれば、負荷用ＭＩＳＦＥＴ
のゲート電極と、このゲート電極の上を覆う大面積の電
源電圧線との間で容量素子Ｃを構成することにより、大
容量の容量素子を形成することができるので、ＳＲＡＭ
のメモリセルのα線ソフトエラー耐性を向上させること
ができる。
【０２４２】(2).本発明によれば、電源電圧線の一部に
開孔を形成してその比抵抗値を低減することにより、電
源電圧線を通じてメモリセルに供給される電源電位の低
下を抑制することができるので、ＳＲＡＭの動作の安定
化を図ることができる。
【０２４３】(3).本発明によれば、半導体基板の主面に
形成された一方の駆動用ＭＩＳＦＥＴのドレイン領域
と、一方の負荷用ＭＩＳＦＥＴのゲート電極と、他方の
負荷用ＭＩＳＦＥＴのドレイン領域と、他方の駆動用Ｍ
ＩＳＦＥＴのゲート電極とを１個のコンタクトホールを
通じて相互に接続することにより、これらの導電層を複
数のコンタクトホールを通じて接続する場合に比べて、
コンタクトホールの占有面積に相当する分、メモリセル
の占有面積を縮小することができるので、ＳＲＡＭの高
集積化を図ることができる。また、これらの導電層を複
数のコンタクトホールを通じて接続する場合に比べて、
ＳＲＡＭの製造工程数を低減することができる。
【０２４４】(4).本発明によれば、駆動用ＭＩＳＦＥＴ
のドレイン領域上に形成したコンタクトホールの周囲を
厚い絶縁膜で囲むことにより、コンタクトホールを開孔
する際の合わせ余裕を大きくすることができるので、駆
動用ＭＩＳＦＥＴのドレイン領域の面積を縮小すること
ができ、ＳＲＡＭの高集積化を図ることができる。
【０２４５】(5).本発明によれば、基準電圧線を構成す
る導電層で形成したパッド層を介して転送用ＭＩＳＦＥ
Ｔのドレイン領域にデータ線を接続することにより、ド
レイン領域上に形成するコンタクトホールの合わせ余裕
が不要となるので、転送用ＭＩＳＦＥＴのドレイン領域
の面積を縮小することができ、ＳＲＡＭの高集積化を図
ることができる。
【０２４６】(6).本発明によれば、基準電圧線を構成す
る導電層で形成したパッド層を介して周辺回路の一部を
構成するｎチャネル型ＭＩＳＦＥＴの一方の半導体領域
に配線を接続することにより、この半導体領域上に形成
するコンタクトホールの合わせ余裕が不要となるので、
ｎチャネル型ＭＩＳＦＥＴの半導体領域の面積を縮小す
ることができ、ＳＲＡＭの高集積化を図ることができ
る。
【０２４７】(7).本発明によれば、電源電圧線を構成す
る導電層で形成したパッド層を介して周辺回路の一部を
構成するｐチャネル型ＭＩＳＦＥＴの一方の半導体領域
に配線を接続することにより、この半導体領域上に形成
するコンタクトホールの合わせ余裕が不要となるので、
ｐチャネル型ＭＩＳＦＥＴの半導体領域の面積を縮小す
ることができ、ＳＲＡＭの高集積化を図ることができ
る。
【０２４８】(8).本発明によれば、周辺回路の一部を構
成する非対称構造のｎチャネル型ＭＩＳＦＥＴのソース
領域を２重拡散ドレイン構造とすることにより、ソース
領域の抵抗値が低減され、電圧低下を防止することがで
きるので、ＳＲＡＭの高速動作を図ることができる。
【０２４９】(9).本発明によれば、低濃度のｎ型半導体
領域の下に低濃度のｐ型半導体領域を形成することによ
り、ｎチャネル型ＭＩＳＦＥＴの短チャネル効果を低減
することができるので、ＳＲＡＭの高集積化、高信頼化
を図ることができる。
【０２５０】(10). 本発明によれば、低濃度のｐ型半導
体領域の下に低濃度のｎ型半導体領域を形成することに
より、ｐチャネル型ＭＩＳＦＥＴの短チャネル効果を低
減することができるので、ＳＲＡＭの高集積化、高信頼
化を図ることができる。
【０２５１】(11). 本発明によれば、電源電圧線を構成
する導電層の下層の絶縁膜を酸化シリコン膜とその上に
形成した窒化シリコン膜との積層膜で構成することによ
り、この導電層をエッチングして電源電圧線を形成する
際、下層の絶縁膜の削れを防止することができるので、
この導電層とその下層の絶縁膜とさらにその下層の導電
層とで構成される容量素子の耐圧を向上させることがで
き、ＳＲＡＭのメモリセルのα線ソフトエラー耐性を向
上させることができる。
【０２５２】(12). 本発明によれば、負荷用ＭＩＳＦＥ
Ｔのゲート電極の側壁にサイドウォールスペーサを形成
することにより、このゲート電極の角部がサイドウォー
ルスペーサで保護され、また、このゲート電極を熱酸化
することにより、その角部が丸くなるので、負荷用ＭＩ
ＳＦＥＴのゲート絶縁膜の耐圧を向上させることがで
き、ＳＲＡＭの高信頼化を図ることができる。
【０２５３】また、負荷用ＭＩＳＦＥＴのゲート絶縁膜
を熱酸化法で形成することにより、ＣＶＤ法で形成した
ゲート絶縁膜に比べてその耐圧が向上するので、ＳＲＡ
Ｍの高信頼化を図ることができる。
【０２５４】(13). 本発明によれば、駆動用ＭＩＳＦＥ
Ｔのゲート電極と基準電圧線との間で形成される容量素
子の誘電体膜を構成する絶縁膜と第２絶縁膜との間に第
２導電層が介在することにより、実効的に誘電体膜の膜
厚を薄くすることができるので、容量素子の容量増大を
図ることができ、ＳＲＡＭのメモリセルのα線ソフトエ
ラー耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
メモリセルを示す半導体基板の要部断面図である。
【図２】本発明の一実施例である半導体集積回路装置の
全体の概略構成（チップレイアウト）図である。
【図３】図２の一部を拡大して示す概略構成図（チップ
レイアウト）である。
【図４】本発明の一実施例である半導体集積回路装置の
メモリセルの等価回路図である。
【図５】本発明の一実施例である半導体集積回路装置の
サブアレイのパターンレイアウトを示す要部平面図であ
る。
【図６】本発明の一実施例である半導体集積回路装置の
サブアレイのパターンレイアウトを示す要部平面図であ
る。
【図７】本発明の一実施例である半導体集積回路装置の
サブアレイのパターンレイアウトを示す要部平面図であ
る。
【図８】本発明の一実施例である半導体集積回路装置の
サブアレイのパターンレイアウトを示す要部平面図であ
る。
【図９】本発明の一実施例である半導体集積回路装置の
メモリセルのパターンレイアウトを模式的に示す斜視図
である。
【図１０】本発明の一実施例である半導体集積回路装置
のサブアレイのパターンレイアウトを示す要部平面図で
ある。
【図１１】本発明の一実施例である半導体集積回路装置
のサブアレイのパターンレイアウトを示す要部平面図で
ある。
【図１２】本発明の一実施例である半導体集積回路装置
のサブアレイのパターンレイアウトを示す要部平面図で
ある。
【図１３】本発明の一実施例である半導体集積回路装置
のサブアレイのパターンレイアウトを示す要部平面図で
ある。
【図１４】本発明の一実施例である半導体集積回路装置
のサブアレイのパターンレイアウトを示す要部平面図で
ある。
【図１５】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施例である半導体集積回路装置
の周辺回路の一部を示す回路図である。
【図２８】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３３】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３４】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３５】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３８】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の一実施例である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の一実施例である半導体集積回路装置
のサブアレイのパターンレイアウトを示す要部平面図で
ある。
【図４５】本発明の他の実施例である半導体集積回路装
置のメモリセルのパターンレイアウトを模式的に示す斜
視図である。
【図４６】本発明の他の実施例である半導体集積回路装
置のメモリセルの等価回路図である。
【図４７】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図４８】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図４９】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５０】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５１】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５２】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５３】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５４】本発明の他の実施例である半導体集積回路装
置のサブアレイのパターンレイアウトを示す要部平面図
である。
【図５５】本発明の他の実施例である半導体集積回路装
置のサブアレイのパターンレイアウトを示す要部平面図
である。
【図５６】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５７】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５８】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図５９】本発明の他の実施例である半導体集積回路装
置の製造方法を示す半導体基板の要部断面図である。
【図６０】本発明の他の実施例である半導体集積回路装
置のサブアレイのパターンレイアウトを示す要部平面図
である。
【図６１】本発明の他の実施例である半導体集積回路装
置のサブアレイのパターンレイアウトを示す要部平面図
である。
【符号の説明】
１ 半導体基板（チップ） ２ｐ ｐ- 型ウエル ２ｎ ｎ型ウエル ３ フィールド絶縁膜 ４ チャネルストッパ領域 ５ ゲート絶縁膜 ６ ゲート電極 ７ 半導体領域 ７ａ ｎ型半導体領域 ７ｂ ｎ+ 型半導体領域 ８ サイドウォールスペーサ ９ 絶縁膜 １０ ゲート絶縁膜 １１ ゲート電極 １２ 半導体領域 １２ａ ｎ型半導体領域 １２ｂ ｎ+ 型半導体領域 １３ 絶縁膜 １４ ｐ型半導体領域 １５ サイドウォールスペーサ １６Ａ 基準電圧線（ＶSS) １６Ｂ パッド層 １６Ｃ パッド層 １７Ａ コンタクトホール １７Ｂ コンタクトホール １８ 多結晶シリコン膜 １８Ｎ チャネル領域 １８Ｐ ソース領域 １８Ｐ ドレイン領域 １９ ゲート絶縁膜 ２０ ゲート電極 ２１ 絶縁膜 ２２ 絶縁膜 ２３ コンタクトホール ２４ 絶縁膜 ２５Ａ 電源電圧線（ＶCC) ２５Ｂ パッド層 ２６Ａ コンタクトホール ２６Ｂ コンタクトホール ２７ 開孔 ２８ 層間絶縁膜 ２９Ａ 中間導電層 ２９Ｂ 配線 ２９Ｃ 配線 ３０Ａ コンタクトホール ３０Ｂ コンタクトホール ３０Ｃ コンタクトホール ３１ 層間絶縁膜 ３２Ａ コンタクトホール ３２Ｂ コンタクトホール ３２Ｃ コンタクトホール ３３ 層間絶縁膜 ３４ ファイナルパッシベーション膜 ３５ フォトレジスト膜 ４０ 酸化シリコン膜 ４１ 窒化シリコン膜 ４２ フォトレジスト膜 ４３ 酸化シリコン膜 ４４ 窒化シリコン膜 ４５ フォトレジスト膜 ４６ 多結晶シリコン膜 ４７ フォトレジスト膜 ４８ フォトレジスト膜 ４９ フォトレジスト膜 ５０ 半導体領域 ５０ａ ｐ型半導体領域 ５０ｂ ｐ+ 型半導体領域 ５１ ｎ型半導体領域 ５２ サイドウォールスペーサ ５３ 多結晶シリコン膜 ５４ フォトレジスト膜 ５５ フォトレジスト膜 ５６Ａ 配線 ５６Ｂ 配線 ５７ フォトレジスト膜 ５８ 絶縁膜 ５９ 多結晶シリコン膜 ６０ フォトレジスト膜 ６１ 絶縁膜 ６２ フォトレジスト膜 ６３ フォトレジスト膜 ６４ 絶縁膜 ６５ フォトレジスト膜 ６６ サイドウォールスペーサ ６７ ゲート絶縁膜 ６８ フォトレジスト膜 １００ ｎ型不純物 Ｃ 容量素子 ＤＬ 相補性データ線 ＤＬ1 第１データ線 ＤＬ2 第２データ線 ＬＯＡＤ ロード回路 ＭＢ メモリブロック ＭＣ メモリセル ＭＷＬ メインワード線 ＳＡ センスアンプ ＳＭＡ サブアレイ ＳＷＬ サブワード線 Ｑｄ1 駆動用ＭＩＳＦＥＴ Ｑｄ2 駆動用ＭＩＳＦＥＴ Ｑｎ1 ｎチャネル型ＭＩＳＦＥＴ Ｑｎ2 ｎチャネル型ＭＩＳＦＥＴ Ｑｐ ｐチャネル型ＭＩＳＦＥＴ Ｑｐ1 負荷用ＭＩＳＦＥＴ Ｑｐ2 負荷用ＭＩＳＦＥＴ Ｑｔ1 転送用ＭＩＳＦＥＴ Ｑｔ2 転送用ＭＩＳＦＥＴ ＷＬ ワード線 ＷＬ1 第１ワード線 ＷＬ2 第２ワード線 ＸＤＥＣ Ｘデコーダ回路 ＹＤＥＣ Ｙデコーダ回路 ＹＳＷ Ｙスイッチ回路
フロントページの続き (72)発明者 目黒 怜 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 朝山 匡一郎 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 藤田 絵里 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 石橋 孝一郎 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 青砥 敏郎 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 森田 貞幸 東京都小平市上水本町５丁目20番１号 日 立超エル・エス・アイ・エンジニアリング 株式会社内 (72)発明者 小池 淳義 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 児島 雅之 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 木口 保雄 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 須向 一行 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 金井 史幸 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所武蔵工場内 (72)発明者 橋本 直孝 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山中 俊明 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 ワード線で制御される転送用ＭＩＳＦＥ
    Ｔと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴか
    らなるフリップフロップ回路とでメモリセルが構成され
    たＳＲＡＭを有する半導体集積回路装置であって、半導
    体基板の主面上に形成した第１導電膜で前記駆動用ＭＩ
    ＳＦＥＴのゲート電極を構成し、前記半導体基板の主面
    上に形成した第２導電膜で前記転送用ＭＩＳＦＥＴのゲ
    ート電極を構成し、前記第１および第２導電膜の上層に
    形成した第３導電膜で前記負荷用ＭＩＳＦＥＴのチャネ
    ル領域、ソース領域およびドレイン領域を構成し、前記
    第３導電層の上層に形成した第４導電膜で前記負荷用Ｍ
    ＩＳＦＥＴのゲート電極を構成し、前記第４導電膜の上
    層に形成した第５導電膜で前記負荷用ＭＩＳＦＥＴのソ
    ース領域に接続される電源電圧線を構成し、前記電源電
    圧線を前記負荷用ＭＩＳＦＥＴと重なるように配置した
    ことを特徴とする半導体集積回路装置。
  2. 【請求項２】 前記第１および第２導電膜の上層に形成
    した第６導電膜で前記駆動用ＭＩＳＦＥＴのソース領域
    に接続される基準電圧線を構成し、前記第６導電膜の上
    層に前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
    域およびドレイン領域を構成する第３導電膜を形成し、
    前記負荷用ＭＩＳＦＥＴが設けられていない領域上の前
    記第６導電層に開孔を形成したことを特徴とする請求項
    １記載の半導体集積回路装置。
  3. 【請求項３】 一方の駆動用ＭＩＳＦＥＴのドレイン領
    域上に形成したコンタクトホールを通じて前記一方の駆
    動用ＭＩＳＦＥＴのドレイン領域、一方の負荷用ＭＩＳ
    ＦＥＴのゲート電極、他方の駆動用ＭＩＳＦＥＴのゲー
    ト電極、他方の負荷用ＭＩＳＦＥＴのドレイン領域のそ
    れぞれを相互に接続したことを特徴とする請求項１記載
    の半導体集積回路装置。
  4. 【請求項４】 前記第１および第２導電膜の上層に形成
    した第６導電膜で前記駆動用ＭＩＳＦＥＴのソース領域
    に接続される基準電圧線を構成し、前記第６導電膜の上
    層に前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
    域およびドレイン領域を構成する第３導電膜を形成し、
    前記コンタクトホールの周囲を前記第２導電膜および前
    記第６導電膜で囲み、前記第２導電膜および前記第６導
    電膜の上層に厚い絶縁膜を形成したことを特徴とする請
    求項３記載の半導体集積回路装置。
  5. 【請求項５】 前記第１および第２導電膜の上層に形成
    した第６導電膜で前記駆動用ＭＩＳＦＥＴのソース領域
    に接続される基準電圧線を構成し、前記第６導電膜の上
    層に前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
    域およびドレイン領域を構成する第３導電膜を形成し、
    前記転送用ＭＩＳＦＥＴのドレイン領域上に前記第６導
    電膜でパッド層を形成し、前記パッド層を介して前記転
    送用ＭＩＳＦＥＴのドレイン領域にデータ線を接続した
    ことを特徴とする請求項１記載の半導体集積回路装置。
  6. 【請求項６】 前記第１および第２導電膜の上層に形成
    した第６導電膜で前記駆動用ＭＩＳＦＥＴのソース領域
    に接続される基準電圧線を構成し、前記第６導電膜の上
    層に前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
    域およびドレイン領域を構成する第３導電膜を形成し、
    前記ＳＲＡＭの周辺回路の一部を構成するｎチャネル型
    ＭＩＳＦＥＴの一方の半導体領域上に前記第６導電膜で
    パッド層を形成し、前記パッド層を介して前記ｎチャネ
    ル型ＭＩＳＦＥＴの一方の半導体領域に配線を接続した
    ことを特徴とする請求項１記載の半導体集積回路装置。
  7. 【請求項７】 前記第１および第２導電膜の上層に形成
    した第６導電膜で前記駆動用ＭＩＳＦＥＴのソース領域
    に接続される基準電圧線を構成し、前記第６導電膜の上
    層に前記負荷用ＭＩＳＦＥＴのチャネル領域、ソース領
    域およびドレイン領域を構成する第３導電膜を形成し、
    前記ＳＲＡＭの周辺回路の一部を構成するｐチャネル型
    ＭＩＳＦＥＴの一方の半導体領域上に前記第５導電層で
    パッド層を形成し、前記パッド層を介して前記ｐチャネ
    ル型ＭＩＳＦＥＴの一方の半導体領域に配線を接続した
    ことを特徴とする請求項１記載の半導体集積回路装置。
  8. 【請求項８】 前記ＳＲＡＭの周辺回路の一部を構成す
    る非対称構造のｎチャネル型ＭＩＳＦＥＴのソース領域
    を高濃度のｎ+ 型半導体領域と低濃度のｎ型半導体領域
    とで構成した２重拡散ドレイン構造とし、ドレイン領域
    を高濃度のｎ+ 型半導体領域と低濃度のｎ型半導体領域
    とで構成したＬＤＤ構造としたことを特徴とする請求項
    １記載の半導体集積回路装置。
  9. 【請求項９】 前記ＳＲＡＭの周辺回路の一部を構成す
    るｎチャネル型ＭＩＳＦＥＴのソース領域、ドレイン領
    域のそれぞれを高濃度のｎ+ 型半導体領域と低濃度のｎ
    型半導体領域とで構成したＬＤＤ構造とし、前記低濃度
    のｎ型半導体領域の下に低濃度のｐ型半導体領域を形成
    したことを特徴とする請求項１記載の半導体集積回路装
    置。
  10. 【請求項１０】 前記ＳＲＡＭの周辺回路の一部を構成
    するｐチャネル型ＭＩＳＦＥＴのソース領域、ドレイン
    領域のそれぞれを高濃度のｐ+ 型半導体領域と低濃度の
    ｐ型半導体領域とで構成したＬＤＤ構造とし、前記低濃
    度のｐ型半導体領域の下に低濃度のｎ型半導体領域を形
    成したことを特徴とする請求項１記載の半導体集積回路
    装置。
  11. 【請求項１１】 前記負荷用ＭＩＳＦＥＴのゲート電極
    を構成する第４導電膜と前記電源電圧線を構成する第５
    導電膜との間の絶縁膜を、酸化シリコン膜とその上に形
    成した窒化シリコン膜との積層膜で構成したことを特徴
    とする請求項１記載の半導体集積回路装置。
  12. 【請求項１２】 ワード線で制御される転送用ＭＩＳＦ
    ＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴ
    からなるフリップフロップ回路とでメモリセルが構成さ
    れたＳＲＡＭを有する半導体集積回路装置の製造方法で
    あって、半導体基板の主面上に形成した第１導電膜で前
    記駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、前
    記半導体基板の主面上に形成した第２導電膜で前記転送
    用ＭＩＳＦＥＴのゲート電極を形成する工程、前記第１
    および第２導電膜の上層に形成した第３導電膜で前記駆
    動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線
    を形成する工程、前記第３導電膜の上層に形成した第４
    導電膜で前記負荷用ＭＩＳＦＥＴのチャネル領域、ソー
    ス領域およびドレイン領域を形成する工程、前記駆動用
    ＭＩＳＦＥＴのドレイン領域上にコンタクトホールを形
    成する工程、前記第４導電膜の上層に形成した第５導電
    膜で前記負荷用ＭＩＳＦＥＴのゲート電極を形成し、前
    記コンタクトホールを通じて前記駆動用ＭＩＳＦＥＴの
    ドレイン領域、前記負荷用ＭＩＳＦＥＴのゲート電極、
    他方の駆動用ＭＩＳＦＥＴのゲート電極、他方の負荷用
    ＭＩＳＦＥＴのドレイン領域のそれぞれを相互に接続す
    る工程を有することを特徴とする半導体集積回路装置の
    製造方法。
  13. 【請求項１３】 ワード線で制御される転送用ＭＩＳＦ
    ＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴ
    からなるフリップフロップ回路とでメモリセルが構成さ
    れたＳＲＡＭを有する半導体集積回路装置の製造方法で
    あって、半導体基板の主面上に形成した第１導電膜で前
    記駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、前
    記半導体基板の主面上に形成した第２導電膜で前記転送
    用ＭＩＳＦＥＴのゲート電極を形成する工程、前記第１
    および第２導電膜の上層に形成した第３導電膜で前記駆
    動用ＭＩＳＦＥＴのソース領域に接続される基準電圧線
    を形成する工程、前記第３導電膜の上層に形成した第４
    導電膜で前記負荷用ＭＩＳＦＥＴのゲート電極を形成す
    る工程、前記第４導電膜の上層に形成した絶縁膜をエッ
    チングして前記負荷用ＭＩＳＦＥＴのゲート電極の側壁
    にサイドウォールスペーサを形成する工程、前記第４導
    電膜を熱酸化してその表面に前記負荷用ＭＩＳＦＥＴの
    ゲート絶縁膜を形成する工程、前記負荷用ＭＩＳＦＥＴ
    のゲート絶縁膜の上層に形成した第５導電膜で前記負荷
    用ＭＩＳＦＥＴのチャネル領域、ソース領域およびドレ
    イン領域を形成する工程を有することを特徴とする半導
    体集積回路装置の製造方法。
  14. 【請求項１４】 ワード線で制御される転送用ＭＩＳＦ
    ＥＴと、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴ
    からなるフリップフロップ回路とでメモリセルが構成さ
    れたＳＲＡＭを有する半導体集積回路装置の製造方法で
    あって、半導体基板の主面上に形成した第１導電膜で前
    記駆動用ＭＩＳＦＥＴのゲート電極を形成する工程、前
    記第１導電膜の上層に絶縁膜を形成する工程、前記絶縁
    膜の上層に第２導電膜を形成する工程、前記半導体基板
    の主面に不純物を導入して前記駆動用ＭＩＳＦＥＴのソ
    ース領域、ドレイン領域を形成する工程、前記第２導電
    膜をエッチングして前記駆動用ＭＩＳＦＥＴのゲート電
    極の上層のみに前記第２導電膜を残す工程、前記第２導
    電膜の上層に第２絶縁膜を形成する工程、前記第２絶縁
    膜および前記絶縁膜を順次エッチングして前記駆動用Ｍ
    ＩＳＦＥＴのソース領域上にコンタクトホールを形成す
    る工程、前記第２絶縁膜の上層に形成した第３導電膜を
    エッチングすることにより、前記コンタクトホールを通
    じて前記駆動用ＭＩＳＦＥＴのソース領域に接続される
    基準電圧線を形成すると共に、前記コンタクトホールの
    側壁を通じて前記駆動用ＭＩＳＦＥＴのゲート電極上の
    前記第２導電膜と前記基準電圧線とを接続する工程を有
    することを特徴とする半導体集積回路装置の製造方法。
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