JPH07123144B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH07123144B2 JPH07123144B2 JP61130169A JP13016986A JPH07123144B2 JP H07123144 B2 JPH07123144 B2 JP H07123144B2 JP 61130169 A JP61130169 A JP 61130169A JP 13016986 A JP13016986 A JP 13016986A JP H07123144 B2 JPH07123144 B2 JP H07123144B2
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- Japan
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- semiconductor region
- gate electrode
- misfet
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- semiconductor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、高耐圧用
の電界効果トランジスタを有する半導体集積回路装置に
適用して有効な技術に関するものである。
の電界効果トランジスタを有する半導体集積回路装置に
適用して有効な技術に関するものである。
紫外線消去型の不揮発性記憶機能を備えた半導体集積回
路装置（以下、EPROMという）が知られている。EPROMの
メモリセルは、フローテイングゲート電極とコントロー
ルゲート電極とを有する電界効果トランジスタで構成さ
れている。
路装置（以下、EPROMという）が知られている。EPROMの
メモリセルは、フローテイングゲート電極とコントロー
ルゲート電極とを有する電界効果トランジスタで構成さ
れている。
電界効果トランジスタ（メモリセル）には、LDD（Ｌigh
tly Ｄoped Ｄrain）構造が採用される傾向にある。こ
の電界効果トランジスタは、高不純物濃度の半導体領域
と、高不純物濃度の半導体領域とチャネル形成領域との
間に設けた同一導電型の低不純物濃度の半導体領域（LD
D部）とでドレイン領域を構成したものである。LDD構造
の電界効果トランジスタは、チャネル形成領域側へのド
レイン領域の拡散距離（回り込み）を低減し、実効チャ
ネル長を確保することができる。つまり、LDD構造の電
界効果をトランジスタは、短チャネル効果を防止し、高
集積化を図ることができる特徴がある。
tly Ｄoped Ｄrain）構造が採用される傾向にある。こ
の電界効果トランジスタは、高不純物濃度の半導体領域
と、高不純物濃度の半導体領域とチャネル形成領域との
間に設けた同一導電型の低不純物濃度の半導体領域（LD
D部）とでドレイン領域を構成したものである。LDD構造
の電界効果トランジスタは、チャネル形成領域側へのド
レイン領域の拡散距離（回り込み）を低減し、実効チャ
ネル長を確保することができる。つまり、LDD構造の電
界効果をトランジスタは、短チャネル効果を防止し、高
集積化を図ることができる特徴がある。
LDD構造は、同一製造工程で形成できるので、メモリセ
ルを構成する電界効果トランジスタの他に、周辺回路を
構成する読出系、書込系の夫々のMISFETにも採用され
る。
ルを構成する電界効果トランジスタの他に、周辺回路を
構成する読出系、書込系の夫々のMISFETにも採用され
る。
なお、LDD構造が採用された電界効果トランジスタを有
するEPROMについては、例えば、特願昭60−181414号に
記載されている。
するEPROMについては、例えば、特願昭60−181414号に
記載されている。
本発明者は、前述のEPROMにおける電気的特性試験なら
びにその検討の結果、次の問題点が生じることを見出し
た。
びにその検討の結果、次の問題点が生じることを見出し
た。
前記電界効果トランジスタ（メモリセル）及び読出系MI
SFETと、書込系MISFETとは、動作電圧が異なる。前者
は、ドレイン、ソース間電圧が例えば5.0［Ｖ］、後者
は、ドレイン、ソース間電圧が例えば12.5［Ｖ］（書込
電圧）である。EPROMにおいては、情報の読出動作速度
の高速化を図るため、LDD構造は、電界効果トランジス
タ（メモリセル）及び読出系MISFETを最適化する例えば
1018〜1019［atoms/cm3］程度の表面濃度で構成され
る。このため、書込系MISFETとしては、LDD部の不純物
濃度が高く、ソース、ドレイン間でブレークダウンを生
じ易いので、耐圧を確保することができない。書込系MI
SFETは、Ｘデコーダ回路にワード線の本数に対応して設
けられている。
SFETと、書込系MISFETとは、動作電圧が異なる。前者
は、ドレイン、ソース間電圧が例えば5.0［Ｖ］、後者
は、ドレイン、ソース間電圧が例えば12.5［Ｖ］（書込
電圧）である。EPROMにおいては、情報の読出動作速度
の高速化を図るため、LDD構造は、電界効果トランジス
タ（メモリセル）及び読出系MISFETを最適化する例えば
1018〜1019［atoms/cm3］程度の表面濃度で構成され
る。このため、書込系MISFETとしては、LDD部の不純物
濃度が高く、ソース、ドレイン間でブレークダウンを生
じ易いので、耐圧を確保することができない。書込系MI
SFETは、Ｘデコーダ回路にワード線の本数に対応して設
けられている。
そこで、耐圧を確保するため、書込系MISFETのLDD部を
低不純物濃度で形成することが考えられる。しかしなが
ら、LDD部を低濃度で形成すると、LDD構造固有の特性劣
化を生じる。すなわち、LDD部は、ゲート電極の端部に
位置し、その電界効果の影響を受るので、LDD部の寄生
抵抗値がゲート電極の電圧により著しく変化する現象が
生じる。
低不純物濃度で形成することが考えられる。しかしなが
ら、LDD部を低濃度で形成すると、LDD構造固有の特性劣
化を生じる。すなわち、LDD部は、ゲート電極の端部に
位置し、その電界効果の影響を受るので、LDD部の寄生
抵抗値がゲート電極の電圧により著しく変化する現象が
生じる。
また、書込系MISFETに、本質的な耐圧の向上ではない
が、耐圧を確保するために、ドレイン領域のLDD部を長
く形成する所謂オフセット構造を採用することが考えら
れる。しかしながら、オフセット構造は、書込系MISFET
のチャネル長方向の寸法を増大し、しかもLDD部を長く
形成するマスクの合せ余裕度が必要となる。このため、
Ｘデコーダ回路の面積が増大するので、EPROMの集積度
が低下する。さらに、オフセット構造の採用は、書込系
MISFET間隔と、ワード線間隔とが一致しなくなるので、
メモリセルアレイとＸデコーダ回路とのレイアウトが難
しくなる。
が、耐圧を確保するために、ドレイン領域のLDD部を長
く形成する所謂オフセット構造を採用することが考えら
れる。しかしながら、オフセット構造は、書込系MISFET
のチャネル長方向の寸法を増大し、しかもLDD部を長く
形成するマスクの合せ余裕度が必要となる。このため、
Ｘデコーダ回路の面積が増大するので、EPROMの集積度
が低下する。さらに、オフセット構造の採用は、書込系
MISFET間隔と、ワード線間隔とが一致しなくなるので、
メモリセルアレイとＸデコーダ回路とのレイアウトが難
しくなる。
本発明の目的は、電界効果トランジスタを有する半導体
集積回路装置において、電界効果トランジスタの耐圧を
向上すると共に、その面積を低減することが可能な技術
を提供することにある。
集積回路装置において、電界効果トランジスタの耐圧を
向上すると共に、その面積を低減することが可能な技術
を提供することにある。
本発明の他の目的は、電界効果トランジスタの電気的特
性を損なうことなく、前記目的を達成することが可能な
技術を提供することにある。
性を損なうことなく、前記目的を達成することが可能な
技術を提供することにある。
本発明の他の目的は、記憶機能を有する半導体集積回路
装置において、製造工程を低減し、かつ、前記目的を達
成することが可能な技術を提供することにある。
装置において、製造工程を低減し、かつ、前記目的を達
成することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
本発明は、半導体基体主面にメモリセルを構成する第１
のMISFET及びそのメモリセルのための書込み系の第２の
MISFETを形成する半導体集積回路装置の製造方法であっ
て、 第１のMISFETが形成されるべき半導体基体の主面にゲー
ト酸化膜を介してゲート電極を形成するとともに、第２
のMISFETが形成されるべき半導体基体主面にゲート酸化
膜を介してゲート電極を形成する工程、 第２のMISFETのためのゲート電極に対して自己整合的に
第１の不純物濃度を有する第１半導体領域を形成する工
程、 前記第２のMISFETのためのゲート電極に対して自己整合
的に前記第１の不純物濃度よりも濃度が高く、前記第１
半導体領域よりもゲート電極下への回り込み量の少ない
第２の不純物濃度を有する第２半導体領域を形成すると
ともに、前記第１のMISFETのためのゲート電極に対して
自己整合的に前記第１の不純物濃度よりも濃度が高い第
２の不純物濃度を有する第３半導体領域を形成する工
程、 前記第２のMISFETのためのゲート電極及び前記第１のMI
SFETのためのゲート電極のそれぞれの側部にサイドウォ
ールスペーサを形成する工程、 前記それぞれのサイドウォールスペーサに対して自己整
合的に、前記第２半導体領域に接してその第２半導体領
域よりも濃度が高い第３の不純物濃度を有する配線接続
のための第４半導体領域と、前記第３半導体領域に接し
てその第３半導体領域よりも濃度が高い第３の不純物濃
度を有する配線接続のための第５半導体領域とを形成す
る工程、 前記第４半導体領域及び前記第５半導体領域に配線を接
続する工程と、 から成ることを特徴とする半導体集積回路装置の製造方
法にある。
のMISFET及びそのメモリセルのための書込み系の第２の
MISFETを形成する半導体集積回路装置の製造方法であっ
て、 第１のMISFETが形成されるべき半導体基体の主面にゲー
ト酸化膜を介してゲート電極を形成するとともに、第２
のMISFETが形成されるべき半導体基体主面にゲート酸化
膜を介してゲート電極を形成する工程、 第２のMISFETのためのゲート電極に対して自己整合的に
第１の不純物濃度を有する第１半導体領域を形成する工
程、 前記第２のMISFETのためのゲート電極に対して自己整合
的に前記第１の不純物濃度よりも濃度が高く、前記第１
半導体領域よりもゲート電極下への回り込み量の少ない
第２の不純物濃度を有する第２半導体領域を形成すると
ともに、前記第１のMISFETのためのゲート電極に対して
自己整合的に前記第１の不純物濃度よりも濃度が高い第
２の不純物濃度を有する第３半導体領域を形成する工
程、 前記第２のMISFETのためのゲート電極及び前記第１のMI
SFETのためのゲート電極のそれぞれの側部にサイドウォ
ールスペーサを形成する工程、 前記それぞれのサイドウォールスペーサに対して自己整
合的に、前記第２半導体領域に接してその第２半導体領
域よりも濃度が高い第３の不純物濃度を有する配線接続
のための第４半導体領域と、前記第３半導体領域に接し
てその第３半導体領域よりも濃度が高い第３の不純物濃
度を有する配線接続のための第５半導体領域とを形成す
る工程、 前記第４半導体領域及び前記第５半導体領域に配線を接
続する工程と、 から成ることを特徴とする半導体集積回路装置の製造方
法にある。
前述の手段によれば、前記低不純物濃度のLDD部で電界
効果トランジスタの耐圧を向上することができると共
に、LDD部よりも高不純物濃度の第２半導体領域でLDD構
造固有の特性劣化を防止することができる。しかも、前
記第２半導体領域をゲート電極に対して自己整合的に形
成し、製造工程におけるマスク合せ余裕を低減すること
ができるので、電界効果トランジスタの面積を縮小する
ことができる。
効果トランジスタの耐圧を向上することができると共
に、LDD部よりも高不純物濃度の第２半導体領域でLDD構
造固有の特性劣化を防止することができる。しかも、前
記第２半導体領域をゲート電極に対して自己整合的に形
成し、製造工程におけるマスク合せ余裕を低減すること
ができるので、電界効果トランジスタの面積を縮小する
ことができる。
以下、本発明の構成について、本発明をEPROMに適用し
た一実施例とともに説明する。
た一実施例とともに説明する。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
本発明の一実施例であるEPROMを第１図（要部断面図）
で示す。第１図は、左側にメモリセルを構成する電界効
果トランジスタ、中央に読出系のｎチャネルMISFET、右
側に書込系のｎチャネルMISFETを示している。
で示す。第１図は、左側にメモリセルを構成する電界効
果トランジスタ、中央に読出系のｎチャネルMISFET、右
側に書込系のｎチャネルMISFETを示している。
第１図において、１は単結晶シリコンからなるp-型の半
導体基板（又はウエル領域）である。図示されていない
が、半導体基板１の所定の主面部には、相補型MISFETの
ｐチャネルMISFETを構成するn-型のウエル領域が設けら
れている。２はフィールド絶縁膜、３はｐ型のチャネル
ストッパ領域であり、これらは、半導体素子間を電気的
に分離するように構成されている。
導体基板（又はウエル領域）である。図示されていない
が、半導体基板１の所定の主面部には、相補型MISFETの
ｐチャネルMISFETを構成するn-型のウエル領域が設けら
れている。２はフィールド絶縁膜、３はｐ型のチャネル
ストッパ領域であり、これらは、半導体素子間を電気的
に分離するように構成されている。
メモリセルを構成する電界効果トランジスタQmは、半導
体基板１、ゲート絶縁膜４、フローティングゲート電極
6A、ゲート絶縁膜７、コントロールゲート電極９、一対
のｎ型の半導体領域10A、一対のn+型の半導体領域13で
構成されている。
体基板１、ゲート絶縁膜４、フローティングゲート電極
6A、ゲート絶縁膜７、コントロールゲート電極９、一対
のｎ型の半導体領域10A、一対のn+型の半導体領域13で
構成されている。
半導体基板１は、主に、電界効果トランジスタQmのチャ
ネル形成領域として使用される。
ネル形成領域として使用される。
ゲート電極6Aは、例えば、多結晶シリコン膜で構成され
ている。
ている。
ゲート電極９は、ゲート電極6Aと同様に、多結晶シリコ
ン膜で構成する。また、ゲート電極９は、単層の高融点
金属（Mo,Ta,Ti,W）膜若しくは高融点金属シリサイド
（MoSi2,TaSi2,TiSi2,WSi2）膜で構成してもよい。ま
た、ゲート電極９は、多結晶シリコン膜の上部に高融点
金属膜若しくは高融点金属シリサイド膜を設けた複合膜
で構成してもよい。ゲート電極９は、所定方向の他の電
界効果トランジスタQmのゲート電極９と一体に構成さ
れ、ワード線を構成するようになっている。このワード
線は、図示していないが、Ｘデコーダ回路を構成する書
込系MISFETQwのソース領域に接続されている。
ン膜で構成する。また、ゲート電極９は、単層の高融点
金属（Mo,Ta,Ti,W）膜若しくは高融点金属シリサイド
（MoSi2,TaSi2,TiSi2,WSi2）膜で構成してもよい。ま
た、ゲート電極９は、多結晶シリコン膜の上部に高融点
金属膜若しくは高融点金属シリサイド膜を設けた複合膜
で構成してもよい。ゲート電極９は、所定方向の他の電
界効果トランジスタQmのゲート電極９と一体に構成さ
れ、ワード線を構成するようになっている。このワード
線は、図示していないが、Ｘデコーダ回路を構成する書
込系MISFETQwのソース領域に接続されている。
高不純物濃度の半導体領域13と低不純物濃度の半導体領
域（LDD部）10Aは、ソース領域若しくはドレイン領域と
して使用される。半導体領域10Aは、半導体領域13とチ
ャネル形成領域との間の半導体基板１の主面部に設けら
れている。この半導体領域10Aは、LDD構造の電界効果ト
ランジスタQmを構成する。電界効果トランジスタQmのソ
ース、ドレイン間電圧は5.0［Ｖ］程度の低電圧であ
る。
域（LDD部）10Aは、ソース領域若しくはドレイン領域と
して使用される。半導体領域10Aは、半導体領域13とチ
ャネル形成領域との間の半導体基板１の主面部に設けら
れている。この半導体領域10Aは、LDD構造の電界効果ト
ランジスタQmを構成する。電界効果トランジスタQmのソ
ース、ドレイン間電圧は5.0［Ｖ］程度の低電圧であ
る。
電界効果トランジスタQmの半導体領域13間（ソース、ド
レイン間）であって、チャネル形成領域下の半導体基板
１の主面部には、ｐ型の半導体領域５が設けられてい
る。半導体領域５は、主に、ソース領域、ドレイン領域
である夫々の半導体領域13からチャネル形成領域側に形
成される空乏領域間の結合によるパンチスルーを防止す
るように構成されている。
レイン間）であって、チャネル形成領域下の半導体基板
１の主面部には、ｐ型の半導体領域５が設けられてい
る。半導体領域５は、主に、ソース領域、ドレイン領域
である夫々の半導体領域13からチャネル形成領域側に形
成される空乏領域間の結合によるパンチスルーを防止す
るように構成されている。
周辺回路を構成する読出系のｎチャネルMISFETQrは、半
導体基板１、ゲート絶縁膜４、ゲート電極6B、n-型の一
対の半導体領域11及び一対のn+型の半導体領域13で構成
されている。ゲート電極6Bは、前記ゲート電極6Aと同一
製造工程で形成される。低不純物濃度の半導体領域（LD
D部）11は、前記半導体領域10Aと別の製造工程で形成
し、半導体領域10Aよりも低不純物濃度で構成する。こ
のMISFETQrのソース、ドレイン間電圧は5.0［Ｖ］程度
の低電圧である。
導体基板１、ゲート絶縁膜４、ゲート電極6B、n-型の一
対の半導体領域11及び一対のn+型の半導体領域13で構成
されている。ゲート電極6Bは、前記ゲート電極6Aと同一
製造工程で形成される。低不純物濃度の半導体領域（LD
D部）11は、前記半導体領域10Aと別の製造工程で形成
し、半導体領域10Aよりも低不純物濃度で構成する。こ
のMISFETQrのソース、ドレイン間電圧は5.0［Ｖ］程度
の低電圧である。
MISFETQrの半導体領域13間には、電界効果トランジスタ
Qmと同様に、ｐ型の半導体領域５が設けられている。
Qmと同様に、ｐ型の半導体領域５が設けられている。
周辺回路を構成する書込系のｎチャネルMISFETQwは、半
導体基板１、ゲート絶縁膜４、ゲート電極6B、一対のn-
型の半導体領域８、一対のｎ型の半導体領域10B及び一
対のn+型の半導体領域13で構成されている。半導体領域
８、10B及び13は、第２図（拡大断面図）で示すよう
に、ソース領域又はドレイン領域として使用される。こ
のMISFETQwのソース領域又はドレイン領域は、高不純物
濃度の半導体領域13からチャネル形成領域側に段階的に
不純物濃度を低く構成している。
導体基板１、ゲート絶縁膜４、ゲート電極6B、一対のn-
型の半導体領域８、一対のｎ型の半導体領域10B及び一
対のn+型の半導体領域13で構成されている。半導体領域
８、10B及び13は、第２図（拡大断面図）で示すよう
に、ソース領域又はドレイン領域として使用される。こ
のMISFETQwのソース領域又はドレイン領域は、高不純物
濃度の半導体領域13からチャネル形成領域側に段階的に
不純物濃度を低く構成している。
つまり、高不純物濃度の半導体領域13は、例えば、1020
［atoms/cm3］程度の表面濃度と、0.20〜0.25［μｍ］
程度の接合深さで構成される。半導体領域13は、ゲート
電極6Bの側部に自己整合的に形成された不純物導入用マ
スク12に対して自己整合的に形成される。半導体領域13
は、電界効果トランジスタQm及びMISFETQrの半導体領域
13と同一製造工程で形成される。
［atoms/cm3］程度の表面濃度と、0.20〜0.25［μｍ］
程度の接合深さで構成される。半導体領域13は、ゲート
電極6Bの側部に自己整合的に形成された不純物導入用マ
スク12に対して自己整合的に形成される。半導体領域13
は、電界効果トランジスタQm及びMISFETQrの半導体領域
13と同一製造工程で形成される。
低不純物濃度の半導体領域（第1LDD部）８は、高不純物
濃度の半導体領域13とチャネル形成領域（半導体基板
１）との間の半導体基板１の主面部に設けられている。
さらに、半導体領域８は、ゲート電極6Bの端部の電界効
果の影響による寄生抵抗値の変動を生じないように、ゲ
ート電極6Bの下部に位置するように構成されている。こ
の半導体領域８は、ゲート電極6Bに対して自己整合的に
形成される。半導体領域８は、MISFETQwの耐圧を充分に
向上できるように、例えば、1017［atoms/cm3］程度の
表面濃度と、0.10〜0.20［μｍ］程度の接合深さで構成
される。半導体領域８は、半導体領域10B、前記半導体
領域10A及び半導体領域11と別の製造工程で、それらよ
りも低不純物濃度で構成される。
濃度の半導体領域13とチャネル形成領域（半導体基板
１）との間の半導体基板１の主面部に設けられている。
さらに、半導体領域８は、ゲート電極6Bの端部の電界効
果の影響による寄生抵抗値の変動を生じないように、ゲ
ート電極6Bの下部に位置するように構成されている。こ
の半導体領域８は、ゲート電極6Bに対して自己整合的に
形成される。半導体領域８は、MISFETQwの耐圧を充分に
向上できるように、例えば、1017［atoms/cm3］程度の
表面濃度と、0.10〜0.20［μｍ］程度の接合深さで構成
される。半導体領域８は、半導体領域10B、前記半導体
領域10A及び半導体領域11と別の製造工程で、それらよ
りも低不純物濃度で構成される。
半導体領域（第2LDD部）10Bは、半導体領域13と半導体
領域８との間の半導体基板１の主面部に設けられてい
る。半導体領域10Bは、半導体領域13と半導体領域８と
の中間の不純物濃度、例えば1018〜1019［atoms/cm3］
程度の表面濃度と、0.10〜0.20［μｍ］程度の接合深さ
で構成される。半導体領域10Bは、ゲート電極6Bに対し
て自己整合的に構成され、第２図から明らかなようにゲ
ート電極6B下への回り込み量（オバーラップ量）が半導
体領域８よりも小さく、略不純物導入用マスク12下に位
置するように構成されている。半導体領域10Bは、少な
くとも、ドレイン領域に設ければよい。つまり、半導体
領域10Bは、不純物濃度を適度に高くし、ゲート電極6B
の端部の電界効果の影響による寄生抵抗値の変動を生じ
ないように構成されている。半導体領域10Bは、電界効
果トランジスタQmの半導体領域10Aと同一製造工程で形
成される。
領域８との間の半導体基板１の主面部に設けられてい
る。半導体領域10Bは、半導体領域13と半導体領域８と
の中間の不純物濃度、例えば1018〜1019［atoms/cm3］
程度の表面濃度と、0.10〜0.20［μｍ］程度の接合深さ
で構成される。半導体領域10Bは、ゲート電極6Bに対し
て自己整合的に構成され、第２図から明らかなようにゲ
ート電極6B下への回り込み量（オバーラップ量）が半導
体領域８よりも小さく、略不純物導入用マスク12下に位
置するように構成されている。半導体領域10Bは、少な
くとも、ドレイン領域に設ければよい。つまり、半導体
領域10Bは、不純物濃度を適度に高くし、ゲート電極6B
の端部の電界効果の影響による寄生抵抗値の変動を生じ
ないように構成されている。半導体領域10Bは、電界効
果トランジスタQmの半導体領域10Aと同一製造工程で形
成される。
MISFETQwのソース、ドレイン間電圧は、12.0〜15.0
［Ｖ］程度の高電圧（書込電圧）である。
［Ｖ］程度の高電圧（書込電圧）である。
このように、高耐圧素子として使用されるMISFETQwのド
レイン領域を、高不純物濃度の半導体領域13と、低不純
物濃度の半導体領域８（第1LDD部）と、半導体領域13と
半導体領域８との間に、それらの中間の不純物濃度で設
けられた半導体領域（第2LDD部）10Bとで構成すること
により、低不純物濃度の半導体領域８で電界効果トラン
ジスタQwの耐圧（BVds）を充分に向上することができる
と共に、高不純物濃度の半導体領域10Bでゲート電極6B
の端部の電界効果の影響による寄生抵抗値の変動を防止
し、LDD構造固有の電気的特性劣化を防止することがで
きる。
レイン領域を、高不純物濃度の半導体領域13と、低不純
物濃度の半導体領域８（第1LDD部）と、半導体領域13と
半導体領域８との間に、それらの中間の不純物濃度で設
けられた半導体領域（第2LDD部）10Bとで構成すること
により、低不純物濃度の半導体領域８で電界効果トラン
ジスタQwの耐圧（BVds）を充分に向上することができる
と共に、高不純物濃度の半導体領域10Bでゲート電極6B
の端部の電界効果の影響による寄生抵抗値の変動を防止
し、LDD構造固有の電気的特性劣化を防止することがで
きる。
しかも、半導体領域８、10B、13の夫々を形成するため
に余分な領域を増加をすることがなく、又夫々をゲート
電極6Bに対して自己整合的に形成し、製造工程における
マスク合せ余裕を低減できるので、MISFETQwの面積を縮
小することができる。
に余分な領域を増加をすることがなく、又夫々をゲート
電極6Bに対して自己整合的に形成し、製造工程における
マスク合せ余裕を低減できるので、MISFETQwの面積を縮
小することができる。
また、MISFETQwのソース領域、ドレイン領域間である半
導体領域13間に、ｐ型の半導体領域５を設けることによ
り、半導体領域13からチャネル形成領域側へ形成される
空乏領域の伸びを低減することができるので、空乏領域
間の結合によるパンチスルーを防止することができる。
導体領域13間に、ｐ型の半導体領域５を設けることによ
り、半導体領域13からチャネル形成領域側へ形成される
空乏領域の伸びを低減することができるので、空乏領域
間の結合によるパンチスルーを防止することができる。
また、ｐ型の半導体領域５を設けることにより、ソース
領域である半導体領域13をエミッタ領域、半導体基板１
をベース領域、ドレイン領域である半導体領域13をコレ
クタ領域とする寄生バイポーラトランジスタの電流増幅
率（hfe）を低減し、ラッチアップ現象を防止すること
ができる。
領域である半導体領域13をエミッタ領域、半導体基板１
をベース領域、ドレイン領域である半導体領域13をコレ
クタ領域とする寄生バイポーラトランジスタの電流増幅
率（hfe）を低減し、ラッチアップ現象を防止すること
ができる。
さらに、EPROMにおいては、書込系MISFETQwの耐圧の向
上及び集積度の向上を図ることができるので、Ｘデコー
ダ回路の電気的信頼性の向上及び集積度の向上を図るこ
とができる。これにより、ワード線間隔に対して書込系
MISFETQwの間隔を一致させることができるので、メモリ
セルアレイとＸデコーダ回路とのレイアウトを容易に行
うことができる。
上及び集積度の向上を図ることができるので、Ｘデコー
ダ回路の電気的信頼性の向上及び集積度の向上を図るこ
とができる。これにより、ワード線間隔に対して書込系
MISFETQwの間隔を一致させることができるので、メモリ
セルアレイとＸデコーダ回路とのレイアウトを容易に行
うことができる。
前記電界効果トランジスタQmの半導体領域13には、層間
絶縁膜14に設けられた接続孔15を通して、配線（データ
線又はソース線）16が接続されている。同様に、MISFET
Qr及びQwの半導体領域13には、層間絶縁膜14に設けられ
た接続孔15を通して、配線16が接続されている。
絶縁膜14に設けられた接続孔15を通して、配線（データ
線又はソース線）16が接続されている。同様に、MISFET
Qr及びQwの半導体領域13には、層間絶縁膜14に設けられ
た接続孔15を通して、配線16が接続されている。
次に、このように構成されるEPROMの製造方法につい
て、第３図乃至第７図（各製造工程毎に示すEPROMの要
部断面図）を用いて簡単に説明する。
て、第３図乃至第７図（各製造工程毎に示すEPROMの要
部断面図）を用いて簡単に説明する。
まず、半導体素子形成領域間の半導体基板１の主面に、
フィールド絶縁膜２、ｐ型のチャネルストッパ領域３を
夫々形成する。
フィールド絶縁膜２、ｐ型のチャネルストッパ領域３を
夫々形成する。
この後、半導体素子形成領域の半導体基板１主面上にゲ
ート絶縁膜４を形成する。
ート絶縁膜４を形成する。
次に、第３図に示すように、電界効果トランジスタQm、
MISFETQr,Qwの夫々の形成領域の半導体基板１の主面部
に、ｐ型の半導体領域（埋込型半導体領域）５を形成す
る。半導体領域５は、例えば、ｐ型不純物（例えば、ボ
ロン）をイオン打込みにより導入することで形成でき
る。
MISFETQr,Qwの夫々の形成領域の半導体基板１の主面部
に、ｐ型の半導体領域（埋込型半導体領域）５を形成す
る。半導体領域５は、例えば、ｐ型不純物（例えば、ボ
ロン）をイオン打込みにより導入することで形成でき
る。
この後、電界効果トランジスタQm形成領域にフローティ
ングゲート電極を形成する導電層６を形成し、これと同
一製造工程で、MISFETQr,Qwの夫々の形成領域にゲート
電極6Bを形成する。導電層６は、フローティングゲート
電極のゲート幅方向を規定するように形成される。導電
層６及びゲート電極6Bを形成する工程で、それから露出
するゲート絶縁膜４が除去される。
ングゲート電極を形成する導電層６を形成し、これと同
一製造工程で、MISFETQr,Qwの夫々の形成領域にゲート
電極6Bを形成する。導電層６は、フローティングゲート
電極のゲート幅方向を規定するように形成される。導電
層６及びゲート電極6Bを形成する工程で、それから露出
するゲート絶縁膜４が除去される。
次に、符号は付けないが、導電層６、ゲート電極6B及び
露出する半導体基板１主面上を覆う絶縁膜を形成する。
この絶縁膜は、イオン打込みによる半導体基板１主面部
のダメージを緩和するバッファ層及び汚染物のゲッタリ
ング層として使用する。なお、導電層６を覆う絶縁膜
は、ゲート絶縁膜７として使用される。
露出する半導体基板１主面上を覆う絶縁膜を形成する。
この絶縁膜は、イオン打込みによる半導体基板１主面部
のダメージを緩和するバッファ層及び汚染物のゲッタリ
ング層として使用する。なお、導電層６を覆う絶縁膜
は、ゲート絶縁膜７として使用される。
この後、MISFETQw形成領域において、第４図に示すよう
に、ゲート電極6Bの側部にそれに対して自己整合的にn-
型の半導体領域８を形成する。半導体領域８は、電界効
果トランジスタQm、MISFETQr形成領域を例えばフォトレ
ジストマスクで覆い、イオン打込みでｎ型の不純物（リ
ン）を導入することで形成できる。
に、ゲート電極6Bの側部にそれに対して自己整合的にn-
型の半導体領域８を形成する。半導体領域８は、電界効
果トランジスタQm、MISFETQr形成領域を例えばフォトレ
ジストマスクで覆い、イオン打込みでｎ型の不純物（リ
ン）を導入することで形成できる。
次に、導電層６上にゲート絶縁膜７を介してコントロー
ルゲート電極９を形成し、これと共に、導電層６でフロ
ーティングゲート電極6Aを形成する。ゲート電極6A及び
９は、導電層６上にゲート絶縁膜７を介して導電層を形
成し、この導電層と導電層６とを重ね切り（エッチン
グ）することで形成できる。この重ね切りは、ゲート電
極6A、９の夫々のゲート長が規定される。
ルゲート電極９を形成し、これと共に、導電層６でフロ
ーティングゲート電極6Aを形成する。ゲート電極6A及び
９は、導電層６上にゲート絶縁膜７を介して導電層を形
成し、この導電層と導電層６とを重ね切り（エッチン
グ）することで形成できる。この重ね切りは、ゲート電
極6A、９の夫々のゲート長が規定される。
この後、符号は付けないが、前述と同様に、バッファ層
及びゲッタリング層として使用する絶縁膜を形成する。
及びゲッタリング層として使用する絶縁膜を形成する。
次に、第５図に示すように、電界効果トランジスタQm形
成領域のゲート電極6A,9の側部にｎ型の半導体領域10A
を、MISFETQw形成領域のゲート電極6Bの側部にｎ型の半
導体領域10Bを夫々、同一製造工程で形成する。半導体
領域10Aはゲート電極6A,9に対して自己整合的に形成さ
れ、半導体領域10Bはゲート電極6Bに対して自己整合的
に形成される。MISFETQr形成領域は、例えば、フォトレ
ジストマスクで覆っておく。半導体領域10Aを形成する
工程は、読出系MISFETQrの半導体領域（LDD部）11と別
の製造工程で形成し、メモリセルとしての最適化（例え
ば、伝達コンダクタンスの増加）を図るために設けられ
ている。
成領域のゲート電極6A,9の側部にｎ型の半導体領域10A
を、MISFETQw形成領域のゲート電極6Bの側部にｎ型の半
導体領域10Bを夫々、同一製造工程で形成する。半導体
領域10Aはゲート電極6A,9に対して自己整合的に形成さ
れ、半導体領域10Bはゲート電極6Bに対して自己整合的
に形成される。MISFETQr形成領域は、例えば、フォトレ
ジストマスクで覆っておく。半導体領域10Aを形成する
工程は、読出系MISFETQrの半導体領域（LDD部）11と別
の製造工程で形成し、メモリセルとしての最適化（例え
ば、伝達コンダクタンスの増加）を図るために設けられ
ている。
このように、MISFETQwの半導体領域10Bを、電界効果ト
ランジスタQmの半導体領域10Aと同一製造工程で形成し
たので、半導体領域10Bを形成する製造工程を低減する
ことができる。
ランジスタQmの半導体領域10Aと同一製造工程で形成し
たので、半導体領域10Bを形成する製造工程を低減する
ことができる。
次に、MISFETQr形成領域において、第６図に示すよう
に、ゲート電極6Bの側部にそれに対して自己整合的にn-
型の半導体領域11を形成する。半導体領域11は、電界効
果トランジスタQm、MISFETQwの夫々の形成領域を例えば
フォトレジストマスクで覆い、ｎ型不純物（例えばリ
ン）をイオン打込みで導入することで形成できる。ま
た、半導体領域11は、半導体領域10A、10Bの夫々に導入
されるように基板全面に導入してもよい。この場合、実
質的な半導体領域10A,10Bの夫々の不純物濃度は、２度
の不純物の導入で設定される。
に、ゲート電極6Bの側部にそれに対して自己整合的にn-
型の半導体領域11を形成する。半導体領域11は、電界効
果トランジスタQm、MISFETQwの夫々の形成領域を例えば
フォトレジストマスクで覆い、ｎ型不純物（例えばリ
ン）をイオン打込みで導入することで形成できる。ま
た、半導体領域11は、半導体領域10A、10Bの夫々に導入
されるように基板全面に導入してもよい。この場合、実
質的な半導体領域10A,10Bの夫々の不純物濃度は、２度
の不純物の導入で設定される。
次に、ゲート電極6A及び９、ゲート電極6Bの夫々の側部
に不純物導入用マスク（サイドウォールスペーサ）12を
形成する。不純物導入用マスク12は、例えば、CVDで形
成した酸化シリコン膜に、反応性イオンエッチング（RI
E）を施して形成する。
に不純物導入用マスク（サイドウォールスペーサ）12を
形成する。不純物導入用マスク12は、例えば、CVDで形
成した酸化シリコン膜に、反応性イオンエッチング（RI
E）を施して形成する。
そして、不純物導入用マスク12を用い、第７図に示すよ
うに、電界効果トランジスタQm、MISFETQr、Qwの夫々の
形成領域に、ソース領域又はドレイン領域であるn+型の
半導体領域13を形成する。この半導体領域10を形成する
工程により、電界効果トランジスタQm、MISFETQr、Qwの
夫々が形成される。
うに、電界効果トランジスタQm、MISFETQr、Qwの夫々の
形成領域に、ソース領域又はドレイン領域であるn+型の
半導体領域13を形成する。この半導体領域10を形成する
工程により、電界効果トランジスタQm、MISFETQr、Qwの
夫々が形成される。
次に、前記第１図に示すように、層間絶縁膜14、接続孔
15及び配線16を順次形成することにより、本実施例のEP
ROMは完成する。
15及び配線16を順次形成することにより、本実施例のEP
ROMは完成する。
以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて、種々変形し得ることは勿論である。
例えば、本発明は、前記書込系MISFETQwの半導体領域10
Bを読出系MISFETQrの半導体領域（LDD部）11と同一製造
工程で形成してもよい。
Bを読出系MISFETQrの半導体領域（LDD部）11と同一製造
工程で形成してもよい。
また、本発明は、高耐圧素子としてMISFETに限定され
ず、フローティングゲート電極を有する電界効果トラン
ジスタに適用することができる。
ず、フローティングゲート電極を有する電界効果トラン
ジスタに適用することができる。
また、本発明は、EPROMに限定されず、電気的消去型の
不揮発性記憶機能を有する半導体集積回路装置（EEPRO
M）等、高耐圧用MISFETを有する半導体集積回路装置に
適用することができる。
不揮発性記憶機能を有する半導体集積回路装置（EEPRO
M）等、高耐圧用MISFETを有する半導体集積回路装置に
適用することができる。
本願において開示される発明のうち、代表的なものによ
って得ることができる効果を簡単に説明すれば、次のと
おりである。
って得ることができる効果を簡単に説明すれば、次のと
おりである。
LDD構造の電界効果トランジスタを有する半導体集積回
路装置において、電界効果トランジスタのドレイン領域
を構成する高不純物濃度の第１半導体領域とLDD部との
間に、ゲート電極に対して自己整合的に形成された、前
記第１半導体領域及びLDD部と同一導電型で、かつ第１
半導体領域とLDD部との中間の不純物濃度を有する第２
半導体領域を設けることにより、前記低不純物濃度のLD
D部で電界効果トランジスタの耐圧を向上することがで
きると共に、LDD部よりも高不純物濃度の第２半導体領
域でLDD構造固有の特性劣化を防止することができる。
しかも、前記第２半導体領域をゲート電極に対して自己
整合的に形成し、製造工程におけるマスク合せ余裕を低
減することができるので、電界効果トランジスタの面積
を縮小することができる。
路装置において、電界効果トランジスタのドレイン領域
を構成する高不純物濃度の第１半導体領域とLDD部との
間に、ゲート電極に対して自己整合的に形成された、前
記第１半導体領域及びLDD部と同一導電型で、かつ第１
半導体領域とLDD部との中間の不純物濃度を有する第２
半導体領域を設けることにより、前記低不純物濃度のLD
D部で電界効果トランジスタの耐圧を向上することがで
きると共に、LDD部よりも高不純物濃度の第２半導体領
域でLDD構造固有の特性劣化を防止することができる。
しかも、前記第２半導体領域をゲート電極に対して自己
整合的に形成し、製造工程におけるマスク合せ余裕を低
減することができるので、電界効果トランジスタの面積
を縮小することができる。
第１図は、本発明の一実施例であるEPROMの要部断面
図、 第２図は、前記第１図に示す書込系MISFETの拡大断面
図、 第３図乃至第７図は、本発明の一実施例であるEPROMを
製造工程毎に示す要部断面図である。 図中、１……半導体基板、２……フィールド絶縁膜、３
……チャネルストッパ領域、4,7……ゲート絶縁膜、6A,
6B,9……ゲート電極、5,8,10A,10B,11,13……半導体領
域、Qm……電界効果トランジスタ、Qr,Qw……MISFETで
ある。
図、 第２図は、前記第１図に示す書込系MISFETの拡大断面
図、 第３図乃至第７図は、本発明の一実施例であるEPROMを
製造工程毎に示す要部断面図である。 図中、１……半導体基板、２……フィールド絶縁膜、３
……チャネルストッパ領域、4,7……ゲート絶縁膜、6A,
6B,9……ゲート電極、5,8,10A,10B,11,13……半導体領
域、Qm……電界効果トランジスタ、Qr,Qw……MISFETで
ある。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】半導体基体主面にメモリセルを構成する第
１のMISFET及びそのメモリセルのための書込み系の第２
のMISFETを形成する半導体集積回路装置の製造方法であ
って、 第１のMISFETが形成されるべき半導体基体の主面にゲー
ト酸化膜を介してゲート電極を形成するとともに、第２
のMISFETが形成されるべき半導体基体主面にゲート酸化
膜を介してゲート電極を形成する工程、 第２のMISFETのためのゲート電極に対して自己整合的に
第１の不純物濃度を有する第１半導体領域を形成する工
程、 前記第２のMISFETのためのゲート電極に対して自己整合
的に前記第１の不純物濃度よりも濃度が高く、前記第１
半導体領域よりもゲート電極下への回り込み量の少ない
第２の不純物濃度を有する第２半導体領域を形成すると
ともに、前記第１のMISFETのためのゲート電極に対して
自己整合的に前記第１の不純物濃度よりも濃度が高い第
２の不純物濃度を有する第３半導体領域を形成する工
程、 前記第２のMISFETのためのゲート電極及び前記第１のMI
SFETのためのゲート電極のそれぞれの側部にサイドウォ
ールスペーサを形成する工程、 前記それぞれのサイドウォールスペーサに対して自己整
合的に、前記第２半導体領域に接してその第２半導体領
域よりも濃度が高い第３の不純物濃度を有する配線接続
のための第４半導体領域と、前記第３半導体領域に接し
てその第３半導体領域よりも濃度が高い第３の不純物濃
度を有する配線接続のための第５半導体領域とを形成す
る工程、 前記第４半導体領域及び前記第５半導体領域に配線を接
続する工程と、 から成ることを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130169A JPH07123144B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61130169A JPH07123144B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62287669A JPS62287669A (ja) | 1987-12-14 |
| JPH07123144B2 true JPH07123144B2 (ja) | 1995-12-25 |
Family
ID=15027674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61130169A Expired - Fee Related JPH07123144B2 (ja) | 1986-06-06 | 1986-06-06 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07123144B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2789109B2 (ja) * | 1989-05-25 | 1998-08-20 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR100471165B1 (ko) * | 2002-05-07 | 2005-03-08 | 삼성전자주식회사 | 평탄하지 않은 게이트 절연막을 구비하는 비휘발성 메모리장치 및 그 제조 방법 |
| US6887758B2 (en) * | 2002-10-09 | 2005-05-03 | Freescale Semiconductor, Inc. | Non-volatile memory device and method for forming |
| JP2007103764A (ja) * | 2005-10-06 | 2007-04-19 | Sharp Corp | 半導体記憶装置およびその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6143478A (ja) * | 1984-08-08 | 1986-03-03 | Hitachi Ltd | 半導体装置の製造方法 |
| JPS61112379A (ja) * | 1984-11-07 | 1986-05-30 | Hitachi Ltd | Ｍｏｓ電界効果トランジスタおよびその製造方法 |
-
1986
- 1986-06-06 JP JP61130169A patent/JPH07123144B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62287669A (ja) | 1987-12-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |