JPH07114264B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
- Publication number
- JPH07114264B2 JPH07114264B2 JP60184141A JP18414185A JPH07114264B2 JP H07114264 B2 JPH07114264 B2 JP H07114264B2 JP 60184141 A JP60184141 A JP 60184141A JP 18414185 A JP18414185 A JP 18414185A JP H07114264 B2 JPH07114264 B2 JP H07114264B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- polycrystalline silicon
- misfet
- gate electrode
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 title claims description 94
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 238000000034 method Methods 0.000 title description 31
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 77
- 239000012535 impurity Substances 0.000 claims description 71
- 229910021332 silicide Inorganic materials 0.000 claims description 33
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 33
- 239000000758 substrate Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 18
- 230000002093 peripheral effect Effects 0.000 claims description 12
- 238000002844 melting Methods 0.000 claims description 5
- 230000008018 melting Effects 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 230000006386 memory function Effects 0.000 claims description 4
- 239000004020 conductor Substances 0.000 claims 10
- 239000010408 film Substances 0.000 description 223
- 239000003870 refractory metal Substances 0.000 description 36
- 229910052698 phosphorus Inorganic materials 0.000 description 35
- 239000011574 phosphorus Substances 0.000 description 35
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 32
- 230000005669 field effect Effects 0.000 description 28
- 239000010410 layer Substances 0.000 description 28
- 230000015572 biosynthetic process Effects 0.000 description 11
- 229910021417 amorphous silicon Inorganic materials 0.000 description 7
- 229910052785 arsenic Inorganic materials 0.000 description 7
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 7
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 150000003017 phosphorus Chemical class 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に関するものであり、特
に、不純物の拡散で抵抗値が制御される導電層を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
に、不純物の拡散で抵抗値が制御される導電層を有する
半導体集積回路装置に適用して有効な技術に関するもの
である。
［背景技術］ MISFETを有する半導体集積回路装置では、多結晶シリコ
ン膜の上部に高融点金属シリサイド膜を重ねたポリサイ
ド膜をゲート電極材料として使用する傾向にある。単層
の多結晶シリコン膜に比べて比抵抗値が小さいので、ゲ
ート及び配線遅延時間を短縮できるからである。
ン膜の上部に高融点金属シリサイド膜を重ねたポリサイ
ド膜をゲート電極材料として使用する傾向にある。単層
の多結晶シリコン膜に比べて比抵抗値が小さいので、ゲ
ート及び配線遅延時間を短縮できるからである。
ポリサイド膜は、抵抗値を制御するリンが拡散されてい
ない多結晶シリコン膜に、前記リンを高濃度に熱拡散
し、この多結晶シリコン膜の上部に高融点金属シリサイ
ド膜を形成したものである。この方式で形成されるポリ
サイド膜は、例えば、2000［Å］程度の膜厚の多結晶シ
リコン膜と3000［Å］程度の膜厚の高融点金属シリサイ
ド膜とで、比較的厚い膜厚で構成されている。
ない多結晶シリコン膜に、前記リンを高濃度に熱拡散
し、この多結晶シリコン膜の上部に高融点金属シリサイ
ド膜を形成したものである。この方式で形成されるポリ
サイド膜は、例えば、2000［Å］程度の膜厚の多結晶シ
リコン膜と3000［Å］程度の膜厚の高融点金属シリサイ
ド膜とで、比較的厚い膜厚で構成されている。
このような厚い膜厚のポリサイド膜では、次の問題点を
生じる。
生じる。
（１）異方性エッチングの制御性が難しい。
（２）酸化工程や異方性エッチングでポリサイド膜の側
部がオーバハング形状に形成され易く、この部分に上層
の導電層のエッチング残りが生じ、導電層間の短絡が生
じ易い。このため、エッチング残りを除去するサイドエ
ッチング工程が必要となるので、加工寸法精度が低下
し、微細加工が難しい。
部がオーバハング形状に形成され易く、この部分に上層
の導電層のエッチング残りが生じ、導電層間の短絡が生
じ易い。このため、エッチング残りを除去するサイドエ
ッチング工程が必要となるので、加工寸法精度が低下
し、微細加工が難しい。
（３）ポリサイド膜の段差部で上層のアルミニウム配線
のステップカバレッジが悪化するので、電気的信頼性が
低下する。
のステップカバレッジが悪化するので、電気的信頼性が
低下する。
このため、ポリサイド膜を薄膜化する必要がある。ポリ
サイド膜の薄膜化は、高融点金属シリサイド膜で抵抗値
が決定されるので、多結晶シリコン膜の薄膜化によって
行う必要がある。
サイド膜の薄膜化は、高融点金属シリサイド膜で抵抗値
が決定されるので、多結晶シリコン膜の薄膜化によって
行う必要がある。
そこで、ポリサイド膜、特に、多結晶シリコン膜を薄膜
化する技術が知られている〔アイイーイーイー トラン
ズアクションズ オン エレクトロン デバイセズ、31
巻10号（IEEE Transactions on Electron Devices,Vol.
ED−31,No10,1984）p1432〜p1439〕。この技術は、前記
リンが拡散されていない多結晶シリコン膜の上部に、高
融点金属シリサイド膜を形成し、この後、高融点金属シ
リサイド膜を通して多結晶シリコン膜にリンをイオン打
込みにより導入し、パターンニング後に前記リンを活性
化し、高い不純物濃度の多結晶シリコン膜を有するポリ
サイド膜を形成したものである。この技術で形成される
ポリサイド膜は、次のような特徴を有する。
化する技術が知られている〔アイイーイーイー トラン
ズアクションズ オン エレクトロン デバイセズ、31
巻10号（IEEE Transactions on Electron Devices,Vol.
ED−31,No10,1984）p1432〜p1439〕。この技術は、前記
リンが拡散されていない多結晶シリコン膜の上部に、高
融点金属シリサイド膜を形成し、この後、高融点金属シ
リサイド膜を通して多結晶シリコン膜にリンをイオン打
込みにより導入し、パターンニング後に前記リンを活性
化し、高い不純物濃度の多結晶シリコン膜を有するポリ
サイド膜を形成したものである。この技術で形成される
ポリサイド膜は、次のような特徴を有する。
（１）多結晶シリコン膜の不純物濃度、特に、表面濃度
が低濃度の状態で高融点金属シリサイド膜を形成するこ
とにより、多結晶シリコン膜のグレインサイズが小さい
ので、グレイン境界面に高融点金属シリサイドが拡散す
ることを抑制できる。これにより、機械的応力が緩和さ
れ、MISFETで使用されるゲート絶縁膜の損傷、破壊を防
止できるので、その絶縁耐圧が向上できる。
が低濃度の状態で高融点金属シリサイド膜を形成するこ
とにより、多結晶シリコン膜のグレインサイズが小さい
ので、グレイン境界面に高融点金属シリサイドが拡散す
ることを抑制できる。これにより、機械的応力が緩和さ
れ、MISFETで使用されるゲート絶縁膜の損傷、破壊を防
止できるので、その絶縁耐圧が向上できる。
（２）前記（１）でグレインサイズを小さくし、多結晶
シリコン膜の表面に自然酸化膜が形成されることを抑制
できるので、高融点金属シリサイド膜との間に、機械的
応力の発生、密着性の悪化、接合部に異常反応が生じる
ことを防止できる。これにより、電気的信頼性を向上で
きる。
シリコン膜の表面に自然酸化膜が形成されることを抑制
できるので、高融点金属シリサイド膜との間に、機械的
応力の発生、密着性の悪化、接合部に異常反応が生じる
ことを防止できる。これにより、電気的信頼性を向上で
きる。
（３）前記リンを活性化する前に、多結晶シリコン膜と
高融点金属シリサイド膜をパターンニングするので、多
結晶シリコン膜のグレインサイドが小さい状態で異方性
エッチングを施すことができる。これにより、異方性エ
ッチングの加工寸法精度を向上できる。
高融点金属シリサイド膜をパターンニングするので、多
結晶シリコン膜のグレインサイドが小さい状態で異方性
エッチングを施すことができる。これにより、異方性エ
ッチングの加工寸法精度を向上できる。
（４）ポリサイド膜の完成時に、多結晶シリコン膜の不
純物濃度を高濃度にできるので、MOS構造における仕事
関数Φmsが安定化できる。これにより、MISFETのしきい
値電圧の制御性を良好にできる。
純物濃度を高濃度にできるので、MOS構造における仕事
関数Φmsが安定化できる。これにより、MISFETのしきい
値電圧の制御性を良好にできる。
（５）高融点金属シリサイド膜の形成時及びパターンニ
ング時は、多結晶シリコン膜の不純物濃度を低濃度に形
成し、完成時には、多結晶シリコン膜の不純物濃度を高
濃度に形成したので、前記（１）乃至（４）の特徴を有
することができる。すなわち、多結晶シリコン膜を500
〜1000［Å］程度の薄い膜厚に形成できるので、結果的
にポリサイド膜を薄膜化が図れる。
ング時は、多結晶シリコン膜の不純物濃度を低濃度に形
成し、完成時には、多結晶シリコン膜の不純物濃度を高
濃度に形成したので、前記（１）乃至（４）の特徴を有
することができる。すなわち、多結晶シリコン膜を500
〜1000［Å］程度の薄い膜厚に形成できるので、結果的
にポリサイド膜を薄膜化が図れる。
しかしながら、かかる技術における実験ならびにその検
討の結果、本発明者は、多結晶シリコン膜の薄膜化にお
ける製造工程を充分に短縮できないという問題点を見出
した。さらに、かかる技術を紫外線消去型の不揮発記憶
装置（EPROM）に適用した場合に、前記薄膜化が有効で
ある一方、製造工程が極めて複雑になるという問題点を
見出した。
討の結果、本発明者は、多結晶シリコン膜の薄膜化にお
ける製造工程を充分に短縮できないという問題点を見出
した。さらに、かかる技術を紫外線消去型の不揮発記憶
装置（EPROM）に適用した場合に、前記薄膜化が有効で
ある一方、製造工程が極めて複雑になるという問題点を
見出した。
［発明の目的］ 本発明の目的は、不純物の拡散で抵抗値が制御される導
電層を薄膜化するとともに、製造工程を低減した半導体
集積回路装置を提供することにある。
電層を薄膜化するとともに、製造工程を低減した半導体
集積回路装置を提供することにある。
本発明の他の目的は、不純物濃度で抵抗値が制御される
導電層の加工寸法精度を高めるとともに、製造工程を低
減することが可能な技術を提供することにある。
導電層の加工寸法精度を高めるとともに、製造工程を低
減することが可能な技術を提供することにある。
本発明の他の目的は、不純物濃度で抵抗値が制御される
導電層を有する紫外線消去型の不揮発性記憶機能を備え
た半導体集積回路装置において、前記導電層を薄膜化す
るとともに、製造工程を低減することが可能な技術を提
供することにある。
導電層を有する紫外線消去型の不揮発性記憶機能を備え
た半導体集積回路装置において、前記導電層を薄膜化す
るとともに、製造工程を低減することが可能な技術を提
供することにある。
本発明の他の目的は、不純物濃度で抵抗値が制御される
導電層を有する紫外線消去型の不揮発性記憶機能を備え
た半導体集積回路装置において、前記導電層を薄膜化
し、製造工程を低減するとともに、情報の書込効率及び
読出効率を向上することが可能な技術を提供することに
ある。
導電層を有する紫外線消去型の不揮発性記憶機能を備え
た半導体集積回路装置において、前記導電層を薄膜化
し、製造工程を低減するとともに、情報の書込効率及び
読出効率を向上することが可能な技術を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、不純物の拡散で抵抗値が制御される導電層を
有する半導体集積回路装置において、不純物が拡散され
ていない又は不純物濃度が低濃度に拡散された多結晶シ
リコン膜の上部に高融点金属シリサイド膜を形成したポ
リサイド膜を形成し、前記多結晶シリコン膜の抵抗値を
制御する不純物を、前記ポリサイド膜とMISFETのソース
領域又はドレイン領域等のポリサイド膜以外の領域とに
導入する。
有する半導体集積回路装置において、不純物が拡散され
ていない又は不純物濃度が低濃度に拡散された多結晶シ
リコン膜の上部に高融点金属シリサイド膜を形成したポ
リサイド膜を形成し、前記多結晶シリコン膜の抵抗値を
制御する不純物を、前記ポリサイド膜とMISFETのソース
領域又はドレイン領域等のポリサイド膜以外の領域とに
導入する。
これにより、ポリサイド膜の薄膜化を図るとともに、製
造工程を低減することができる。
造工程を低減することができる。
以下、本発明の構成について、紫外線消去型の不揮発性
記憶機能を備えた半導体集積回路装置（以下、EPROMと
いう）に本発明を適用した一実施例とともに説明する。
記憶機能を備えた半導体集積回路装置（以下、EPROMと
いう）に本発明を適用した一実施例とともに説明する。
なお、実施例の全図において、同一機能を有するものは
同一符号を付け、そのくり返しの説明は省略する。
同一符号を付け、そのくり返しの説明は省略する。
［実施例Ｉ］ 本発明の実施例ＩであるEPROMを第１図の断面図で示
す。
す。
第１図において、１は単結晶シリコンからなるp-型の半
導体基板（又はウエル領域）、２はフィルード絶縁膜、
３はｐ型のチャネルストッパ領域である。フィールド絶
縁膜２及びチャネルストッパ領域３は、半導体素子形成
領域間の半導体基板１の主面上部又は主面部に設けられ
ており、半導体素子間を電気的に分離するように構成さ
れている。
導体基板（又はウエル領域）、２はフィルード絶縁膜、
３はｐ型のチャネルストッパ領域である。フィールド絶
縁膜２及びチャネルストッパ領域３は、半導体素子形成
領域間の半導体基板１の主面上部又は主面部に設けられ
ており、半導体素子間を電気的に分離するように構成さ
れている。
EPROMのメモリセルを構成する電界効果トランジスタQm
は、第１図の左側に示すように構成されている。すなわ
ち、電界効果トランジスタQmは、半導体基板１、第１の
ゲート絶縁膜４、フローティングゲート電極５、第２の
ゲート絶縁膜６、コントロールゲート電極７、ソース又
はドレイン領域を構成する一対のｎ型の半導体領域８及
び一対のn+型の半導体領域11で構成されている。
は、第１図の左側に示すように構成されている。すなわ
ち、電界効果トランジスタQmは、半導体基板１、第１の
ゲート絶縁膜４、フローティングゲート電極５、第２の
ゲート絶縁膜６、コントロールゲート電極７、ソース又
はドレイン領域を構成する一対のｎ型の半導体領域８及
び一対のn+型の半導体領域11で構成されている。
EPROMの周辺回路を構成するMISFETQ1は、第１図の中央
部に示すように構成されている。すなわち、MISFETQ
1は、半導体基板１、ゲート絶縁膜４、ゲート電極５、
ソース又はドレイン領域を構成する一対n-型の半導体領
域９及び一対のn+型の半導体領域11で構成されている。
部に示すように構成されている。すなわち、MISFETQ
1は、半導体基板１、ゲート絶縁膜４、ゲート電極５、
ソース又はドレイン領域を構成する一対n-型の半導体領
域９及び一対のn+型の半導体領域11で構成されている。
EPROMの周辺回路を構成する他のMISFETQ2は、第１図右
側に示すように構成されている。すなわち、MISFETQ
2は、半導体基板１、ゲート絶縁膜６、ゲート電極７、
ソース又はドレイン領域を構成する一対のn-型の半導体
領域９及び一対のn+型の半導体領域11で構成されてい
る。
側に示すように構成されている。すなわち、MISFETQ
2は、半導体基板１、ゲート絶縁膜６、ゲート電極７、
ソース又はドレイン領域を構成する一対のn-型の半導体
領域９及び一対のn+型の半導体領域11で構成されてい
る。
ゲート電極５は、例えば、高濃度にリン（又はヒ素）が
拡散されることによって抵抗値が制御される多結晶シリ
コン膜で構成されている。
拡散されることによって抵抗値が制御される多結晶シリ
コン膜で構成されている。
ゲート電極７は、所定方向に延在するワード線と一体に
構成されている。このゲート電極７は、例えば、高濃度
にリン（又はヒ素）が拡散された多結晶シリコン膜7Aの
上部に高融点金属シリサイド（MoSi2，TaSi2、TiSi2，W
Si2）膜7Bが設けられたポリサイド膜で構成されてい
る。ゲート電極７は、ポリサイド膜の他に、単層の単結
晶、非結晶（比晶質：アモルファス）又は多結晶シリコ
ン膜、又はその上部に高融点金属膜が設けられた複合膜
で構成してもよい。
構成されている。このゲート電極７は、例えば、高濃度
にリン（又はヒ素）が拡散された多結晶シリコン膜7Aの
上部に高融点金属シリサイド（MoSi2，TaSi2、TiSi2，W
Si2）膜7Bが設けられたポリサイド膜で構成されてい
る。ゲート電極７は、ポリサイド膜の他に、単層の単結
晶、非結晶（比晶質：アモルファス）又は多結晶シリコ
ン膜、又はその上部に高融点金属膜が設けられた複合膜
で構成してもよい。
半導体領域8,9は、LDD（Lihgtly Doped Drain）構造のL
DD部を構成するようになっており、ソース領域又はドレ
イン領域として使用される半導体領域11とチャネル形成
領域との間の半導体基板１の主面部に設けられている。
電界効果トランジスタQmの半導体領域８は、MISFETQ1，
Q2の半導体領域９の不純物濃度よりも高濃度で構成され
ている。これは、先に本願出願人により出願された特願
昭59−102555号に記載されるように、MISFETQ1，Q2に比
べ、電界効果トランジスタQmのドレイン領域（半導体領
域11）近傍における電界強度を高め、情報の書込効率
（エレクトロンの注入効率）を向上するとともに、半導
体領域８（LDD部）の抵抗値を低減して、読出効率を向
上する（メモリセルのgmの低下を防止する）ように構成
されている。また、半導体領域８は、半導体領域９に比
べて、半導体基板１と高不純物濃度のpn接合部を構成し
ているので、チャネル形成領域側に形成される空乏領域
の伸びを抑制できる。すなわち、短チャネル効果を抑制
し、電界効果トランジスタQmの占有面積を縮小できる。
半導体領域９は、MISFETQ1，Q2においてホットキャリア
の発生を抑制するために最適な不純物濃度とされてい
る。すなわち、半導体領域8,9の夫々の不純物濃度を最
適化できる。
DD部を構成するようになっており、ソース領域又はドレ
イン領域として使用される半導体領域11とチャネル形成
領域との間の半導体基板１の主面部に設けられている。
電界効果トランジスタQmの半導体領域８は、MISFETQ1，
Q2の半導体領域９の不純物濃度よりも高濃度で構成され
ている。これは、先に本願出願人により出願された特願
昭59−102555号に記載されるように、MISFETQ1，Q2に比
べ、電界効果トランジスタQmのドレイン領域（半導体領
域11）近傍における電界強度を高め、情報の書込効率
（エレクトロンの注入効率）を向上するとともに、半導
体領域８（LDD部）の抵抗値を低減して、読出効率を向
上する（メモリセルのgmの低下を防止する）ように構成
されている。また、半導体領域８は、半導体領域９に比
べて、半導体基板１と高不純物濃度のpn接合部を構成し
ているので、チャネル形成領域側に形成される空乏領域
の伸びを抑制できる。すなわち、短チャネル効果を抑制
し、電界効果トランジスタQmの占有面積を縮小できる。
半導体領域９は、MISFETQ1，Q2においてホットキャリア
の発生を抑制するために最適な不純物濃度とされてい
る。すなわち、半導体領域8,9の夫々の不純物濃度を最
適化できる。
10はゲート電極5,7の両側部に設けられた不純物導入用
マスクであり、LDD構造の電界効果トランジスタQm及びM
ISFETQ1，Q2を構成するようになっている。
マスクであり、LDD構造の電界効果トランジスタQm及びM
ISFETQ1，Q2を構成するようになっている。
12は電界効果トランジスタQm等の半導体素子を覆う絶縁
膜、13は所定の半導体領域11の上部の絶縁膜12を除去し
て設けられた接続孔である。
膜、13は所定の半導体領域11の上部の絶縁膜12を除去し
て設けられた接続孔である。
14は導電層であり、接続孔12を通して所定の半導体領域
11と電気的に接続し、所定方向に延在するように絶縁膜
12の上部に設けられている。メモリセルアレイ内の導電
層14、すなわち、電界効果トランジスタQmに接続される
導電層14は、ワード線と交差する所定方向に延在し、デ
ータ線DL又はソース線SLを構成するようになっている。
11と電気的に接続し、所定方向に延在するように絶縁膜
12の上部に設けられている。メモリセルアレイ内の導電
層14、すなわち、電界効果トランジスタQmに接続される
導電層14は、ワード線と交差する所定方向に延在し、デ
ータ線DL又はソース線SLを構成するようになっている。
次に、このように構成されるEPROMの製造方法について
説明する。
説明する。
本発明の実施例ＩであるEPROMの製造方法を第２図乃至
第８図の各製造工程における断面図で示す。
第８図の各製造工程における断面図で示す。
まず、p-型の半導体基板１を用意し、その主面上部及び
主面部にフィールド絶縁膜（SiO2膜）２及びｐ型のチャ
ネルストッパ領域３を形成する。
主面部にフィールド絶縁膜（SiO2膜）２及びｐ型のチャ
ネルストッパ領域３を形成する。
この後、第２図に示すように、電界効果トランジスタQm
及びMISFETQ1，Q2形成領域の半導体基板１の主面上部
に、第１のゲート絶縁膜４を形成する。ゲート絶縁膜４
は、例えば、熱酸化技術で形成した酸化シリコン膜で形
成する。
及びMISFETQ1，Q2形成領域の半導体基板１の主面上部
に、第１のゲート絶縁膜４を形成する。ゲート絶縁膜４
は、例えば、熱酸化技術で形成した酸化シリコン膜で形
成する。
第２図に示すゲート絶縁膜４を形成する工程の後に、抵
抗値を制御する不純物が拡散されていない又は低濃度の
不純物が拡散された第１層目の多結晶シリコン膜を全面
にCVDにより形成する。そして、この多結晶シリコン膜
に、リン（又はヒ素）を高濃度の不純物濃度で熱拡散さ
せ、その抵抗値を低減する。なお、第１層目の導電層と
しては、多結晶シリコン膜に代えて、単結晶シリコン膜
又は非結晶シリコン膜を用いてもよい。
抗値を制御する不純物が拡散されていない又は低濃度の
不純物が拡散された第１層目の多結晶シリコン膜を全面
にCVDにより形成する。そして、この多結晶シリコン膜
に、リン（又はヒ素）を高濃度の不純物濃度で熱拡散さ
せ、その抵抗値を低減する。なお、第１層目の導電層と
しては、多結晶シリコン膜に代えて、単結晶シリコン膜
又は非結晶シリコン膜を用いてもよい。
この後、前記多結晶シリコン膜に所定のパターンニング
を施し、電界効果トランジスタQm形成領域に、フローテ
ィングゲート電極を形成する導電層5Aを形成し、MISFET
Q1形成領域に、ゲート電極５を形成する。このパターン
ニングで、多結晶シリコン膜の除去とともに、その下部
に形成されたゲート絶縁膜４が除去されるようになって
いる。MISFETQ1は、多結晶シリコンからなるゲート電極
と後述の絶縁膜６より厚い絶縁膜４を有するので、例え
ば高耐圧用MISFETとして用いられる。
を施し、電界効果トランジスタQm形成領域に、フローテ
ィングゲート電極を形成する導電層5Aを形成し、MISFET
Q1形成領域に、ゲート電極５を形成する。このパターン
ニングで、多結晶シリコン膜の除去とともに、その下部
に形成されたゲート絶縁膜４が除去されるようになって
いる。MISFETQ1は、多結晶シリコンからなるゲート電極
と後述の絶縁膜６より厚い絶縁膜４を有するので、例え
ば高耐圧用MISFETとして用いられる。
そして、第３図に示すように、主として、導電層5A、ゲ
ート電極５及びMISFETQ2形成領域の半導体基板１を覆う
第２のゲート絶縁膜６を形成する。ゲート絶縁膜６は、
例えば、熱酸化技術で形成した酸化シリコン膜を用い
る。なお、多結晶シリコン膜5,5A上の酸化膜６の膜厚
は、基板１表面上の酸化膜６より厚い。
ート電極５及びMISFETQ2形成領域の半導体基板１を覆う
第２のゲート絶縁膜６を形成する。ゲート絶縁膜６は、
例えば、熱酸化技術で形成した酸化シリコン膜を用い
る。なお、多結晶シリコン膜5,5A上の酸化膜６の膜厚
は、基板１表面上の酸化膜６より厚い。
第３図に示すゲート絶縁膜６を形成する工程の後に、第
４図に示すように、ゲート電極を形成するために、第２
層目のポリサイド膜7Cを全面に形成する。ポリサイド膜
7Cは、抵抗値を制御する不純物が拡散されていない又は
低濃度の不純物が拡散された多結晶シリコン膜7Aの上部
に、高融点金属シリサイド膜7Bが形成されたものであ
る。
４図に示すように、ゲート電極を形成するために、第２
層目のポリサイド膜7Cを全面に形成する。ポリサイド膜
7Cは、抵抗値を制御する不純物が拡散されていない又は
低濃度の不純物が拡散された多結晶シリコン膜7Aの上部
に、高融点金属シリサイド膜7Bが形成されたものであ
る。
多結晶シリコン膜7Aは、例えばCVD技術で形成し、500〜
1000［Å］程度の薄い膜厚で形成する。高融点金属シリ
サイド膜7B、例えばタングステンシリサイド膜は、スパ
ッタ技術、CVD技術等で形成し、2500〜3500［Å］程度
の膜厚で形成する。また、ポリサイド膜7Cにおいては、
多結晶シリコン膜7Aに代えて、単結晶シリコン膜又は非
結晶シリコン膜を用いてもよい。
1000［Å］程度の薄い膜厚で形成する。高融点金属シリ
サイド膜7B、例えばタングステンシリサイド膜は、スパ
ッタ技術、CVD技術等で形成し、2500〜3500［Å］程度
の膜厚で形成する。また、ポリサイド膜7Cにおいては、
多結晶シリコン膜7Aに代えて、単結晶シリコン膜又は非
結晶シリコン膜を用いてもよい。
このように、抵抗値を制御する不純物（リン又はヒ素）
が拡散されていない又は低濃度の不純物が拡散された多
結晶シリコン膜7Aの上部に、高融点金属シリサイド膜7B
を形成することにより、多結晶シリコン膜7Aの特に表面
部におけるグレインサイズが小さいので、グレイン境界
面に高融点金属シリサイドが拡散することを抑制でき
る。これにより、高融点金属シリサイドの拡散で生じる
機械的応力が緩和され、ポリサイド膜7C下部に存在する
電界効果トランジスタQm及びMISFETQ2のゲート絶縁膜６
の損傷、破壊を防止できるので、その絶縁耐圧を高める
ことができる。
が拡散されていない又は低濃度の不純物が拡散された多
結晶シリコン膜7Aの上部に、高融点金属シリサイド膜7B
を形成することにより、多結晶シリコン膜7Aの特に表面
部におけるグレインサイズが小さいので、グレイン境界
面に高融点金属シリサイドが拡散することを抑制でき
る。これにより、高融点金属シリサイドの拡散で生じる
機械的応力が緩和され、ポリサイド膜7C下部に存在する
電界効果トランジスタQm及びMISFETQ2のゲート絶縁膜６
の損傷、破壊を防止できるので、その絶縁耐圧を高める
ことができる。
また、グレインサイズが小さく、多結晶シリコン膜7Aの
表面部に自然酸化膜が形成されることを抑制できるの
で、多結晶シリコン膜7Aと高融点金属シリサイド膜7Bと
の間に、機械的応力の発生、密着性の悪化、接合部に異
常反応が生じることを防止できる。これによって、ポリ
サイド膜7Cの電気的信頼性を向上することができる。
表面部に自然酸化膜が形成されることを抑制できるの
で、多結晶シリコン膜7Aと高融点金属シリサイド膜7Bと
の間に、機械的応力の発生、密着性の悪化、接合部に異
常反応が生じることを防止できる。これによって、ポリ
サイド膜7Cの電気的信頼性を向上することができる。
第４図に示すポリサイド膜7Cを形成する工程の後に、メ
モリセルアレイ内のポリサイド膜7C,導電層5Aにパター
ンニングを施し、電界効果トランジスタQmのフローティ
ングゲート電極５及びコントロールゲート電極７（及び
ワード線）を形成する。このパターンニングは、MISFET
Q1，Q2形成領域すなわちメモリセルの周辺回路をレジス
トマスクで覆った状態で行われるので、周辺回路のポリ
サイド膜7Cはそのまま残存される。
モリセルアレイ内のポリサイド膜7C,導電層5Aにパター
ンニングを施し、電界効果トランジスタQmのフローティ
ングゲート電極５及びコントロールゲート電極７（及び
ワード線）を形成する。このパターンニングは、MISFET
Q1，Q2形成領域すなわちメモリセルの周辺回路をレジス
トマスクで覆った状態で行われるので、周辺回路のポリ
サイド膜7Cはそのまま残存される。
このパターンニングは、加工寸法精度を高めるために、
リアクティブオンエッチング等の異方性エッチング技術
で行なわれる。
リアクティブオンエッチング等の異方性エッチング技術
で行なわれる。
このように、抵抗値を制御する不純物が拡散されていな
い又は低濃度の不純物が拡散されている多結晶シリコン
膜7Aに異方性エッチング技術を施すことにより、多結晶
シリコン膜7Aのグレインサイズが小さい状態で加工が行
われるので、その影響が小さく、ゲート電極７（ポリサ
イド膜）の加工寸法精度を向上できる。
い又は低濃度の不純物が拡散されている多結晶シリコン
膜7Aに異方性エッチング技術を施すことにより、多結晶
シリコン膜7Aのグレインサイズが小さい状態で加工が行
われるので、その影響が小さく、ゲート電極７（ポリサ
イド膜）の加工寸法精度を向上できる。
この後、第５図に示すように、主として、ゲート電極７
及びポリサイド膜7Cの多結晶シリコン膜7Aの抵抗値を低
減するリン（又はヒ素）7Dを全面に導入する。このリン
7Dの導入は、イオン打込み技術で行うので、ゲート絶縁
膜４を通して、メモリセルアレイ内の電界効果トランジ
スタQmのソース領域又はドレイン領域形成領域の半導体
基板１の主面部にも導入される。このリン7Dは、ゲート
電極７に対して自己整合で導入され、トランジスタQmの
LDD構造のLDD部を形成するようになっている。
及びポリサイド膜7Cの多結晶シリコン膜7Aの抵抗値を低
減するリン（又はヒ素）7Dを全面に導入する。このリン
7Dの導入は、イオン打込み技術で行うので、ゲート絶縁
膜４を通して、メモリセルアレイ内の電界効果トランジ
スタQmのソース領域又はドレイン領域形成領域の半導体
基板１の主面部にも導入される。このリン7Dは、ゲート
電極７に対して自己整合で導入され、トランジスタQmの
LDD構造のLDD部を形成するようになっている。
前記リン7Dは、ゲート電極７及びポリサイド膜7Cの高融
点金属シリサイド膜7B側に、最大不純物濃度（不純物濃
度のピーク）が分布するように導入することが望まし
い。リン7Dが半導体基板１中に漏れることを抑制し、MI
S構造におけるしきい値電圧の制御性を向上するためで
ある。
点金属シリサイド膜7B側に、最大不純物濃度（不純物濃
度のピーク）が分布するように導入することが望まし
い。リン7Dが半導体基板１中に漏れることを抑制し、MI
S構造におけるしきい値電圧の制御性を向上するためで
ある。
また、前記リン7Dは、予めゲート電極７及びポリサイド
膜7C上部に、例えば、CVD技術で形成した酸化シリコン
膜を形成しておき、この酸化シリコン膜を通して、ゲー
ト電極７及びポリサイド膜7Cに導入してもよい。
膜7C上部に、例えば、CVD技術で形成した酸化シリコン
膜を形成しておき、この酸化シリコン膜を通して、ゲー
ト電極７及びポリサイド膜7Cに導入してもよい。
このように、抵抗値を制御するリン7Dをゲート電極７及
びポリサイド膜7C（MISFETQ2形成領域）に導入するとと
もに、それらよりも下層の半導体基板１の主面部（電界
効果トランジスタQm形成領域）に導入することにより、
電界効果トランジスタQmのLDD部を形成する不純物導入
工程を必要としないので、製造工程を低減することがで
きる。
びポリサイド膜7C（MISFETQ2形成領域）に導入するとと
もに、それらよりも下層の半導体基板１の主面部（電界
効果トランジスタQm形成領域）に導入することにより、
電界効果トランジスタQmのLDD部を形成する不純物導入
工程を必要としないので、製造工程を低減することがで
きる。
また、周辺回路のMISFETQ1形成領域を覆うように、ポリ
サイド膜7Cを形成することによって、ゲート電極５及び
半導体基板１の主面部にリン7Dが導入されないようにな
っている。すなわち、ポリサイド膜7Cは、MISFETQ1，Q2
形成領域（周辺回路領域）において、不純物導入用マス
クを形成するようになっている。
サイド膜7Cを形成することによって、ゲート電極５及び
半導体基板１の主面部にリン7Dが導入されないようにな
っている。すなわち、ポリサイド膜7Cは、MISFETQ1，Q2
形成領域（周辺回路領域）において、不純物導入用マス
クを形成するようになっている。
第５図に示すリン7Dを導入する工程の後に、周辺回路の
ポリサイド膜7Cにパターンニングを施し、MISFETQ2形成
領域にゲート電極７を形成する。パターンニングは、加
工寸法精度を高めるために、リアクティブオンエッチン
グ等の異方性エッチング技術で行なわれる。MISFETQ
2は、ポリサイド膜からなるゲート電極を有するので、
例えば高速用MISFETとして用いられる。
ポリサイド膜7Cにパターンニングを施し、MISFETQ2形成
領域にゲート電極７を形成する。パターンニングは、加
工寸法精度を高めるために、リアクティブオンエッチン
グ等の異方性エッチング技術で行なわれる。MISFETQ
2は、ポリサイド膜からなるゲート電極を有するので、
例えば高速用MISFETとして用いられる。
このパターンニングは、前述の電界効果トランジスタQm
形成領域におけるパターンニングと同様に、多結晶シリ
コン膜7Aに異方性エッチング技術を施すことにより、リ
ン7Dが導入されていても活性化されておらず、多結晶シ
リコン膜7Aのグレインサイズが小さい状態で加工が行わ
れ、その影響が小さいので、ゲート電極７の加工寸法精
度を向上できる。
形成領域におけるパターンニングと同様に、多結晶シリ
コン膜7Aに異方性エッチング技術を施すことにより、リ
ン7Dが導入されていても活性化されておらず、多結晶シ
リコン膜7Aのグレインサイズが小さい状態で加工が行わ
れ、その影響が小さいので、ゲート電極７の加工寸法精
度を向上できる。
この後、第６図に示すように、熱処理を施し、前記高融
点金属シリサイド膜7Bに導入されたリン7Dを活性化し、
このリン7Dを多結晶シリコン膜7Aに拡散して高濃度の不
純物濃度を多結晶シリコン膜7Aを形成する。これと同時
に、前記半導体基板１に導入されたリン7Dに引き伸し拡
散を施し、電界効果トランジスタQmのLDD部となるｎ型
の半導体領域８を形成する。
点金属シリサイド膜7Bに導入されたリン7Dを活性化し、
このリン7Dを多結晶シリコン膜7Aに拡散して高濃度の不
純物濃度を多結晶シリコン膜7Aを形成する。これと同時
に、前記半導体基板１に導入されたリン7Dに引き伸し拡
散を施し、電界効果トランジスタQmのLDD部となるｎ型
の半導体領域８を形成する。
第６図に示す高濃度の不純物濃度の多結晶シリコン膜7A
及び半導体領域８を形成する工程の後に、主として、MI
SFETQ1，Q2のソース領域又はドレイン領域形成領域の半
導体基板１の主面部に、LDD部となるn-型の半導体領域
９を形成する。半導体領域９は、前記半導体領域８より
も低濃度の不純物濃度で形成される。この半導体領域９
は、リン（又はヒ素）をイオン打込み技術で導入し、こ
の後に引き伸し拡散を施すことで形成する。この半導体
領域９を形成するリンは、半導体領域８を不純物導入用
マスク（例えば、レジスト膜）で覆って導入されないよ
うにするか、又は半導体領域８に導入してもよい。半導
体領域８の不純物濃度は、第５図に示すリン7Dを導入す
る工程で決定されるからである。
及び半導体領域８を形成する工程の後に、主として、MI
SFETQ1，Q2のソース領域又はドレイン領域形成領域の半
導体基板１の主面部に、LDD部となるn-型の半導体領域
９を形成する。半導体領域９は、前記半導体領域８より
も低濃度の不純物濃度で形成される。この半導体領域９
は、リン（又はヒ素）をイオン打込み技術で導入し、こ
の後に引き伸し拡散を施すことで形成する。この半導体
領域９を形成するリンは、半導体領域８を不純物導入用
マスク（例えば、レジスト膜）で覆って導入されないよ
うにするか、又は半導体領域８に導入してもよい。半導
体領域８の不純物濃度は、第５図に示すリン7Dを導入す
る工程で決定されるからである。
第７図に示す半導体領域９を形成する工程の後に、実質
的なソース領域又はドレイン領域を形成するために、ゲ
ート電極5,7の両側部にそれに対して自己整合で形成さ
れる不純物導入用マスク10を形成する。この不純物導入
用マスク10は、例えば、CVD技術で基板上全面に形成し
た酸化シリコン膜に、リアクティブイオンエッチングを
施すことで形成する。
的なソース領域又はドレイン領域を形成するために、ゲ
ート電極5,7の両側部にそれに対して自己整合で形成さ
れる不純物導入用マスク10を形成する。この不純物導入
用マスク10は、例えば、CVD技術で基板上全面に形成し
た酸化シリコン膜に、リアクティブイオンエッチングを
施すことで形成する。
この後、前記不純物導入用マスク10を形成する工程で半
導体領域8,9上部等の絶縁膜4,6が除去され、この部分に
新たに絶縁膜10Aを形成する。絶縁膜10Aは、主として、
ソース領域又はドレイン領域を形成する不純物を導入す
る時のバッファ層及び重金属による汚染防止等のために
形成される。
導体領域8,9上部等の絶縁膜4,6が除去され、この部分に
新たに絶縁膜10Aを形成する。絶縁膜10Aは、主として、
ソース領域又はドレイン領域を形成する不純物を導入す
る時のバッファ層及び重金属による汚染防止等のために
形成される。
そして、主として、フィールド絶縁膜２、ゲート電極5,
7及び不純物導入用マスク10をマスクとして用い、第８
図に示すように、半導体基板１の主面部に、実質的なソ
ース領域又はドレイン領域として使用されるn+型の半導
体領域11を形成する。
7及び不純物導入用マスク10をマスクとして用い、第８
図に示すように、半導体基板１の主面部に、実質的なソ
ース領域又はドレイン領域として使用されるn+型の半導
体領域11を形成する。
半導体領域11、前記半導体領域8,9は、ゲート電極5,7に
対して自己整合で形成されるようになっている。
対して自己整合で形成されるようになっている。
この半導体領域11を形成する工程で、電界効果トランジ
スタQm及びMISFETQ1，Q2が完成する。
スタQm及びMISFETQ1，Q2が完成する。
このように、ゲート電極７は、電界効果トランジスタQm
及びMISFETQ1，Q2の完成時に、高い不純物濃度の多結晶
シリコン膜7Aで形成することにより、MIS構造における
仕事関数Φmsが安定化するので、それらのしきい値電圧
の制御性を向上できる。
及びMISFETQ1，Q2の完成時に、高い不純物濃度の多結晶
シリコン膜7Aで形成することにより、MIS構造における
仕事関数Φmsが安定化するので、それらのしきい値電圧
の制御性を向上できる。
そして、以上の説明により、高融点金属シリサイド膜7B
を形成する工程及びポリサイド膜7Cをパターンニングす
る工程のときは低濃度で、電界効果トランジスタQm及び
MISFETQ1，Q2の完成のときは高い不純物濃度の多結晶シ
リコン膜7Aでゲート電極７を形成したので、ゲート電極
７（ポリサイド膜）の多結晶シリコン膜7Aを、前述のよ
うに、500〜1000［Å］程度の薄い膜厚で形成すること
ができる。
を形成する工程及びポリサイド膜7Cをパターンニングす
る工程のときは低濃度で、電界効果トランジスタQm及び
MISFETQ1，Q2の完成のときは高い不純物濃度の多結晶シ
リコン膜7Aでゲート電極７を形成したので、ゲート電極
７（ポリサイド膜）の多結晶シリコン膜7Aを、前述のよ
うに、500〜1000［Å］程度の薄い膜厚で形成すること
ができる。
また、ゲート電極７を薄膜化できるので、異方性エッチ
ングの制御性が良好になる。
ングの制御性が良好になる。
また、ゲート電極７を薄膜化することにより、側部のオ
ーバハング形状を緩和し、この部分にエッチング残りが
生じるのを防止できるので、サイドエッチング等の工程
を必要とせず、加工寸法精度を向上できる。
ーバハング形状を緩和し、この部分にエッチング残りが
生じるのを防止できるので、サイドエッチング等の工程
を必要とせず、加工寸法精度を向上できる。
また、ゲート電極７を薄膜化することにより、ゲート電
極７による段差形状を緩和することができるので、上層
のアルミニウム配線等のステップカバレッジを良好に
し、電気的信頼性を向上できる。
極７による段差形状を緩和することができるので、上層
のアルミニウム配線等のステップカバレッジを良好に
し、電気的信頼性を向上できる。
前記第８図に示す半導体領域11を形成する工程の後に、
絶縁膜12、接続孔13を形成し、この後、前記第１図に示
すように、アルミニウム等の導電層14を形成する。
絶縁膜12、接続孔13を形成し、この後、前記第１図に示
すように、アルミニウム等の導電層14を形成する。
これら一連の製造工程を施すことにより、本実施例Ｉの
EPROMは完成する。
EPROMは完成する。
なお、本発明は、前記実施例Ｉの第６図に示すリン7Dを
活性化する工程を、第７図に示す半導体領域９を形成す
る工程又は第８図に示す半導体領域11を形成する工程で
行ってもよい。
活性化する工程を、第７図に示す半導体領域９を形成す
る工程又は第８図に示す半導体領域11を形成する工程で
行ってもよい。
［実施例II］ 本実施例IIは、パターンニングされた多結晶シリコン膜
の上部に選択的に高融点金属シリサイド膜を形成した導
電層を有するEPROMに本発明を適用した他の実施例あ
る。
の上部に選択的に高融点金属シリサイド膜を形成した導
電層を有するEPROMに本発明を適用した他の実施例あ
る。
本発明の実施例IIであるEPROMを第９図の断面図で示
す。
す。
本実施例IIのEPROMは、第９図に示すように構成されて
いる。すなわち、電界効果トランジスタQmのゲート電極
７、MISFETQ1のゲート電極５及びMISFETQ2のゲート電極
７は、多結晶シリコン膜7A又は5Aの上部に、選択的に形
成された高融点金属シリサイド膜7Bが設けられている。
さらに、電界効果トランジスタQm、MISFETQ1及びMISFET
Q2のソース領域又はドレイン領域として使用される半導
体領域11の表面部には、選択的に形成された高融点金属
シリサイド膜7Bが設けられている。
いる。すなわち、電界効果トランジスタQmのゲート電極
７、MISFETQ1のゲート電極５及びMISFETQ2のゲート電極
７は、多結晶シリコン膜7A又は5Aの上部に、選択的に形
成された高融点金属シリサイド膜7Bが設けられている。
さらに、電界効果トランジスタQm、MISFETQ1及びMISFET
Q2のソース領域又はドレイン領域として使用される半導
体領域11の表面部には、選択的に形成された高融点金属
シリサイド膜7Bが設けられている。
このように構成されるEPROMでは、ゲート電極5,7及び実
質的なソース領域又はドレイン領域として使用される半
導体領域８の抵抗値を低減することができるので、動作
速度の高速化を図ることができる。
質的なソース領域又はドレイン領域として使用される半
導体領域８の抵抗値を低減することができるので、動作
速度の高速化を図ることができる。
次に、このように構成されるEPROMの製造方法について
説明する。
説明する。
本発明の実施例IIであるEPROMの製造方法を第10図乃至
第13図の各製造工程における断面図で示す。
第13図の各製造工程における断面図で示す。
前記実施例Ｉの第３図に示すゲート絶縁膜６を形成する
工程の後に、第10図に示すように、ゲート電極を形成す
るために、第２層目の多結晶シリコン膜7Aを全面に形成
する。多結晶シリコン膜7Aは、抵抗値を制御する不純物
が拡散されていない又は低濃度の不純物が拡散されてい
る。
工程の後に、第10図に示すように、ゲート電極を形成す
るために、第２層目の多結晶シリコン膜7Aを全面に形成
する。多結晶シリコン膜7Aは、抵抗値を制御する不純物
が拡散されていない又は低濃度の不純物が拡散されてい
る。
第10図に示す多結晶シリコン膜7Aを形成する工程の後
に、メモリセルアレイ内の多結晶シリコン膜5A,7Aにパ
ターンニングを施し、電界効果トランジスタQmのフロー
ティングゲート電極５及びコントロールゲート電極７を
形成する。
に、メモリセルアレイ内の多結晶シリコン膜5A,7Aにパ
ターンニングを施し、電界効果トランジスタQmのフロー
ティングゲート電極５及びコントロールゲート電極７を
形成する。
前記実施例Ｉと同様に、抵抗値を制御する不純物が拡散
されていない又は低濃度の不純物が拡散されている多結
晶シリコン膜7Aに異方性エッチング技術を施すことによ
り、多結晶シリコン膜7Aのグレインサイズが小さい状態
で加工が行われ、その影響が小さいので、ゲート電極７
の加工寸法精度を向上できる。
されていない又は低濃度の不純物が拡散されている多結
晶シリコン膜7Aに異方性エッチング技術を施すことによ
り、多結晶シリコン膜7Aのグレインサイズが小さい状態
で加工が行われ、その影響が小さいので、ゲート電極７
の加工寸法精度を向上できる。
そして、第11図に示すように、前記実施例Ｉの第５図に
示す工程と同様に、ゲート電極７、多結晶シリコン膜７
及び電界効果トランジスタQmの半導体基板１の主面部
に、リン（又はヒ素）7Dを導入する。このリン7Dの導入
により、前記実施例Ｉと略同様の効果を得ることができ
る。
示す工程と同様に、ゲート電極７、多結晶シリコン膜７
及び電界効果トランジスタQmの半導体基板１の主面部
に、リン（又はヒ素）7Dを導入する。このリン7Dの導入
により、前記実施例Ｉと略同様の効果を得ることができ
る。
第11図に示すリン7Dを導入する工程の後に、周辺回路の
多結晶シリコン膜7Aにパターンニングを施し、MISFETQ2
形成領域にゲート電極７を形成する。パターンニング
は、加工寸法精度を高めるために、リアクティブイオン
エッチング等の異方性エッチング技術で行なわれる。
多結晶シリコン膜7Aにパターンニングを施し、MISFETQ2
形成領域にゲート電極７を形成する。パターンニング
は、加工寸法精度を高めるために、リアクティブイオン
エッチング等の異方性エッチング技術で行なわれる。
このパターンニングは、前述の電界効果トランジスタQm
形成領域におけるパターンニングと同様に、多結晶シリ
コン膜7Aに異方性エッチング技術を施すことにより、リ
ン7Dに導入されていても活性化されておらず、多結晶シ
リコン膜7Aのグレインサイズが小さい状態で加工が行わ
れ、その影響が小さいので、ゲート電極７の加工寸法精
度を向上できる。
形成領域におけるパターンニングと同様に、多結晶シリ
コン膜7Aに異方性エッチング技術を施すことにより、リ
ン7Dに導入されていても活性化されておらず、多結晶シ
リコン膜7Aのグレインサイズが小さい状態で加工が行わ
れ、その影響が小さいので、ゲート電極７の加工寸法精
度を向上できる。
この後、第12図に示すように、熱処理を施してリン7Dを
活性化し、高い不純物濃度のゲート電極７及びLDD部と
なるｎ型の半導体領域８を形成する。
活性化し、高い不純物濃度のゲート電極７及びLDD部と
なるｎ型の半導体領域８を形成する。
第12図に示すゲート電極７及び半導体領域８を形成する
工程の後に、前記実施例Ｉと同様に、MISFETQ1，Q2形成
領域の半導体基板１の主面部にn-型の半導体領域９を形
成する。
工程の後に、前記実施例Ｉと同様に、MISFETQ1，Q2形成
領域の半導体基板１の主面部にn-型の半導体領域９を形
成する。
そして、ゲート電極5,7の両側部に不純物導入用マスク1
0を形成する。この不純物導入用マスク10を形成する工
程でそれ以外の部分の絶縁膜4,6が除去され、ゲート電
極5,7及び半導体領域11の表面部が露出する。
0を形成する。この不純物導入用マスク10を形成する工
程でそれ以外の部分の絶縁膜4,6が除去され、ゲート電
極5,7及び半導体領域11の表面部が露出する。
この後、高融点金属膜を全面部に形成し、実質的なソー
ス領域又はドレイン領域形成のための不純物注入を行い
熱処理を施すことにより、前記露出した部分のシリコン
と高融点金属とが化合し、部分的に高融点金属シリサイ
ド膜7Bが形成される。実質的なソース領域又はドレイン
領域形成のための不純物注入を行った後、高融点金属を
全面に形成してもよい。そして、前記化合していない高
融点金属膜を除去することにより、第13図に示すよう
に、ゲート電極5,7の上部及び半導体領域８の上部に、
高融点金属シリサイド膜7Bが選択的に形成される。
ス領域又はドレイン領域形成のための不純物注入を行い
熱処理を施すことにより、前記露出した部分のシリコン
と高融点金属とが化合し、部分的に高融点金属シリサイ
ド膜7Bが形成される。実質的なソース領域又はドレイン
領域形成のための不純物注入を行った後、高融点金属を
全面に形成してもよい。そして、前記化合していない高
融点金属膜を除去することにより、第13図に示すよう
に、ゲート電極5,7の上部及び半導体領域８の上部に、
高融点金属シリサイド膜7Bが選択的に形成される。
この高融点金属シリサイド膜7Bを形成することにより、
電界効果トランジスタQm、MISFETQ1及びMISFETQ2が略完
成する。
電界効果トランジスタQm、MISFETQ1及びMISFETQ2が略完
成する。
前記第13図に示す高融点金属シリサイド膜7Bを形成する
工程の後に、絶縁膜12、接続孔13を形成し、この後、前
記第９図に示すように、アルミニウム等の導電層14を形
成する。
工程の後に、絶縁膜12、接続孔13を形成し、この後、前
記第９図に示すように、アルミニウム等の導電層14を形
成する。
これら一連の製造工程を施すことにより、本実施例IIの
EPROMは完成する。
EPROMは完成する。
なお、前記実施例I,IIでは、多結晶シリコン膜7Aの抵抗
値の制御と、LDD部となる半導体領域８の形成とをリン7
Dの導入で行ったが、本発明は、リン7Dの導入でダイレ
クトコンタクト用の半導体領域，抵抗用の半導体領域等
を形成してもよい。
値の制御と、LDD部となる半導体領域８の形成とをリン7
Dの導入で行ったが、本発明は、リン7Dの導入でダイレ
クトコンタクト用の半導体領域，抵抗用の半導体領域等
を形成してもよい。
また、本発明は、上層の多結晶シリコン膜7Aと下層の半
導体基板１とに抵抗値を制御する不純物を同時に導入す
ることにとどまらず、半導体基板上部に２層の多結晶シ
リコン膜を形成し、この２層の多結晶シリコン膜のそれ
ぞれに前記不純物を同時に導入してもよい。
導体基板１とに抵抗値を制御する不純物を同時に導入す
ることにとどまらず、半導体基板上部に２層の多結晶シ
リコン膜を形成し、この２層の多結晶シリコン膜のそれ
ぞれに前記不純物を同時に導入してもよい。
［効果］ 以上説明したように、本願において開示された新規な技
術によれば、以下に述べる効果を得ることができる。
術によれば、以下に述べる効果を得ることができる。
（１）半導体集積回路装置の製造方法において、抵抗値
を制御する不純物が拡散されていない又は低濃度の不純
物が拡散された単結晶、非結晶又は多結晶シリコン膜の
上部に、高融点金属膜又は高融点金属シリサイド膜を形
成したポリサイド膜を形成し、前記単結晶、非結晶又は
多結晶シリコン膜を制御する不純物を、前記ポリサイド
膜とそれ以外の部分に導入することにより、前記ポリサ
イド膜以外の部分に不純物を導入する製造工程を必要と
しないので、ポリサイド膜の薄膜化を図るとともに、製
造工程を低減することができる。
を制御する不純物が拡散されていない又は低濃度の不純
物が拡散された単結晶、非結晶又は多結晶シリコン膜の
上部に、高融点金属膜又は高融点金属シリサイド膜を形
成したポリサイド膜を形成し、前記単結晶、非結晶又は
多結晶シリコン膜を制御する不純物を、前記ポリサイド
膜とそれ以外の部分に導入することにより、前記ポリサ
イド膜以外の部分に不純物を導入する製造工程を必要と
しないので、ポリサイド膜の薄膜化を図るとともに、製
造工程を低減することができる。
（２）半導体集積回路装置の製造方法において、抵抗値
を制御する不純物が拡散されていない又は低濃度の不純
物が拡散された単結晶又は多結晶シリコン膜、又はその
上部に高融点金属膜又は高融点金属シリサイド膜を形成
したポリサイド膜を形成し、抵抗値を制御する不純物
を、前記非結晶又は多結晶シリコン膜とそれ以外の部分
とに導入し、前記不純物を活性化する前に、前記非結
晶、多結晶シリコン膜又はポリサイド膜をパターンニン
グすることにより、前記非結晶、多結晶シリコン膜又は
ポリサイド膜以外の部分に不純物を導入する製造工程を
必要としないので、製造工程を低減することができると
ともに、非結晶又は多結晶シリコン膜のグレインサイズ
が小さい状態で加工できるので、ポリサイド膜の加工寸
法精度を高めることができる。
を制御する不純物が拡散されていない又は低濃度の不純
物が拡散された単結晶又は多結晶シリコン膜、又はその
上部に高融点金属膜又は高融点金属シリサイド膜を形成
したポリサイド膜を形成し、抵抗値を制御する不純物
を、前記非結晶又は多結晶シリコン膜とそれ以外の部分
とに導入し、前記不純物を活性化する前に、前記非結
晶、多結晶シリコン膜又はポリサイド膜をパターンニン
グすることにより、前記非結晶、多結晶シリコン膜又は
ポリサイド膜以外の部分に不純物を導入する製造工程を
必要としないので、製造工程を低減することができると
ともに、非結晶又は多結晶シリコン膜のグレインサイズ
が小さい状態で加工できるので、ポリサイド膜の加工寸
法精度を高めることができる。
（３）EPROMにおいて、前記（１）又は（２）と同様の
効果を得ることができるとともに、前記不純物を導入す
る工程で、メモリセルの電界効果トランジスタと周辺回
路のMISFETとのソース領域又はドレイン領域の不純物濃
度を変えることができるので、情報の書込効率及び読出
効率を向上するとともに、製造工程を低減することがで
きる。
効果を得ることができるとともに、前記不純物を導入す
る工程で、メモリセルの電界効果トランジスタと周辺回
路のMISFETとのソース領域又はドレイン領域の不純物濃
度を変えることができるので、情報の書込効率及び読出
効率を向上するとともに、製造工程を低減することがで
きる。
（４）EPROMにおいて、前記（１）又は（２）と同様の
効果を得ることができるとともに、前記不純物を導入す
る工程で、前記非結晶、多結晶シリコン膜又はポリサイ
ド膜が不純物導入用マスクとして使用できるので、製造
工程を低減することができる。
効果を得ることができるとともに、前記不純物を導入す
る工程で、前記非結晶、多結晶シリコン膜又はポリサイ
ド膜が不純物導入用マスクとして使用できるので、製造
工程を低減することができる。
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
例えば前記実施例において、MISFETQ1，Q2はシングルド
レイン構造であってもよい。メモリセルのトランジスタ
Qmもシングルドレイン構造であってもよく、この場合、
トランジスタQmのソース領域、ドレイン領域形成のため
のイオン打込みで、ポリサイド膜にイオンが打込まれ
る。
レイン構造であってもよい。メモリセルのトランジスタ
Qmもシングルドレイン構造であってもよく、この場合、
トランジスタQmのソース領域、ドレイン領域形成のため
のイオン打込みで、ポリサイド膜にイオンが打込まれ
る。
また、ポリサイド膜へのイオン打込みと同一工程を利用
して形成される半導体領域は、MISFETQ1，Q2のソース又
はドレイン領域あるいはそれらの一部（LDD部）であっ
てもよい。すなわち、前記半導体領域は、メモリセル外
の周辺回路のMISFETを構成するものであってもよい。
して形成される半導体領域は、MISFETQ1，Q2のソース又
はドレイン領域あるいはそれらの一部（LDD部）であっ
てもよい。すなわち、前記半導体領域は、メモリセル外
の周辺回路のMISFETを構成するものであってもよい。
また、MISFETQ1，Q2の一方又は双方が、ｐチャネルMISF
ETであってもよく、さらにMISFETQ1，Q2の他にｐチャネ
ルMISFETを有してもよい。すなわち、メモリセルの周辺
回路が相補型MIS回路であってもよい。この場合、ポリ
サイド膜へのイオン打込みのときｐチャネルMISFETをポ
リサイド膜で覆うことができるので、マスクが不要とな
り、工程増がない。なお、この場合、例えば、ｎチャネ
ル及びｐチャネルMISFETは、夫々、n-型半導体基板内に
形成されたp-型ウエル領域及びn-型半導体基板に形成さ
れる。
ETであってもよく、さらにMISFETQ1，Q2の他にｐチャネ
ルMISFETを有してもよい。すなわち、メモリセルの周辺
回路が相補型MIS回路であってもよい。この場合、ポリ
サイド膜へのイオン打込みのときｐチャネルMISFETをポ
リサイド膜で覆うことができるので、マスクが不要とな
り、工程増がない。なお、この場合、例えば、ｎチャネ
ル及びｐチャネルMISFETは、夫々、n-型半導体基板内に
形成されたp-型ウエル領域及びn-型半導体基板に形成さ
れる。
本発明は、EPROM以外の半導体装置に摘要しても有効で
ある。
ある。
例えば、ポリサイド膜へのイオン打込み工程を利用して
ｎチャネル又はｐチャネルMISFETのソース又はドレイン
領域あるいはそれらの一部（LDD部）を形成してもよ
い。ｎチャネル及びｐチャネルMISFETを形成する時、夫
々、打込まれるイオンは例えばリン及びボロンである。
また、ｎチャネル及びｐチャネルMISFETを同一基板上に
形成する場合にも有効であることは言までもない。
ｎチャネル又はｐチャネルMISFETのソース又はドレイン
領域あるいはそれらの一部（LDD部）を形成してもよ
い。ｎチャネル及びｐチャネルMISFETを形成する時、夫
々、打込まれるイオンは例えばリン及びボロンである。
また、ｎチャネル及びｐチャネルMISFETを同一基板上に
形成する場合にも有効であることは言までもない。
以上に述べた種々の例において、ポリサイド膜に代えて
単結晶、非結晶又は多結晶シリコン膜を用いてもよい。
すなわち、これらの膜へのイオン打込みする工程を利用
してMISFETのソース、ドレイン領域を形成する。この場
合、これらの膜に打込んだイオンを活性化（アニール）
する前に、エッチング特に異方性ドライエッチングによ
ってこれらの膜の加工（パターンニング）を行うもので
ある。
単結晶、非結晶又は多結晶シリコン膜を用いてもよい。
すなわち、これらの膜へのイオン打込みする工程を利用
してMISFETのソース、ドレイン領域を形成する。この場
合、これらの膜に打込んだイオンを活性化（アニール）
する前に、エッチング特に異方性ドライエッチングによ
ってこれらの膜の加工（パターンニング）を行うもので
ある。
第１図は、本発明の実施例ＩであるEPROMの断面図、 第２図乃至第８図は、本発明の実施例ＩであるEPROMの
製造方法を説明するための各製造工程における断面図、 第９図は、本発明の実施例IIであるEPROMの断面図、 第10図乃至第13図は、本発明の実施例IIであるEPROMの
製造方法を説明するための各製造工程における断面図で
ある。 図中、１……半導体基板、4,6……ゲート絶縁膜、5,7…
…ゲート電極、7A……多結晶シリコン膜、7B……高融点
金属シリサイド膜、7C……ポリサイド膜、7D……リン、
8,9,10……半導体領域、Qm……電界効果トランジスタ、
Q1，Q2……MISFETである。
製造方法を説明するための各製造工程における断面図、 第９図は、本発明の実施例IIであるEPROMの断面図、 第10図乃至第13図は、本発明の実施例IIであるEPROMの
製造方法を説明するための各製造工程における断面図で
ある。 図中、１……半導体基板、4,6……ゲート絶縁膜、5,7…
…ゲート電極、7A……多結晶シリコン膜、7B……高融点
金属シリサイド膜、7C……ポリサイド膜、7D……リン、
8,9,10……半導体領域、Qm……電界効果トランジスタ、
Q1，Q2……MISFETである。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792
Claims (1)
- 【請求項１】メモリセルを構成する第１のMISFETと、周
辺回路を構成する第２のMISFETとを有する不揮発性記憶
機能を備えた半導体集積回路装置の製造方法において、 半導体基板の第１のMISFETを形成する第１半導体領域主
面に絶縁膜を介して第１層目の導体層を形成する工程、 前記第１層目の導体層上部及び半導体基体の第２のMISF
ETを形成する第２半導体領域主面に絶縁膜を介して多結
晶シリコン膜及び高融点シリサイド膜を順次積層したポ
リサイド膜よりなる第２層目の導体層を形成する工程、 前記第１半導体領域主面上に形成した第２層目の導体層
及び第１層目の導体層を異方性エッチングにより第１の
MISFETのためのコントロールゲート及びフローティング
ゲートからなるゲート電極にパターンニングする工程、 前記第２層目の導体層内にその導体層の抵抗値を制御す
るための不純物を導入する工程、 前記第２半導体領域主面上に形成した第２層目の導体層
を異方性エッチングにより第１のMISFETのゲート電極に
パターンニングする工程、 前記第１のMISFETのゲート電極及び前記第２のMISFETの
ゲート電極パターンニングの後、熱処理を施し、前記第
２層目の導体層に導入された不純物を活性化する工程と
を有することを特徴とする半導体集積回路装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184141A JPH07114264B2 (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60184141A JPH07114264B2 (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6245165A JPS6245165A (ja) | 1987-02-27 |
| JPH07114264B2 true JPH07114264B2 (ja) | 1995-12-06 |
Family
ID=16148084
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60184141A Expired - Lifetime JPH07114264B2 (ja) | 1985-08-23 | 1985-08-23 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07114264B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0644631B2 (ja) * | 1987-05-29 | 1994-06-08 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2615701B2 (ja) * | 1987-11-20 | 1997-06-04 | ソニー株式会社 | 不揮発性メモリ装置の製造方法 |
| JP2778052B2 (ja) * | 1988-10-22 | 1998-07-23 | ソニー株式会社 | 不揮発性メモリ装置の製造方法 |
| JP2509697B2 (ja) * | 1989-04-28 | 1996-06-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JPH03245567A (ja) * | 1990-02-23 | 1991-11-01 | Toshiba Corp | 半導体装置 |
| JPH04155963A (ja) * | 1990-10-19 | 1992-05-28 | Nec Yamagata Ltd | 半導体集積回路装置 |
| DE69322928T2 (de) * | 1992-10-27 | 1999-07-29 | Nec Corp | Verfahren zur Herstellung eines nicht-flüchtigen Halbleiter-Speicherbauteils |
| JP2924622B2 (ja) * | 1993-12-28 | 1999-07-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR0138312B1 (ko) * | 1994-05-13 | 1998-04-28 | 김광호 | 비휘발성 반도체 메모리장치의 제조방법 |
| JP3586072B2 (ja) | 1997-07-10 | 2004-11-10 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP3264241B2 (ja) * | 1998-02-10 | 2002-03-11 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3314807B2 (ja) | 1998-11-26 | 2002-08-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP4308496B2 (ja) * | 2002-03-01 | 2009-08-05 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120383A (en) * | 1977-03-30 | 1978-10-20 | Fujitsu Ltd | Production of semiconductor device |
-
1985
- 1985-08-23 JP JP60184141A patent/JPH07114264B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6245165A (ja) | 1987-02-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2559397B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US5321287A (en) | Semiconductor device wherein n-channel MOSFET, p-channel MOSFET and nonvolatile memory cell are formed in one chip | |
| US5352620A (en) | Method of making semiconductor device with memory cells and peripheral transistors | |
| US6319805B1 (en) | Semiconductor device having metal silicide film and manufacturing method thereof | |
| JP2825585B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| US6211003B1 (en) | Semiconductor integrated circuit device and process for manufacturing the same | |
| JP2591927B2 (ja) | Ｄｒａｍセルの製造方法 | |
| JPH0645532A (ja) | 自己整合型ウエルタップを有するｂｉｃｍｏｓ装置及びその製造方法 | |
| US4918501A (en) | Semiconductor device and method of producing the same | |
| JPH07114264B2 (ja) | 半導体集積回路装置の製造方法 | |
| JPH08167705A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| US5194924A (en) | Semiconductor device of an LDD structure having a floating gate | |
| JP3193845B2 (ja) | 半導体装置及びその製造方法 | |
| JPH08107157A (ja) | 半導体装置とその製造方法 | |
| US4330850A (en) | MNOS Memory cell | |
| JPH07506226A (ja) | 第３のポリシリコン層を使用するデュアルポリ不揮発性記憶装置を作製する方法 | |
| JP3425882B2 (ja) | 半導体装置の製造方法 | |
| US4939386A (en) | Semiconductor integrated circuit device with MISFETS using two drain impurities | |
| JPH0793381B2 (ja) | 半導体集積回路装置 | |
| US6278163B1 (en) | HV transistor structure and corresponding manufacturing method | |
| JPH10163338A (ja) | 半導体装置とその製造方法 | |
| JPH06342881A (ja) | 半導体装置およびその製造方法 | |
| JPS6046547B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JPH07123144B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2728424B2 (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |