JP2778052B2 - 不揮発性メモリ装置の製造方法 - Google Patents
不揮発性メモリ装置の製造方法Info
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- JP2778052B2 JP2778052B2 JP63266448A JP26644888A JP2778052B2 JP 2778052 B2 JP2778052 B2 JP 2778052B2 JP 63266448 A JP63266448 A JP 63266448A JP 26644888 A JP26644888 A JP 26644888A JP 2778052 B2 JP2778052 B2 JP 2778052B2
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- low
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- transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はEPROM等の不揮発性メモリ装置の製造方法に
関し、特にその不揮発性メモリ装置を構成するトランジ
スタが、ドレインの高濃度不純物領域のチャンネル側に
低濃度不純物領域を設けた所謂LDD（ライトリー・ドー
プト・ドレイン）構造とされる不揮発性メモリ装置の製
造方法に関する。
関し、特にその不揮発性メモリ装置を構成するトランジ
スタが、ドレインの高濃度不純物領域のチャンネル側に
低濃度不純物領域を設けた所謂LDD（ライトリー・ドー
プト・ドレイン）構造とされる不揮発性メモリ装置の製
造方法に関する。
本発明は、メモリトランジスタ，高電圧用トランジス
タ，低電圧用トランジスタがそれぞれLDD構造とされる
不揮発性メモリ装置の製造方法において、そのメモリト
ランジスタのゲート電極のパターニング後、同じマスク
を用いて低濃度不純物領域を形成するためのイオン注入
を行うことにより、その製造工程の簡略化を実現するも
のである。
タ，低電圧用トランジスタがそれぞれLDD構造とされる
不揮発性メモリ装置の製造方法において、そのメモリト
ランジスタのゲート電極のパターニング後、同じマスク
を用いて低濃度不純物領域を形成するためのイオン注入
を行うことにより、その製造工程の簡略化を実現するも
のである。
一般に不揮発性メモリ装置は、同一基板上に、書き込
み電圧（例えば12.5V）用である高電圧用トランジスタ
と、読み出し等で用いられる5V等の低電圧用トランジス
タが周辺回路に形成され、さらにメモリセルアレイに形
成されコントロールゲート電極とフローティングゲート
電極を有したメモリトランジスタとが形成される。
み電圧（例えば12.5V）用である高電圧用トランジスタ
と、読み出し等で用いられる5V等の低電圧用トランジス
タが周辺回路に形成され、さらにメモリセルアレイに形
成されコントロールゲート電極とフローティングゲート
電極を有したメモリトランジスタとが形成される。
また、このような不揮発性メモリ装置は、これら３つ
のタイプのトランジスタを同一基板上に形成する必要が
あるために、各タイプ毎の製造工程が加わる。また、不
揮発性メモリ装置を製造する方法として、本件出願人は
先に、特願昭62−293271号明細書及び図面に記載される
技術を提案している。
のタイプのトランジスタを同一基板上に形成する必要が
あるために、各タイプ毎の製造工程が加わる。また、不
揮発性メモリ装置を製造する方法として、本件出願人は
先に、特願昭62−293271号明細書及び図面に記載される
技術を提案している。
ところで、このような不揮発性メモリ装置において
も、他の半導体メモリ装置と同様に、その微細化に従
い、ドレインの高濃度不純物領域のチャンネル側に低濃
度不純物領域を設けた所謂LDD（ライトリー・ドープト
・ドレイン）構造とすることが一般的になっている。
も、他の半導体メモリ装置と同様に、その微細化に従
い、ドレインの高濃度不純物領域のチャンネル側に低濃
度不純物領域を設けた所謂LDD（ライトリー・ドープト
・ドレイン）構造とすることが一般的になっている。
ところが、各タイプのトランジスタでは、それぞれ別
個の濃度の低濃度不純物領域を形成する必要があり、同
じ工程で複数のトランジスタの低濃度不純物領域を形成
するためのイオン注入を行うことは困難である。例え
ば、書き込み用のトランジスタでは、そのドーズ量がリ
ンを用いて1012cm-2程度であり、低電圧用のトランジス
タではリンを用いて５×1013cm-2程度であり、メモリト
ランジスタでは例えば砒素又はリンを用いて１×1013〜
１×1015cm-2程度である。従って、各トランジスタの低
濃度不純物領域を形成するために、少なくとも３枚のマ
スクが必要とされ、３回のイオン注入工程が必要とされ
ていた。
個の濃度の低濃度不純物領域を形成する必要があり、同
じ工程で複数のトランジスタの低濃度不純物領域を形成
するためのイオン注入を行うことは困難である。例え
ば、書き込み用のトランジスタでは、そのドーズ量がリ
ンを用いて1012cm-2程度であり、低電圧用のトランジス
タではリンを用いて５×1013cm-2程度であり、メモリト
ランジスタでは例えば砒素又はリンを用いて１×1013〜
１×1015cm-2程度である。従って、各トランジスタの低
濃度不純物領域を形成するために、少なくとも３枚のマ
スクが必要とされ、３回のイオン注入工程が必要とされ
ていた。
そこで、本発明は上述の技術的な課題に鑑み、その工
程を簡略化するような不揮発性メモリ装置の製造方法を
提供することを目的とする。
程を簡略化するような不揮発性メモリ装置の製造方法を
提供することを目的とする。
上述の目的を達成するため、本発明は、メモリセルの
フローティングゲート電極上にコントロールゲート電極
が積層されたメモリトランジスタが形成され、周辺回路
に高電圧用のトランジスタ及び低電圧用のトランジスタ
が形成され、上記フローティング電極が第１の導電層で
形成され、上記コントロールゲート電極及び高電圧用ト
ランジスタのゲート電極及び低電圧用トランジスタのゲ
ート電極が第２の導電層で形成され、これら各トランジ
スタのドレインは高濃度不純物領域のチャンネル側にそ
れぞれ異なる濃度の低濃度不純物領域が形成された構造
とされる不揮発性メモリ装置の製造方法において、上記
コントロールゲート電極及び高電圧用トランジスタのゲ
ート電極及び低電圧用トランジスタのゲート電極を形成
する第２の導電層を第１のレジストパターンにより同時
にパターニングし、次いで、上記高電圧用トランジスタ
及び低電圧用トランジスタが形成される周辺回路領域の
みを更に第２のレジストパターンで覆った後、上記第１
のレジストパターンにより上記フローティング電極を形
成する第１の導電層をパターニングし、その後、上記第
１のレジストパターンにより上記メモリトランジスタの
上記低濃度不純物領域を形成するためのイオン注入を行
うようにしたものである。
フローティングゲート電極上にコントロールゲート電極
が積層されたメモリトランジスタが形成され、周辺回路
に高電圧用のトランジスタ及び低電圧用のトランジスタ
が形成され、上記フローティング電極が第１の導電層で
形成され、上記コントロールゲート電極及び高電圧用ト
ランジスタのゲート電極及び低電圧用トランジスタのゲ
ート電極が第２の導電層で形成され、これら各トランジ
スタのドレインは高濃度不純物領域のチャンネル側にそ
れぞれ異なる濃度の低濃度不純物領域が形成された構造
とされる不揮発性メモリ装置の製造方法において、上記
コントロールゲート電極及び高電圧用トランジスタのゲ
ート電極及び低電圧用トランジスタのゲート電極を形成
する第２の導電層を第１のレジストパターンにより同時
にパターニングし、次いで、上記高電圧用トランジスタ
及び低電圧用トランジスタが形成される周辺回路領域の
みを更に第２のレジストパターンで覆った後、上記第１
のレジストパターンにより上記フローティング電極を形
成する第１の導電層をパターニングし、その後、上記第
１のレジストパターンにより上記メモリトランジスタの
上記低濃度不純物領域を形成するためのイオン注入を行
うようにしたものである。
本発明に係る不揮発性メモリ装置の製造方法は、コン
トロールゲート電極及び高電圧用トランジスタのゲート
電極及び低電圧用トランジスタのゲート電極を形成する
第２の導電層を第１のレジストパターンにより同時にパ
ターニングし、次いで、高電圧用トランジスタ及び低電
圧用トランジスタが形成される周辺回路領域のみを更に
第２のレジストパターンで覆った後、第１のレジストパ
ターンによりコントロールゲート電極が積層されるフロ
ーティング電極を形成する第１の導電層をパターニング
し、その後、第１のレジストパターンによりメモリトラ
ンジスタの低濃度不純物領域を形成するためのイオン注
入を行っているので、イオン注入用の独立したマスクを
形成する工程が省略されている。
トロールゲート電極及び高電圧用トランジスタのゲート
電極及び低電圧用トランジスタのゲート電極を形成する
第２の導電層を第１のレジストパターンにより同時にパ
ターニングし、次いで、高電圧用トランジスタ及び低電
圧用トランジスタが形成される周辺回路領域のみを更に
第２のレジストパターンで覆った後、第１のレジストパ
ターンによりコントロールゲート電極が積層されるフロ
ーティング電極を形成する第１の導電層をパターニング
し、その後、第１のレジストパターンによりメモリトラ
ンジスタの低濃度不純物領域を形成するためのイオン注
入を行っているので、イオン注入用の独立したマスクを
形成する工程が省略されている。
本発明の好適な実施例を図面を参照しながら説明す
る。
る。
本実施例はメモリトランジスタ，高電圧用トランジス
タ，低電圧用トランジスタの３つのタイプのトランジス
タが同一基板上に形成され、それぞれトランジスタのド
レインは、高濃度不純物領域のチャンネル側に低濃度不
純物領域が形成された構造とされるEPROMの製造方法で
ある。以下、本実施例の製造工程を第１図ａ〜第１図ｍ
を参照しながら説明する。
タ，低電圧用トランジスタの３つのタイプのトランジス
タが同一基板上に形成され、それぞれトランジスタのド
レインは、高濃度不純物領域のチャンネル側に低濃度不
純物領域が形成された構造とされるEPROMの製造方法で
ある。以下、本実施例の製造工程を第１図ａ〜第１図ｍ
を参照しながら説明する。
まず、第１図ａに示すように、ｐ型のシリコン基板１
上に、およそ500Åの膜厚のパッド酸化膜２を形成し、
そのパッド酸化膜２上にシリコン窒化膜３を形成する。
このシリコン窒化膜３の膜厚は、およそ1000Åである。
次に、このシリコン窒化膜３を素子分離領域を形成すべ
き領域で開口し、チャンネルストッパー領域の形成のた
めのｐ型の不純物を導入する。
上に、およそ500Åの膜厚のパッド酸化膜２を形成し、
そのパッド酸化膜２上にシリコン窒化膜３を形成する。
このシリコン窒化膜３の膜厚は、およそ1000Åである。
次に、このシリコン窒化膜３を素子分離領域を形成すべ
き領域で開口し、チャンネルストッパー領域の形成のた
めのｐ型の不純物を導入する。
次に、第１図ｂに示すように、選択酸化を行ってシリ
コン窒化膜３の開口された領域にフィールド酸化膜４を
形成する。その下部には、前工程で導入されたｐ型の不
純物によりｐ型のチャンネルストッパー領域が形成され
る。フィールド酸化膜４の形成後、シリコン窒化膜3,パ
ッド酸化膜２が除去され、第１のゲート酸化膜６が形成
される。この第１のゲート酸化膜６の形成後、メモリト
ランジスタを形成すべき領域Ｍには、第１層目のポリシ
リコン層７が第１のゲート酸化膜６上に形成される。こ
の第１層目のポリシリコン層７の膜厚は例えば2000Åで
ある。周辺回路の高電圧用のトランジスタを形成すべき
領域Ｈや低電圧用トランジスタを形成すべき領域Ｌで
は、第１層目のポリシリコン層７は除去される。
コン窒化膜３の開口された領域にフィールド酸化膜４を
形成する。その下部には、前工程で導入されたｐ型の不
純物によりｐ型のチャンネルストッパー領域が形成され
る。フィールド酸化膜４の形成後、シリコン窒化膜3,パ
ッド酸化膜２が除去され、第１のゲート酸化膜６が形成
される。この第１のゲート酸化膜６の形成後、メモリト
ランジスタを形成すべき領域Ｍには、第１層目のポリシ
リコン層７が第１のゲート酸化膜６上に形成される。こ
の第１層目のポリシリコン層７の膜厚は例えば2000Åで
ある。周辺回路の高電圧用のトランジスタを形成すべき
領域Ｈや低電圧用トランジスタを形成すべき領域Ｌで
は、第１層目のポリシリコン層７は除去される。
次に、第１図ｃに示すように、領域Ｍでは、第１層目
のポリシリコン層７の表面が酸化され、酸化膜８が形成
される。この酸化膜８は、フローティングゲート電極と
コントロールゲート電極の間の酸化膜となる。また、領
域L,Hでは、ゲート酸化膜９が形成される。また、この
時、閾値電圧Vthの調製ためのイオン注入も行われる。
のポリシリコン層７の表面が酸化され、酸化膜８が形成
される。この酸化膜８は、フローティングゲート電極と
コントロールゲート電極の間の酸化膜となる。また、領
域L,Hでは、ゲート酸化膜９が形成される。また、この
時、閾値電圧Vthの調製ためのイオン注入も行われる。
次に、第１図ｄに示すように、前面に第２層目のポリ
シリコン層10が形成される。この第２層目のポリシリコ
ン層10は、メモリトランジスタが形成される領域Ｍで
は、上記第１層目のポリシリコン層７上に酸化膜８を介
して積層されることになる。また、他の領域L,Hでは、
ゲート絶縁膜９上に積層される。
シリコン層10が形成される。この第２層目のポリシリコ
ン層10は、メモリトランジスタが形成される領域Ｍで
は、上記第１層目のポリシリコン層７上に酸化膜８を介
して積層されることになる。また、他の領域L,Hでは、
ゲート絶縁膜９上に積層される。
次に、第１図ｅに示すように、ゲート電極のパターニ
ングが行われる。このパターニングは、所要のレジスト
層11を第２層目のポリシリコン層10上に形成し、これを
選択的に露光，現像してマスクとする。そして、パター
ニングされたレジスト層11をマスクとして、RIE等の異
方性エッチングにより上記第２層目のポリシリコン層10
をパターニングする。このエッチングによって、領域Ｍ
ではコントロールゲート電極12が形成され、領域Ｌでは
ゲート電極13が形成され、領域Ｈではゲート電極14が形
成される。
ングが行われる。このパターニングは、所要のレジスト
層11を第２層目のポリシリコン層10上に形成し、これを
選択的に露光，現像してマスクとする。そして、パター
ニングされたレジスト層11をマスクとして、RIE等の異
方性エッチングにより上記第２層目のポリシリコン層10
をパターニングする。このエッチングによって、領域Ｍ
ではコントロールゲート電極12が形成され、領域Ｌでは
ゲート電極13が形成され、領域Ｈではゲート電極14が形
成される。
次に、第１図ｆに示すように、コントロールゲート電
極12の下部の第１層目のポリシリコン層７をコントロー
ルゲート電極12とセルフアラインでパターニングするた
めに、領域L,Hにはマスクとしてのレジスト層15が形成
される。そして、まず、領域Ｍにおける酸化膜８を除去
するためのRIE等の異方性エッチングが行われる。
極12の下部の第１層目のポリシリコン層７をコントロー
ルゲート電極12とセルフアラインでパターニングするた
めに、領域L,Hにはマスクとしてのレジスト層15が形成
される。そして、まず、領域Ｍにおける酸化膜８を除去
するためのRIE等の異方性エッチングが行われる。
このように領域Ｍの酸化膜８を除去したところで、第
１図ｇに示すように、RIE等の異方性エッチングによっ
て、第１層目のポリシリコン層７をパターニングする。
この第１層目のポリシリコン層７のパターニングによ
り、フローティングゲート電極16が上記コントロールゲ
ート電極12とセルフアラインで形成される。
１図ｇに示すように、RIE等の異方性エッチングによっ
て、第１層目のポリシリコン層７をパターニングする。
この第１層目のポリシリコン層７のパターニングによ
り、フローティングゲート電極16が上記コントロールゲ
ート電極12とセルフアラインで形成される。
フローティングゲート電極16の形成後、マスクとして
用いたレジスト層11,15を除去せずに、第１図ｈに示す
ように、同じマスクを用いて低濃度不純物領域を形成す
るためのイオン注入を行う。この時レジスト層11,15を
そのまま用いることで、コントロールゲート電極及びフ
ローティングゲート電極16とセルフアラインに低濃度不
純物領域17がシリコン基板１の表面に形成される。イオ
ン注入の条件は、例えば砒素又はリンを用いて１×1013
〜１×1015cm-2程度である。
用いたレジスト層11,15を除去せずに、第１図ｈに示す
ように、同じマスクを用いて低濃度不純物領域を形成す
るためのイオン注入を行う。この時レジスト層11,15を
そのまま用いることで、コントロールゲート電極及びフ
ローティングゲート電極16とセルフアラインに低濃度不
純物領域17がシリコン基板１の表面に形成される。イオ
ン注入の条件は、例えば砒素又はリンを用いて１×1013
〜１×1015cm-2程度である。
次に、第１図ｉに示すように、領域Ｌだけ開口したレ
ジスト層18を形成し、イオン注入を行う。イオン注入の
条件は例えばリンを用いて５×1013cm-2程度である。す
ると、ゲート電極13とセルフアラインでシリコン基板の
表面に低濃度不純物領域19が得られる。
ジスト層18を形成し、イオン注入を行う。イオン注入の
条件は例えばリンを用いて５×1013cm-2程度である。す
ると、ゲート電極13とセルフアラインでシリコン基板の
表面に低濃度不純物領域19が得られる。
次に、第１図ｊに示すように、レジスト層18を除去
し、領域Ｈだけ開口したレジスト層20を形成し、イオン
注入を行う。このイオン注入のドーズ量は例えばリンを
用いて1012cm-2程度である。このイオン注入でゲート電
極14とセルフアラインでシリコン基板の表面に低濃度不
純物領域21が得られる。なお、第１図ｉと第１図ｊの工
程は逆の順序で行っても良い。
し、領域Ｈだけ開口したレジスト層20を形成し、イオン
注入を行う。このイオン注入のドーズ量は例えばリンを
用いて1012cm-2程度である。このイオン注入でゲート電
極14とセルフアラインでシリコン基板の表面に低濃度不
純物領域21が得られる。なお、第１図ｉと第１図ｊの工
程は逆の順序で行っても良い。
次に、第１図ｋに示すように、前面にCVD法等よりシ
リコン酸化膜を形成し、これをエッチバックして、各ゲ
ート電極12,16,13,14の側壁にサイドウォール22,23,24
を形成する。このサイドウォール22,23,24は、高濃度不
純物領域を低濃度不純物領域とオフセットさせるための
ものである。
リコン酸化膜を形成し、これをエッチバックして、各ゲ
ート電極12,16,13,14の側壁にサイドウォール22,23,24
を形成する。このサイドウォール22,23,24は、高濃度不
純物領域を低濃度不純物領域とオフセットさせるための
ものである。
次に、第１図に示すように、各ゲート電極12,13,14
及びサイドウォール22,23,24並びにフィールド酸化膜４
をマスクとしながら、イオン注入を行ってトランジスタ
のn+型の高濃度不純物領域25,26,27を形成する。このイ
オン注入で、各トランジスタはLDD構造となる。なお、
サイドウォール22〜24若しくはレジスト層等のマスクを
ドレイン側のみに形成して、ドレイン側のみの高濃度不
純物領域をずらせるようにしても良い。
及びサイドウォール22,23,24並びにフィールド酸化膜４
をマスクとしながら、イオン注入を行ってトランジスタ
のn+型の高濃度不純物領域25,26,27を形成する。このイ
オン注入で、各トランジスタはLDD構造となる。なお、
サイドウォール22〜24若しくはレジスト層等のマスクを
ドレイン側のみに形成して、ドレイン側のみの高濃度不
純物領域をずらせるようにしても良い。
次に、第１図ｍに示すように、CVD層間膜29を形成す
る。このCVD層間膜29はリフロー膜であり、ソース・ド
レイン等のコンタクトホールの開口後、リフローされ
る。次に、コンタクトホールで高濃度不純物領域25,26,
27と接続するように、所要のパターンのアルミ配線層30
が形成される。このアルミ配線層30の形成後、全面にPS
G膜31が形成される。
る。このCVD層間膜29はリフロー膜であり、ソース・ド
レイン等のコンタクトホールの開口後、リフローされ
る。次に、コンタクトホールで高濃度不純物領域25,26,
27と接続するように、所要のパターンのアルミ配線層30
が形成される。このアルミ配線層30の形成後、全面にPS
G膜31が形成される。
上述の本実施例のEPROMの製造方法では、低濃度不純
物領域17のイオン注入による形成が、フローティングゲ
ート電極16の形成のために用いたマスクをそのまま用い
て行われるために、イオン注入用のマスクが１枚節約さ
れることになり、従って、工程の簡略化が行われる。
物領域17のイオン注入による形成が、フローティングゲ
ート電極16の形成のために用いたマスクをそのまま用い
て行われるために、イオン注入用のマスクが１枚節約さ
れることになり、従って、工程の簡略化が行われる。
本発明に係る不揮発性メモリ装置の製造方法は、コン
トロールゲート電極及び高電圧用トランジスタのゲート
電極及び低電圧用トランジスタのゲート電極を形成する
第２の導電層を第１のレジストパターンにより同時にパ
ターニングし、次いで、高電圧用トランジスタ及び低電
圧用トランジスタが形成される周辺回路領域のみを更に
第２のレジストパターンで覆った後、第１のレジストパ
ターンによりコントロールゲート電極が積層されるフロ
ーティング電極を形成する第１の導電層をパターニング
し、その後、第１のレジストパターンによりメモリトラ
ンジスタの低濃度不純物領域を形成するためのイオン注
入を行っているので、メモリトランジスタの低濃度不純
物領域を形成するためのイオン注入用の独立したマスク
を形成する必要なく、製造工程の簡略化を図ることがで
きる。
トロールゲート電極及び高電圧用トランジスタのゲート
電極及び低電圧用トランジスタのゲート電極を形成する
第２の導電層を第１のレジストパターンにより同時にパ
ターニングし、次いで、高電圧用トランジスタ及び低電
圧用トランジスタが形成される周辺回路領域のみを更に
第２のレジストパターンで覆った後、第１のレジストパ
ターンによりコントロールゲート電極が積層されるフロ
ーティング電極を形成する第１の導電層をパターニング
し、その後、第１のレジストパターンによりメモリトラ
ンジスタの低濃度不純物領域を形成するためのイオン注
入を行っているので、メモリトランジスタの低濃度不純
物領域を形成するためのイオン注入用の独立したマスク
を形成する必要なく、製造工程の簡略化を図ることがで
きる。
第１図ａ〜第１図ｍは本発明の不揮発性メモリ装置の製
造方法の一例をその工程に従って説明するためのそれぞ
れ工程断面図である。 １……シリコン基板 12……コントロールゲート電極 16……フローティングゲート電極 17……低濃度不純物領域 25,26,27……高濃度不純物領域
造方法の一例をその工程に従って説明するためのそれぞ
れ工程断面図である。 １……シリコン基板 12……コントロールゲート電極 16……フローティングゲート電極 17……低濃度不純物領域 25,26,27……高濃度不純物領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 29/788 29/792
Claims (1)
- 【請求項１】メモリセルのフローティングゲート電極上
にコントロールゲート電極が積層されたメモリトランジ
スタが形成され、周辺回路に高電圧用のトランジスタ及
び低電圧用のトランジスタが形成され、上記フローティ
ング電極が第１の導電層で形成され、上記コントロール
ゲート電極及び高電圧用トランジスタのゲート電極及び
低電圧用トランジスタのゲート電極が第２の導電層で形
成され、これら各トランジスタのドレインは高濃度不純
物領域のチャンネル側にそれぞれ異なる濃度の低濃度不
純物領域が形成された構造とされる不揮発性メモリ装置
の製造方法において、 上記コントロールゲート電極及び高電圧用トランジスタ
のゲート電極及び低電圧用トランジスタのゲート電極を
形成する第２の導電層を第１のレジストパターンにより
同時にパターニングし、 次いで、上記高電圧用トランジスタ及び低電圧用トラン
ジスタが形成される周辺回路領域のみを更に第２のレジ
ストパターンで覆った後、上記第１のレジストパターン
により上記フローティング電極を形成する第１の導電層
をパターニングし、 その後、上記第１のレジストパターンにより上記メモリ
トランジスタの上記低濃度不純物領域を形成するための
イオン注入を行うことを特徴とする不揮発性メモリ装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266448A JP2778052B2 (ja) | 1988-10-22 | 1988-10-22 | 不揮発性メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63266448A JP2778052B2 (ja) | 1988-10-22 | 1988-10-22 | 不揮発性メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02113582A JPH02113582A (ja) | 1990-04-25 |
| JP2778052B2 true JP2778052B2 (ja) | 1998-07-23 |
Family
ID=17431076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63266448A Expired - Lifetime JP2778052B2 (ja) | 1988-10-22 | 1988-10-22 | 不揮発性メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2778052B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5149667A (en) * | 1989-05-31 | 1992-09-22 | Samsung Electronics Co., Ltd. | Mask ROM device having double polycrystalline silicone and process for producing the same |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6147671A (ja) * | 1984-08-13 | 1986-03-08 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH07114264B2 (ja) * | 1985-08-23 | 1995-12-06 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
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-
1988
- 1988-10-22 JP JP63266448A patent/JP2778052B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02113582A (ja) | 1990-04-25 |
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