JP3212882B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3212882B2 JP3212882B2 JP21564596A JP21564596A JP3212882B2 JP 3212882 B2 JP3212882 B2 JP 3212882B2 JP 21564596 A JP21564596 A JP 21564596A JP 21564596 A JP21564596 A JP 21564596A JP 3212882 B2 JP3212882 B2 JP 3212882B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- peripheral circuit
- memory
- gate electrode
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000002093 peripheral effect Effects 0.000 claims description 34
- 229920002120 photoresistant polymer Polymers 0.000 claims description 10
- 230000000873 masking effect Effects 0.000 claims description 6
- 238000007687 exposure technique Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 238000005468 ion implantation Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 239000000758 substrate Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000005304 joining Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】 本発明は、半導体装置特に
ＭＩＳ型ＩＣの製造方法に関する。
ＭＩＳ型ＩＣの製造方法に関する。
【０００２】
【従来の技術】一般に半導体装置には、規則正しく配列
され非常に高密度にレイアウトされた領域と、比較的パ
ターン幅、間隔共に広くランダムに配置された領域とを
有する。この典型的な例として半導体メモリが挙げられ
るが、この場合、さらに、規則正しく配列されたメモリ
セル領域には、他の領域にはない導体層を含むことが多
くウェハ上の高低差についても大きな差があることが多
い。これらは、半導体装置には欠かせない露光エッチン
グ技術工程でさまざまな障害を生じさせることとなり、
微細化を進める上で大きな壁となっている。
され非常に高密度にレイアウトされた領域と、比較的パ
ターン幅、間隔共に広くランダムに配置された領域とを
有する。この典型的な例として半導体メモリが挙げられ
るが、この場合、さらに、規則正しく配列されたメモリ
セル領域には、他の領域にはない導体層を含むことが多
くウェハ上の高低差についても大きな差があることが多
い。これらは、半導体装置には欠かせない露光エッチン
グ技術工程でさまざまな障害を生じさせることとなり、
微細化を進める上で大きな壁となっている。
【０００３】以下、ＭＯＳメモリを例にとり、図面に従
って具体的に、従来例について説明する。
って具体的に、従来例について説明する。
【０００４】図２ａ〜図２ｆは、Ｐ型基板２０１上に形
成された、ＭＯＳＤＲＡＭについて、メモリセル領域の
Ｎチャネル型ＭＯＳＦＥＴと、周辺領域のＮチャネル型
ＭＯＳＦＥＴに注目してトランジスタ構造が完成するま
でを示したものである。周辺回路領域に、Ｐチャネル型
ＭＯＳＦＥＴやバイポーラ素子を有する製品が存在する
が、ここでは、技術説明を明確にするために省略する
が、これらの素子を同一半導体装置に組み込むことは容
易である。たとえば特開平５−２５９４００号公報に
は、周辺領域にＣＭＯＳ回路を有するＤＲＡＭの製造方
法について詳細に記載されている。
成された、ＭＯＳＤＲＡＭについて、メモリセル領域の
Ｎチャネル型ＭＯＳＦＥＴと、周辺領域のＮチャネル型
ＭＯＳＦＥＴに注目してトランジスタ構造が完成するま
でを示したものである。周辺回路領域に、Ｐチャネル型
ＭＯＳＦＥＴやバイポーラ素子を有する製品が存在する
が、ここでは、技術説明を明確にするために省略する
が、これらの素子を同一半導体装置に組み込むことは容
易である。たとえば特開平５−２５９４００号公報に
は、周辺領域にＣＭＯＳ回路を有するＤＲＡＭの製造方
法について詳細に記載されている。
【０００５】Ｐ型半導体基板２０１上に、たとえば耐酸
化性膜として窒化シリコン膜を用いたＬＯＣＯＳ法によ
り、素子分離領域に選択的に厚い酸化シリコン膜をフィ
ールド絶縁膜２０２として形成した後、活性領域に適切
な処理を施し、ゲート絶縁膜２０３をたとえば１００の
厚さに形成する。その上に、ＣＶＤ法によってゲート電
極となるべきたとえば多結晶シリコン層２０４を２００
０全面に成長する（図２ａ）。この時図示していない
が、フィールド絶縁膜２０２直下には、チャネルストッ
パ高濃度Ｐ+ 領域を形成しておく。
化性膜として窒化シリコン膜を用いたＬＯＣＯＳ法によ
り、素子分離領域に選択的に厚い酸化シリコン膜をフィ
ールド絶縁膜２０２として形成した後、活性領域に適切
な処理を施し、ゲート絶縁膜２０３をたとえば１００の
厚さに形成する。その上に、ＣＶＤ法によってゲート電
極となるべきたとえば多結晶シリコン層２０４を２００
０全面に成長する（図２ａ）。この時図示していない
が、フィールド絶縁膜２０２直下には、チャネルストッ
パ高濃度Ｐ+ 領域を形成しておく。
【０００６】次に、フォトレジスト２０５を塗布、光露
光法により、ゲート電極２０４を形成する。この時、メ
モリセルを構成するＮチャネル型トランジスタと周辺の
Ｎチャネル型トランジスタは、同時に形成することが一
般的であった（図２ｂ）。これは、生産現場における傾
向管理パラメータの増加を避けるためと考えられた。
光法により、ゲート電極２０４を形成する。この時、メ
モリセルを構成するＮチャネル型トランジスタと周辺の
Ｎチャネル型トランジスタは、同時に形成することが一
般的であった（図２ｂ）。これは、生産現場における傾
向管理パラメータの増加を避けるためと考えられた。
【０００７】次に、フォトレジスト２０５を除去した後
ゲート電極２０４およびフィールド絶縁膜２０２をマス
クとし、自己整合的にイオン注入法にて基板２０１中に
リンをたとえば２×１０13ｃｍ-2程度導入し、ｎ- （低
濃度）不純物拡散層２０６を形成する。この時周辺のＰ
チャネルＭＯＳＦＥＴ領域については、レジストマスク
で覆うか、または、ｎ- リンを導入してしまう方法につ
いても既に公知である（図２ｃ）。次に、全面に、サイ
ドウォール形成用絶縁膜２０７をＣＶＤ法によってたと
えば１５００の酸化シリコン膜成長する。
ゲート電極２０４およびフィールド絶縁膜２０２をマス
クとし、自己整合的にイオン注入法にて基板２０１中に
リンをたとえば２×１０13ｃｍ-2程度導入し、ｎ- （低
濃度）不純物拡散層２０６を形成する。この時周辺のＰ
チャネルＭＯＳＦＥＴ領域については、レジストマスク
で覆うか、または、ｎ- リンを導入してしまう方法につ
いても既に公知である（図２ｃ）。次に、全面に、サイ
ドウォール形成用絶縁膜２０７をＣＶＤ法によってたと
えば１５００の酸化シリコン膜成長する。
【０００８】さらに異方性のドライエッチング技術を用
いサイドウォール形成用絶縁膜２０７をエッチングする
ことにより、図２ｅに示すように各ゲート電極の側面
に、酸化シリコンサイドウォール２０７が形成される。
次に、公知の光露光法により、メモリセルトランジスタ
をフォトレジスト２０９で覆い、周辺のＮチャネルＭＯ
ＳＦＥＴソース・ドレイン領域にたとえばＡｓを３×１
０15ｃｍ-2程度イオン注入法で導入する（図２ｆ）。
いサイドウォール形成用絶縁膜２０７をエッチングする
ことにより、図２ｅに示すように各ゲート電極の側面
に、酸化シリコンサイドウォール２０７が形成される。
次に、公知の光露光法により、メモリセルトランジスタ
をフォトレジスト２０９で覆い、周辺のＮチャネルＭＯ
ＳＦＥＴソース・ドレイン領域にたとえばＡｓを３×１
０15ｃｍ-2程度イオン注入法で導入する（図２ｆ）。
【０００９】以上で、メモリセルを構成するＮチャネル
型ＭＯＳＦＥＴと、周辺回路を構成するＮチャネル型Ｍ
ＯＳＦＥＴが形成される。周辺回路用ＭＯＳＦＥＴは、
酸化膜サイドウォールを用いたいわゆるＬＤＤトランジ
スタとなっているのに対し、メモリセル部は、ｎ- 不純
物拡散層によるシングルドレイン型ＭＯＳＦＥＴとな
る。さらにメモリセル構造を形成する工程を経て図３の
ような構造が完成する。図２ｆで形成されたメモリセル
トランジスタのｎ- ソース・ドレイン領域上には、層間
絶縁膜に形成された開口部に、ポリシリプラグ３１１お
よび３１３が形成され、一方は、ビット線となるタング
ステンシリサイド配線３１２、他方は、メモリセルキャ
パシタの一電極となるポリシリ電極３１５に接続され
る。
型ＭＯＳＦＥＴと、周辺回路を構成するＮチャネル型Ｍ
ＯＳＦＥＴが形成される。周辺回路用ＭＯＳＦＥＴは、
酸化膜サイドウォールを用いたいわゆるＬＤＤトランジ
スタとなっているのに対し、メモリセル部は、ｎ- 不純
物拡散層によるシングルドレイン型ＭＯＳＦＥＴとな
る。さらにメモリセル構造を形成する工程を経て図３の
ような構造が完成する。図２ｆで形成されたメモリセル
トランジスタのｎ- ソース・ドレイン領域上には、層間
絶縁膜に形成された開口部に、ポリシリプラグ３１１お
よび３１３が形成され、一方は、ビット線となるタング
ステンシリサイド配線３１２、他方は、メモリセルキャ
パシタの一電極となるポリシリ電極３１５に接続され
る。
【００１０】さらに、ポリシリ電極３１５の表面には、
たとえば酸化シリコン膜、窒化シリコン膜よりなる容量
絶縁膜３１５が形成され、さらにその上にメモリセルキ
ャパシタの他の電極となるポリシリ電極３１６が形成さ
れ、メモリセルが完成する。さらに、必要に応じて層間
絶縁膜、コンタクト開口、金属配線層を順次公知の方法
にて形成し、最後にパッシベーション膜を形成すること
により、最終構造が完成する。
たとえば酸化シリコン膜、窒化シリコン膜よりなる容量
絶縁膜３１５が形成され、さらにその上にメモリセルキ
ャパシタの他の電極となるポリシリ電極３１６が形成さ
れ、メモリセルが完成する。さらに、必要に応じて層間
絶縁膜、コンタクト開口、金属配線層を順次公知の方法
にて形成し、最後にパッシベーション膜を形成すること
により、最終構造が完成する。
【００１１】図４は、図３の構造に対する等価回路図で
ある。メモリセルを構成するＮチャネル型ＭＯＳＦＥＴ
についてｎ- 不純物拡散層のシングルドレイン型ＭＯＳ
ＦＥＴとする理由は、以下の３つが考えられる。１つ
は、高濃度イオン注入により生ずる結晶欠陥の影響を回
避する点と、２つ目は、高濃度不純物拡散層とチャネル
ストッパ不純物拡散層とが接している領域でのリーク電
流増大の回避、３つ目は、隣接するセル間のパンチスル
ーによるリーク電流増大の回避である。これらの項目
は、微細化が進むにつれて重要度を増すものである。
ある。メモリセルを構成するＮチャネル型ＭＯＳＦＥＴ
についてｎ- 不純物拡散層のシングルドレイン型ＭＯＳ
ＦＥＴとする理由は、以下の３つが考えられる。１つ
は、高濃度イオン注入により生ずる結晶欠陥の影響を回
避する点と、２つ目は、高濃度不純物拡散層とチャネル
ストッパ不純物拡散層とが接している領域でのリーク電
流増大の回避、３つ目は、隣接するセル間のパンチスル
ーによるリーク電流増大の回避である。これらの項目
は、微細化が進むにつれて重要度を増すものである。
【００１２】
【発明が解決しようとする課題】以上特にＭＯＳＤＲＡ
Ｍの製造方法について述べたが、重大な問題は、メモリ
セル領域と周辺領域のパターンの密度の差が大きくなる
と同時に、メモリセル領域の微細化が一気に加速されて
いるがために引き起こされる。
Ｍの製造方法について述べたが、重大な問題は、メモリ
セル領域と周辺領域のパターンの密度の差が大きくなる
と同時に、メモリセル領域の微細化が一気に加速されて
いるがために引き起こされる。
【００１３】たとえば、６４ＭＤＲＡＭにおいては、メ
モリセル部のゲートピッチは約０．８μｍに達するに至
り、一方周辺回路のゲートピッチは、２〜３μｍに止ま
っている。素子分離領域についても、メモリセル領域
は、ほぼ０．３μｍの最密充填パターンであるのに対
し、周辺はほぼ数十μｍ単位の矩形の集合である。この
ような状況下で、まず光露光法で大きな問題が顕在化し
ている。それは、メモリセル領域と周辺領域で、寸法の
制御が困難になってきていること、特にメモリセルの寸
法が、解像限界に近づくにつれて困難さを増している。
モリセル部のゲートピッチは約０．８μｍに達するに至
り、一方周辺回路のゲートピッチは、２〜３μｍに止ま
っている。素子分離領域についても、メモリセル領域
は、ほぼ０．３μｍの最密充填パターンであるのに対
し、周辺はほぼ数十μｍ単位の矩形の集合である。この
ような状況下で、まず光露光法で大きな問題が顕在化し
ている。それは、メモリセル領域と周辺領域で、寸法の
制御が困難になってきていること、特にメモリセルの寸
法が、解像限界に近づくにつれて困難さを増している。
【００１４】フィールド、ゲート形成工程共に同様な状
況ではあるが、ゲート工程では、特に下地の疎密の影響
を受けて顕著である。これは、主として領域ごとのレジ
ストの膜厚差が原因と考えられる。しかもレジスト厚と
露光量とできあがり寸法との関係は、定在波効果が関係
を複雑化し、単純増加もしくは単純減少とはならない点
制御の困難さを増している。
況ではあるが、ゲート工程では、特に下地の疎密の影響
を受けて顕著である。これは、主として領域ごとのレジ
ストの膜厚差が原因と考えられる。しかもレジスト厚と
露光量とできあがり寸法との関係は、定在波効果が関係
を複雑化し、単純増加もしくは単純減少とはならない点
制御の困難さを増している。
【００１５】２つ目は、ドライエッチングの均一性制御
の問題である。パターンの疎密の影響については、マイ
クロ・ローディング効果と呼ばれ、よく知られている。
メモリセル領域と周辺領域のエッチングレート差は、さ
まざまな工程で問題となり、ウェハの大口径化により、
より顕在化する。たとえば、ゲート電極形成時、メモリ
セル領域において、エッチング残りを完全に除去し、適
正な形状とすると、一般に周辺において基板に対し、損
傷を与えてしまうことが多い。これはゲート絶縁膜が薄
くなる傾向と関係が深い。また、図２ｅに示されたサイ
ドウォール形成用絶縁膜の異方性エッチングの際に、基
板表面をエッチングしてしまう問題がある。前述のごと
くメモリセル部のＭＯＳＦＥＴのソース・ドレイン領域
がｎ- 不純物拡散層で構成されている場合問題が顕在化
する。このようすについて図５を用いて説明する。図５
は、サイドウォール形成用絶縁膜の異方性エッチング完
了時のメモリセル部断面図である。基板表面のソース・
ドレイン領域が掘られ、ｎ- 不純物拡散層５０６の表面
部分が除去されている。その結果、ｎ- 不純物拡散層５
０６の中の比較的高濃度部が除去され、電気的には高抵
抗かつばらつきの大きい状況が発生し、程度によって
は、導通しない場合も発生する。また、ドライエッチン
グのダメージにより、ｎ- 不純物拡散層５０６内に欠陥
を発生させリーク電流の原因となる。また、接合を不完
全化する場合も考えられる。これらは、特にＬＯＣＯＳ
酸化シリコンに接する端部で顕著と考えられる。
の問題である。パターンの疎密の影響については、マイ
クロ・ローディング効果と呼ばれ、よく知られている。
メモリセル領域と周辺領域のエッチングレート差は、さ
まざまな工程で問題となり、ウェハの大口径化により、
より顕在化する。たとえば、ゲート電極形成時、メモリ
セル領域において、エッチング残りを完全に除去し、適
正な形状とすると、一般に周辺において基板に対し、損
傷を与えてしまうことが多い。これはゲート絶縁膜が薄
くなる傾向と関係が深い。また、図２ｅに示されたサイ
ドウォール形成用絶縁膜の異方性エッチングの際に、基
板表面をエッチングしてしまう問題がある。前述のごと
くメモリセル部のＭＯＳＦＥＴのソース・ドレイン領域
がｎ- 不純物拡散層で構成されている場合問題が顕在化
する。このようすについて図５を用いて説明する。図５
は、サイドウォール形成用絶縁膜の異方性エッチング完
了時のメモリセル部断面図である。基板表面のソース・
ドレイン領域が掘られ、ｎ- 不純物拡散層５０６の表面
部分が除去されている。その結果、ｎ- 不純物拡散層５
０６の中の比較的高濃度部が除去され、電気的には高抵
抗かつばらつきの大きい状況が発生し、程度によって
は、導通しない場合も発生する。また、ドライエッチン
グのダメージにより、ｎ- 不純物拡散層５０６内に欠陥
を発生させリーク電流の原因となる。また、接合を不完
全化する場合も考えられる。これらは、特にＬＯＣＯＳ
酸化シリコンに接する端部で顕著と考えられる。
【００１６】また、図５におけるフィールド絶縁膜５０
２の端部の膜厚の減少についても、本来クリティカルな
メモリセル部の分離能力の低下につながる。
２の端部の膜厚の減少についても、本来クリティカルな
メモリセル部の分離能力の低下につながる。
【００１７】
【課題を解決するための手段】 本発明の半導体装置の
製造方法は、メモリ領域及び周辺回路領域からなる半導
体装置の製造方法において、メモリ領域及び周辺回路領
域にゲート絶縁膜及び導電膜を形成する工程と、光露光
技術によりフォトレジストを形成し、周辺回路領域に形
成された導電膜をパターニングし周辺回路トランジスタ
のゲート電極を形成すると同時にメモリ領域に形成され
た導電膜をゲート電極のみならずソース ・ ドレイン領域
を包含した形で被うように残す工程と、フォトレジスト
を除去し、メモリ領域をメモリ領域に残された導電膜で
マスクしつつ周辺回路トランジスタのゲート電極をマス
クとして周辺回路領域にイオン注入する工程と、全面に
サイドウォール形成用絶縁膜を形成し、メモリセル領域
に残された導電膜上のサイドウォール形成用絶縁膜を除
去しつつ周辺回路トランジスタのゲート電極にサイドウ
ォールを形成する工程と、メモリ領域をメモリ領域に残
された導電膜でマスクしつつ周辺回路トランジスタのゲ
ート電極及びサイドウォールをマスクとして周辺回路領
域にイオン注入する工程と、メモリ領域に残された導電
膜をパターニングしメモリトランジスタのゲート電極を
形成する工程と、周辺回路領域全体をマスクしつつメモ
リトランジスタのゲート電極をマスクとしてメモリ領域
にイオン注入する工程とを備えることを特徴とする。
製造方法は、メモリ領域及び周辺回路領域からなる半導
体装置の製造方法において、メモリ領域及び周辺回路領
域にゲート絶縁膜及び導電膜を形成する工程と、光露光
技術によりフォトレジストを形成し、周辺回路領域に形
成された導電膜をパターニングし周辺回路トランジスタ
のゲート電極を形成すると同時にメモリ領域に形成され
た導電膜をゲート電極のみならずソース ・ ドレイン領域
を包含した形で被うように残す工程と、フォトレジスト
を除去し、メモリ領域をメモリ領域に残された導電膜で
マスクしつつ周辺回路トランジスタのゲート電極をマス
クとして周辺回路領域にイオン注入する工程と、全面に
サイドウォール形成用絶縁膜を形成し、メモリセル領域
に残された導電膜上のサイドウォール形成用絶縁膜を除
去しつつ周辺回路トランジスタのゲート電極にサイドウ
ォールを形成する工程と、メモリ領域をメモリ領域に残
された導電膜でマスクしつつ周辺回路トランジスタのゲ
ート電極及びサイドウォールをマスクとして周辺回路領
域にイオン注入する工程と、メモリ領域に残された導電
膜をパターニングしメモリトランジスタのゲート電極を
形成する工程と、周辺回路領域全体をマスクしつつメモ
リトランジスタのゲート電極をマスクとしてメモリ領域
にイオン注入する工程とを備えることを特徴とする。
【００１８】
【００１９】
【発明の実施の形態】次に、従来技術同様ＭＯＳＤＲＡ
Ｍの製造方法の例について本発明の実施例を説明する。
同様に周辺回路領域Ｐチャネル型ＭＯＳＦＥＴやバイポ
ーラ素子を組込むことは、排除するものではない。
Ｍの製造方法の例について本発明の実施例を説明する。
同様に周辺回路領域Ｐチャネル型ＭＯＳＦＥＴやバイポ
ーラ素子を組込むことは、排除するものではない。
【００２０】図１ａは、全く図２ａと同様の状態で、Ｐ
型半導体基板１０１上に、ＬＯＣＯＳ法によるフィール
ド絶縁膜１０２、ゲート絶縁膜１０３、さらに全面にゲ
ート電極用ポリシリコン層１０４が被着されている。次
に、光露光技術によりフォトレジスト膜１０５を形成
し、周辺回路領域のゲート電極１０４を形成すると同時
に、メモリセルＮチャネルトランジスタ領域は、ゲート
電極のみならずソース・ドレイン領域も包含した形で覆
うようにポリシリコン１０４を残す（図１ｂ）。次にフ
ォトレジスト１０５を除去し、全面にイオン注入法でリ
ンを２×１０13ｃｍ-2導入する。この時、周辺回路領域
ＮチャネルＭＯＳＦＥＴのソース・ドレイン領域には、
ゲート電極１０４に整合した形でｎ- 不純物拡散層１０
６が形成される（図１ｃ）。
型半導体基板１０１上に、ＬＯＣＯＳ法によるフィール
ド絶縁膜１０２、ゲート絶縁膜１０３、さらに全面にゲ
ート電極用ポリシリコン層１０４が被着されている。次
に、光露光技術によりフォトレジスト膜１０５を形成
し、周辺回路領域のゲート電極１０４を形成すると同時
に、メモリセルＮチャネルトランジスタ領域は、ゲート
電極のみならずソース・ドレイン領域も包含した形で覆
うようにポリシリコン１０４を残す（図１ｂ）。次にフ
ォトレジスト１０５を除去し、全面にイオン注入法でリ
ンを２×１０13ｃｍ-2導入する。この時、周辺回路領域
ＮチャネルＭＯＳＦＥＴのソース・ドレイン領域には、
ゲート電極１０４に整合した形でｎ- 不純物拡散層１０
６が形成される（図１ｃ）。
【００２１】次に、従来例同様全面に、サイドウォール
形成用絶縁膜１０７をＣＶＤ法で成長し（図１ｄ）、異
方性ドライエッチング法により、サイドウォール１０７
を形成する。この時、周辺回路領域Ｐチャネル型ＭＯＳ
ＦＥＴが存在する場合同時に形成してもよいし、特開平
５−２５９４００号公報同様に別に形成しても本発明に
影響することはない。メモリセル領域の基板表面は、ゲ
ート電極ポリシリコン１０４で保護されている。さら
に、ゲート電極ポリシリコン１０４・サイドウォール１
０７・フィールド絶縁膜１０２をマスクとして高濃度Ａ
ｓ（３×１０15ｃｍ-2）をイオン注入法で導入する（図
１ｅ）。さらに、光露光技術により、フォトレジスト１
０９を形成し、ドライエッチングによりメモリセル部の
ゲート電極１０４を形成する。続いてイオン注入法でリ
ンを２×１０13ｃｍ-2導入し、メモリセルを構成するＮ
チャネル型ＭＯＳＦＥＴのソース・ドレイン領域を形成
する（図１ｆ）。この段階で、メモリセル領域には、サ
イドウォールを有しないＭＯＳＦＥＴが形成され、すな
わち、サイドウォール形成工程に対し、ソース・ドレイ
ン領域がさらされることなく所望のＭＯＳＦＥＴが形成
される。この後工程は、従来例と全く同一である。
形成用絶縁膜１０７をＣＶＤ法で成長し（図１ｄ）、異
方性ドライエッチング法により、サイドウォール１０７
を形成する。この時、周辺回路領域Ｐチャネル型ＭＯＳ
ＦＥＴが存在する場合同時に形成してもよいし、特開平
５−２５９４００号公報同様に別に形成しても本発明に
影響することはない。メモリセル領域の基板表面は、ゲ
ート電極ポリシリコン１０４で保護されている。さら
に、ゲート電極ポリシリコン１０４・サイドウォール１
０７・フィールド絶縁膜１０２をマスクとして高濃度Ａ
ｓ（３×１０15ｃｍ-2）をイオン注入法で導入する（図
１ｅ）。さらに、光露光技術により、フォトレジスト１
０９を形成し、ドライエッチングによりメモリセル部の
ゲート電極１０４を形成する。続いてイオン注入法でリ
ンを２×１０13ｃｍ-2導入し、メモリセルを構成するＮ
チャネル型ＭＯＳＦＥＴのソース・ドレイン領域を形成
する（図１ｆ）。この段階で、メモリセル領域には、サ
イドウォールを有しないＭＯＳＦＥＴが形成され、すな
わち、サイドウォール形成工程に対し、ソース・ドレイ
ン領域がさらされることなく所望のＭＯＳＦＥＴが形成
される。この後工程は、従来例と全く同一である。
【００２２】
【発明の効果】メモリセル領域にサイドウォールを有し
ないＭＯＳＦＥＴを設けることにより、信頼性の高いメ
モリ装置が提供できた。
ないＭＯＳＦＥＴを設けることにより、信頼性の高いメ
モリ装置が提供できた。
【００２３】また、疎なパターン領域と密なパターン領
域を２つの工程に分解することにより、寸法制御やエッ
チング制御が容易となり、広い製造マージンを提供でき
た。
域を２つの工程に分解することにより、寸法制御やエッ
チング制御が容易となり、広い製造マージンを提供でき
た。
【００２４】
【図１】本発明の一実施例を示す断面図
【図２】従来の技術による製造法を示す断面図
【図３】従来技術より形成されたメモリセル部断面構造
図
図
【図４】図３の等価回路図（１ビット分）
【図５】従来技術による製造法で、サイドウォール形成
直後の断面図
直後の断面図
１０１ 基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (1)
- 【請求項１】 メモリ領域及び周辺回路領域からなる半
導体装置の製造方法において、前記メモリ領域及び周辺
回路領域にゲート絶縁膜及び導電膜を形成する工程と、
光露光技術によりフォトレジストを形成し、前記周辺回
路領域に形成された前記導電膜をパターニングし周辺回
路トランジスタのゲート電極を形成すると同時にメモリ
領域に形成された前記導電膜をゲート電極のみならずソ
ース ・ ドレイン領域を包含した形で被うように残す工程
と、前記フォトレジストを除去し、前記メモリ領域を前
記メモリ領域に残された導電膜でマスクしつつ前記周辺
回路トランジスタの前記ゲート電極をマスクとして前記
周辺回路領域にイオン注入する工程と、全面にサイドウ
ォール形成用絶縁膜を形成し、前記メモリセル領域に残
された導電膜上の前記サイドウォール形成用絶縁膜を除
去しつつ前記周辺回路トランジスタの前記ゲート電極に
サイドウォールを形成する工程と、前記メモリ領域を前
記メモリ領域に残された導電膜でマスクしつつ前記周辺
回路トランジスタの前記ゲート電極及び前記サイドウォ
ールをマスクとして前記周辺回路領域にイオン注入する
工程と、前記メモリ領域に残された前記導電膜をパター
ニングしメモリトランジスタのゲート電極を形成する工
程と、前記周辺回路領域全体をマスクしつつ前記メモリ
トランジスタの前記ゲート電極をマスクとして前記メモ
リ領域にイオン注入する工程とを備えることを特徴とす
る半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564596A JP3212882B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法 |
| TW086111412A TW340974B (en) | 1996-08-15 | 1997-08-08 | Semicondcutor and the manufacturing method |
| KR1019970038971A KR100272719B1 (ko) | 1996-08-15 | 1997-08-14 | 반도체 장치 및 그 제조방법 |
| US08/911,770 US6537882B1 (en) | 1996-08-15 | 1997-08-15 | Method of fabricating a semiconductor device in which no side walls are formed adjacent the gates of the MOSFETs of the memory cell |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564596A JP3212882B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065017A JPH1065017A (ja) | 1998-03-06 |
| JP3212882B2 true JP3212882B2 (ja) | 2001-09-25 |
Family
ID=16675842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21564596A Expired - Fee Related JP3212882B2 (ja) | 1996-08-15 | 1996-08-15 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6537882B1 (ja) |
| JP (1) | JP3212882B2 (ja) |
| KR (1) | KR100272719B1 (ja) |
| TW (1) | TW340974B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1309048C (zh) * | 2004-03-26 | 2007-04-04 | 力晶半导体股份有限公司 | 浮置栅极的形成方法 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4775642A (en) * | 1987-02-02 | 1988-10-04 | Motorola, Inc. | Modified source/drain implants in a double-poly non-volatile memory process |
| US5252504A (en) | 1988-05-02 | 1993-10-12 | Micron Technology, Inc. | Reverse polysilicon CMOS fabrication |
| US5323343A (en) * | 1989-10-26 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | DRAM device comprising a stacked type capacitor and a method of manufacturing thereof |
| US5032530A (en) * | 1989-10-27 | 1991-07-16 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating unmasked punchthrough and source/drain implants |
| US5021353A (en) * | 1990-02-26 | 1991-06-04 | Micron Technology, Inc. | Split-polysilicon CMOS process incorporating self-aligned silicidation of conductive regions |
| US5026657A (en) * | 1990-03-12 | 1991-06-25 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating self-aligned silicidation of the cell plate, transistor gates, and N+ regions |
| US5030585A (en) * | 1990-03-22 | 1991-07-09 | Micron Technology, Inc. | Split-polysilicon CMOS DRAM process incorporating selective self-aligned silicidation of conductive regions and nitride blanket protection of N-channel regions during P-channel gate spacer formation |
| US5023190A (en) * | 1990-08-03 | 1991-06-11 | Micron Technology, Inc. | CMOS processes |
| JPH0590537A (ja) | 1991-09-27 | 1993-04-09 | Matsushita Electric Ind Co Ltd | 半導体装置とその製造方法 |
| JP3258095B2 (ja) | 1991-10-18 | 2002-02-18 | マイクロン・テクノロジー・インコーポレイテッド | 相補型ｎ−チャンネル及びｐ−チャンネル・デバイスを備えた集積回路の製造方法及び形成方法 |
| EP0595250B1 (en) * | 1992-10-27 | 1999-01-07 | Nec Corporation | Method of fabricating non-volatile semiconductor memory device |
| JPH06177349A (ja) * | 1992-12-02 | 1994-06-24 | Matsushita Electric Ind Co Ltd | 高密度ｄｒａｍの製造方法および高密度ｄｒａｍ |
| JPH07169849A (ja) | 1993-12-16 | 1995-07-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5526306A (en) * | 1994-02-10 | 1996-06-11 | Mega Chips Corporation | Semiconductor memory device and method of fabricating the same |
| US5595922A (en) * | 1994-10-28 | 1997-01-21 | Texas Instruments | Process for thickening selective gate oxide regions |
| JP2643907B2 (ja) * | 1995-05-12 | 1997-08-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5489546A (en) * | 1995-05-24 | 1996-02-06 | Micron Technology, Inc. | Method of forming CMOS devices using independent thickness spacers in a split-polysilicon DRAM process |
| JP2809183B2 (ja) | 1996-03-27 | 1998-10-08 | 日本電気株式会社 | 半導体記憶装置の製造方法 |
-
1996
- 1996-08-15 JP JP21564596A patent/JP3212882B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-08 TW TW086111412A patent/TW340974B/zh active
- 1997-08-14 KR KR1019970038971A patent/KR100272719B1/ko not_active IP Right Cessation
- 1997-08-15 US US08/911,770 patent/US6537882B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW340974B (en) | 1998-09-21 |
| US6537882B1 (en) | 2003-03-25 |
| JPH1065017A (ja) | 1998-03-06 |
| KR19980018697A (ko) | 1998-06-05 |
| KR100272719B1 (ko) | 2000-12-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100221063B1 (ko) | Mos 트랜지스터 및 그의 제조방법 | |
| US5449637A (en) | Method of producing low and high voltage MOSFETs with reduced masking steps | |
| JP3164026B2 (ja) | 半導体装置及びその製造方法 | |
| US5214295A (en) | Thin film field effect transistor, CMOS inverter, and methods of forming thin film field effect transistors and CMOS inverters | |
| JP2591927B2 (ja) | Ｄｒａｍセルの製造方法 | |
| US6274914B1 (en) | CMOS integrated circuits including source/drain plug | |
| US5851865A (en) | Method of manufacturing semiconductor device having mask layer forming step for ion implantation | |
| JPH11265987A (ja) | 不揮発性メモリ及びその製造方法 | |
| JP3049490B2 (ja) | 半導体装置の製造方法 | |
| US5506159A (en) | Method for manufacturing a semiconductor memory device | |
| KR100280167B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6300184B1 (en) | Method of manufacturing a CMOS transistor | |
| US5714410A (en) | Method for fabricating CMOS analog semiconductor | |
| US7326606B2 (en) | Semiconductor processing methods | |
| JP3212882B2 (ja) | 半導体装置の製造方法 | |
| KR100273296B1 (ko) | 모스 트랜지스터 제조방법 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JPH07321212A (ja) | チャネルストップ拡散層の形成方法 | |
| US6514807B1 (en) | Method for fabricating semiconductor device applied system on chip | |
| JPH09321233A (ja) | 半導体装置の製造方法 | |
| JP2915036B2 (ja) | 半導体集積回路装置の製造方法 | |
| US20100090310A1 (en) | Bipolar transistor and method for fabricating the same | |
| JP2720553B2 (ja) | 半導体装置 | |
| JPH1131814A (ja) | 半導体装置の製造方法 | |
| KR100273321B1 (ko) | 반도체 장치 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981222 |
|
| LAPS | Cancellation because of no payment of annual fees |