KR100280167B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

자기정합 콘택트를 포함하는 디바이스에서도 콘택트 공정을 1번으로 끝내 제조 프로세스를 간략화 할 수 있다.
실리콘기판(21) 상의 게이트전극(24) 상에는 콘택트부(25a,25b)를 갖춘 캡층(25)이 자기정합적으로 형성된다. 그리고, 이 캡층(25) 및 실리콘기판(21) 상에 SiO2계의 층간막(38)이 퇴적된 후, 콘택트홀(40a~40e)의 패터닝이 행해진다. 이 후, 상기 콘택트홀(40a~40e)에 대해 배선층(41)이 형성된다. 상기 콘택트부(25a,25b)의 지름은 콘택트홀(40a~40e)의 지름과 다르게 형성된다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치의 고집적화에 관한 것으로, 특히 자기정합 콘택트를 포함하는 디바이스의 프로세스를 간략화 한 반도체장치 및 그 제조방법에 관한 것이다.
최근의 반도체 집적회로 기술에 있어서의 고집적화에는 현저한 것이 있다. 이들 반도체 집적회로의 고집적화의 요구를 달성하는 방법으로, 일반적으로는 리소그래피의 해상능력을 향상시키는 미세한 라인, 스페이스, 콘택트 패턴을 실현함으로써 고집적화를 달성하고 있다.
그러나, 최근 리소그래피 기술에 있어서의 레이어(layer)간의 맞춤능력의 진보가 해상력의 진보보다 늦기 때문에, 맞춤 여유를 확보하는 것에 의한 면적의 증대라는 문제가 커지고 있으며, 집적회로의 고집적화를 저해하고 있다.
이들 문제를 해결하기 위해, 콘택트를 게이트에 대해 자기정합적으로 형성함으로써 맞춤에 의한 면적의 증대를 회피하는 방법이 채용되고 있다.
도 10 및 도 11은, 이와 같은 종래 반도체장치의 제조공정을 나타낸 단면도이다.
도 10의 (a)에 있어서, 실리콘기판(1)과 이 실리콘기판(1)과는 역도전형의 웰(1a)의 표면부에 소자분리영역(2) 및 n-확산층(3), p-확산층(4)이 형성되어 있다. 상기 실리콘기판(1) 및 웰(1a) 상에는 게이트산화막(6)을 매개로 게이트전극(7)이 형성되어 있다. 또한, 8은 실리콘(SiN)질화막에 의한 캡층이다. 더욱이, 상기 실리콘기판(1) 상에 실리콘질화막(5) 퇴적되어 있다. 또, 이 경우 상기 게이트전극(7)의 양측에는 게이트 측벽(12)이 형성되어 있다.
다음에, 도 10의 (b)에 나타낸 바와 같이, 웰(1a)의 형성되어 있지 않은 실리콘기판(1) 상(上) 및, 웰(1a) 상의 각각에 대해 RIE(반응성이온에칭)에 의한 실리콘기판면 상의 실리콘질화막(5)의 제거와 불순물의 이온주입이 행해져 소스·드레인으로 되는 N+확산층(9,10) 및 P+확산층(11)이 형성된다. 이 후, 실리콘기판(1)의 전면 상에 층간막(13)이 퇴적된다.
이어서, 도 10의 (c)에 나타낸 바와 같이, 후에 기판(1)의 소스·드레인으로의 콘택트를 형성해야 할 위치를 제외하고, 층간막(13) 상에 레지스트(14)가 형성된다. 그리고, 이 레지스터(14)를 마스크로 하여 도 11의 (a)에 나타낸 바와 같이, 실리콘질화막(8)에 대해 선택비를 취하는 조건으로 에칭이 이루어진다. 이에 의해, 콘택트홀(15)이 얻어지고, 게이트전극에 대해 맞춤 여유를 확보하지 않아도 콘택트를 형성할 수 있다.
다음에, 도 11의 (b)에 나타낸 바와 같이, 후에 게이트로의 콘택트부를 형성해야 할 위치를 제외하고 상기 콘택트홀(15) 및 층간막(13) 상에 레지스트(16)가 퇴적된 후, 이 레지스트(16)를 마스크로 하여 게이트 상에 콘택트홀(17)이 형성된다.
이 후, 도 11의 (c)에 나타낸 바와 같이, 형성된 각 콘택트홀(15,17) 내(內) 및 층간막(13) 상에 금속배선(18,19)이 형성된다.
그러나, 상술한 바와 같은 형성방법에서는 게이트 상의 질화막을 에칭하여 콘택트를 형성하는 공정(도 11의 (b))과, 게이트 상의 질화막을 에칭하지 않는 콘택트 공정(도 11의 (a))이라는 상반되는 프로세스가 필요해진다. 이 때문에, 콘택트 공정이 2번 필요해져 프로세스 공정이 길어진다는 과제를 갖고 있었다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 자기정합 콘택트를 포함하는 디바이스에 있어서도 1번의 콘택트 공정으로 제조가 가능한 반도체장치 및 그 제조방법을 제공하는 것에 그 목적이 있다.
도 1은 본 발명에 따른 제1실시예의 반도체장치의 구조를 나타낸 단면도로, (a)는 층간막 내의 콘택트의 지름이 게이트에 접하는 콘택트의 지름보다 큰 경우를 나타낸 도면, (b)는 층간막 내의 콘택트의 지름이 게이트에 접하는 콘택트의 지름보다 작은 경우를 나타낸 도면,
도 2는 본 발명의 제1실시예에 의한 반도체장치의 제조 프로세스를 나타낸 단면도,
도 3은 본 발명의 제1실시예에 의한 반도체장치의 제조 프로세스를 나타낸 단면도,
도 4는 본 발명의 제2실시예를 나타낸 것으로, 제1실시예에 있어서 패턴이 미세한 부분에 플러그를 앞에 형성해 두는 예를 나타낸 제조 프로세스의 단면도,
도 5는 본 발명의 제2실시예를 나타낸 것으로, 제1실시예에 있어서 패턴이 미세한 부분에 플러그를 앞에 형성해 두는 예를 나타낸 제조 프로세스의 단면도,
도 6은 본 발명의 제2실시예를 나타낸 것으로, 제1실시예에 있어서 패턴이 미세한 부분에 플러그를 앞에 형성해 두는 예를 나타낸 제조 프로세스의 단면도,
도 7은 본 발명의 제2실시예를 나타낸 것으로, 제1실시예에 있어서 패턴이 미세한 부분에 플러그를 앞에 형성해 두는 예를 나타낸 제조 프로세스의 단면도,
도 8은 본 발명의 제3실시예를 나타낸 것으로, 제1실시예에 있어서 전체의 콘택트홀의 에칭을 행하기 전에 박막의 실리콘질화막을 퇴적해 두는 예를 나타낸 제조 프로세스의 단면도,
도 9는 본 발명의 제3실시예를 나타낸 것으로, 제1실시예에 있어서 전체의 콘택트홀의 에칭을 행하기 전에 박막의 실리콘질화막을 퇴적해 두는 예를 나타낸 제조 프로세스의 단면도,
도 10은 종래 반도체장치의 제조공정을 나타낸 단면도,
도 11은 종래 반도체장치의 제조공정을 나타낸 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
21 --- 실리콘(Si)기판, 22 --- 소자분리영역,
23 --- 게이트절연막, 24 --- 폴리실리콘층(게이트전극),
25 --- 실리콘질화막(캡층), 25a,25b --- 콘택트부,
26,27,28 --- 소스·드레인영역, 29 --- 실리콘질화막,
30 --- 게이트 측벽, 31 --- P+층,
32,36 --- 콘택트 패턴, 33,37,39 --- 레지스트,
34,35 --- N+층, 38 --- 층간막,
40a,40b,40c,40e --- 콘택트홀, 41 --- 배선층,
43 --- 실리콘질화막(얇은 실리콘질화막).
상기 목적을 달성하기 위한 본 발명은, 반도체기판 상에 형성된 게이트전극과, 상기 게이트전극 상에 상기 게이트전극과 자기정합적으로 형성되고, 제1콘택트홀을 갖춘 캡층, 상기 반도체기판 및 상기 캡층 상에 퇴적되고, 상기 제1콘택트홀 상에 제2콘택트홀을 갖춘 층간막 및, 상기 제1 및 제2콘택트홀 내에 형성되는 배선층을 구비하여 구성된 반도체장치에 있어서, 상기 제1콘택트홀과 제2콘택트홀은 서로 다른 마스크를 이용하여 형성된 것을 특징으로 한다.
또한, 본 발명은 제1도전형 MIS트랜지스터와 제2도전형 MIS트랜지스터를 형성해야 할 기판 상에서 게이트절연막, 게이트전극 및 캡층의 적층구조를 게이트형상으로 가공하는 제1공정과, 상기 제1도전형 MIS트랜지스터측 영역을 피복하는 절연막의 전면과, 상기 제2도전형 MIS트랜지스터의 게이트 콘택트부 상의 캡층을 에칭하고, 상기 제1도전형 MIS트랜지스터의 기판면을 실질적으로 노출시킴과 동시에 상기 제2도전형 MIS트랜지스터의 게이트 콘택트부 상의 캡층의 일부를 제거한 후에 제1도전형 불순물의 주입을 행하는 제2공정, 상기 제2도전형 MIS트랜지스터측 영역을 피복하는 절연막의 전면과, 상기 제1도전형 MIS트랜지스터의 게이트 콘택트부 상의 캡층을 에칭하고, 상기 제2도전형 MIS트랜지스터의 기판면을 실질적으로 노출시킴과 동시에 상기 제1도전형 MIS트랜지스터의 게이트 콘택트부 상의 캡층 및 상기 제2도전형 MIS트랜지스터의 게이트 콘택트부 상의 캡층의 나머지부를 제거한 후에 제2도전형 불순물의 주입을 행하는 제3공정, 상기 절연막과는 다른 층간막을 기판 상에 형성하는 제4공정 및, 상기 층간막에 대한 선택적인 에칭으로 상기 제1도전형 MIS트랜지스터 및 상기 제2도전형 MIS트랜지스터의 소스·드레인 및 상기 게이트 콘택트부에 이르는 콘택트홀을 형성하는 제5공정을 구비하여 이루어진 것을 특징으로 한다.
본 발명에서는 N형 불순물의 이온주입, P형 불순물의 이온주입 공정 각각에 있어서의 레지스트 마스크의 형성시에 게이트 상의 콘택트부도 제거된 패턴을 형성해 둔다. 이에 의해, 콘택트 공정이 1번으로도 자기정합 콘택트를 포함하는 집적회로를 형성할 수 있도록 하고 있다.
(실시예)
이하, 본 발명의 실시예를 도면을 참조하면서 상세히 설명한다.
우선, 도 1 내지 도 3을 참조하여 본 발명의 제1실시예를 설명한다. 본 제1실시예에 의한 반도체장치는, DRAM의 메모리셀부와 N형 MOSFET 및 P형 MOSFET를 갖춘 주변회로부를 동일한 반도체기판 상에 형성해서 얻어지는 것이다.
도 1은 본 발명에 따른 제1실시예의 반도체장치의 구조를 나타낸 단면도로, 게이트 상의 콘택트부에서 게이트에 접하는 제1콘택트의 지름과 SiO2층간막 내의 제2콘택트 지름의 크기가 다른 경우를 나타내고 있다. 즉, 도 1의 (a)는 제2콘택트의 지름이 제1콘택트의 지름보다 큰 경우를 나타낸 도면이고, 도 1의 (b)는 제2콘택트의 지름이 제1콘택트의 지름보다 작은 경우를 나타낸 도면이다.
또한, 도 2 및 도 3은 본 제1실시예에 의한 반도체장치의 제조 프로세스를 나타낸 단면도이다.
도 2의 (a)에 있어서, p형 실리콘(Si)기판(21)에 리소그래피 공정을 이용하여 n웰(21a)이 형성된다. 이어서, p형 실리콘기판(21)의 표면에 있어서, 메모리셀부의 N채널 MOS트랜지스터 및 주변회로부를 구성하는 N채널 MOS트랜지스터 및 P채널 MOS트랜지스터 사이 등에 소자분리영역(22a,22b)이 형성된다.
계속해서, 실리콘기판(21)의 표면부에 게이트절연막(23), 폴리실리콘층(24: 게이트전극), 실리콘질화막(25: 캡층)의 적층구조가 가공된다. 그리고, 이온주입 및 열공정이 행해지고, 실리콘기판(21)의 표면에 n-, p-, n-형의 소스·드레인 확산영역(얕은 확산층) 26, 27, 28이 형성된다. 더욱이, 상기 실리콘기판(21) 상에 실리콘질화막(29)이 게이트 사이가 매립되지 않을 정도의 두께로 퇴적된다. 또, 상기 게이트전극(24)의 양측에는 게이트 측벽(30)이 형성된다.
계속해서, 도 2의 (b)에 나타낸 바와 같이, 레지스트(33)로 이루어지는 마스크를 이용하여 주변회로부의 P채널 MOS트랜지스터 상의 실리콘질화막(29)이 선택적으로 반응성이온에칭(RIE)으로 제거된 후, 이온주입에 의해 소스·드레인으로 되는 P+층(31)이 형성된다. 이 경우, 주변회로부의 P채널 MOS트랜지스터 상(上) 뿐만 아니라, N채널 MOS트랜지스터의 게이트 상에서도 실리콘질화막(25)이 부분적으로 후퇴하도록 콘택트 패턴(32)을 갖춘 레지스트(33)가 형성된다. 그리고, 상기 콘택트 패턴(32) 하(下)의 실리콘질화막(25)이 에칭 후퇴되도록 해 둔다.
한편, P채널 MOS트랜지스터의 게이트 상의 실리콘질화막(25)은 전면이 노출하여 콘택트 패턴은 형성되어 있지 않기 때문에, 마찬가지로 가공 후퇴한다.
도 2의 (c)에 있어서는, 메모리셀부 및 주변회로부의 N채널 MOS트랜지스터 상의 실리콘질화막(29)이 레지스트(37)를 마스크로 RIE로 에칭 제거된다. 그리고, n형 불순물의 이온주입이 행해져 소스·드레인으로 되는 N+층(34,35)이 형성된다.
이 경우, P채널 MOS트랜지스터의 게이트 상에 콘택트 패턴(36)이 형성되어 있으며, 이 콘택트 패턴(36) 하에서는 레지스트(37)를 마스크로 한 RIE에 의해 실리콘질화막(25)이 에칭 후퇴되도록 해 둔다. 한편, N채널 MOS트랜지스터의 게이트 상의 실리콘질화막(25)은 마찬가지로 가공 후퇴한다.
이들 공정에 의해, 주변회로부의 N채널 MOS트랜지스터 및 P채널 MOS트랜지스터에 있어서, 게이트 상의 콘택트부(25a,25b)에 2회 에칭이 행해짐으로써 콘택트홀이 형성되고, 게이트 폴리실리콘층(24)이 노출된다. 또, 실리콘기판(21) 상도 실리콘질화막(29)이 에칭됨으로써 동시에 노출된다.
그리고, 상술한 공정에 의해 형성된 소스·드레인으로 되는 P+층(31), N+층(34,35)에 대한 열공정이 행해져 활성화 된다.
이어서, 도 3의 (a)에 나타낸 바와 같이, SiO2계의 층간막(38)이 퇴적된 후, 콘택트홀을 형성하는 위치를 제외한 부분에 레지스트(39)가 형성된다. 이 후, 도 3의 (b)에 나타낸 바와 같이, 콘택트홀(40a,40b,40c,40d,40e)의 패터닝이 행해진다. 이는 상기 층간막(38)에 대해 선택비를 취하는 조건으로 그 층간막(38)이 에칭된다.
여기서, 소스·드레인으로 되는 P+층(31), N+층(34,35) 상에 형성된 콘택트홀(40a,40c,40e)은 게이트에 대해 자기정합적으로 형성된다. 한편, 게이트 상에 형성된 콘택트홀(40b,40d)에서는 실리콘질화막(25)이 존재하지 않는 콘택트부(25a,25b)에서 게이트 폴리실리콘층(24)과의 콘택이 얻어진다.
연속해서, 도 3의 (c)에 나타낸 바와 같이, 형성된 콘택트홀(40a~40e) 내 및 층간막(38) 상에 배선층(41)이 형성된다.
이와 같이, 제1실시예의 방법에 의하면, 리소그래피의 공정수를 증가시키지 않고, SAC(자기정합 콘택트)구조를 포함하는 집적회로를 형성할 수 있다.
다음에, 본 발명의 제2실시예에 대해 설명한다.
도 4 내지 도 7은 상술한 제1실시예에 있어서, 패턴이 미세한 부분에 플러그를 앞에 형성해 두는 예를 나타낸 것으로, 제2실시예에 있어서의 제조 프로세스의 단면도이다. 또, 상술한 제1실시예와 동일한 부분에 대해서는, 도 4 내지 도 7에 있어서 도 2 및 도 3과 동일한 부호를 붙이고, 설명은 생략한다.
도 4의 (a)에 있어서, 기판(21)의 표면에 소자분리영역(22)이 형성되어 있으며, 계속해서 실리콘기판(21)의 표면부에 게이트절연막(23), 폴리실리콘층(24), 실리콘질화막(25)의 적층구조가 가공된다. 그리고, 이온주입 및 열공정이 행해지고, 실리콘기판(21)의 표면에 소스·드레인 확산영역(26,27,28)이 형성된다. 더욱이, 상기 소스·드레인 확산영역(26,27,28) 상에 실리콘질화막(29)이 게이트 사이가 매립되지 않을 정도로 퇴적된다.
이어서, 도 4의 (b)에 나타낸 바와 같이, 전면에 예컨대 SiO2계의 절연막(50)을 게이트 사이가 매립될 정도의 막 두께로 퇴적한다. 도 4의 (c)에서는 리소그래피 기술에 의해, 메모리셀부의 게이트 사이 이외가 레지스트 마스크(51)로 피복된다. 다음에, 노출한 메모리셀부의 게이트 사이에 있어서의 절연막(50) 및 실리콘질화막(29)을 순차 에칭 제거한다. 더욱이, 레지스트 마스크(51)를 제거하고, 도 5의 (a)에 나타낸 바와 같이, 불순물이 도프된 N형 폴리실리콘(49)을 전면에 퇴적한다.
계속해서, 도 5의 (b)에 있어서, N형 폴리실리콘(49)을 에칭하여 후퇴시킴으로써 메모리셀부의 게이트 사이에 선택적으로 남겨 플러그(43)를 형성한 후, 메모리셀부의 게이트 사이를 레지스트 마스크(52)로 덮고, 주변회로부의 절연막(50)을 제거한다.
이 후, 도 5의 (c)에 나타낸 바와 같이, 그 반도체장치의 전면에 실리콘질화막이 퇴적된다.
이렇게 하여, 인접하는 게이트 측벽 사이의 일부에 플러그가 형성된 반도체장치가 형성된다.
도 6의 (a)에 있어서, 상술한 도 4 및 도 5의 프로세스에 의해 제조된 반도체장치는 패턴이 미세한 메모리셀부에, 인접하는 게이트 측벽의 사이에 플러그(43)가 형성되고, 이 플러그(43) 상에도 실리콘질화막(25´)이 가공되어 있다.
계속해서, 도 6의 (b)에 나타낸 바와 같이, 사유변개로부(私有變改路部)의 P채널 MOS트랜지스터 상의 실리콘질화막(29)이 RIE로 제거된 후, 이온주입에 의해 소스·드레인으로 되는 P+층(31)이 형성된다. 이 경우, 주변회로부의 N채널 MOS트랜지스터의 게이트 상에 콘택트 패턴(32)을 갖춘 레지스트(33)가 형성된다. 그리고, 상기 콘택트 패턴(32) 하의 실리콘질화막(25)이 에칭 후퇴된다. 한편, P채널 MOS트랜지스터의 게이트 상의 실리콘질화막(29)은 전면이 노출하여 콘택트 패턴은 형성되어 있지 않기 때문에, 마찬가지로 가공 후퇴한다.
다음에, 도 6의 (c)에 나타낸 바와 같이, 메모리셀부 및 주변회로부의 N채널 MOS트랜지스터 상의 실리콘질화막(29)이 레지스트(37)를 마스크로 RIE로 에칭 제거된다. 그리고, n형 불순물의 이온주입이 행해져 N+층(35)이 형성된다.
이 경우, P채널 MOS트랜지스터의 게이트 상에도 콘택트 패턴(36)이 형성되어 있으며, 이 콘택트 패턴(36) 하에서는 실리콘질화막(25)이 에칭 후퇴되도록 해 둔다. 한편, 메모리셀부 및 주변회로부의 N채널 MOS트랜지스터의 게이트 상의 실리콘질화막(25)은 마찬가지로 가공 후퇴한다.
이들 공정에 의해, 주변회로부의 N채널 MOS트랜지스터 및 P채널 MOS트랜지스터에 있어서, 게이트 상의 콘택트부(25a,25b)에 2회 에칭이 행해짐으로써 콘택트홀이 형성되고, 게이트 폴리실리콘층(24)이 노출된다. 또, 실리콘기판(21) 상도 실리콘질화막(29)이 에칭되는 것으로 동시에 노출된다. 더욱이, 메모리셀부에서는 실리콘질화막(25´)의 에칭에 의해 플러그(43)가 노출된다.
그리고, 상술한 공정에 의해 형성된 소스·드레인으로 되는 P+층(31), N+층(35)에 대한 열공정이 행해져 활성화 된다.
이어서, 도 7의 (a)에 나타낸 바와 같이, SiO2계의 층간막(38)이 퇴적된 후, 콘택트홀을 형성하는 위치를 제외한 부분에 레지스트(39)가 형성된다. 그리고, 도 7의 (b)에 나타낸 바와 같이, 콘택트홀(40a´,40b,40c,40d,40e)의 패터닝이 행해진다. 이는 상기 층간막(38)에 대해 선택비를 취하는 조건으로 그 층간막(38)이 에칭된다.
여기서, 플러그(43) 및 P+층(31), N+층(35) 상에 형성된 콘택트홀(40a´, 40c,40e)은 게이트에 대해 자기정합적으로 형성된다. 한편, 게이트 상에 형성된 콘택트홀(40b,40d)에서는 실리콘질화막(25)이 존재하지 않는 콘택트부(25a,25b)에 게이트 폴리실리콘층(24)과의 콘택트가 얻어진다.
계속해서, 도 7의 (c)에 나타낸 바와 같이, 형성된 콘택트홀(40a´,40b~40e) 사이 및, 층간막(38) 상에 배선층(41)이 형성된다.
이와 같이, 인접하는 게이트 사이의 일부에 있어서, 특히 패턴 피치가 작은 부분에 플러그 콘택트를 LDD구조의 얕은 확산층의 주입공정 보다도 앞서 형성하도록 해도 된다.
다음에, 본 발명의 제3실시예를 설명한다.
도 8 및 도 9는 상술한 제1실시예에 있어서, 전체 콘택트홀의 에칭을 행하기 전에 박막의 실리콘질화막을 퇴적해 두는 예를 나타낸 제조 프로세스의 단면도이다.
도 8의 (a)~(c)는 상술한 제1실시예의 도 2의 (a)~(c)와 동일하므로 설명은 생략한다.
도 8의 (a)~(c)의 프로세스에 의해 콘택트부(25a,25b)가 형성된 후, 도 8의 (d)에 나타낸 바와 같이, 얇은 실리콘질화막(43)이 기판(21)의 표면 상에 퇴적된다.
그리고, 도 9의 (a)에 나타낸 바와 같이, 상기 얇은 실리콘질화막(43) 및 실리콘질화막(25) 상에 SiO2계의 층간막(38)이 퇴적된 후, 콘택트홀을 형성하는 위치를 제외한 부분에 레지스트(39)가 형성된다. 이 후, 도 9의 (b)에 나타낸 바와 같이, 콘택트홀(40a~40e)의 패터닝이 행해지고, 상기 층간막(38)이 RIE에 의해 선택적으로 에칭된다. 이 때, 콘택트홀(40a~40e) 내에 소스·드레인으로 되는 P+층(31), N+층(34,35) 및, 게이트로의 콘택트부(25a,25b) 상에 퇴적된 얇은 실리콘질화막(43)이 제거된다.
여기서, 소스·드레인으로 되는 P+층(31), N+층(34,35) 상에 형성된 콘택트홀(40a,40c,40e)은 게이트에 대해 자기정합적으로 형성된다. 한편, 게이트 상에 형성된 콘택트홀(40b,40d)에서는 실리콘질화막(25)이 존재하지 않는 콘택트부(25a,25b)에 게이트 폴리실리콘층(24)과의 콘택트가 얻어진다.
계속해서, 도 9의 (c)에 나타낸 바와 같이, 형성된 콘택트홀(40a~40e) 내 및 층간막(38) 상에 배선층(41)이 형성된다.
이와 같은 제3실시예의 방법에 의하면, 콘택트부의 RIE시에 STI부분이 없어지는 것을 방지할 수 있다. 따라서, 자기정합 콘택트를 형성하는 경우의 프로세스의 신뢰성이 향상한다.
이상 설명한 바와 같이 본 발명에 의하면, 자기정합 콘택트를 포함하는 디바이스에 있어서도 콘택트 공정이 1번으로 끝나기 때문에, 제조 프로세스를 간략화 할 수 있다.

Claims (7)

  1. 반도체기판 상에 형성된 게이트전극과,
    상기 게이트전극 상에 상기 게이트전극과 자기정합적으로 형성되고, 제1콘택트홀을 갖춘 캡층,
    상기 반도체기판 및 상기 캡층 상에 퇴적되고, 상기 제1콘택트홀 상에 제2콘택트홀을 갖춘 층간막 및,
    상기 제1 및 제2콘택트홀 내에 형성되는 배선층을 구비하여 구성되고,
    상기 제1콘택트홀과 제2콘택트홀은 서로 다른 마스크를 이용하여 형성된 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제2콘택트홀의 지름은 상기 제1콘택트홀의 지름보다 큰 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 제2콘택트홀의 지름은 상기 제1콘택트홀의 지름보다 작은 것을 특징으로 하는 반도체장치.
  4. 제1도전형 MIS트랜지스터와 제2도전형 MIS트랜지스터를 형성해야 할 기판 상에서 게이트절연막, 게이트전극 및 캡층의 적층구조를 게이트형상으로 가공하는 제1공정과,
    상기 제1도전형 MIS트랜지스터측 영역을 피복하는 절연막의 전면과, 상기 제2도전형 MIS트랜지스터의 게이트 콘택트부 상의 캡층을 에칭하고, 상기 제1도전형 MIS트랜지스터의 기판면을 실질적으로 노출시킴과 동시에 상기 제2도전형 MIS트랜지스터의 게이트 콘택트부 상의 캡층의 일부를 제거한 후에 제1도전형 불순물의 주입을 행하는 제2공정,
    상기 제2도전형 MIS트랜지스터측 영역을 피복하는 절연막의 전면과, 상기 제1도전형 MIS트랜지스터의 게이트 콘택트부 상의 캡층을 에칭하고, 상기 제2도전형 MIS트랜지스터의 기판면을 실질적으로 노출시킴과 동시에 상기 제1도전형 MIS트랜지스터의 게이트 콘택트부 상의 캡층 및 상기 제2도전형 MIS트랜지스터의 게이트 콘택트부 상의 캡층의 나머지부를 제거한 후에 제2도전형 불순물의 주입을 행하는 제3공정,
    상기 절연막과는 다른 층간막을 기판 상에 형성하는 제4공정 및,
    상기 층간막에 대한 선택적인 에칭으로 상기 제1도전형 MIS트랜지스터 및 상기 제2도전형 MIS트랜지스터의 소스·드레인 및 상기 게이트 콘택트부에 이르는 콘택트홀을 형성하는 제5공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 제1공정과 제2공정의 사이에 상기 기판에 불순물을 주입하고, 상기 제1도전형 MIS트랜지스터 및 상기 제2도전형 MIS트랜지스터의 적어도 한쪽에 대해 LDD구조의 얕은 확산층을 형성하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제4항에 있어서, 상기 제1공정과 제2공정 사이에 인접하는 게이트간 일부에 플러그 콘택트를 형성하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제4항에 있어서, 상기 제3공정과 제4공정의 사이에 상기 기판 상에 절연막의 박막을 퇴적하는 공정을 더 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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