JPH11135779A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11135779A JPH11135779A JP9295420A JP29542097A JPH11135779A JP H11135779 A JPH11135779 A JP H11135779A JP 9295420 A JP9295420 A JP 9295420A JP 29542097 A JP29542097 A JP 29542097A JP H11135779 A JPH11135779 A JP H11135779A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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-
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Abstract
(57)【要約】
【課題】自己整合コンタクトを含むデバイスでもコンタ
クト工程を１度で済ませて製造プロセスを簡略化するこ
と。 【解決手段】シリコン基板２１上のゲート電極２４上に
は、コンタクト部２５ａ、２５ｂを有するキャップ層２
５が自己整合的に形成される。そして、このキャップ層
２５及びシリコン基板２１上にＳｉＯ2 系の層間膜３８
が堆積された後、コンタクト孔４０ａ〜４０ｅのパター
ニングが行われる。この後、上記コンタクト孔４０ａ〜
４０ｅに対して配線層４１が形成される。上記コンタク
ト部２５ａ、２５ｂの径は、コンタクト孔４０ａ〜４０
ｅの径と異なって形成される。
クト工程を１度で済ませて製造プロセスを簡略化するこ
と。 【解決手段】シリコン基板２１上のゲート電極２４上に
は、コンタクト部２５ａ、２５ｂを有するキャップ層２
５が自己整合的に形成される。そして、このキャップ層
２５及びシリコン基板２１上にＳｉＯ2 系の層間膜３８
が堆積された後、コンタクト孔４０ａ〜４０ｅのパター
ニングが行われる。この後、上記コンタクト孔４０ａ〜
４０ｅに対して配線層４１が形成される。上記コンタク
ト部２５ａ、２５ｂの径は、コンタクト孔４０ａ〜４０
ｅの径と異なって形成される。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の高
集積化に関し、より詳細には自己整合コンタクトを含む
デバイスのプロセスを簡略化した半導体装置及びその製
造方法に関するものである。
集積化に関し、より詳細には自己整合コンタクトを含む
デバイスのプロセスを簡略化した半導体装置及びその製
造方法に関するものである。
【０００２】
【従来の技術】近年の半導体集積回路技術に於ける高集
積化には、著しいものがある。これらの半導体集積回路
の高集積化の要求を達成する方法として、一般にはリソ
グラフィーの解像能力を向上させる微細なライン、スペ
ース、コンタクトパターンを実現することで高集積化を
達成している。
積化には、著しいものがある。これらの半導体集積回路
の高集積化の要求を達成する方法として、一般にはリソ
グラフィーの解像能力を向上させる微細なライン、スペ
ース、コンタクトパターンを実現することで高集積化を
達成している。
【０００３】しかしながら、近年、リソグラフィー技術
に於けるレイヤー間の合わせ能力の進捗が、解像力の進
捗より遅いため、合わせ余裕を確保することによる面積
の増大という問題が大きくなっており、集積回路の高集
積化を阻害している。
に於けるレイヤー間の合わせ能力の進捗が、解像力の進
捗より遅いため、合わせ余裕を確保することによる面積
の増大という問題が大きくなっており、集積回路の高集
積化を阻害している。
【０００４】これらの問題を解決するために、コンタク
トをゲートに対して自己整合的に形成することで、合わ
せによる面積の増大を回避する方法が採られている。図
１０及び図１１は、このような従来の半導体装置の製造
工程を示す断面図である。
トをゲートに対して自己整合的に形成することで、合わ
せによる面積の増大を回避する方法が採られている。図
１０及び図１１は、このような従来の半導体装置の製造
工程を示す断面図である。
【０００５】図１０（ａ）に於いて、シリコン基板１と
このシリコン基板１とは逆導電型のウェル１ａの表面部
に、素子分離領域２及びｎ- 拡散層３、ｐ- 拡散層４が
形成されている。上記シリコン基板１及びウェル１ａ上
には、ゲート酸化膜６を介してゲート電極７が形成され
ている。また、８はシリコン（ＳｉＮ）窒化膜によるキ
ャップ層である。更に、上記シリコン基板１上に、シリ
コン窒化膜５が堆積されている。尚、このとき、上記ゲ
ート電極７の両側には、ゲート側壁１２が形成されてい
る。
このシリコン基板１とは逆導電型のウェル１ａの表面部
に、素子分離領域２及びｎ- 拡散層３、ｐ- 拡散層４が
形成されている。上記シリコン基板１及びウェル１ａ上
には、ゲート酸化膜６を介してゲート電極７が形成され
ている。また、８はシリコン（ＳｉＮ）窒化膜によるキ
ャップ層である。更に、上記シリコン基板１上に、シリ
コン窒化膜５が堆積されている。尚、このとき、上記ゲ
ート電極７の両側には、ゲート側壁１２が形成されてい
る。
【０００６】次に、図１０（ｂ）に示されるように、ウ
ェル１ａの形成されていないシリコン基板１上、及びウ
ェル１ａ上のそれぞれについて、ＲＩＥ（反応性イオン
エッチング）によるシリコン基板面上のシリコン窒化膜
５の除去と不純物のイオン注入が行われて、ソース・ド
レインとなるＮ+ 拡散層９、１０及びＰ+ 拡散層１１が
形成される。この後、シリコン基板１の全面上に層間膜
１３が堆積される。
ェル１ａの形成されていないシリコン基板１上、及びウ
ェル１ａ上のそれぞれについて、ＲＩＥ（反応性イオン
エッチング）によるシリコン基板面上のシリコン窒化膜
５の除去と不純物のイオン注入が行われて、ソース・ド
レインとなるＮ+ 拡散層９、１０及びＰ+ 拡散層１１が
形成される。この後、シリコン基板１の全面上に層間膜
１３が堆積される。
【０００７】次いで、図１０（ｃ）に示されるように、
後に基板１のソース・ドレインへのコンタクトを形成す
べく位置を除いて、層間膜１３上にレジスト１４が形成
される。そして、このレジスト１４をマスクとして、図
１１（ａ）に示されるように、シリコン窒化膜８に対し
て選択比のとれる条件でエッチングがなされる。これに
より、コンタクト孔１５が得られ、ゲート電極に対して
合わせ余裕を確保しなくてもコンタクトが形成できる。
後に基板１のソース・ドレインへのコンタクトを形成す
べく位置を除いて、層間膜１３上にレジスト１４が形成
される。そして、このレジスト１４をマスクとして、図
１１（ａ）に示されるように、シリコン窒化膜８に対し
て選択比のとれる条件でエッチングがなされる。これに
より、コンタクト孔１５が得られ、ゲート電極に対して
合わせ余裕を確保しなくてもコンタクトが形成できる。
【０００８】次に、図１１（ｂ）に示されるように、後
にゲートへのコンタクト部を形成すべく位置を除いて上
記コンタクト孔１５及び層間膜１３上にレジスト１６が
堆積された後、このレジスト１６をマスクとしてゲート
上にコンタクト孔１７が形成される。この後、図１１
（ｃ）に示されるように、形成された各コンタクト孔１
５、１７内及び層間膜１３上に金属配線１８、１９が形
成される。
にゲートへのコンタクト部を形成すべく位置を除いて上
記コンタクト孔１５及び層間膜１３上にレジスト１６が
堆積された後、このレジスト１６をマスクとしてゲート
上にコンタクト孔１７が形成される。この後、図１１
（ｃ）に示されるように、形成された各コンタクト孔１
５、１７内及び層間膜１３上に金属配線１８、１９が形
成される。
【０００９】
【発明が解決しようとする課題】しかしながら、上述し
たような形成方法では、ゲート上の窒化膜をエッチング
してコンタクトを形成する工程（図１１（ｂ））と、ゲ
ート上の窒化膜をエッチングしたくないコンタクト工程
（図１１（ａ））という、相反するプロセスが必要にな
る。このため、コンタクト工程が２度必要になり、プロ
セス工程が長くなるという課題を有していた。
たような形成方法では、ゲート上の窒化膜をエッチング
してコンタクトを形成する工程（図１１（ｂ））と、ゲ
ート上の窒化膜をエッチングしたくないコンタクト工程
（図１１（ａ））という、相反するプロセスが必要にな
る。このため、コンタクト工程が２度必要になり、プロ
セス工程が長くなるという課題を有していた。
【００１０】この発明は上記実状を考慮してなされたも
のであり、その目的は自己整合コンタクトを含むデバイ
スであっても１度のコンタクト工程で製造が可能な半導
体装置及びその製造方法を提供することである。
のであり、その目的は自己整合コンタクトを含むデバイ
スであっても１度のコンタクト工程で製造が可能な半導
体装置及びその製造方法を提供することである。
【００１１】
【課題を解決するための手段】すなわちこの発明は、半
導体基板上に形成されたゲート電極と、上記ゲート電極
上に上記ゲート電極と自己整合的に形成され、第１のコ
ンタクト孔を有するキャップ層と、上記半導体基板及び
上記キャップ層上に堆積され、上記第１のコンタクト孔
上に第２のコンタクト孔を有する層間膜と、上記第１及
び第２のコンタクト孔内に形成される配線層とを具備す
る半導体装置に於いて、上記第１のコンタクト孔と第２
のコンタクト孔は互いに異なるマスクを用いて形成され
ていることを特徴とする。
導体基板上に形成されたゲート電極と、上記ゲート電極
上に上記ゲート電極と自己整合的に形成され、第１のコ
ンタクト孔を有するキャップ層と、上記半導体基板及び
上記キャップ層上に堆積され、上記第１のコンタクト孔
上に第２のコンタクト孔を有する層間膜と、上記第１及
び第２のコンタクト孔内に形成される配線層とを具備す
る半導体装置に於いて、上記第１のコンタクト孔と第２
のコンタクト孔は互いに異なるマスクを用いて形成され
ていることを特徴とする。
【００１２】また、この発明は、第１導電型ＭＩＳトラ
ンジスタと第２導電型ＭＩＳトランジスタを形成するべ
く、基板上でゲート絶縁膜、ゲート電極及びキャップ層
の積層構造をゲート状に加工する第１の工程と、上記第
１導電型ＭＩＳトランジスタ側領域を被覆する絶縁膜の
全面と、第２導電型ＭＩＳトランジスタのゲートコンタ
クト部上のキャップ層とをエッチングし、上記第１導電
型ＭＩＳトランジスタの基板面を実質的に露出させると
共に、上記第２導電型ＭＩＳトランジスタのゲートコン
タクト部上のキャップ層の一部を除去した後に第１導電
型不純物の注入を行う第２の工程と、上記第２導電型Ｍ
ＩＳトランジスタ側の領域を被覆する絶縁膜の全面と、
第１導電型ＭＩＳトランジスタのゲートコンタクト部上
のキャップ層とをエッチングし、上記第２導電型ＭＩＳ
トランジスタの基板面を実質的に露出させると共に、上
記第１導電型ＭＩＳトランジスタのゲートコンタクト部
上のキャップ層及び上記第２導電型ＭＩＳトランジスタ
のゲートコンタクト部上のキャップ層の残部を除去した
後に第２導電型不純物の注入を行う第３の工程と、上記
絶縁膜とは異なる層間膜を基板上に形成する第４の工程
と、上記層間膜に対する選択的なエッチングで上記第１
導電型ＭＩＳトランジスタ及び第２導電型ＭＩＳトラン
ジスタのソース・ドレイン及び上記ゲートコンタクト部
に達するコンタクト孔を形成する第５の工程とを具備す
ることを特徴とする。
ンジスタと第２導電型ＭＩＳトランジスタを形成するべ
く、基板上でゲート絶縁膜、ゲート電極及びキャップ層
の積層構造をゲート状に加工する第１の工程と、上記第
１導電型ＭＩＳトランジスタ側領域を被覆する絶縁膜の
全面と、第２導電型ＭＩＳトランジスタのゲートコンタ
クト部上のキャップ層とをエッチングし、上記第１導電
型ＭＩＳトランジスタの基板面を実質的に露出させると
共に、上記第２導電型ＭＩＳトランジスタのゲートコン
タクト部上のキャップ層の一部を除去した後に第１導電
型不純物の注入を行う第２の工程と、上記第２導電型Ｍ
ＩＳトランジスタ側の領域を被覆する絶縁膜の全面と、
第１導電型ＭＩＳトランジスタのゲートコンタクト部上
のキャップ層とをエッチングし、上記第２導電型ＭＩＳ
トランジスタの基板面を実質的に露出させると共に、上
記第１導電型ＭＩＳトランジスタのゲートコンタクト部
上のキャップ層及び上記第２導電型ＭＩＳトランジスタ
のゲートコンタクト部上のキャップ層の残部を除去した
後に第２導電型不純物の注入を行う第３の工程と、上記
絶縁膜とは異なる層間膜を基板上に形成する第４の工程
と、上記層間膜に対する選択的なエッチングで上記第１
導電型ＭＩＳトランジスタ及び第２導電型ＭＩＳトラン
ジスタのソース・ドレイン及び上記ゲートコンタクト部
に達するコンタクト孔を形成する第５の工程とを具備す
ることを特徴とする。
【００１３】この発明では、Ｎ型不純物のイオン注入、
Ｐ型不純物のイオン注入工程それぞれに於けるレジスト
マスクの形成時に、ゲート上のコンタクト部も除去され
たパターンを形成しておく。これによって、コンタクト
工程が１度でも、自己整合コンタクトを含む集積回路が
形成できるようにしている。
Ｐ型不純物のイオン注入工程それぞれに於けるレジスト
マスクの形成時に、ゲート上のコンタクト部も除去され
たパターンを形成しておく。これによって、コンタクト
工程が１度でも、自己整合コンタクトを含む集積回路が
形成できるようにしている。
【００１４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。先ず、図１乃至図３を参照し
て、この発明の第１の実施の形態を説明する。この第１
の実施の形態による半導体装置は、ＤＲＡＭのメモリセ
ル部とＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを有する
周辺回路部を同一の半導体基板上に形成して得られるも
のである。
実施の形態を説明する。先ず、図１乃至図３を参照し
て、この発明の第１の実施の形態を説明する。この第１
の実施の形態による半導体装置は、ＤＲＡＭのメモリセ
ル部とＮ型ＭＯＳＦＥＴ及びＰ型ＭＯＳＦＥＴを有する
周辺回路部を同一の半導体基板上に形成して得られるも
のである。
【００１５】図１は、この発明に係る第１の実施の形態
の半導体装置の構造を示した断面図で、ゲート上のコン
タクト部でゲートに接する第１のコンタクトの径とＳｉ
Ｏ2層間膜内の第２のコンタクトの径の大きさが異なる
場合を示している。すなわち、図１（ａ）は第２のコン
タクトの径が、第１のコンタクトの径より大きい場合を
示した図であり、図１（ｂ）は第２のコンタクトの径
が、第１のコンタクトの径より小さい場合を示した図で
ある。
の半導体装置の構造を示した断面図で、ゲート上のコン
タクト部でゲートに接する第１のコンタクトの径とＳｉ
Ｏ2層間膜内の第２のコンタクトの径の大きさが異なる
場合を示している。すなわち、図１（ａ）は第２のコン
タクトの径が、第１のコンタクトの径より大きい場合を
示した図であり、図１（ｂ）は第２のコンタクトの径
が、第１のコンタクトの径より小さい場合を示した図で
ある。
【００１６】また、図２及び図３はこの第１の実施の形
態による半導体装置の製造プロセスを示した断面図であ
る。図２（ａ）に於いて、ｐ型のシリコン（Ｓｉ）基板
２１に、リソグラフィー工程を利用してｎウェル２１ａ
が形成される。次いで、ｐ型のシリコン基板２１の表面
であって、メモリセル部のｎチャンネルＭＯＳトランジ
スタ並びに周辺回路部を構成するＮチャンネルＭＯＳト
ランジスタ及びＰチャンネルＭＯＳトランジスタ間等
に、素子分離領域２２ａ及び２２ｂが形成される。
態による半導体装置の製造プロセスを示した断面図であ
る。図２（ａ）に於いて、ｐ型のシリコン（Ｓｉ）基板
２１に、リソグラフィー工程を利用してｎウェル２１ａ
が形成される。次いで、ｐ型のシリコン基板２１の表面
であって、メモリセル部のｎチャンネルＭＯＳトランジ
スタ並びに周辺回路部を構成するＮチャンネルＭＯＳト
ランジスタ及びＰチャンネルＭＯＳトランジスタ間等
に、素子分離領域２２ａ及び２２ｂが形成される。
【００１７】続いてシリコン基板２１の表面部にゲート
絶縁膜２３、ポリシリコン層（ゲート電極）２４、シリ
コン窒化膜（キャップ層）２５の積層構造が加工され
る。そして、イオン注入及び熱工程が行われて、シリコ
ン基板２１の表面に、ｎ- 、ｐ- 、ｎ- 型のソース・ド
レイン拡散領域（浅い拡散層）２６、２７、２８が形成
される。更に、上記シリコン基板２１上にシリコン窒化
膜２９が、ゲート間が埋め込まれていない程度の膜厚で
堆積される。尚、上記ゲート電極２４の両側には、ゲー
ト側壁３０が形成される。
絶縁膜２３、ポリシリコン層（ゲート電極）２４、シリ
コン窒化膜（キャップ層）２５の積層構造が加工され
る。そして、イオン注入及び熱工程が行われて、シリコ
ン基板２１の表面に、ｎ- 、ｐ- 、ｎ- 型のソース・ド
レイン拡散領域（浅い拡散層）２６、２７、２８が形成
される。更に、上記シリコン基板２１上にシリコン窒化
膜２９が、ゲート間が埋め込まれていない程度の膜厚で
堆積される。尚、上記ゲート電極２４の両側には、ゲー
ト側壁３０が形成される。
【００１８】続いて、図２（ｂ）に示されるように、レ
ジスト３３から成るマスクを利用して周辺回路部のＰチ
ャンネルＭＯＳトランジスタ上のシリコン窒化膜２９が
選択的に反応性イオンエッチング（ＲＩＥ）で除去され
た後、イオン注入によりソース・ドレインとなるＰ+ 層
３１が形成される。この際、周辺回路部のＰチャンネル
ＭＯＳトランジスタ上だけでなく、ＮチャンネルＭＯＳ
トランジスタのゲート上でも、シリコン窒化膜２５が部
分的に後退するように、コンタクトパターン３２を有す
るレジスト３３が形成される。そして、上記コンタクト
パターン３２下のシリコン窒化膜２５がエッチング後退
されるようにしておく。
ジスト３３から成るマスクを利用して周辺回路部のＰチ
ャンネルＭＯＳトランジスタ上のシリコン窒化膜２９が
選択的に反応性イオンエッチング（ＲＩＥ）で除去され
た後、イオン注入によりソース・ドレインとなるＰ+ 層
３１が形成される。この際、周辺回路部のＰチャンネル
ＭＯＳトランジスタ上だけでなく、ＮチャンネルＭＯＳ
トランジスタのゲート上でも、シリコン窒化膜２５が部
分的に後退するように、コンタクトパターン３２を有す
るレジスト３３が形成される。そして、上記コンタクト
パターン３２下のシリコン窒化膜２５がエッチング後退
されるようにしておく。
【００１９】一方、ＰチャンネルＭＯＳトランジスタの
ゲート上のシリコン窒化膜２５は、全面が露出してコン
タクトパターンは形成されていないので、一様に加工後
退する。
ゲート上のシリコン窒化膜２５は、全面が露出してコン
タクトパターンは形成されていないので、一様に加工後
退する。
【００２０】図２（ｃ）に於いては、メモリセル部及び
周辺回路部のＮチャンネルＭＯＳトランジスタ上のシリ
コン窒化膜２９がレジスト３７をマスクにＲＩＥでエッ
チング除去される。そして、ｎ型不純物のイオン注入が
行われてソース・ドレインとなるＮ+ 層３４、３５が形
成される。
周辺回路部のＮチャンネルＭＯＳトランジスタ上のシリ
コン窒化膜２９がレジスト３７をマスクにＲＩＥでエッ
チング除去される。そして、ｎ型不純物のイオン注入が
行われてソース・ドレインとなるＮ+ 層３４、３５が形
成される。
【００２１】この際、ＰチャンネルＭＯＳトランジスタ
のゲート上に、コンタクトパターン３６が形成されてお
り、このコンタクトパターン３６下では、レジスト３７
をマスクとしたＲＩＥによりシリコン窒化膜２５がエッ
チング後退されるようにしておく。一方、Ｎチャンネル
ＭＯＳトランジスタのゲート上のシリコン窒化膜２５
は、一様に加工後退する。
のゲート上に、コンタクトパターン３６が形成されてお
り、このコンタクトパターン３６下では、レジスト３７
をマスクとしたＲＩＥによりシリコン窒化膜２５がエッ
チング後退されるようにしておく。一方、Ｎチャンネル
ＭＯＳトランジスタのゲート上のシリコン窒化膜２５
は、一様に加工後退する。
【００２２】これらの工程により、周辺回路部のＮチャ
ンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳトラ
ンジスタに於いて、ゲート上のコンタクト部２５ａ、２
５ｂに、２回エッチングが行われることで、コンタクト
孔が形成され、ゲートポリシリコン層２４が露出され
る。尚、シリコン基板２１上も、シリコン窒化膜２９が
エッチングされることで同時に露出される。
ンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳトラ
ンジスタに於いて、ゲート上のコンタクト部２５ａ、２
５ｂに、２回エッチングが行われることで、コンタクト
孔が形成され、ゲートポリシリコン層２４が露出され
る。尚、シリコン基板２１上も、シリコン窒化膜２９が
エッチングされることで同時に露出される。
【００２３】そして、上述した工程により形成されたソ
ース・ドレインとなるＰ+ 層３１、Ｎ+ 層３４、３５に
対する熱工程が行われて活性化される。次いで、図３
（ａ）に示されるように、ＳｉＯ2 系の層間膜３８が堆
積された後、コンタクト孔を形成する位置を除いた部分
にレジスト３９が形成される。この後、図３（ｂ）に示
されるように、コンタクト孔４０ａ、４０ｂ、４０ｃ、
４０ｄ、４０ｅのパターニングが行われる。これは、上
記層間膜３８に対して選択比のとれる条件で、該層間膜
３８がエッチングされる。
ース・ドレインとなるＰ+ 層３１、Ｎ+ 層３４、３５に
対する熱工程が行われて活性化される。次いで、図３
（ａ）に示されるように、ＳｉＯ2 系の層間膜３８が堆
積された後、コンタクト孔を形成する位置を除いた部分
にレジスト３９が形成される。この後、図３（ｂ）に示
されるように、コンタクト孔４０ａ、４０ｂ、４０ｃ、
４０ｄ、４０ｅのパターニングが行われる。これは、上
記層間膜３８に対して選択比のとれる条件で、該層間膜
３８がエッチングされる。
【００２４】ここで、ソース・ドレインとなるＰ+ 層３
１、Ｎ+ 層３４、３５上に形成されたコンタクト孔４０
ａ、４０ｃ、４０ｅは、ゲートに対して自己整合的に形
成される。一方、ゲート上に形成されたコンタクト孔４
０ｂ、４０ｄでは、シリコン窒化膜２５が存在しないコ
ンタクト部２５ａ、２５ｂでゲートポリシリコン層２４
とのコンタクトが得られる。
１、Ｎ+ 層３４、３５上に形成されたコンタクト孔４０
ａ、４０ｃ、４０ｅは、ゲートに対して自己整合的に形
成される。一方、ゲート上に形成されたコンタクト孔４
０ｂ、４０ｄでは、シリコン窒化膜２５が存在しないコ
ンタクト部２５ａ、２５ｂでゲートポリシリコン層２４
とのコンタクトが得られる。
【００２５】続いて、図３（ｃ）に示されるように、形
成されたコンタクト孔４０ａ〜４０ｅ内及び層間膜３８
上に配線層４１が形成される。このように、第１の実施
の形態の方法によれば、リソグラフィの工程数を増やす
ことなく、ＳＡＣ（自己整合コンタクト）構造を含む集
積回路を形成することができる。
成されたコンタクト孔４０ａ〜４０ｅ内及び層間膜３８
上に配線層４１が形成される。このように、第１の実施
の形態の方法によれば、リソグラフィの工程数を増やす
ことなく、ＳＡＣ（自己整合コンタクト）構造を含む集
積回路を形成することができる。
【００２６】次に、この発明の第２の実施の形態につい
て説明する。図４乃至図７は、上述した第１の実施の形
態に於いて、パターンが微細な部分でプラグを先に形成
しておく例を示したもので、第２の実施の形態に於ける
製造プロセスの断面図である。尚、上述した第１の実施
の形態と同様の部分については、図４乃至図７に於いて
図２及び図３と同一の符号を付し、説明は省略する。
て説明する。図４乃至図７は、上述した第１の実施の形
態に於いて、パターンが微細な部分でプラグを先に形成
しておく例を示したもので、第２の実施の形態に於ける
製造プロセスの断面図である。尚、上述した第１の実施
の形態と同様の部分については、図４乃至図７に於いて
図２及び図３と同一の符号を付し、説明は省略する。
【００２７】図４（ａ）に於いて、基板２１の表面に、
素子分離領域２２が形成されており、続いてシリコン基
板２１の表面部にゲート絶縁膜２３、ポリシリコン層２
４、シリコン窒化膜２５の積層構造が加工される。そし
て、イオン注入及び熱工程が行われて、シリコン基板２
１の表面にソース・ドレイン拡散領域２６、２７、２８
が形成される。更に、上記ソース・ドレイン拡散領域２
６、２７、２８上にシリコン窒化膜２９が、ゲート間が
埋め込まれない程度の膜厚で堆積される。
素子分離領域２２が形成されており、続いてシリコン基
板２１の表面部にゲート絶縁膜２３、ポリシリコン層２
４、シリコン窒化膜２５の積層構造が加工される。そし
て、イオン注入及び熱工程が行われて、シリコン基板２
１の表面にソース・ドレイン拡散領域２６、２７、２８
が形成される。更に、上記ソース・ドレイン拡散領域２
６、２７、２８上にシリコン窒化膜２９が、ゲート間が
埋め込まれない程度の膜厚で堆積される。
【００２８】次いで、図４（ｂ）に示されるように、全
面に、例えばＳｉＯ2 系の絶縁膜５０を、ゲート間が埋
め込まれる程度の膜厚で堆積する。図４（ｃ）では、リ
ソグラフィー技術により、メモリセル部のゲート間以外
が、レジストマスク５１で被覆される。次に、露出した
メモリセル部のゲート間に於ける絶縁膜５０及びシリコ
ン窒化膜２９を順次エッチング除去する。更に、レジス
トマスク５１を除去し、図５（ａ）に示されるように、
不純物がドープされたＮ型ポリシリコン４９を全面に堆
積する。
面に、例えばＳｉＯ2 系の絶縁膜５０を、ゲート間が埋
め込まれる程度の膜厚で堆積する。図４（ｃ）では、リ
ソグラフィー技術により、メモリセル部のゲート間以外
が、レジストマスク５１で被覆される。次に、露出した
メモリセル部のゲート間に於ける絶縁膜５０及びシリコ
ン窒化膜２９を順次エッチング除去する。更に、レジス
トマスク５１を除去し、図５（ａ）に示されるように、
不純物がドープされたＮ型ポリシリコン４９を全面に堆
積する。
【００２９】続いて、図５（ｂ）に於いて、Ｎ型ポリシ
リコン４９をエッチングして後退させることで、メモリ
セル部のゲート間に選択的に残しプラグ４３を形成した
後、メモリセル部のゲート間をレジストマスク５２で覆
い、周辺回路部の絶縁膜５０を除去する。
リコン４９をエッチングして後退させることで、メモリ
セル部のゲート間に選択的に残しプラグ４３を形成した
後、メモリセル部のゲート間をレジストマスク５２で覆
い、周辺回路部の絶縁膜５０を除去する。
【００３０】この後、図５（ｃ）に示されるように、該
半導体装置の全面にシリコン窒化膜が堆積される。この
ようにして、隣接するゲート側壁の間の一部にプラグが
形成された半導体装置が形成される。
半導体装置の全面にシリコン窒化膜が堆積される。この
ようにして、隣接するゲート側壁の間の一部にプラグが
形成された半導体装置が形成される。
【００３１】図６（ａ）に於いて、上述した図４及び図
５のプロセスによって製造された半導体装置は、パター
ンが微細なメモリセル部で、隣接するゲート側壁の間に
プラグ４３が形成され、このプラグ４３上にもシリコン
窒化膜２５′が加工されている。
５のプロセスによって製造された半導体装置は、パター
ンが微細なメモリセル部で、隣接するゲート側壁の間に
プラグ４３が形成され、このプラグ４３上にもシリコン
窒化膜２５′が加工されている。
【００３２】続いて、図６（ｂ）に示されるように、私
有変改路部のＰチャンネルＭＯＳトランジスタ上のシリ
コン窒化膜２９がＲＩＥで除去された後、イオン注入に
よりソース・ドレインとなるＰ+ 層３１が形成される。
この際、周辺回路部のＮチャンネルＭＯＳトランジスタ
のゲート上にコンタクトパターン３２を有するべくレジ
スト３３が形成される。そして、上記コンタクトパター
ン３２下のシリコン窒化膜２５がエッチング後退され
る。一方、ＰチャンネルＭＯＳトランジスタのゲート上
のシリコン窒化膜２９は、全面が露出してコンタクトパ
ターンは形成されていないので、一様に加工後退する。
有変改路部のＰチャンネルＭＯＳトランジスタ上のシリ
コン窒化膜２９がＲＩＥで除去された後、イオン注入に
よりソース・ドレインとなるＰ+ 層３１が形成される。
この際、周辺回路部のＮチャンネルＭＯＳトランジスタ
のゲート上にコンタクトパターン３２を有するべくレジ
スト３３が形成される。そして、上記コンタクトパター
ン３２下のシリコン窒化膜２５がエッチング後退され
る。一方、ＰチャンネルＭＯＳトランジスタのゲート上
のシリコン窒化膜２９は、全面が露出してコンタクトパ
ターンは形成されていないので、一様に加工後退する。
【００３３】次に、図６（ｃ）に示されるように、メモ
リセル部及び周辺回路部のＮチャンネルＭＯＳトランジ
スタ上のシリコン窒化膜２９がレジスト３７をマスクに
ＲＩＥでエッチング除去される。そして、ｎ型不純物の
イオン注入が行われてＮ+ 層３５が形成される。
リセル部及び周辺回路部のＮチャンネルＭＯＳトランジ
スタ上のシリコン窒化膜２９がレジスト３７をマスクに
ＲＩＥでエッチング除去される。そして、ｎ型不純物の
イオン注入が行われてＮ+ 層３５が形成される。
【００３４】この際、ＰチャンネルＭＯＳトランジスタ
のゲート上にも、コンタクトパターン３６が形成されて
おり、このコンタクトパターン３６下ではシリコン窒化
膜２５がエッチング後退されるようにしておく。一方、
メモリセル部及び周辺回路部のＮチャンネルＭＯＳトラ
ンジスタのゲート上のシリコン窒化膜２５は、一様に加
工後退する。
のゲート上にも、コンタクトパターン３６が形成されて
おり、このコンタクトパターン３６下ではシリコン窒化
膜２５がエッチング後退されるようにしておく。一方、
メモリセル部及び周辺回路部のＮチャンネルＭＯＳトラ
ンジスタのゲート上のシリコン窒化膜２５は、一様に加
工後退する。
【００３５】これらの工程により、周辺回路部のＮチャ
ンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳトラ
ンジスタに於いて、ゲート上のコンタクト部２５ａ、２
５ｂに２回エッチングが行われることで、コンタクト孔
が形成され、ゲートポリシリコン層２４が露出される。
尚、シリコン基板２１上も、シリコン窒化膜２９がエッ
チングされることで同時に露出される。更に、メモリセ
ル部では、シリコン窒化膜２５′のエッチングによっ
て、プラグ４３が露出される。
ンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳトラ
ンジスタに於いて、ゲート上のコンタクト部２５ａ、２
５ｂに２回エッチングが行われることで、コンタクト孔
が形成され、ゲートポリシリコン層２４が露出される。
尚、シリコン基板２１上も、シリコン窒化膜２９がエッ
チングされることで同時に露出される。更に、メモリセ
ル部では、シリコン窒化膜２５′のエッチングによっ
て、プラグ４３が露出される。
【００３６】そして、上述した工程により形成されたソ
ース・ドレインとなるＰ+ 層３１、Ｎ+ 層３５に対する
熱工程が行われて活性化される。次いで、図７（ａ）に
示されるように、ＳｉＯ2 系の層間膜３８が堆積された
後、コンタクト孔を形成する位置を除いた部分にレジス
ト３９が形成される。そして、図７（ｂ）に示されるよ
うに、コンタクト孔４０ａ′、４０ｂ、４０ｃ、４０
ｄ、４０ｅのパターニングが行われる。これは、上記層
間膜３８に対して選択比のとれる条件で、該層間膜３８
がエッチングされる。
ース・ドレインとなるＰ+ 層３１、Ｎ+ 層３５に対する
熱工程が行われて活性化される。次いで、図７（ａ）に
示されるように、ＳｉＯ2 系の層間膜３８が堆積された
後、コンタクト孔を形成する位置を除いた部分にレジス
ト３９が形成される。そして、図７（ｂ）に示されるよ
うに、コンタクト孔４０ａ′、４０ｂ、４０ｃ、４０
ｄ、４０ｅのパターニングが行われる。これは、上記層
間膜３８に対して選択比のとれる条件で、該層間膜３８
がエッチングされる。
【００３７】ここで、プラグ４３及びＰ+ 層３１、Ｎ+
層３５上に形成されたコンタクト孔４０ａ′、４０ｃ、
４０ｅは、ゲートに対して自己整合的に形成される。一
方、ゲート上に形成されたコンタクト孔４０ｂ、４０ｄ
では、シリコン窒化膜２５が存在しないコンタクト部２
５ａ、２５ｂでゲートポリシリコン層２４とのコンタク
トが得られる。
層３５上に形成されたコンタクト孔４０ａ′、４０ｃ、
４０ｅは、ゲートに対して自己整合的に形成される。一
方、ゲート上に形成されたコンタクト孔４０ｂ、４０ｄ
では、シリコン窒化膜２５が存在しないコンタクト部２
５ａ、２５ｂでゲートポリシリコン層２４とのコンタク
トが得られる。
【００３８】続いて、図７（ｃ）に示されるように、形
成されたコンタクト孔４０ａ′、４０ｂ〜４０ｅ間、及
び層間膜３８上に配線層４１が形成される。このよう
に、隣接するゲート間の一部に於ける、特にパターンピ
ッチの小さな部分で、プラグコンタクトをＬＤＤ構造の
深い拡散層の注入工程よりも先に形成するようにしても
良い。
成されたコンタクト孔４０ａ′、４０ｂ〜４０ｅ間、及
び層間膜３８上に配線層４１が形成される。このよう
に、隣接するゲート間の一部に於ける、特にパターンピ
ッチの小さな部分で、プラグコンタクトをＬＤＤ構造の
深い拡散層の注入工程よりも先に形成するようにしても
良い。
【００３９】次に、この発明の第３の実施の形態を説明
する。図８及び図９は、上述した第１の実施の形態に於
いて、全体のコンタクト孔のエッチングを行う前に薄膜
のシリコン窒化膜を堆積しておく例を示した製造プロセ
スの断面図である。
する。図８及び図９は、上述した第１の実施の形態に於
いて、全体のコンタクト孔のエッチングを行う前に薄膜
のシリコン窒化膜を堆積しておく例を示した製造プロセ
スの断面図である。
【００４０】図８（ａ）〜（ｃ）は、上述した第１の実
施の形態の図２（ａ）〜（ｃ）と同じであるので、説明
は省略する。図８（ａ）〜（ｃ）のプロセスによってコ
ンタクト部２５ａ、２５ｂが形成された後、図８（ｄ）
に示されるように、薄いシリコン窒化膜４３が基板２１
の表面上に堆積される。
施の形態の図２（ａ）〜（ｃ）と同じであるので、説明
は省略する。図８（ａ）〜（ｃ）のプロセスによってコ
ンタクト部２５ａ、２５ｂが形成された後、図８（ｄ）
に示されるように、薄いシリコン窒化膜４３が基板２１
の表面上に堆積される。
【００４１】そして、図９（ａ）に示されるように、上
記薄いシリコン窒化膜４３及びシリコン窒化膜２５上に
ＳｉＯ2 系の層間膜３８が堆積された後、コンタクト孔
を形成する位置を除いた部分にレジスト３９が形成され
る。この後、図９（ｂ）に示されるように、コンタクト
孔４０ａ〜４０ｅのパターニングが行われ、上記層間膜
３８がＲＩＥによって選択的にエッチングされる。この
とき、コンタクト孔４０ａ〜４０ｅ内でソース・ドレイ
ンとなるＰ+ 層３１、Ｎ+ 層３４、３５、及びゲートへ
のコンタクト部２５ａ、２５ｂ上に堆積された薄いシリ
コン窒化膜４３が除去される。
記薄いシリコン窒化膜４３及びシリコン窒化膜２５上に
ＳｉＯ2 系の層間膜３８が堆積された後、コンタクト孔
を形成する位置を除いた部分にレジスト３９が形成され
る。この後、図９（ｂ）に示されるように、コンタクト
孔４０ａ〜４０ｅのパターニングが行われ、上記層間膜
３８がＲＩＥによって選択的にエッチングされる。この
とき、コンタクト孔４０ａ〜４０ｅ内でソース・ドレイ
ンとなるＰ+ 層３１、Ｎ+ 層３４、３５、及びゲートへ
のコンタクト部２５ａ、２５ｂ上に堆積された薄いシリ
コン窒化膜４３が除去される。
【００４２】ここで、ソース・ドレインとなるＰ+ 層３
１、Ｎ+ 層３４、３５上に形成されたコンタクト孔４０
ａ、４０ｃ、４０ｅは、ゲートに対して自己整合的に形
成される。一方、ゲート上に形成されたコンタクト孔４
０ｂ、４０ｄでは、シリコン窒化膜２５が存在しないコ
ンタクト部２５ａ、２５ｂでゲートポリシリコン層２４
とのコンタクトが得られる。
１、Ｎ+ 層３４、３５上に形成されたコンタクト孔４０
ａ、４０ｃ、４０ｅは、ゲートに対して自己整合的に形
成される。一方、ゲート上に形成されたコンタクト孔４
０ｂ、４０ｄでは、シリコン窒化膜２５が存在しないコ
ンタクト部２５ａ、２５ｂでゲートポリシリコン層２４
とのコンタクトが得られる。
【００４３】続いて、図９（ｃ）に示されるように、形
成されたコンタクト孔４０ａ〜４０ｅ内及び層間膜３８
上に配線層４１が形成される。このような、第３の実施
の形態の方法によれば、コンタクト部のＲＩＥ時にＳＴ
Ｉ部分が削れるのを防ぐことができる。したがって、自
己整合コンタクトを形成する際のプロセスの信頼性が向
上する。
成されたコンタクト孔４０ａ〜４０ｅ内及び層間膜３８
上に配線層４１が形成される。このような、第３の実施
の形態の方法によれば、コンタクト部のＲＩＥ時にＳＴ
Ｉ部分が削れるのを防ぐことができる。したがって、自
己整合コンタクトを形成する際のプロセスの信頼性が向
上する。
【００４４】
【発明の効果】以上のようにこの発明によれば、自己整
合コンタクトを含むデバイスであっても、コンタクト工
程が１度ですむため、製造プロセスを簡略化することが
できる。
合コンタクトを含むデバイスであっても、コンタクト工
程が１度ですむため、製造プロセスを簡略化することが
できる。
【図１】この発明に係る第１の実施の形態の半導体装置
の構造を示した断面図で、（ａ）は層間膜内のコンタク
トの径が、ゲートに接するコンタクトの径より大きい場
合を示した図、（ｂ）は層間膜内のコンタクトの径が、
ゲートに接するコンタクトの径より小さい場合を示した
図である。
の構造を示した断面図で、（ａ）は層間膜内のコンタク
トの径が、ゲートに接するコンタクトの径より大きい場
合を示した図、（ｂ）は層間膜内のコンタクトの径が、
ゲートに接するコンタクトの径より小さい場合を示した
図である。
【図２】この発明の第１の実施の形態による半導体装置
の製造プロセスを示した断面図である。
の製造プロセスを示した断面図である。
【図３】この発明の第１の実施の形態による半導体装置
の製造プロセスを示した断面図である。
の製造プロセスを示した断面図である。
【図４】この発明の第２の実施の形態を示すもので、第
１の実施の形態に於いてパターンが微細な部分でプラグ
を先に形成しておく例を示した製造プロセスの断面図で
ある。
１の実施の形態に於いてパターンが微細な部分でプラグ
を先に形成しておく例を示した製造プロセスの断面図で
ある。
【図５】この発明の第２の実施の形態を示すもので、第
１の実施の形態に於いてパターンが微細な部分でプラグ
を先に形成しておく例を示した製造プロセスの断面図で
ある。
１の実施の形態に於いてパターンが微細な部分でプラグ
を先に形成しておく例を示した製造プロセスの断面図で
ある。
【図６】この発明の第２の実施の形態を示すもので、第
１の実施の形態に於いてパターンが微細な部分でプラグ
を先に形成しておく例を示した製造プロセスの断面図で
ある。
１の実施の形態に於いてパターンが微細な部分でプラグ
を先に形成しておく例を示した製造プロセスの断面図で
ある。
【図７】この発明の第２の実施の形態を示すもので、第
１の実施の形態に於いてパターンが微細な部分でプラグ
を先に形成しておく例を示した製造プロセスの断面図で
ある。
１の実施の形態に於いてパターンが微細な部分でプラグ
を先に形成しておく例を示した製造プロセスの断面図で
ある。
【図８】この発明の第３の実施の形態を示すもので、第
１の実施の形態に於いて全体のコンタクト孔のエッチン
グを行う前に薄膜のシリコン窒化膜を堆積しておく例を
示した製造プロセスの断面図である。
１の実施の形態に於いて全体のコンタクト孔のエッチン
グを行う前に薄膜のシリコン窒化膜を堆積しておく例を
示した製造プロセスの断面図である。
【図９】この発明の第３の実施の形態を示すもので、第
１の実施の形態に於いて全体のコンタクト孔のエッチン
グを行う前に薄膜のシリコン窒化膜を堆積しておく例を
示した製造プロセスの断面図である。
１の実施の形態に於いて全体のコンタクト孔のエッチン
グを行う前に薄膜のシリコン窒化膜を堆積しておく例を
示した製造プロセスの断面図である。
【図１０】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
【図１１】従来の半導体装置の製造工程を示す断面図で
ある。
ある。
２１ シリコン（Ｓｉ）基板、 ２２ 素子分離領域、 ２３ ゲート絶縁膜、 ２４ ポリシリコン層（ゲート電極）、 ２５ シリコン窒化膜（キャップ層）、 ２５ａ、２５ｂ コンタクト部、 ２６、２７、２８ ソース・ドレイン領域、 ２９ シリコン窒化膜、 ３０ ゲート側壁、 ３１ Ｐ+ 層、 ３２、３６ コンタクトパターン、 ３３、３７、３９ レジスト、 ３４、３５ Ｎ+ 層、 ３８ 層間膜、 ４０ａ、４０ｂ、４０ｃ、４０ｄ、４０ｅ コンタクト
孔、 ４１ 配線層、 ４３ シリコン窒化膜（薄いシリコン窒化膜）。
孔、 ４１ 配線層、 ４３ シリコン窒化膜（薄いシリコン窒化膜）。
Claims (7)
- 【請求項１】 半導体基板上に形成されたゲート電極
と、 上記ゲート電極上に上記ゲート電極と自己整合的に形成
され、第１のコンタクト孔を有するキャップ層と、 上記半導体基板及び上記キャップ層上に堆積され、上記
第１のコンタクト孔上に第２のコンタクト孔を有する層
間膜と、 上記第１及び第２のコンタクト孔内に形成される配線層
とを具備する半導体装置に於いて、 上記第１のコンタクト孔と第２のコンタクト孔は互いに
異なるマスクを用いて形成されていることを特徴とする
半導体装置。 - 【請求項２】 上記第２のコンタクト孔の径は上記第１
のコンタクト孔の径より大きいことを特徴とする請求項
１に記載の半導体装置。 - 【請求項３】 上記第２のコンタクト孔の径は上記第１
のコンタクト孔の径より小さいことを特徴とする請求項
１に記載の半導体装置。 - 【請求項４】 第１導電型ＭＩＳトランジスタと第２導
電型ＭＩＳトランジスタを形成するべく、基板上でゲー
ト絶縁膜、ゲート電極及びキャップ層の積層構造をゲー
ト状に加工する第１の工程と、 上記第１導電型ＭＩＳトランジスタ側領域を被覆する絶
縁膜の全面と、第２導電型ＭＩＳトランジスタのゲート
コンタクト部上のキャップ層とをエッチングし、上記第
１導電型ＭＩＳトランジスタの基板面を実質的に露出さ
せると共に、上記第２導電型ＭＩＳトランジスタのゲー
トコンタクト部上のキャップ層の一部を除去した後に第
１導電型不純物の注入を行う第２の工程と、 上記第２導電型ＭＩＳトランジスタ側の領域を被覆する
絶縁膜の全面と、第１導電型ＭＩＳトランジスタのゲー
トコンタクト部上のキャップ層とをエッチングし、上記
第２導電型ＭＩＳトランジスタの基板面を実質的に露出
させると共に、上記第１導電型ＭＩＳトランジスタのゲ
ートコンタクト部上のキャップ層及び上記第２導電型Ｍ
ＩＳトランジスタのゲートコンタクト部上のキャップ層
の残部を除去した後に第２導電型不純物の注入を行う第
３の工程と、 上記絶縁膜とは異なる層間膜を基板上に形成する第４の
工程と、 上記層間膜に対する選択的なエッチングで上記第１導電
型ＭＩＳトランジスタ及び第２導電型ＭＩＳトランジス
タのソース・ドレイン及び上記ゲートコンタクト部に達
するコンタクト孔を形成する第５の工程とを具備するこ
とを特徴とする半導体装置の製造方法。 - 【請求項５】 上記第１の工程と第２の工程の間に上記
基板に不純物を注入して、上記第１導電型ＭＩＳトラン
ジスタ及び第２導電型ＭＩＳトランジスタの少なくとも
一方についてＬＤＤ構造の浅い拡散層を形成する工程を
更に具備することを特徴とする請求項４に記載の半導体
装置の製造方法。 - 【請求項６】 上記第１の工程と第２の工程の間に、隣
接するゲート間の一部にプラグコンタクトを形成する工
程を更に具備することを特徴とする請求項４に記載の半
導体装置の製造方法。 - 【請求項７】 上記第３の工程と第４の工程の間に、上
記基板上に絶縁膜の薄膜を堆積する工程を更に具備する
ことを特徴とする請求項４に記載の半導体装置の製造方
法。
Priority Applications (4)
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|---|---|---|---|
| JP9295420A JPH11135779A (ja) | 1997-10-28 | 1997-10-28 | 半導体装置及びその製造方法 |
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| US09/179,318 US6300178B1 (en) | 1997-10-28 | 1998-10-27 | Semiconductor device with self-aligned contact and manufacturing method thereof |
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| JP9295420A JPH11135779A (ja) | 1997-10-28 | 1997-10-28 | 半導体装置及びその製造方法 |
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- 1998-10-27 US US09/179,318 patent/US6300178B1/en not_active Expired - Fee Related
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