JP2000077618A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート絶縁層の絶縁耐圧不良の発生を防止で
きるデュアルゲートオキサイドを有する半導体装置およ
びその製造方法を提供する。 【解決手段】 シリコン基板１のメモリ回路形成領域内
には、第１のゲート絶縁層３上に第１のゲート電極層４
とハードマスク層５とが形成されている。ロジック回路
形成領域内には第１のゲート絶縁層３と異なる膜厚を有
する第２のゲート絶縁層９上に第２のゲート電極層１０
が形成されている。第１および第２の側壁絶縁層８、１
４はハードマスク層５と異なる材質よりなっている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、より特定的には、１つのデバイス
中に膜厚の異なる複数のゲート絶縁層を有する半導体装
置およびその製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置の集積化・統合化に伴
い、１つのチップ内に異なる膜厚のゲート酸化膜を有す
るデバイス（デュアルゲートオキサイドデバイス）が増
加している。特に、ＤＲＡＭ（Dynamic Random Access
Memory）を始めとするメモリデバイスとロジックデバイ
スとを混載したものにおいて、デュアルゲートオキサイ
ドの増加が著しくなっている。このようなデュアルゲー
トオキサイドの製造方法は、たとえば特開平４−２６０
３６４号公報に開示されている。以下、この公報に開示
された技術を従来の技術として説明する。

【０００３】図１５〜図２３は、従来のデュアルゲート
オキサイドを有する半導体装置の製造方法を工程順に示
す概略断面図である。まず図１５を参照して、シリコン
基板１０１の表面に、ＬＯＣＯＳ（Local Oxidation of
Silicon）法により、素子分離絶縁層１０２が形成され
る。この後、熱酸化法により、シリコン基板１０１の表
面に第１のゲート酸化膜１０３が形成される。

【０００４】図１６を参照して、表面全面を覆うように
化学的気相成長法により、多結晶シリコン膜１０４が形
成される。多結晶シリコン膜１０４上に、フォトレジス
ト１０５が塗布された後、感光・現像処理が施されてレ
ジストパターン１０５とされる。このレジストパターン
１０５をマスクとして多結晶シリコン膜１０４にエッチ
ングが施される。この後、レジストパターン１０５が除
去される。

【０００５】図１７を参照して、上記のエッチングによ
り、第１のトランジスタ形成領域に第１のゲート電極層
１０４が形成される。この後、第２のトランジスタ形成
領域を覆い、第１のトランジスタ形成領域を露出するレ
ジストパターン（図示せず）が通常の写真製版技術によ
り形成される。このレジストパターンをマスクとしてイ
オン注入を施すことにより、シリコン基板１０１表面に
比較的低濃度の１対の不純物領域１０７ａが形成され
る。この後、レジストパターンが除去される。

【０００６】図１８を参照して、化学的気相成長法によ
り、表面全面にシリコン酸化膜１０８（一点鎖線部分）
が形成される。このシリコン酸化膜１０８の全面に異方
性エッチングが施される。これによって、第１のゲート
電極層１０４側壁にのみシリコン酸化膜１０８が側壁絶
縁層として残存されるとともに、この側壁絶縁層１０８
およびゲート電極層１０４から露出する部分の第１のゲ
ート酸化膜１０３が除去される。

【０００７】図１９を参照して、たとえばフッ化水素な
どでいわゆるライトエッチングが行なわれて、シリコン
基板１０１の表層に形成されている自然酸化膜が除去さ
れる。この後、露出しているシリコン基板１０１の上面
に、熱酸化法により、第１のゲート酸化膜１０３とは異
なる膜厚の第２のゲート酸化膜１０９が形成される。

【０００８】図２０を参照して、第２のゲート酸化膜１
０９の表面全面上に多結晶シリコン膜１１０が形成され
る。この多結晶シリコン膜１１０上に通常の写真製版技
術によりレジストパターン１１１が形成され、このレジ
ストパターン１１１をマスクとして多結晶シリコン膜１
１０にエッチングが施される。この後、レジストパター
ン１１１が除去される。

【０００９】図２１を参照して、上記のエッチングによ
り、第２のトランジスタ形成領域に第２のゲート電極層
１１０が形成される。この後、第１のトランジスタ形成
領域を覆うように通常の写真製版技術によりレジストパ
ターン（図示せず）が形成される。このレジストパター
ンをマスクとしてイオン注入を施すことにより、シリコ
ン基板１０１表面に比較的低濃度の１対の不純物領域１
１３ａが形成される。この後、レジストパターンが除去
される。

【００１０】図２２を参照して、図１８のプロセスで説
明したと同様の方法により、第２のゲート電極層１１０
の側壁を覆うように、シリコン酸化膜などからなる側壁
絶縁層１１４が形成される。

【００１１】図２３を参照して、第１および第２のゲー
ト電極層１０４、１１０、側壁絶縁層１０８、１１４、
フィールド酸化膜１０２などをマスクとしてイオン注入
を施すことにより、シリコン基板１０１の表面に、比較
的高濃度の不純物領域１０７ｂ、１１３ｂが形成され
る。この比較的低濃度の不純物領域１０７ａと比較的高
濃度の不純物領域１０７ｂとによりＬＤＤ（Lightly Do
ped Drain ）構造のソース／ドレイン領域１０７が構成
され、また比較的低濃度の不純物領域１１３ａと比較的
高濃度の不純物領域１１３ｂとによりＬＤＤ構造のソー
ス／ドレイン領域１１３が構成される。これにより、互
いに異なる膜厚のゲート酸化膜１０３、１０９を有する
ＭＯＳ（Metal Oxide Semiconductor ）トランジスタ１
２０Ａ、１２０Ｂが形成される。

【００１２】この製造方法では、第１のゲート酸化膜１
０３は図１５に示すように１回の熱酸化処理で形成さ
れ、また第２のゲート酸化膜１０９も図１９に示すよう
に１回の熱酸化処理で形成される。このため、第１およ
び第２のゲート酸化膜１０３、１０９は、設計膜厚に対
して高精度に形成され、また不純物を含まずに高純度に
形成される。したがって、高耐圧の第１および第２のゲ
ート酸化膜１０３、１０９を得ることができる。

【００１３】

【発明が解決しようとする課題】しかしながら、従来の
デュアルゲートオキサイドを有する半導体装置の製造方
法では、ゲート電極層がプラズマに晒されることによっ
て、ゲート酸化膜の絶縁耐圧不良が生じるという問題点
があった。以下、そのことについて詳細に説明する。

【００１４】従来の製造方法では、図１７に示すように
第１のゲート電極層１０４が形成された後、図１８に示
すように側壁絶縁層１０８が形成される。この際、シリ
コン酸化膜１０８（一点鎖線部分）が全面に形成された
後に、第１のゲート電極層１０４の上面が露出するまで
シリコン酸化膜１０８に全面異方性エッチングが施され
る。このため、第１のゲート電極層１０４の上面は、こ
の全面異方性エッチング時にプラズマに晒されることに
なる。

【００１５】また、図２１に示すように第２のゲート電
極層１１０が形成された後にも、図２２に示すように側
壁絶縁層１１４が形成される。この際、図２１において
第１のゲート電極層１０４上のシリコン酸化膜１０９の
膜厚が非常に薄いため、側壁絶縁層１１４形成のための
全面異方性エッチング時に第１のゲート電極層１０４の
上面が露出する。このため、第１のゲート電極層１０４
の上面は、側壁絶縁層１１４形成時の全面異方性エッチ
ング時にもプラズマに晒されることになる。

【００１６】このように従来の製造方法では、互いに異
なる膜厚の第１および第２のゲート酸化膜１０３、１０
９を別個に形成する必要から、第１のゲート電極層１０
４上面がプラズマに複数回晒されることになる。これに
よって、エッチング種・反応生成物が第１のゲート電極
層１０４に多数打込まれ、これに伴って第１のゲート電
極層１０４の上面には多数の電荷が導入される。上面に
導入された電荷は第１のゲート電極層１０４内の電荷の
分布の不均一さを緩和するため、第１のゲート電極層１
０４の下面側へ移動しようとする。その際に、第１のゲ
ート酸化膜１０３内に電荷が入り、蓄積されて第１のゲ
ート酸化膜１０３にチャージアップが顕著に生じ、第１
のゲート酸化膜１０３の絶縁耐圧不良が生じてしまう。

【００１７】それゆえ、本発明の目的は、ゲート絶縁層
の絶縁耐圧不良の発生を防止できるデュアルゲートオキ
サイドを有する半導体装置およびその製造方法を提供す
ることである。

【００１８】

【課題を解決するための手段】本発明の半導体装置は、
メモリ回路とロジック回路とを同一チップ内に混載した
半導体装置であって、半導体基板と、第１および第２の
ゲート絶縁層と、第１および第２のゲート電極層と、ハ
ードマスク層と、第１および第２の側壁絶縁層とを備え
ている。半導体基板は主表面を有している。第１のゲー
ト絶縁層は、半導体基板のメモリ回路の形成領域内の主
表面上に形成されている。第１のゲート電極層は、第１
のゲート絶縁層上に形成されている。ハードマスク層
は、第１のゲート電極層上に形成された絶縁層よりなっ
ている。第１の側壁絶縁層は、第１のゲート電極層とハ
ードマスク層との側壁を覆い、かつハードマスク層と異
なる材質を含んでいる。第２のゲート絶縁層は、半導体
基板のロジック回路の形成領域内の主表面上に形成さ
れ、かつ第１のゲート電極層と異なる膜厚を有してい
る。第２のゲート電極層は、第２のゲート絶縁層上に形
成されている。第２の側壁絶縁層は、第２のゲート電極
層の側壁を覆い、かつハードマスク層と異なる材質を含
んでいる。

【００１９】本発明の半導体装置では、第１のゲート電
極層上には第１および第２の側壁絶縁層と異なる材質を
含むハードマスク層が形成されている。このため、第１
および第２の側壁絶縁層形成のための全面異方性エッチ
ング時に、第１のゲート電極層の上面が露出することが
ないため、プラズマに晒されることもない。よって、上
記全面異方性エッチング時に、第１のゲート電極層は、
その上面にエッチング種・反応生成物を打込まれること
はないため、それらによる第１のゲート絶縁層のチャー
ジアップも生じない。したがって、第１のゲート絶縁層
の絶縁耐圧不良の発生を抑制することができる。

【００２０】上記の半導体装置において好ましくは、第
１のゲート電極層の下側領域を挟むように半導体基板の
主表面に形成されたソース／ドレインを構成する１対の
第１不純物領域と、第２のゲート電極層の下側領域を挟
むように半導体基板の主表面に形成されたソース／ドレ
インを構成する１対の第２不純物領域とがさらに備えら
れている。

【００２１】これにより、メモリ回路、ロジック回路を
構成する各トランジスタのソース／ドレインを形成する
ことができる。

【００２２】上記の半導体装置において好ましくは、第
１不純物領域の表面に接する第１のシリサイド層と、第
２不純物領域の表面に接する第２のシリサイド層と、第
２のゲート電極層の上面に接する第３のシリサイド層と
がさらに備えられている。

【００２３】この第１〜第３のシリサイド層により、ソ
ース／ドレイン領域およびゲート電極層の低抵抗化を図
ることができ、高速動作が可能となる。

【００２４】上記の半導体装置において好ましくは、第
１、第２および第３のシリサイド層は、チタンシリサイ
ド、コバルトシリサイドおよびニッケルシリサイドより
なる群より選ばれる１種以上のシリサイドを含んでい
る。

【００２５】これにより、各条件に適したシリサイド層
を選択することができる。上記の半導体装置において好
ましくは、ハードマスク層はシリコン窒化膜とＴＥＯＳ
酸化膜との積層膜よりなり、第１の側壁絶縁層はシリコ
ン窒化膜単層よりなる。

【００２６】これにより、層間容量を抑制できるととも
に、エッチングストッパとしての機能を持たせることが
可能となる。

【００２７】本発明の半導体装置の製造方法は、メモリ
回路とロジック回路とを同一チップ内に混載した半導体
装置の製造方法であって、以下の工程を備えている。

【００２８】まず半導体基板の主表面に第１のゲート絶
縁層が形成される。そして第１のゲート絶縁層上に第１
のゲート用導電層が形成される。そしてメモリ回路の形
成領域内であって第１のゲート用導電層上にパターニン
グされた絶縁層よりなるハードマスク層が形成される。
そしてハードマスク層をマスクとして第１のゲート用導
電層がエッチングされて第１のゲート電極層が形成され
る。そして第１のゲート電極層とハードマスク層とを覆
うように、ハードマスク層と異なる材質を含む第１の絶
縁層が形成される。そして、少なくともハードマスク層
の表面が露出するまで第１の絶縁層の表面全面に異方性
のドライエッチングが施されることで、第１のゲート絶
縁層とハードマスク層との側壁を覆うように第１の絶縁
層が第１の側壁絶縁層として残存されるとともに、第１
の側壁絶縁層と第１のゲート電極層とから露出した第１
のゲート絶縁層が除去されて半導体基板の表面が露出す
る。そして露出した半導体基板の主表面に第１のゲート
絶縁層と異なる膜厚の第２のゲート絶縁層が形成され
る。そしてロジック回路の形成領域内であって、第２の
ゲート絶縁層上にパターニングされた導電層よりなる第
２のゲート電極層が形成される。そして第２のゲート電
極層、第１の側壁絶縁層およびハードマスク層を覆うよ
うに第２の絶縁層が形成される。そして少なくともハー
ドマスク層の表面が露出するまで第２の絶縁層の表面全
面に異方性のドライエッチングを施すことで、第２のゲ
ート電極層の側壁を覆うように第２の絶縁層が第２の側
壁絶縁層として残存されるとともに、第２の側壁絶縁層
と第２のゲート電極層とから露出した第２のゲート絶縁
層が除去される。

【００２９】本発明の半導体装置の製造方法では、第１
のゲート電極層上には第１および第２の側壁絶縁層と異
なる材質を含むハードマスク層が形成される。このた
め、第１および第２の側壁絶縁層の形成のための全面ド
ライエッチング時に、第１のゲート電極層の上面が露出
することがないため、プラズマに晒されることもない。
よって、上記全面ドライエッチング時に、第１のゲート
電極層は、その上面にエッチング種・反応生成物を打込
まれることがないため、それらによる第１のゲート絶縁
層のチャージアップも生じない。したがって、第１のゲ
ート絶縁層の絶縁耐圧不良の発生を抑制することができ
る。

【００３０】上記の半導体装置の製造方法において好ま
しくは、以下の工程がさらに備えられている。

【００３１】第１のゲート電極層をマスクとして半導体
基板に不純物が導入されることで、第１のゲート電極層
の下側領域を挟むように半導体基板の主表面に１対の低
濃度不純物領域が形成される。そして第２のゲート電極
層をマスクとして半導体基板に不純物が導入されること
で、第２のゲート電極層の下側領域を挟むように半導体
基板の主表面に１対の第２低濃度不純物領域が形成され
る。そして第１のゲート電極層と第１の側壁絶縁層とを
マスクとして半導体基板に不純物が導入されることで、
第１のゲート電極層と第１の側壁絶縁層との下側領域を
挟むように半導体基板の主表面に１対の第１高濃度不純
物領域が形成されることで、第１低濃度不純物領域と第
１高濃度不純物領域とで第１のソース／ドレイン領域が
構成される。そして第２のゲート電極層と第２の側壁絶
縁層とをマスクとして半導体基板に不純物が導入される
ことで、第２のゲート電極層と第２の側壁絶縁層との下
側領域を挟むように半導体基板の主表面に１対の第２高
濃度不純物領域が形成されることで、第２低濃度不純物
領域と第２高濃度不純物領域とで第２のソース／ドレイ
ン領域が構成される。

【００３２】これにより、メモリ回路、ロジック回路を
構成する各トランジスタのソース／ドレインを形成する
ことができる。

【００３３】上記の半導体装置の製造方法において好ま
しくは、第２のゲート電極層表面、ハードマスク層表面
および第１および第２のソース／ドレイン表面に接する
ように金属層を形成する工程と、金属層が第２のゲート
電極層と接する部分および第１および第２のソース／ド
レイン領域と接する部分をシリサイド化させ、第１のソ
ース／ドレイン領域表面に第１のシリサイド層と、第２
のソース／ドレイン領域表面に第２のシリサイド層と、
第２のゲート電極層表面に第３のシリサイド層とを形成
する工程とがさらに備えられている。

【００３４】この第１〜第３のシリサイド層により、ソ
ース／ドレイン領域およびゲート電極層の低抵抗化を図
ることができ、高速動作が可能となる。

【００３５】上記の半導体装置の製造方法において好ま
しくは、金属層はチタン、コバルトおよびニッケルより
なる群より選ばれる１種以上の金属を含んでいる。

【００３６】これにより、各条件に適したシリサイド層
を選択することができる。

【００３７】

【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。

【００３８】図１〜図１４は、本発明の一実施の形態に
おけるデュアルゲートオキサイドを有する半導体装置の
製造方法を工程順に示す概略断面図である。まず図１を
参照して、シリコン基板１の表面に、たとえばＬＯＣＯ
Ｓ法により、フィールド酸化膜よりなる素子分離絶縁層
２が形成される。この後、たとえば熱酸化法によりシリ
コン酸化膜よりなる第１のゲート絶縁層３がシリコン基
板１の表面に形成される。

【００３９】図２を参照して、シリコン基板１の表面全
面に第１のゲート用導電層４と、ハードマスク層５とが
順に積層して形成される。ここで第１のゲート用導電層
４には、たとえば不純物がドープされた多結晶シリコン
膜、アモルファスシリコン膜などの単層膜や、Ｗ（タン
グステン）ポリサイド膜、Ｔｉ（チタン）ポリサイド膜
などの積層膜が用いられる。また、ハードマスク層５に
は、たとえばＴＥＯＳ酸化膜、シリコン窒化膜などが用
いられる。

【００４０】この後、ハードマスク層５上に、通常の写
真製版技術によりレジストパターン（図示せず）が形成
される。このレジストパターンをマスクとしてハードマ
スク層５にエッチングを施すことにより、ハードマスク
層５がパターニングされる。この後、アッシング処理に
よりハードマスク層５上のレジストパターンが除去され
る。

【００４１】次にパターニングされたハードマスク層５
をマスクとして第１のゲート用導電層４に異方性エッチ
ングが施さる。これにより、第１のゲート用導電層４が
パターニングされてメモリ回路形成領域に第１のゲート
電極層４が形成される。

【００４２】図３を参照して、通常の写真製版技術によ
り、ロジック回路形成領域上を覆うレジストパターン６
が形成され、このレジストパターン６をマスクとしてシ
リコン基板１の表面にイオン注入が施される。これによ
り、第１のゲート電極層４の下側領域を挟むようにシリ
コン基板１の表面に比較的低濃度の１対の不純物領域７
ａが形成される。この後、レジストパターン６がアッシ
ング処理により除去される。

【００４３】図４を参照して、シリコン基板１の表面全
面にハードマスク層５とは異なる材質、たとえばシリコ
ン酸化膜などよりなる絶縁層８が成膜される。この後、
少なくともハードマスク層５の上面が露出するまで絶縁
層８の全面に異方性のドライエッチングによるエッチバ
ックが施される。

【００４４】図５を参照して、これにより、第１のゲー
ト電極層４およびハードマスク層５の側壁を覆うように
絶縁層８が側壁絶縁層として残存される。また、この側
壁絶縁層８および第１のゲート電極層４から露出した部
分の第１のゲート絶縁層３が除去されシリコン基板１の
表面が露出する。

【００４５】図６を参照して、たとえば熱酸化が施さ
れ、第１のゲート絶縁層３と異なる膜厚で、たとえばシ
リコン酸化膜よりなる第２のゲート絶縁層９が形成され
る。

【００４６】図７を参照して、シリコン基板１の表面全
面に、第２のゲート用導電層１０が成膜される。この第
２のゲート用導電層１０は、たとえば不純物がドープさ
れた多結晶シリコン膜やアモルファスシリコン膜などの
単層膜よりなっている。この後、第２のゲート用導電層
１０上に、通常の写真製版技術によりレジストパターン
１１が形成される。このレジストパターン１１をマスク
として第２のゲート用導電層１０に異方性エッチングが
施される。この後、レジストパターン１１がアッシング
処理により除去される。

【００４７】図８を参照して、この異方性エッチングに
より、ロジック回路形成領域に第２のゲート電極層１０
が形成される。

【００４８】図９を参照して、通常の写真製版技術によ
り、メモリ回路形成領域を覆うレジストパターン１２が
形成され、このレジストパターン１２をマスクとしてシ
リコン基板１にイオン注入が施される。このイオン注入
により、第２のゲート電極層１０の下側領域を挟むよう
に比較的低濃度の１対の不純物領域１３ａが形成され
る。この後、レジストパターン１２がアッシング処理に
より除去される。

【００４９】図１０を参照して、シリコン基板１の表面
全面に、ハードマスク層５と異なる材質、たとえばシリ
コン酸化膜などよりなる絶縁層１４が形成される。この
絶縁層１４の全面に、異方性のドライエッチングによる
エッチバックが施される。

【００５０】図１１を参照して、このエッチバックによ
り、第２のゲート電極層１０の側壁を覆うように絶縁層
１４が側壁絶縁層として残存される。また、側壁絶縁層
１４と第２のゲート電極層１０から露出した部分の第２
のゲート絶縁層９が除去されシリコン基板１の表面が露
出する。

【００５１】図１２を参照して、メモリ回路形成領域と
ロジック回路形成領域とに別個にまたは一括にイオン注
入が施される。これにより、メモリ回路形成領域内には
シリコン基板１の表面に比較的高濃度の１対の不純物領
域７ｂが形成され、ロジック回路形成領域内には比較的
高濃度の１対の不純物領域１３ｂが形成される。比較的
低濃度の不純物領域７ａと比較的高濃度の不純物領域７
ｂとによりＬＤＤ（Lightly Doped Drain ）構造のソー
ス／ドレイン７が構成される。また比較的低濃度の不純
物領域１３ａと比較的高濃度の不純物領域１３ｂとによ
りＬＤＤ構造のソース／ドレイン領域が構成される。

【００５２】図１３を参照して、シリコン基板１の表面
全面に、たとえばＴｉ、Ｃｏ、Ｎｉなどよりなる金属膜
１５が成膜される。この後、熱処理が施され、金属膜１
５が第２のゲート電極層１０に接している部分、ソース
／ドレイン領域７、１３に接している部分がシリサイド
化される。この後、未反応の金属膜１５がＨ₂ ＳＯ₄／
Ｈ₂ Ｏ₂ などのウェット処理により除去される。

【００５３】図１４を参照して、上記のシリサイド化に
より、第２のゲート電極層１０の表面にはシリサイド層
１５ａが、ソース／ドレイン領域７、１３の各表面には
シリサイド層１５ｂが各々形成される。このシリサイド
層１５ａ、１５ｂによって、より高速性が要求されるロ
ジック回路内のトランジスタのゲート電極層および半導
体基板が低抵抗化され、トランジスタ特性が向上する。

【００５４】上記の方法で製造された本実施の形態の半
導体装置の構成について以下に説明する。

【００５５】図１４を参照して、シリコン基板１の表面
には、メモリ回路形成領域およびロジック回路形成領域
を分離するための素子分離絶縁層２が形成されている。
メモリ回路形成領域内にはＭＩＳ（Metal Insulated Se
miconductor ）トランジスタ２０Ａが、ロジック回路形
成領域内にはＭＩＳトランジスタ２０Ｂが各々形成され
ている。

【００５６】ＭＩＳトランジスタ２０Ａは、シリコン基
板１の表面に形成された１対のソース／ドレイン領域７
と、その１対のソース／ドレイン領域７に挟まれる領域
上に第１のゲート絶縁層３を介して形成された第１のゲ
ート電極層４とを有している。１対のソース／ドレイン
領域７は、比較的低濃度の不純物領域７ａと比較的高濃
度の不純物領域７ｂとを有しており、その表面にはシリ
サイド層１５ｂが形成されている。第１のゲート電極層
４上にはハードマスク層５が形成されており、第１のゲ
ート電極層４およびハードマスク層５の側壁を覆うよう
に、ハードマスク層５と異なる材質よりなる側壁絶縁層
８が形成されている。

【００５７】ＭＩＳトランジスタ２０Ｂは、シリコン基
板１の表面に形成された１対のソース／ドレイン領域１
３と、その１対のソース／ドレイン領域１３に挟まれる
領域上に第２のゲート絶縁層９を介して形成された第２
のゲート電極層１０とを有している。ソース／ドレイン
領域１３は、比較的低濃度の不純物領域１３ａと比較的
高濃度の不純物領域１３ｂとを有しており、その表面に
はシリサイド層１５ｂが形成されている。第２のゲート
絶縁層９は、第１のゲート絶縁層３と異なる膜厚（たと
えば薄い膜厚）を有している。また第２のゲート電極層
１０の表面上にはシリサイド層１５ａが形成されてお
り、第２のゲート電極層１０およびシリサイド層１５ａ
の側壁を覆うように、ハードマスク層５と異なる材質よ
りなる側壁絶縁層１４が形成されている。

【００５８】本実施の形態の製造方法では、図２に示す
ように第１のゲート電極層４上にハードマスク層５が形
成される。このため、図４と図５とに示すように絶縁層
８を全面エッチバックした場合でも、第１のゲート電極
層４の表面が露出することはなく、それゆえ第１のゲー
ト電極層４の表面がプラズマに晒されることもない。よ
って、この全面エッチバック時に第１のゲート電極層４
の上面にエッチング種・反応生成物が打込まれることは
なく、それらによる第１のゲート絶縁層３の顕著なチャ
ージアップも生じない。したがって、第１のゲート絶縁
層３の絶縁耐圧不良の発生を抑制することができる。

【００５９】また、第１のゲート絶縁層３は図１に示す
ように１回の熱酸化処理で形成され、第２のゲート絶縁
層９も図８に示すように１回の熱酸化処理で形成され
る。このため、第１および第２のゲート絶縁層３、９
は、膜厚設計に対して高精度に形成され、また不純物を
含まずに高純度に形成される。したがって、高耐圧の第
１および第２のゲート絶縁層３、９を得ることができ
る。

【００６０】なお、上述した方法では、図１０と図１１
とに示す側壁絶縁層１４形成の工程において第２のゲー
ト電極層１０がプラズマに晒される。しかし、この第２
のゲート電極層１０の上面がプラズマに晒されるのはこ
のプロセス１回のみであるため、これによる第２のゲー
ト絶縁層９のチャージアップは無視できる程度である。
しかし、この第２のゲート電極層１０の上面がプラズマ
に晒されるのを防止したい場合には、メモリ回路形成領
域のトランジスタと同様、図８のプロセスにおいて第２
のゲート電極層１０上にハードマスク層が形成されれば
よい。

【００６１】次に、ハードマスク層５と側壁絶縁層８と
の膜厚・材質について詳細に説明する。

【００６２】ハードマスク層５と側壁絶縁層８とは異な
る材質よりなっている。ハードマスク層５には、たとえ
ばＴＥＯＳ（Tetra Ethoxy Silane ）酸化膜、シリコン
窒化膜またはシリコン窒化膜／ＴＥＯＳ酸化膜の積層膜
などが用いられ、側壁絶縁層８には、たとえばＴＥＯＳ
酸化膜、シリコン窒化膜などが用いられる。

【００６３】ハードマスク層５の膜厚は、ＴＥＯＳ酸化
膜やシリコン窒化膜などの単層膜が用いられる場合、５
０〜２００ｎｍである。またシリコン窒化膜／ＴＥＯＳ
酸化膜の積層膜がハードマスク層５として用いられる場
合、上層シリコン窒化膜の膜厚が３０〜１００ｎｍ、下
層ＴＥＯＳ酸化膜の膜厚が５０〜１５０ｎｍである。側
壁絶縁層８の膜厚は、３０〜１００ｎｍである。ハード
マスク層５と側壁絶縁層８との適用膜厚は半導体デバイ
スの構造やドライエッチング装置の性能などによって左
右される。

【００６４】ハードマスク層５および側壁絶縁層８に、
ＴＥＯＳ酸化膜、シリコン窒化膜またはシリコン窒化膜
／ＴＥＯＳ酸化膜のいずれを用いるかは、半導体デバイ
スの構造によって異なる。たとえば、メモリ回路部の製
造フローにおいては、２つのトランジスタ（ゲート電
極）間の活性領域に達するコンタクトホール（ビットラ
インコンタクト）を形成するとき、コンタクトホールの
径とトランジスタ間のスリット幅と写真製版の重ね合わ
せ精度との組合せで、セルフアラインでコンタクトホー
ルを形成する必要が生じる場合がある。この場合、ハー
ドマスク層５および側壁絶縁層８はコンタクトホール形
成時にエッチングストッパ膜として機能することが求め
られ、ゆえに層間酸化膜（たとえばＴＥＯＳ酸化膜、Ｂ
ＰＴＥＯＳ膜、ＮＳＧ膜など）に対してエッチング選択
比をとりやすいシリコン窒化膜が用いられる。この場
合、ゲート電極４上におけるストッパ膜としてはハード
マスク層５が、ゲート電極４の側壁部分におけるストッ
パ膜としては側壁絶縁層８が機能する。したがって、ハ
ードマスク層５はすべてがシリコン窒化膜である必要は
なく、少なくともコンタクトホール形成時にエッチング
ストッパとして機能するのに必要な膜厚分のシリコン窒
化膜（この膜厚はドライエッチング装置の性能により左
右される）がハードマスク層５の最表面にあればよい。
また、ハードマスク層５をシリコン窒化膜単層で形成し
た場合、シリコン酸化膜と比較して誘電率の高い膜が厚
く層間内に残存することとなる。このため、シリコン窒
化膜の膜厚によっては層間容量が増加してデバイスの特
性劣化が生じる可能性があるため、ハードマスク層５と
してはシリコン窒化膜／ＴＥＯＳ酸化膜の積層膜を用い
ることが望ましい。したがって、この場合には、ハード
マスク層５がシリコン窒化膜／ＴＥＯＳ酸化膜の積層膜
からなり、側壁絶縁層８がシリコン窒化膜単層よりなる
ことが好ましい。

【００６５】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【００６６】

【発明の効果】本発明の半導体装置では、第１のゲート
電極層上には第１および第２の側壁絶縁層と異なる材質
を含むハードマスク層が形成されている。このため、第
１および第２の側壁絶縁層形成のための全面異方性エッ
チング時に、第１のゲート電極層の上面が露出すること
がないため、プラズマに晒されることもない。よって、
上記全面異方性エッチング時に、第１のゲート電極層
は、その上面にエッチング種・反応生成物を打込まれる
ことはないため、それらによる第１のゲート絶縁層のチ
ャージアップも生じない。したがって、第１のゲート絶
縁層の絶縁耐圧不良の発生を抑制することができる。

【００６７】上記の半導体装置において好ましくは、第
１のゲート電極層の下側領域を挟むように半導体基板の
主表面に形成されたソース／ドレインを構成する１対の
第１不純物領域と、第２のゲート電極層の下側領域を挟
むように半導体基板の主表面に形成されたソース／ドレ
インを構成する１対の第２不純物領域とがさらに備えら
れている。

【００６８】これにより、メモリ回路、ロジック回路を
構成する各トランジスタのソース／ドレインを形成する
ことができる。

【００６９】上記の半導体装置において好ましくは、第
１不純物領域の表面に接する第１のシリサイド層と、第
２不純物領域の表面に接する第２のシリサイド層と、第
２のゲート電極層の上面に接する第３のシリサイド層と
がさらに備えられている。

【００７０】この第１〜第３のシリサイド層により、ソ
ース／ドレイン領域およびゲート電極層の低抵抗化を図
ることができ、高速動作が可能となる。

【００７１】上記の半導体装置において好ましくは、第
１、第２および第３のシリサイド層は、チタンシリサイ
ド、コバルトシリサイドおよびニッケルシリサイドより
なる群より選ばれる１種以上のシリサイドを含んでい
る。

【００７２】これにより、各条件に適したシリサイド層
を選択することができる。上記の半導体装置において好
ましくは、ハードマスク層はシリコン窒化膜とＴＥＯＳ
酸化膜との積層膜よりなり、第１の側壁絶縁層はシリコ
ン窒化膜単層よりなる。

【００７３】これにより、層間容量を抑制できるととも
に、エッチングストッパとしての機能をもたせることが
できる。

【００７４】本発明の半導体装置の製造方法では、第１
のゲート電極層上には第１および第２の側壁絶縁層と異
なる材質を含むハードマスク層が形成される。このた
め、第１および第２の側壁絶縁層の形成のための全面ド
ライエッチング時に、第１のゲート電極層の上面が露出
することがないため、プラズマに晒されることもない。
よって、上記全面ドライエッチング時に、第１のゲート
電極層は、その上面にエッチング種・反応生成物を打込
まれることがないため、それらによる第１のゲート絶縁
層のチャージアップも生じない。したがって、第１のゲ
ート絶縁層の絶縁耐圧不良の発生を抑制することができ
る。

【００７５】上記の半導体装置の製造方法において好ま
しくは、以下の工程がさらに備えられている。

【００７６】第１のゲート電極層をマスクとして半導体
基板に不純物が導入されることで、第１のゲート電極層
の下側領域を挟むように半導体基板の主表面に１対の低
濃度不純物領域が形成される。そして第２のゲート電極
層をマスクとして半導体基板に不純物が導入されること
で、第２のゲート電極層の下側領域を挟むように半導体
基板の主表面に１対の第２低濃度不純物領域が形成され
る。そして第１のゲート電極層と第１の側壁絶縁層とを
マスクとして半導体基板に不純物が導入されることで、
第１のゲート電極層と第１の側壁絶縁層との下側領域を
挟むように半導体基板の主表面に１対の第１高濃度不純
物領域が形成されることで、第１低濃度不純物領域と第
１高濃度不純物領域とで第１のソース／ドレイン領域が
構成される。そして第２のゲート電極層と第２の側壁絶
縁層とをマスクとして半導体基板に不純物が導入される
ことで、第２のゲート電極層と第２の側壁絶縁層との下
側領域を挟むように半導体基板の主表面に１対の第２高
濃度不純物領域が形成されることで、第２低濃度不純物
領域と第２高濃度不純物領域とで第２のソース／ドレイ
ン領域が構成される。

【００７７】これにより、メモリ回路、ロジック回路を
構成する各トランジスタのソース／ドレインを形成する
ことができる。

【００７８】上記の半導体装置の製造方法において好ま
しくは、第２のゲート電極層表面、ハードマスク層表面
および第１および第２のソース／ドレイン表面に接する
ように金属層を形成する工程と、金属層が第２のゲート
電極層と接する部分および第１および第２のソース／ド
レイン領域と接する部分をシリサイド化させ、第１のソ
ース／ドレイン領域表面に第１のシリサイド層と、第２
のソース／ドレイン領域表面に第２のシリサイド層と、
第２のゲート電極層表面に第３のシリサイド層とを形成
する工程とがさらに備えられている。

【００７９】この第１〜第３のシリサイド層により、ソ
ース／ドレイン領域およびゲート電極層の低抵抗化を図
ることができ、高速動作が可能となる。

【００８０】上記の半導体装置の製造方法において好ま
しくは、金属層はチタン、コバルトおよびニッケルより
なる群より選ばれる１種以上の金属を含んでいる。

【００８１】これにより、各条件に適したシリサイド層
を選択することができる。

【図面の簡単な説明】

【図１】 本発明の一実施の形態におけるデュアルゲー
トオキサイドを有する半導体装置の製造方法の第１工程
を示す概略断面図である。

【図２】 本発明の一実施の形態におけるデュアルゲー
トオキサイドを有する半導体装置の製造方法の第２工程
を示す概略断面図である。

【図３】 本発明の一実施の形態におけるデュアルゲー
トオキサイドを有する半導体装置の製造方法の第３工程
を示す概略断面図である。

【図４】 本発明の一実施の形態におけるデュアルゲー
トオキサイドを有する半導体装置の製造方法の第４工程
を示す概略断面図である。

【図５】 本発明の一実施の形態におけるデュアルゲー
トオキサイドを有する半導体装置の製造方法の第５工程
を示す概略断面図である。

【図６】 本発明の一実施の形態におけるデュアルゲー
トオキサイドを有する半導体装置の製造方法の第６工程
を示す概略断面図である。

【図７】 本発明の一実施の形態におけるデュアルゲー
トオキサイドを有する半導体装置の製造方法の第７工程
を示す概略断面図である。

【図８】 本発明の一実施の形態におけるデュアルゲー
トオキサイドを有する半導体装置の製造方法の第８工程
を示す概略断面図である。

【図９】 本発明の一実施の形態におけるデュアルゲー
トオキサイドを有する半導体装置の製造方法の第９工程
を示す概略断面図である。

【図１０】 本発明の一実施の形態におけるデュアルゲ
ートオキサイドを有する半導体装置の製造方法の第１０
工程を示す概略断面図である。

【図１１】 本発明の一実施の形態におけるデュアルゲ
ートオキサイドを有する半導体装置の製造方法の第１１
工程を示す概略断面図である。

【図１２】 本発明の一実施の形態におけるデュアルゲ
ートオキサイドを有する半導体装置の製造方法の第１２
工程を示す概略断面図である。

【図１３】 本発明の一実施の形態におけるデュアルゲ
ートオキサイドを有する半導体装置の製造方法の第１３
工程を示す概略断面図である。

【図１４】 本発明の一実施の形態におけるデュアルゲ
ートオキサイドを有する半導体装置の製造方法の第１４
工程を示す概略断面図である。

【図１５】 従来のデュアルゲートオキサイドを有する
半導体装置の製造方法の第１工程を示す概略断面図であ
る。

【図１６】 従来のデュアルゲートオキサイドを有する
半導体装置の製造方法の第２工程を示す概略断面図であ
る。

【図１７】 従来のデュアルゲートオキサイドを有する
半導体装置の製造方法の第３工程を示す概略断面図であ
る。

【図１８】 従来のデュアルゲートオキサイドを有する
半導体装置の製造方法の第４工程を示す概略断面図であ
る。

【図１９】 従来のデュアルゲートオキサイドを有する
半導体装置の製造方法の第５工程を示す概略断面図であ
る。

【図２０】 従来のデュアルゲートオキサイドを有する
半導体装置の製造方法の第６工程を示す概略断面図であ
る。

【図２１】 従来のデュアルゲートオキサイドを有する
半導体装置の製造方法の第７工程を示す概略断面図であ
る。

【図２２】 従来のデュアルゲートオキサイドを有する
半導体装置の製造方法の第８工程を示す概略断面図であ
る。

【図２３】 従来のデュアルゲートオキサイドを有する
半導体装置の製造方法の第９工程を示す概略断面図であ
る。

【符号の説明】

１ シリコン基板、３ 第１のゲート絶縁層、４ 第１
のゲート電極層、５ハードマスク層、８ 第１の側壁絶
縁層、９ 第２のゲート絶縁層、１０ 第２のゲート電
極層。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 メモリ回路とロジック回路とを同一チッ
   プ内に混載した半導体装置であって、 主表面を有する半導体基板と、 前記半導体基板の前記メモリ回路の形成領域内の主表面
   上に形成された第１のゲート絶縁層と、 前記第１のゲート絶縁層上に形成された第１のゲート電
   極層と、 前記第１のゲート電極層上に形成された絶縁層よりなる
   ハードマスク層と、 前記第１のゲート電極層と前記ハードマスク層との側壁
   を覆い、かつ前記ハードマスク層と異なる材質を含む第
   １の側壁絶縁層と、 前記半導体基板の前記ロジック回路の形成領域内の主表
   面上に形成され、かつ前記第１のゲート絶縁層と異なる
   膜厚を有する第２のゲート絶縁層と、 前記第２のゲート絶縁層上に形成された第２のゲート電
   極層と、 前記第２のゲート電極層の側壁を覆い、かつ前記ハード
   マスク層と異なる材質を含む第２の側壁絶縁層とを備え
   た、半導体装置。
2. 【請求項２】 前記第１のゲート電極層の下側領域を挟
   むように前記半導体基板の主表面に形成されたソース／
   ドレインを構成する１対の第１不純物領域と、 前記第２のゲート電極層の下側領域を挟むように前記半
   導体基板の主表面に形成されたソース／ドレインを構成
   する１対の第２不純物領域とをさらに備えた、請求項１
   に記載の半導体装置。
3. 【請求項３】 前記第１不純物領域の表面に接する第１
   のシリサイド層と、 前記第２不純物領域の表面に接する第２のシリサイド層
   と、 前記第２のゲート電極層の上面に接する第３のシリサイ
   ド層とをさらに備えた、請求項２に記載の半導体装置。
4. 【請求項４】 前記第１、第２および第３のシリサイド
   層は、チタンシリサイド、コバルトシリサイドおよびニ
   ッケルシリサイドよりなる群より選ばれる１種以上のシ
   リサイドを含む、請求項３に記載の半導体装置。
5. 【請求項５】 前記ハードマスク層はシリコン窒化膜と
   ＴＥＯＳ酸化膜との積層膜よりなり、前記第１の側壁絶
   縁層はシリコン窒化膜単層よりなる、請求項１に記載の
   半導体装置。
6. 【請求項６】 メモリ回路とロジック回路とを同一チッ
   プ内に混載した半導体装置の製造方法であって、 半導体基板の主表面に第１のゲート絶縁層を形成する工
   程と、 前記第１のゲート絶縁層上に第１のゲート用導電層を形
   成する工程と、 前記メモリ回路の形成領域内であって、前記第１のゲー
   ト用導電層上にパターニングされた絶縁層よりなるハー
   ドマスク層を形成する工程と、 前記ハードマスク層をマスクとして前記第１のゲート用
   導電層をエッチングして第１のゲート電極層を形成する
   工程と、 前記第１のゲート電極層と前記ハードマスク層とを覆う
   ように、前記ハードマスク層と異なる材質を含む第１の
   絶縁層を形成する工程と、 少なくとも前記ハードマスク層の表面が露出するまで前
   記第１の絶縁層の表面全面に異方性のドライエッチング
   を施すことで、前記第１のゲート電極層と前記ハードマ
   スク層との側壁を覆うように前記第１の絶縁層を第１の
   側壁絶縁層として残存させるとともに、前記第１の側壁
   絶縁層と前記第１のゲート電極層とから露出した前記第
   １のゲート絶縁層を除去して前記半導体基板の表面を露
   出させる工程と、 露出した前記半導体基板の主表面に前記第１のゲート絶
   縁層と異なる膜厚の第２のゲート絶縁層を形成する工程
   と、 前記ロジック回路の形成領域内であって、前記第２のゲ
   ート絶縁層上にパターニングされた導電層よりなる第２
   のゲート電極層を形成する工程と、 前記第２のゲート電極層、前記第１の側壁絶縁層および
   前記ハードマスク層を覆うように第２の絶縁層を形成す
   る工程と、 少なくとも前記ハードマスク層の表面が露出するまで前
   記第２の絶縁層の表面全面に異方性のドライエッチング
   を施すことで、前記第２のゲート電極層の側壁を覆うよ
   うに前記第２の絶縁層を第２の側壁絶縁層として残存さ
   せるとともに、前記第２の側壁絶縁層と前記第２のゲー
   ト電極層とから露出した前記第２のゲート絶縁層を除去
   する工程とを備えた、半導体装置の製造方法。
7. 【請求項７】 前記第１のゲート電極層をマスクとして
   前記半導体基板に不純物を導入することで、前記第１の
   ゲート電極層の下側領域を挟むように前記半導体基板の
   主表面に１対の第１低濃度不純物領域を形成する工程
   と、 前記第２のゲート電極層をマスクとして前記半導体基板
   に不純物を導入することで、前記第２のゲート電極層の
   下側領域を挟むように前記半導体基板の主表面に１対の
   第２低濃度不純物領域を形成する工程と、 前記第１のゲート電極層と前記第１の側壁絶縁層とをマ
   スクとして前記半導体基板に不純物を導入することで、
   前記第１のゲート電極層と前記第１の側壁絶縁層との下
   側領域を挟むように前記半導体基板の主表面に１対の第
   １高濃度不純物領域を形成することで、前記第１低濃度
   不純物領域と前記第１高濃度不純物領域とで第１のソー
   ス／ドレイン領域を構成する工程と、 前記第２のゲート電極層と前記第２の側壁絶縁層とをマ
   スクとして前記半導体基板に不純物を導入することで、
   前記第２のゲート電極層と前記第２の側壁絶縁層との下
   側領域を挟むように前記半導体基板の主表面に１対の第
   １高濃度不純物領域を形成することで、前記第２低濃度
   不純物領域と前記第２高濃度不純物領域とで第２のソー
   ス／ドレイン領域を構成する工程とをさらに備えた、請
   求項６に記載の半導体装置の製造方法。
8. 【請求項８】 前記第２のゲート電極層表面、前記ハー
   ドマスク層表面および前記第１および第２のソース／ド
   レイン領域表面に接するように金属層を形成する工程
   と、 前記金属層が前記第２のゲート電極層と接する部分およ
   び前記第１および第２のソース／ドレイン領域と接する
   部分をシリサイド化させ、前記第１のソース／ドレイン
   領域表面に第１のシリサイド層と、前記第２のソース／
   ドレイン領域表面に第２のシリサイド層と、前記第２の
   ゲート電極層表面に第３のシリサイド層とを形成する工
   程とを備えた、請求項７に記載の半導体装置の製造方
   法。
9. 【請求項９】 前記金属層は、チタン、コバルトおよび
   ニッケルよりなる群より選ばれる１種以上の金属を含ん
   でいる、請求項８に記載の半導体装置の製造方法。