KR20000004880A - 반도체 장치 및 그 제조 방법 - Google Patents

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사또시 이이다
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

실리콘 기판(1)의 메모리 회로 형성 영역 내에는, 제1 게이트 절연층(3) 상에 제1 게이트 전극층(4)과 하드 마스크층(5)이 형성되어 있다. 논리 회로 형성 영역 내에는 제1 게이트 절연층(3)과 다른 두께막을 갖는 제2 게이트 절연층(9) 상에는 게이트 전극층(10)이 형성되어 있다. 제1 및 제2 측벽 절연층(8, 14)은 하드 마스크층(5)과 다른 재질로 이루어져 있다.
이에 따라 게이트 절연층의 절연 내압 불량의 발생을 방지할 수 있는 듀얼 게이트 옥사이드를 갖는 반도체 장치 및 제조 방법이 얻어진다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 특정적으로는, 1개의 디바이스 중에 막 두께가 다른 복수의 게이트 절연층을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근, 반도체 장치의 집적화·통합화에 따라, 1개의 칩 내에 막 두께가 다른 게이트 산화막을 갖는 디바이스(듀얼 게이트 옥사이드 디바이스)가 증가하고 있다. 특히, DRAM(Dynamic Random Access Memory)을 비롯한 메모리 디바이스와 논리 디바이스를 함께 배치한 것에 있어서, 듀얼 게이트 옥사이드의 증가가 현저하게 되어 있다. 이러한 듀얼 게이트 옥사이드의 제조 방법은, 예를 들면 특개 평4-260364호 공보에 개시되어 있다. 이하, 이 공보에 개시된 기술을 종래의 기술로서 설명한다.
도 15∼도 23은 종래의 듀얼 게이트 옥사이드를 갖는 반도체 장치의 제조 방법을 공정순으로 나타낸 개략 단면도이다. 우선 도 15를 참조하여, 실리콘 기판(101)의 표면에, LOCOS(Local Oxidation of Silicon)법에 의해, 소자 분리 절연층(102)이 형성된다. 이 후, 열 산화법에 의해, 실리콘 기판(101)의 표면에 제1 게이트 산화막(103)이 형성된다.
도 16을 참조하여, 표면 전면을 덮도록 화학적 기상 성장법에 의해, 다결정 실리콘막(104)이 형성된다. 다결정 실리콘막(104) 상에, 포토레지스트(105)가 도포된 후, 감광·현상 처리가 실시되어 레지스트 패턴(105)으로 된다. 이 레지스트 패턴(105)을 마스크로 하여 다결정 실리콘막(104)에 에칭이 실시된다. 이 후, 레지스트 패턴(105)이 제거된다.
도 17을 참조하여, 상기한 에칭에 의해, 제1 트랜지스터 형성 영역에 제1 게이트 전극층(104)이 형성된다. 이 후, 제2 트랜지스터 형성 영역을 덮고, 제1 트랜지스터 형성 영역을 노출하는 레지스트 패턴(도시하지 않음)이 통상의 사진 제판 기술에 의해 형성된다. 이 레지스트 패턴을 마스크로 하여 이온 주입을 실시함으로써, 실리콘 기판(101) 표면에 비교적 저농도의 1쌍의 불순물 영역(107a)이 형성된다. 이 후, 레지스트 패턴이 제거된다.
도 18을 참조하여, 화학적 기상 성장법에 의해, 표면 전면에 실리콘 산화막(108: 일점 쇄선 부분)이 형성된다. 이 실리콘 산화막(108)의 전면에 이방성 에칭이 실시된다. 이것에 의해, 제1 게이트 전극층(104) 측벽에만 실리콘 산화막(108)이 측벽 절연층으로서 잔존됨과 동시에, 이 측벽 절연층(108) 및 게이트 전극층(104)으로부터 노출하는 부분의 제1 게이트 산화막(103)이 제거된다.
도 19를 참조하여, 예를 들면 불화 수소 등으로 소위 라이트 에칭이 행해지고, 실리콘 기판(101)의 표층에 형성되어 있는 자연 산화막이 제거된다. 이 후, 노출하고 있는 실리콘 기판(101)의 상면에, 열 산화법에 의해, 제1 게이트 산화막(103)과는 막 두께가 다른 제2 게이트 산화막(109)이 형성된다.
도 20을 참조하여, 제2 게이트 산화막(109)의 표면 전면 상에 다결정 실리콘막(110)이 형성된다. 이 다결정 실리콘막(110) 상에 통상의 사진 제판 기술에 의해 레지스트 패턴(111)이 형성되고, 이 레지스트 패턴(111)을 마스크로 하여 다결정 실리콘막(110)에 에칭이 실시된다. 이 후, 레지스트 패턴(111)이 제거된다.
도 21을 참조하여, 상기한 에칭에 의해, 제2 트랜지스터 형성 영역에 제2 게이트 전극층(110)이 형성된다. 이 후, 제1 트랜지스터 형성 영역을 덮도록 통상의 사진 제판 기술에 의해 레지스트 패턴(도시하지 않음)이 형성된다. 이 레지스트 패턴을 마스크로 하여 이온 주입을 실시함으로써, 실리콘 기판(101) 표면에 비교적 저농도의 1쌍의 불순물 영역(113a)이 형성된다. 이 후, 레지스트 패턴이 제거된다.
도 22를 참조하여, 도 18의 프로세스로 설명한 바와 마찬가지의 방법에 의해, 제2 게이트 전극층(110)의 측벽을 덮도록, 실리콘 산화막 등으로 이루어지는 측벽 절연층(114)이 형성된다.
도 23을 참조하여, 제1 및 제2 게이트 전극층(104, 110), 측벽 절연층(108, 114), 필드 산화막(102) 등을 마스크로 하여 이온 주입을 실시함으로써, 실리콘 기판(101)의 표면에, 비교적 고농도의 불순물 영역(107b, 113b)이 형성된다. 이 비교적 저농도의 불순물 영역(107a)과 비교적 고농도의 불순물 영역(107b)에 의해 LDD(Llghtly Doped Drain) 구조의 소스/드레인 영역(107)이 구성되고, 또한 비교적 저농도의 불순물 영역(113a)과 비교적 고농도의 불순물 영역(113b)에 의해 LDD 구조의 소스/드레인 영역(113)이 구성된다. 이에 따라, 상호 막 두께가 다른 게이트 산화막(103, 109)을 갖는 MOS(Metal Oxide Semiconductor) 트랜지스터(120A, 120B)가 형성된다.
이 제조 방법에서는, 제1 게이트 산화막(103)은 도 15에 도시한 바와 같이 1회의 열산화 처리로 형성되고, 또한 제2 게이트 산화막(109)도 도 19에 도시한 바와 같이 1회의 열산화 처리로 형성된다. 이 때문에, 제1 및 제2 게이트 산화막(103, 109)은 설계막 두께에 대해 고정밀도로 형성되고, 또한 불순물을 포함하지 않고서 고순도로 형성된다. 따라서, 고내압의 제1 및 제2 게이트 산화막(103, 109)을 얻을 수 있다.
그러나, 종래의 듀얼 게이트 옥사이드를 갖는 반도체 장치의 제조 방법에서는, 게이트 전극층이 플라즈마에 노출됨에 따라, 게이트 산화막의 절연 내압 불량이 생긴다고 하는 문제점이 있었다. 이하, 그점에 대해 상세히 설명한다.
종래의 제조 방법에서는, 도 17에 도시한 바와 같이 제1 게이트 전극층(104)이 형성된 후, 도 18에 도시한 바와 같이 측벽 절연층(108)이 형성된다. 이 때, 실리콘 산화막(108: 일점 쇄선 부분)이 전면에 형성된 후에, 제1 게이트 전극층(104)의 상면이 노출될 때까지 실리콘 산화막(108)에 전면 이방성 에칭이 실시된다. 이 때문에, 제1 게이트 전극층(104)의 상면은, 이 전면 이방성 에칭시에 플라즈마에 노출되게 된다.
또한, 도 21에 도시한 바와 같이 제2 게이트 전극층(110)이 형성된 후에도, 도 22에 도시한 바와 같이 측벽 절연층(114)이 형성된다. 이 때, 도 21에 있어서 제1 게이트 전극층(104) 상의 실리콘 산화막(109)의 막 두께가 매우 얇기 때문에, 측벽 절연층(114) 형성을 위한 전면 이방성 에칭시에 제1 게이트 전극층(104)의 상면이 노출된다. 이 때문에, 제1 게이트 전극층(104)의 상면은 측벽 절연층(114) 형성시의 전면 이방성 에칭시에도 플라즈마에 노출되게 된다.
이와 같이 종래의 제조 방법에서는, 상호 막 두께가 다른 제1 및 제2 게이트 산화막(103, 109)을 별개로 형성해야하기 때문에, 제1 게이트 전극층(104) 상면이 플라즈마에 복수회 노출되게 된다. 이것에 의해, 에칭종·반응 생성물이 제1 게이트 전극층(104)에 다수 주입되고, 이에 따라 제1 게이트 전극층(104)의 상면에는 다수의 전하가 도입된다. 상면에 도입된 전하는 제1 게이트 전극층(104) 내의 전하의 분포의 불균일함을 완화하기 위해, 제1 게이트 전극층(104)의 하면측으로 이동하려고 한다. 그 때에, 제1 게이트 산화막(103) 내에 전하가 들어가서 축적됨으로써 제1 게이트 산화막(103)에 차지업이 현저하게 생기고, 제1 게이트 산화막(103)의 절연 내압 불량이 생기게 된다.
본 발명의 목적은 게이트 절연층의 절연 내압 불량의 발생을 방지할 수 있는 듀얼 게이트 옥사이드를 갖는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 반도체 장치는 메모리 회로와 논리 회로를 동일 칩 내에 함께 배치한 반도체 장치에 있어서, 반도체 기판과, 제1 및 제2 게이트 절연층과, 제1 및 제2 게이트 전극층과, 하드 마스크층과, 제1 및 제2 측벽 절연층을 구비하고 있다. 반도체 기판은 주표면을 갖고 있다. 제1 게이트 절연층은, 반도체 기판의 메모리 회로의 형성 영역 내의 주표면 상에 형성되어 있다. 제1 게이트 전극층은 제1 게이트 절연층 상에 형성되어 있다. 하드 마스크층은 제1 게이트 전극층 상에 형성된 절연층으로 이루어져 있다. 제1 측벽 절연층은 제1 게이트 전극층과 하드 마스크층과의 측벽을 덮고, 또한 하드 마스크층과 다른 재질로 이루어져 있다. 제2 게이트 절연층은 반도체 기판의 논리 회로의 형성 영역 내의 주표면 상에 형성되고, 또한 제1 게이트 전극층과 막 두께가 서로 다르다. 제2 게이트 전극층은 제2 게이트 절연층 상에 형성되어 있다. 제2 측벽 절연층은 제2 게이트 전극층의 측벽을 덮고, 또한 하드 마스크층과 다른 재질로 이루어져 있다.
본 발명의 반도체 장치에서는, 제1 게이트 전극층 상에는 제1 및 제2 측벽 절연층과 다른 재질로 이루어지는 하드 마스크층이 형성되어 있다. 이 때문에, 제1 및 제2 측벽 절연층 형성을 위한 전면 이방성 에칭시에, 제1 게이트 전극층의 상면이 노출하는 일이 없기 때문에, 플라즈마에 노출되어지는 경우도 없다. 따라서, 상기 전면 이방성 에칭시에, 제1 게이트 전극층은 그 상면에 에칭종·반응 생성물을 주입하는 일은 없기 때문에, 이들에 의한 제1 게이트 절연층의 차지 업도 생기지 않는다. 따라서, 제1 게이트 절연층의 절연 내압 불량의 발생을 억제할 수 있다.
상기한 반도체 장치에 있어서, 바람직하게는, 제1 게이트 전극층의 하측 영역을 개재하여 반도체 기판의 주표면에 형성된 소스/드레인을 구성하는 1쌍의 제1 불순물 영역과, 제2 게이트 전극층의 하측 영역을 개재하여 반도체 기판의 주표면에 형성된 소스/드레인을 구성하는 1쌍의 제2 불순물 영역이 더 구비되어 있다.
이에 따라, 메모리 회로, 논리 회로를 구성하는 각 트랜지스터의 소스/드레인을 형성할 수 있다.
상기한 반도체 장치에 있어서 바람직하게는, 제1 불순물 영역의 표면에 접하는 제1 실리사이드층과, 제2 불순물 영역의 표면에 접하는 제2 실리사이드층과, 제2 게이트 전극층의 상면에 접하는 제3 실리사이드층이 더 구비되어 있다.
이 제1∼제3 실리사이드층에 의해, 소스/드레인 영역 및 게이트 전극층의 저저항화를 도모할 수 있어, 고속 동작이 가능해진다.
상기한 반도체 장치에 있어서 바람직하게는, 제1, 제2 및 제3 실리사이드층은, 티탄실리사이드, 코발트실리사이드 및 니켈실리사이드로 이루어지는 군으로 선택되는 1종 이상의 실리사이드를 포함하고 있다.
이에 따라, 각 조건에 알맞는 실리사이드층을 선택할 수 있다.
본 발명의 반도체 장치의 제조 방법은 메모리 회로와 논리 회로를 동일 칩 내에 함께 배치한 반도체 장치의 제조 방법으로서, 이하의 공정을 구비하고 있다.
우선 반도체 기판의 주표면에 제1 게이트 절연층이 형성된다. 그리고 제1 게이트 절연층 상에 제1 게이트용 도전층이 형성된다. 그리고 메모리 회로의 형성 영역 내에서 제1 게이트용 도전층상에 패터닝된 절연층으로 이루어지는 하드 마스크 층이 형성된다. 그리고 하드 마스크층을 마스크로 하여 제1 게이트용 도전층이 에칭되어 제1 게이트 전극층이 형성된다. 그리고 제1 게이트 전극층과 하드 마스크층을 덮도록, 하드 마스크층과 다른 재질로 이루어지는 제1 절연층이 형성된다. 그리고, 적어도 하드 마스크층의 표면이 노출될 때까지 제1 절연층의 표면 전면에 이방성의 드라이 에칭이 실시됨으로써, 제1 게이트 절연층과 하드 마스크층과의 측벽을 덮도록 제1 절연층이 제1 측벽 절연층으로서 잔존됨과 동시에, 제1 측벽 절연층과 제1 게이트 전극층으로부터 노출한 제1 게이트 절연층이 제거되어 반도체 기판의 표면이 노출된다. 그리고 노출된 반도체 기판의 주표면에 제1 게이트 절연층과 막 두께가 다른 제2 게이트 절연층이 형성된다. 그리고 논리 회로의 형성 영역 내에서, 제2 게이트 절연층 상에 패터닝된 도전층으로 이루어지는 제2 게이트 전극층이 형성된다. 그리고 제2 게이트 전극층, 제1 측벽 절연층 및 하드 마스크층을 덮도록 제2 절연층이 형성된다. 그리고 적어도 하드 마스크층의 표면이 노출될 때까지 제2 절연층의 표면 전면에 이방성의 드라이 에칭을 실시함으로써, 제2 게이트 전극층의 측벽을 덮도록 제2 절연층이 제2 측벽 절연층으로서 잔존됨과 동시에, 제2 측벽 절연층과 제2 게이트 전극층으로부터 노출한 제2 게이트 절연층이 제거된다.
본 발명의 반도체 장치의 제조 방법에서는, 제1 게이트 전극층 상에는 제1 및 제2 측벽 절연층과 다른 재질로 이루어지는 하드 마스크층이 형성된다. 이 때문에, 제1 및 제2 측벽 절연층의 형성을 위한 전면 드라이 에칭시에, 제1 게이트 전극층의 상면이 노출하는 일이 없기 때문에, 플라즈마에 노출되는 경우도 없다. 따라서, 상기 전면 드라이 에칭시에, 제1 게이트 전극층은 그 상면에 에칭종·반응 생성물을 주입하는 일이 없기 때문에, 이들에 의한 제1 게이트 절연층의 차지 업도 생기지 않는다. 따라서, 제1 게이트 절연층의 절연 내압 불량의 발생을 억제할 수 있다.
상기한 반도체 장치의 제조 방법에 있어서 바람직하게는, 이하의 공정이 더 구비되고 있다.
제1 게이트 전극층을 마스크로 하여 반도체 기판에 불순물이 도입됨으로써, 제1 게이트 전극층의 하측 영역을 개재하여 반도체 기판의 주표면에 1쌍의 저농도 불순물 영역이 형성된다. 그리고 제2 게이트 전극층을 마스크로 하여 반도체 기판에 불순물이 도입됨으로써, 제2 게이트 전극층의 하측 영역을 개재하여 반도체 기판의 주표면에 1쌍의 제2 저농도 불순물 영역이 형성된다. 그리고 제1 게이트 전극층과 제1 측벽 절연층을 마스크로 하여 반도체 기판에 불순물이 도입됨으로써, 제1 게이트 전극층과 제1 측벽 절연층과의 하측 영역을 개재하여 반도체 기판의 주표면에 1쌍의 제1 고농도 불순물 영역이 형성됨으로써, 제1 저농도 불순물 영역과 제1 고농도 불순물 영역에서 제1 소스/드레인 영역이 구성된다. 그리고 제2 게이트 전극층과 제2 측벽 절연층을 마스크로 하여 반도체 기판에 불순물이 도입됨으로써, 제2 게이트 전극층과 제2 측벽 절연층과의 하측 영역을 개재하여 반도체 기판의 주표면에 1쌍의 제2 고농도 불순물 영역이 형성됨으로써, 제2 저농도 불순물 영역과 제2 고농도 불순물 영역에서 제2 소스/드레인 영역이 구성된다.
이에 따라, 메모리 회로, 논리 회로를 구성하는 각 트랜지스터의 소스/드레인을 형성할 수 있다.
상기한 반도체 장치의 제조 방법에 있어서 바람직하게는, 제2 게이트 전극층 표면, 하드 마스크층 표면 및 제1 및 제2 소스/드레인 표면에 접하도록 금속층을 형성하는 공정과, 금속층이 제2 게이트 전극층과 접하는 부분 및 제1 및 제2 소스/드레인 영역과 접하는 부분을 실리사이드화시키고, 제1 소스/드레인 영역 표면에 제1 실리사이드층과, 제2 소스/드레인 영역 표면에 제2 실리사이드층과, 제2 게이트 전극층 표면에 제3 실리사이드층을 형성하는 공정이 더 구비되어 있다.
이 제1∼제3 실리사이드층에 의해, 소스/드레인 영역 및 게이트 전극층의 저저항화를 도모할 수 있어, 고속 동작이 가능해진다.
상기한 반도체 장치의 제조 방법에 있어서 바람직하게는, 금속층은 티탄, 코발트 및 니켈로 이루어지는 군으로 선택되는 1종 이상의 금속을 포함하고 있다.
이에 따라서, 각 조건에 적합한 실리사이드층을 선택할 수 있다.
도 1 내지 도 14는 본 발명의 한 실시예에 있어서의 듀얼 게이트 옥사이드를 갖는 반도체 장치의 제조 방법을 공정순으로 나타낸 개략 단면도.
도 15 내지 도 23은 종래의 듀얼 게이트 옥사이드를 갖는 반도체 장치의 제조 방법을 공정순으로 나타낸 개략 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 실리콘 기판
3 : 제1 게이트 절연층
4 : 제1 게이트 전극층
5 : 하드 마스크층
8 : 제1 측벽 절연층
9 : 제2 게이트 절연층
10 : 제2 게이트 전극층
이하 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
우선 도 1을 참조하여, 실리콘 기판(1)의 표면에, 예를 들면 LOCOS법에 의해, 필드 산화막으로 이루어지는 소자 분리 절연층(2)이 형성된다. 이 후, 예를 들면 열산화법에 의해 실리콘 산화막으로 이루어지는 제1 게이트 절연층(3)이 실리콘 기판(1)의 표면에 형성된다.
도 2를 참조하여, 실리콘 기판(1)의 표면 전면에 제1 게이트용 도전층(4)과, 하드 마스크층(5)이 순서대로 적층하여 형성된다. 여기서 제1 게이트용 도전층(4)에는, 예를 들면 불순물이 도핑된 다결정 실리콘막, 비정질 실리콘막 등의 단층막이나, W (텅스텐) 폴리사이드막, Ti(티탄) 폴리사이드막 등의 적층막이 이용된다. 또한, 하드 마스크층(5)에는, 예를 들면 TEOS 산화막, 실리콘 질화막 등이 이용된다.
이 후, 하드 마스크층(5) 상에, 통상의 사진 제판 기술에 의해 레지스트 패턴(도시하지 않음)이 형성된다. 이 레지스트 패턴을 마스크로 하여 하드 마스크층(5)에 에칭을 실시함으로써, 하드 마스크층(5)이 패터닝된다. 이 후, 애칭 처리에 의해 하드 마스크층(5) 상의 레지스트 패턴이 제거된다.
다음에 패터닝된 하드 마스크층(5)을 마스크로 하여 제1 게이트용 도전층(4)에 이방성 에칭이 실시된다. 이에 따라, 제1 게이트용 도전층(4)이 패터닝되어 메모리 회로 형성 영역에 제1 게이트 전극층(4)이 형성된다.
도 3을 참조하여, 통상의 사진 제판 기술에 의해, 논리 회로 형성 영역 상을 덮는 레지스트 패턴(6)이 형성되고, 이 레지스트 패턴(6)을 마스크로 하여 실리콘 기판(1)의 표면에 이온 주입이 실시된다. 이에 따라, 제1 게이트 전극층(4)의 하측 영역을 개재하여 실리콘 기판(1)의 표면에 비교적 저농도의 1쌍의 불순물 영역(7a)이 형성된다. 이 후, 레지스트 패턴(6)이 애싱 처리(ashing)에 의해 제거된다.
도 4를 참조하여, 실리콘 기판(1)의 표면 전면에 하드 마스크층(5)과는 다른 재질, 예를 들면 실리콘 산화막 등으로 이루어지는 절연층(8)이 성막된다. 이 후, 적어도 하드 마스크층(5)의 상면이 노출될 때까지 절연층(8)의 전면에 이방성의 드라이 에칭에 의한 에치백이 실시된다.
도 5를 참조하여, 이에 따라, 제1 게이트 전극층(4) 및 하드 마스크층(5)의 측벽을 덮도록 절연층(8)이 측벽 절연층으로서 잔존된다. 또한, 이 측벽 절연층(8) 및 제1 게이트 전극층(4)으로부터 노출된 부분의 제1 게이트 절연층(3)이 제거되고 실리콘 기판(1)의 표면이 노출된다.
도 6을 참조하여, 예를 들면, 열산화가 실시되고, 제1 게이트 절연층(3)과 다른 막 두께로, 예를 들면 실리콘 산화막으로 이루어지는 제2 게이트 절연층(9)이 형성된다.
도 7을 참조하여, 실리콘 기판(1)의 표면 전면에, 제2 게이트용 도전층(10)이 성막된다. 이 제2 게이트용 도전층(10)은, 예를 들면 불순물이 도핑된 다결정 실리콘막이나 비정질 실리콘막 등의 단층막으로 이루어져 있다. 이 후, 제2 게이트용 도전층(10) 상에, 통상의 사진 제판 기술에 의해 레지스트 패턴(11)이 형성된다. 이 레지스트 패턴(11)을 마스크로 하여 제2 게이트용 도전층(10)에 이방성 에칭이 실시된다. 이 후, 레지스트 패턴(11)이 애싱 처리에 의해 제거된다.
도 8을 참조하여, 이 이방성 에칭에 의해, 논리 회로 형성 영역에 제2 게이트 전극층(10)이 형성된다.
도 9를 참조하여, 통상의 사진 제판 기술에 의해, 메모리 회로 형성 영역을 덮는 레지스트 패턴(12)이 형성되고, 이 레지스트 패턴(12)을 마스크로 하여 실리콘 기판(1)에 이온 주입이 실시된다. 이 이온 주입에 의해, 제2 게이트 전극층(10)의 하측 영역을 개재하여 비교적 저농도의 1쌍의 불순물 영역(13a)이 형성된다. 이 후, 레지스트 패턴(12)이 애싱 처리에 의해 제거된다.
도 10을 참조하면, 실리콘 기판(1)의 표면 전면에, 하드 마스크층(5)과 다른 재질, 예를 들면 실리콘 산화막 등으로 이루어지는 절연층(14)이 형성된다. 이 절연층(14)의 전면에, 이방성의 드라이 에칭에 의한 에치백이 실시된다.
도 11을 참조하면, 이 에치백에 의해, 제2 게이트 전극층(14)의 측벽을 덮도록 절연층(14)이 측벽 절연층으로서 잔존된다. 또한, 측벽 절연층(14)과 제2 게이트 전극층(10)으로부터 노출된 부분의 제2 게이트 절연층(9)이 제거되어 실리콘 기판(1)의 표면이 노출된다.
도 12를 참조하면, 메모리 회로 형성 영역과 논리 회로 형성 영역에 별개로 또는 일괄로 이온 주입이 실시된다. 이에 따라, 메모리 회로 형성 영역 내에는 실리콘 기판(1)의 표면에 비교적 고농도의 1쌍의 불순물 영역(7b)이 형성되고, 논리 회로 형성 영역 내에는 비교적 고농도의 1쌍의 불순물 영역(13b)이 형성된다. 비교적 저농도의 불순물 영역(7a)과 비교적 고농도의 불순물 영역(7b)에 의해 LDD(Lightly Doped Drain) 구조의 소스/드레인(7)이 구성된다. 또한 비교적 저농도의 불순물 영역(13a)과 비교적 고농도의 불순물 영역(13b)에 의해 LDD 구조의 소스/드레인 영역이 구성된다.
도 13을 참조하면, 실리콘 기판(1)의 표면 전면에, 예를 들면 Ti, Co, Ni 등으로 이루어지는 금속막(15)이 성막된다. 이 후, 열 처리가 실시되고, 금속막(15)이 제2 게이트 전극층(10)에 접하고 있는 부분, 소스/드레인 영역(7, 13)에 접하고 있는 부분이 실리사이드화된다. 이 후, 미반응의 금속막(15)이 H2SO4/H2O2등의 웨트 처리(wet processing)에 의해 제거된다.
도 14를 참조하면, 상기한 실리사이드화에 의해, 제2 게이트 전극층(10)의 표면에는 실리사이드층(15a)이, 소스/드레인 영역(7, 13)의 각 표면에는 실리사이드층(15b)이 각각 형성된다. 이 실리사이드층(15a, 15b)에 의해, 보다 고속성이 요구되는 논리 회로 내의 트랜지스터의 게이트 전극층 및 반도체 기판이 저저항화되고, 트랜지스터 특성이 향상된다.
상기한 방법으로 제조된 본 실시예의 반도체 장치의 구성에 대해 이하에 설명한다.
도 14를 참조하면, 실리콘 기판(1)의 표면에는, 메모리 회로 형성 영역 및 논리 회로 형성 영역을 분리하기 위한 소자 분리 절연층(2)이 형성되어 있다. 메모리 회로 형성 영역 내에는 MIS(Metal Insulated Semiconductor) 트랜지스터(20A)가, 논리 회로 형성 영역 내에는 MIS 트랜지스터(20B)가 각각 형성되어 있다.
MIS 트랜지스터(20A)는, 실리콘 기판(1)의 표면에 형성된 1쌍의 소스/드레인 영역(7)과, 그 1쌍의 소스/드레인 영역(7)에 끼워지는 영역 상에 제1 게이트 절연층(3)을 통해 형성된 제1 게이트 전극층(4)을 갖고 있다. 1쌍의 소스/드레인 영역(7)은 비교적 저농도의 불순물 영역(7a)과 비교적 고농도의 불순물 영역(7b)을 갖고 있고, 그 표면에는 실리사이드층(15b)이 형성되어 있다. 제1 게이트 전극층(4) 상에는 하드 마스크층(5)이 형성되어 있고, 제1 게이트 전극층(4) 및 하드 마스크층(5)의 측벽을 덮도록, 하드 마스크층(5)과 다른 재질로 이루어지는 측벽 절연층(8)이 형성되어 있다.
MIS 트랜지스터(20B)는 실리콘 기판(1)의 표면에 형성된 1쌍의 소스/드레인 영역(13)과, 그 1쌍의 소스/드레인 영역(13)에 끼워지는 영역 상에 제2 게이트 절연층(9)을 통해 형성된 제2 게이트 전극층(10)을 갖고 있다. 소스/드레인 영역(13)은 비교적 저농도의 불순물 영역(13a)과 비교적 고농도의 불순물 영역(13b)을 갖고 있고, 그 표면에는 실리사이드층(15b)이 형성되어 있다. 제2 게이트 절연층(9)은 제1 게이트 절연층(3)과 다른 막 두께(예를 들면 얇은 막 두께)를 갖고 있다. 또한 제2 게이트 전극층(10)의 표면 상에는 실리사이드층(15a)이 형성되어 있고, 제2 게이트 전극층(10) 및 실리사이드층(15a)의 측벽을 덮도록, 하드 마스크층(5)과 다른 재질로 이루어지는 측벽 절연층(14)이 형성되어 있다.
다음에 하드 마스크층(5)과 측벽 절연층(8)과의 두께막 재질에 대해 상세히 설명한다.
하드 마스크층(5)과 측벽 절연층(8)과는 다른 재질로 이루어져 있다.
하드 마스크층(5)에는, 예를 들면 TEOS 산화막, 실리콘 산화막 또는 실리콘 질화막/TEOS 산화막의 적층막 등이 이용되고, 측벽 절연층(8)에는, 예를 들면 TEOS 산화막, 실리콘 질화막 등이 이용된다.
하드 마스크층(5)의 막 두께는 TEOS 산화막이나 실리콘 산화막 등의 단층막이 이용되는 경우, 50∼200㎚이다. 또한, 실리콘 산화막/TESO 산화막의 적층막이 하드 마스크층(5)으로서 이용되는 경우, 상층 실리콘 질화막의 막 두께가 30∼100㎚, 하층 TEOS 산화막의 막 두께가 50∼150㎚이다. 측벽 절연층(8)의 막 두께는 30∼100㎚이다. 하드 마스크층(5)과 측벽 절연층(8)과의 적용 막 두께는 반도체 디바이스의 구조나 드라이 에칭 장치의 성능 등에 의해 좌우된다.
하드 마스크층(5) 및 측벽 절연층(8)에 TEOS 산화막, 실리콘 질화막 또는 실리콘 질화막/TEOS 산화막 중 어느 것을 이용하는지는, 반도체 디바이스의 제조에 따라 다르다. 예를 들면, 메모리 회로부의 제조 플로우에 있어서, 2개의 트랜지스터(게이트 전극) 사이의 활성 영역에 도달하는 컨택트 홀(비트라인 컨택트)을 형성할 때, 컨택트홀의 지름과 트랜지스터 사이의 슬릿폭과 사진 제판의 중첩 정밀도와의 조합을 고려하여, 셀프 얼라인으로 컨택트홀을 형성할 필요가 생기는 경우가 있다. 이 경우, 하드 마스크층(5) 및 측벽 절연층(8)은 컨택트홀 형성 시에 에칭 스토퍼막으로서 기능하는 것이 요구되고, 그런 이유로, 층간 산화막(예를 들면, TEOS 산화막, BPTEOS막, NSG막 등)에 대해 에칭 선택비를 취하기 쉬운 실리콘 질화막이 이용된다. 이 경우, 게이트 전극(4) 상에서의 스토퍼막으로서는 하드 마스크층(5)이 게이트 전극(4)의 측벽 부분에서의 스토퍼막으로서는 측벽 절연층(8)이 기능한다. 따라서, 하드 마스크층(5)은 전부가 실리콘 질화막일 필요는 없고, 적어도 컨택트홀 형성시에 에칭 스토퍼로서 기능하는 데에 필요한 막 두께만큼의 실리콘 질화막(이 막 두께는 드라이 에칭 장치의 성능에 의해 좌우된다)이 하드 마스크층(5)의 최표면에 있으면 좋다. 또한, 하드 마스크층(5)을 실리콘 산화막 단층에 형성한 경우, 실리콘 산화막과 비교하여 유전률이 높은 막이 두껍게 층간 내에 잔존하게 된다. 이 때문에, 실리콘 질화막의 막 두께에 따라서는 층간 용량이 증가하여 디바이스의 특성 열화가 생길 가능성이 있기 때문에, 하드 마스크층(5)으로서는 실리콘 질화막/TEOS 산화막의 적층막을 이용하는 것이 바람직하다. 따라서, 이 경우에는 하드 마스크층(5)이 실리콘 질화막/TEOS 산화막의 적층막으로 이루어지며, 측벽 절연층(8)이 실리콘 질화막 단층으로 이루어지는 것이 바람직하다.
본 실시예의 제조 방법에서는, 도 2에 도시한 바와 같이 제1 게이트 전극층(4) 상에 하드 마스크층(5)이 형성된다. 이 때문에, 도 4와 도 5에 도시한 바와 같이 절연층(8)을 전면 에치백한 경우에도, 제1 게이트 전극층(4)의 표면이 노출되지 않고, 그렇기 때문에 제1 게이트 전극층(4)의 표면이 플라즈마에 노출되어지는 경우도 없다. 따라서, 이 전면 에치백시에 제1 게이트 전극층(4)의 상면에 에칭종·반응 생성물이 주입되지 않고, 이들에 의한 제1 게이트 절연층(3)의 현저한 차지업도 생기지 않는다. 따라서, 제1 게이트 절연층(3)의 절연 내압 불량의 발생을 억제할 수 있다.
또한, 제1 게이트 절연층(3)은 도 1에 도시한 바와 같이 1회의 열 산화 처리로 형성되고, 제2 게이트 절연층(9)도 도 8에 도시한 바와 같이 1회의 열 산화 처리로 형성된다. 이 때문에, 제1 및 제2 게이트 절연층(3, 9)은 막 두께 설계에 대해 고정밀도로 형성되고, 또한 불순물을 포함하지 않고서 고순도로 형성된다. 따라서, 고내압의 제1 및 제2 게이트 절연층(3, 9)을 얻을 수 있다.
또, 상술한 방법에서는, 도 10과 도 11에 도시한 측벽 절연층(14) 형성의 공정에 있어서 제2 게이트 전극층(10)이 플라즈마에 노출된다. 그러나, 이 제2 게이트 전극층(10)의 상면이 플라즈마에 노출되는 것은 이 프로세스 1회만이기 때문에, 이것에 의한 제2 게이트 절연층(9)의 차지업은 무시할 수 있을 정도이다. 그러나, 이 제2 게이트 전극층(10)의 상면이 플라즈마에 노출되어지는 것을 방지하고 싶은 경우에는, 메모리 회로 형성 영역의 트랜지스터와 마찬가지로, 도 8의 프로세스에 있어서 제2 게이트 전극층(10) 상에 하드 마스크층이 형성되면 좋다.
또, 이번에 개시된 실시의 형태는 모든 점에서 예시로서, 제한적인 것이 아니라고 생각되어야 한다. 본 발명의 범위는 상기한 설명이 아니라 특허 청구의 범위에 의해 설명되고, 특허 청구의 범위와 균등의 의미 및 범위 내에서의 모든 변경이 포함되는 것이 의도된다.

Claims (3)

  1. 메모리 회로와 논리 회로를 동일 칩 내에 함께 배치한 반도체 장치에 있어서,
    주표면을 갖는 반도체 기판(1)과,
    상기 반도체 기판(1)의 상기 메모리 회로의 형성 영역 내의 주표면 상에 형성된 제1 게이트 절연층(3)과,
    상기 제1 게이트 절연층(3) 상에 형성된 제1 게이트 전극층(4)과,
    상기 제1 게이트 전극층(4) 상에 형성된 절연층으로 이루어지는 하드 마스크층(5)과,
    상기 제1 게이트 전극층(4)과 상기 하드 마스크층(5)의 측벽을 덮고, 또한 상기 하드 마스크층과 다른 재질로 이루어지는 제1 측벽 절연층(8)과,
    상기 반도체 기판(1)의 상기 논리 회로의 형성 영역 내의 주표면 상에 형성되고, 또한 상기 제1 게이트 전극층과 다른 막 두께를 갖는 제2 게이트 절연층(9)과,
    상기 제2 게이트 절연층(9) 상에 형성된 제2 게이트 전극층(10)과,
    상기 제2 게이트 전극층(10)의 측벽을 덮고, 또한 상기 하드 마스크층과 다른 재질로 이루어지는 제2 측벽 절연층(14)
    을 구비한 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 게이트 전극층(4)의 하측 영역을 개재하여 상기 반도체 기판(1)의 주표면에 형성된 소스/드레인을 구성하는 1쌍의 제1 불순물 영역(7)과,
    상기 제2 게이트 전극층(10)의 하측 영역을 개재하여 상기 반도체 기판(1)의 주표면에 형성된 소스/드레인을 구성하는 1쌍의 제2 불순물 영역(13)과,
    상기 제1 불순물 영역(7)의 표면에 접하는 제1 실리사이드층(15b)과,
    상기 제2 불순물 영역(13)의 표면에 접하는 제2 실리사이드층(15b)과,
    상기 제2 게이트 전극층(10)의 상면에 접하는 제3 실리사이드층(15a)
    을 더 구비한 반도체 장치.
  3. 메모리 회로와 논리 회로를 동일 칩 내에 함께 배치한 반도체 장치의 제조 방법에 있어서,
    반도체 기판(1)의 주표면에 제1 게이트 절연층(3)을 형성하는 공정과,
    상기 제1 게이트 절연층(3) 상에 제1 게이트용 도전층(4)을 형성하는 공정과,
    상기 메모리 회로의 형성 영역 내에서, 상기 제1 게이트용 도전층 상에 패터닝된 절연층으로 이루어지는 하드 마스크층(5)을 형성하는 공정과,
    상기 하드 마스크층(5)을 마스크로 하여 상기 제1 게이트용 도전층(4)을 에칭하여 제1 게이트 전극층(4)을 형성하는 공정과,
    상기 제1 게이트 전극층(4)과 상기 하드 마스크층(5)을 덮도록, 상기 하드 마스크층과 다른 재질로 이루어지는 제1 절연층(8)을 형성하는 공정과,
    적어도 상기 하드 마스크층(5)의 표면이 노출될 때까지 상기 제1 절연층(8)의 표면 전면에 이방성의 드라이 에칭을 실시함으로써, 상기 제1 게이트 전극층(4)과 상기 하드 마스크층(5)의 측벽을 덮도록 상기 제1 절연층(8)을 제1 측벽 절연층(8)으로서 잔존시킴과 동시에, 상기 제1 측벽 절연층(8)과 상기 제1 게이트 전극층(4)으로부터 노출된 상기 제1 게이트 절연층(3)을 제거하여 상기 반도체 기판(1)의 표면을 노출시키는 공정과,
    노출된 상기 반도체 기판(1)의 주표면에 상기 제1 게이트 절연층(3)과 다른 막 두께의 제2 게이트 절연층(9)을 형성하는 공정과,
    상기 논리 회로의 형성 영역 내에서, 상기 제2 게이트 절연층 (9) 상에 패터닝된 도전층(10)으로 이루어지는 제2 게이트 전극층(10)을 형성하는 공정과,
    상기 제2 게이트 전극층(10), 상기 제1 측벽 절연층(8) 및 상기 하드 마스크층(5)을 덮도록 제2 절연층(14)을 형성하는 공정과,
    적어도 상기 하드 마스크층(5)의 표면이 노출될 때까지 상기 제2 절연층(14)의 표면 전면에 이방성의 드라이 에칭을 실시함으로써, 상기 제2 게이트 전극층(10)의 측벽을 덮도록 상기 제2 절연층(14)을 제2 측벽 절연층(14)으로서 잔존시킴과 동시에, 상기 제2 측벽 절연층(14)과 상기 제2 게이트 전극층(10)으로부터 노출된 상기 제2 게이트 절연층(9)을 제거하는 공정
    을 구비한 반도체 장치의 제조 방법.
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