KR20030086825A - 트랩형 비휘발성 메모리 장치의 제조 방법 - Google Patents

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Abstract

트랩형 비휘발성 메모리 장치의 제조 방법을 제공한다. 이 방법은 고전압 및 저전압 트랜지스터 영역으로 구성되는 주변회로 영역과 셀 어레이 영역을 포함하는 반도체 기판 상에 셀 게이트 절연막을 형성한 후, 셀 게이트 절연막 상에 셀 어레이 영역을 덮는 희생막 패턴을 형성하는 단계를 포함한다. 이후, 희생막 패턴을 희생 식각 마스크로 사용하여 주변회로 영역의 셀 게이트 절연막을 식각함으로써, 주변회로 영역의 반도체기판을 노출시킨다. 이때, 셀 게이트 절연막은 차례로 적층된 하부 절연막, 전하 저장막 및 상부 절연막으로 이루어지고, 상부 절연막과 희생막 패턴은 서로 식각 선택성을 갖는 물질막으로 형성하는 것을 특징으로 한다. 상부 절연막은 희생막 패턴에 대해 식각 선택성을 갖는 금속 산화막으로 형성한다. 바람직하게는, 상부 절연막은 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 하프늄 실리콘 산화막 중에서 선택된 한가지 물질로 형성한다. 또한, 희생막 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다결정 실리콘막 중에서 선택된 적어도 한가지 물질로 형성하는 것이 바람직하다.

Description

트랩형 비휘발성 메모리 장치의 제조 방법{Method Of Fabricating Trap-type Nonvolatile Memory Device}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 셀 게이트 절연막의 상부 절연막으로 고유전막을 사용하는 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로, 메모리 반도체 장치는 복수개의 셀 트랜지스터들 및 상기 셀 트랜지스터들을 동작시키기 위한 기능회로들을 포함한다. 상기 메모리 반도체 장치는 전원 공급이 차단될 때 저장된 정보를 유지할 수 있는지의 여부에 따라, 휘발성 메모리 장치와 비휘발성 메모리 장치로 구분할 수 있다. 상기 휘발성 메모리 장치에는 디램 장치 및 에스램 장치 등이 있다. 반면, 상기 비휘발성 메모리 장치에는 롬, 이피롬 및 이이피롬 등이 있는데, 최근 전자제품의 휴대화 및 소형화 추세에 따라 상기 이이피롬에 대한 수요가 급격히 증가하고 있다.
상기 이이피롬의 일반적인 유형은 전기적으로 절연된 도전체, 즉 부유 게이트를 구비하는 부유 게이트형 플래쉬 메모리 장치이다. 상기 부유 게이트형 플래쉬 메모리 장치는 상기 셀 트랜지스터에 저장된 정보를 변경하기 위해, 높은 전위차에 의해 나타나는 양자역학적 현상인, FN 터널링을 사용한다. 상기 부유 게이트형 플래쉬 메모리 장치의 기능회로에는 저전압 트랜지스터 및 고전압 트랜지스터들이 함께 배치된다. 일반적으로, 상기 고전압 트랜지스터는 DDD 구조의 접합영역을 갖고, 상기 저전압 트랜지스터는 LDD 구조의 접합영역을 갖는다. 또한, 상기 고전압 트랜지스터는 상기 저전압 트랜지스터에 비해 두꺼운 게이트 절연막을 구비한다. 이에 따라, 상기 부유 게이트형 플래쉬 메모리 장치는 셀 트랜지스터, 고전압 트랜지스터 및 저전압 트랜지스터를 위한 세가지 각기 다른 게이트 절연막을 구비한다.
하지만, 일반적으로 공정의 단순화를 위해, 상기 저전압 트랜지스터 및 상기셀 트랜지스터는 동시에 형성된, 그에 따라 동일한 두께를 갖는 산화막을 게이트 절연막으로 사용한다. 이에 따라, 상기 부유 게이트형 플래쉬 메모리 장치는 두 종류의 게이트 절연막, 즉 셀 트랜지스터 및 저전압 트랜지스터에 함께 사용되는 저전압 게이트 절연막 및 상기 고전압 트랜지스터에 사용되는 고전압 게이트 절연막을 구비한다.
한편, 상기 이이피롬의 또다른 유형에는 상기 부유 게이트를 대신하여 절연막을 전하 저장을 위한 구조물로 사용하는 트랩형 플래시 메모리 장치가 있다. 상기 트랩형 플래시 메모리 장치는 차례로 적층된 하부 실리콘 산화막, 실리콘 질화막 및 상부 실리콘 산화막으로 구성된 셀 게이트 절연막을 구비한다. 이때, 절연막인 상기 실리콘 질화막이 상기 트랩형 플래쉬 메모리 장치의 전하 저장막으로 사용된다. 상기 트랩형 플래쉬 메모리 장치는 상기 부유 게이트형 플래쉬 메모리 장치와 달리, 저전압 게이트 절연막을 셀 게이트 절연막으로 사용할 수 없다. 따라서, 상기 트랩형 플래쉬 메모리 장치는 세가지 각기 다른 두께를 갖는 게이트 절연막을 구비해야 한다.
상기 트랩형 플래쉬 메모리 장치에 있어서, 상기 서로 다른 세가지 두께의 게이트 절연막을 형성하는 방법은 고전압 트랜지스터 영역에 고전압 게이트 절연막을 형성하는 단계를 포함한다. 이후, 상기 고전압 게이트 절연막을 포함하는 반도체기판 전면에 셀 게이트 절연막을 형성하고, 상기 셀 게이트 절연막을 패터닝하여 셀 트랜지스터 영역을 덮되 저전압 및 고전압 트랜지스터 영역을 노출시키는 셀 게이트 절연막 패턴을 형성한다. 이후, 상기 저전압 트랜지스터 영역의 노출된 반도체기판에 저전압 게이트 절연막을 형성한다.
한편, 상기 셀 게이트 절연막을 패터닝하는 단계는 포토레지스트막을 사용하는 사진 및 식각 공정을 포함한다. 이때, 상기 상부 실리콘 산화막은 얇은 두께를 갖는다. 이에 따라, 상기 상부 실리콘 산화막은 상기 사진 공정 및 그에 따른 후속 포토레지스트막의 제거 공정동안 손상되거나 두께가 감소한다. 이러한 상기 상부 실리콘 산화막의 손상 및 두께의 감소는 트랩형 반도체 장치의 특성을 악화시키는 원인이 된다.
본 발명이 이루고자 하는 기술적 과제는 서로 다른 두께를 갖는 세가지 종류의 게이트 절연막을 구비하는 트랩형 플래쉬 메모리 장치의 제조 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 셀 게이트 절연막의 손상을 방지할 수 있는 트랩형 플래쉬 메모리 장치의 제조 방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명의 바람직한 일 실시예에 따른, 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
도 5a 및 도 5b는 고전압 게이트 절연막 패턴을 형성하기 위한 일 실시예를 설명하기 위한 공정단면도들이다.
도 6a 내지 도 6d, 도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c 및 도 12a 내지 도 12c는 게이트 절연막 형성 방법을 설명하기 위한 여러 실시예를 설명하기 위한 공정단면도들이다.
도 13 내지 도 18은 본 발명의 바람직한 다른 실시예에 따른, 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
도 19 내지 도 24는 본 발명의 바람직한 또다른 실시예에 따른, 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 셀 게이트 절연막에 대해 식각 선택비를 갖는 희생막을 형성하는 단계를 포함하는 트랩형 플래쉬 메모리 장치의 제조 방법을 제공한다. 이 방법은 고전압 및 저전압 트랜지스터 영역으로 구성되는 주변회로 영역과 셀 어레이 영역을 포함하는 반도체 기판 상에, 셀 게이트 절연막을 형성한 후, 상기 셀 게이트 절연막 상에 상기 셀 어레이 영역을 덮는 희생막 패턴을 형성하는 단계를 포함한다. 이후, 상기 희생막 패턴을 희생 식각 마스크로 사용하여 상기 주변회로 영역의 상기 셀 게이트 절연막을 식각함으로써, 상기 주변회로 영역을 노출시킨다. 이때, 상기 셀 게이트 절연막은 차례로 적층된 하부 절연막, 전하 저장막 및 상부 절연막으로 이루어지고, 상기 상부 절연막과 상기 희생막 패턴은 서로 식각 선택성을 갖는 물질막으로 형성하는 것을 특징으로 한다.
상기 하부 절연막 및 상기 전하 저장막은 각각 실리콘 산화막 및 실리콘 질화막으로 형성하는 것이 바람직하다. 또한, 상기 상부 절연막은 상기 희생막 패턴에 대해 식각 선택성을 갖는 금속 산화막으로 형성한다. 바람직하게는, 상기 상부 절연막은 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 하프늄 실리콘 산화막과 같은 고유전 물질들 중에서 선택된 한가지 물질로 형성한다. 이에 더하여, 상기 상부 절연막은 주기율표 상의 4족 원자들을 불순물로 포함할 수도 있다. 또한, 상기 셀 게이트 절연막을 형성한 후 상기 상부 절연막을 결정화하기 위한 열처리 공정을 더 실시할 수도 있다.
상기 희생막 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다결정 실리콘막 중에서 선택된 적어도 한가지 물질로 형성하는 것이 바람직하다. 상기 희생막 패턴을 형성하는 단계는 상기 셀 게이트 절연막 상에 희생막 및 포토레지스트막을 차례로 형성한 후, 상기 포토레지스트막을 패터닝하여 상기 주변회로영역의 상기 희생막을 노출시키는 포토레지스트 패턴을 형성한다. 이후, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 희생막을 식각한다. 이때, 상기 희생막을 식각하는 단계는 상기 주변회로 영역의 상기 셀 게이트 절연막을 함께 식각하도록 실시할 수 있다.
상기 주변회로 영역의 상기 셀 게이트 절연막을 식각하는 단계에서, 상기 상부 절연막은 황산 또는 LAL을 식각액으로 사용하여 식각하고, 상기 전하저장막은 인산을 사용하여 식각하고, 상기 하부 절연막은 불산 또는 LAL을 식각액으로 사용하여 식각하는 것이 바람직하다. 이때, 상기 하부 절연막을 식각하는 단계는 등방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 셀 게이트 절연막을 식각하는 단계는 상기 희생막 패턴을 제거하거나 상기 상부 절연막 상에 상기 희생막 패턴이 잔존하도록 실시하는 것이 바람직하다. 이때, 상기 희생막 패턴을 제거하는 방법은 상기 상부 절연막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 실시하는 것이 바람직하다.
상기 희생막 패턴은 실리콘 산화막으로 형성할 수 있다. 이때, 상기 셀 게이트 절연막을 식각하는 단계는 상기 희생막 패턴을 식각마스크로 사용하여 상기 상부 절연막 및 상기 전하 저장막을 차례로 식각함으로써 상기 하부 절연막을 노출시킨 후, 상기 희생막 패턴 및 상기 노출된 하부 절연막을 함께 식각하는 단계를 포함하는 것이 바람직하다.
상기 희생막 패턴은 실리콘 질화막으로 형성할 수 있다. 이때, 상기 셀 게이트 절연막을 식각하는 단계는 상기 희생막 패턴을 식각마스크로 사용하여 상기 상부 절연막을 식각함으로써 상기 전하저장막을 노출시킨 후, 상기 희생막 패턴 및 상기 노출된 전하저장막을 함께 식각하여 상기 셀 어레이 영역의 상부 절연막 및 상기 주변회로영역의 하부 절연막을 노출시키는 단계를 포함하는 것이 바람직하다. 이후, 상기 노출된 상부절연막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여상기 노출된 하부 절연막을 식각한다.
상기 희생막 패턴은 차례로 적층된 실리콘 산화막 및 실리콘 질화막으로 형성할 수 있다. 이때, 상기 셀 게이트 절연막을 식각하는 단계는 상기 희생막 패턴을 식각마스크로 사용하여 상기 상부 절연막을 식각함으로써 상기 주변회로 영역의 전하 저장막을 노출시키는 단계를 포함하는 것이 바람직하다. 이후, 상기 실리콘 질화막 및 상기 노출된 전하 저장막을 함께 식각하여 상기 셀 어레이 영역의 상기 실리콘 산화막 및 상기 주변회로영역의 하부 절연막을 노출시키고, 상기 노출된 실리콘 산화막 및 하부 절연막을 함께 식각한다.
상기 희생막 패턴은 차례로 적층된 실리콘 질화막 및 실리콘 산화막으로 형성할 수 있다. 이때, 상기 셀 게이트 절연막을 식각하는 단계는 상기 실리콘 산화막 및 상기 상부 절연막을 함께 식각하여, 상기 셀 어레이 영역의 실리콘 질화막 및 상기 주변회로 영역의 전하저장막을 노출시키는 단계를 포함하는 것이 바람직하다. 이후, 상기 실리콘 질화막 및 상기 전하저장막을 함께 식각하여 상기 셀 어레이 영역의 상부절연막 및 상기 주변회로영역의 하부 절연막을 노출시키고, 상기 노출된 상부절연막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 상기 노출된 하부절연막을 제거한다.
상기 희생막 패턴은 차례로 적층된 하부 실리콘 산화막, 실리콘 질화막 및 상부 실리콘 산화막으로 형성할 수 있다. 이때, 상기 셀 게이트 절연막을 식각하는 단계는 상기 상부 실리콘 산화막 및 상기 상부 절연막을 함께 식각하여, 상기 셀 어레이 영역의 실리콘 질화막 및 상기 주변회로 영역의 전하저장막을 노출시키는단계를 포함하는 것이 바람직하다. 이후, 상기 노출된 실리콘 질화막 및 전하저장막을 함께 식각하여 상기 셀 어레이 영역의 하부 실리콘 산화막 및 상기 주변회로영역의 하부 절연막을 노출시킨 후, 상기 노출된 하부 실리콘 산화막 및 하부절연막을 함께 식각한다.
상기 셀 게이트 절연막을 형성하기 전에, 상기 주변회로 영역 또는 상기 고전압 트랜지스터 영역에 고전압 게이트 절연막 패턴을 형성하는 단계를 더 포함하는 것이 바람직하다.
상기 주변회로 영역을 노출시킨 후, 노출된 상기 주변회로 영역에 저전압 게이트 절연막을 형성하는 단계를 더 실시한다.
상기 주변회로 영역을 노출시킨 후 또는 상기 셀 게이트 절연막을 형성하기 전에, 상기 고전압 및 저전압 트랜지스터 영역의 반도체기판에, 각각 고전압 게이트 절연막 패턴 및 저전압 게이트 절연막을 형성하는 단계를 더 실시할 수도 있다. 상기 고전압 게이트 절연막 패턴 및 상기 저전압 게이트 절연막을 형성하는 단계는 상기 노출된 주변회로 영역의 반도체기판에 고전압 게이트 절연막을 형성한 후, 상기 고전압 게이트 절연막을 패터닝하여 상기 저전압 트랜지스터 영역의 반도체기판을 노출시키는 고전압 게이트 절연막 패턴을 형성하는 단계를 포함한다. 이후, 상기 노출된 저전압 트랜지스터 영역의 반도체기판에 저전압 게이트 절연막을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.
도 1 내지 도 4는 본 발명의 바람직한 실시예에 따른 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
도 1을 참조하면, 반도체기판(100)의 소정영역에 고전압 트랜지스터 영역(HV 영역), 저전압 트랜지스터 영역(LV 영역) 및 셀 어레이 영역(CELL 영역)을 한정하는 소자분리막(도시하지 않음)을 형성한다. 상기 소자분리막은 통상적인 트렌치 기술을 사용하여 형성하는 것이 바람직하며, 본 발명에 따른 게이트 절연막을 형성한 이후에 자기정렬 트렌치(self-aligned trench) 기술을 사용하여 형성할 수도 있다. 이때, 상기 고전압 트랜지스터 영역 및 상기 저전압 트랜지스터 영역은 주변회로 영역을 구성한다.
상기 고전압 트랜지스터 영역의 반도체기판(100) 상에 고전압 게이트 절연막 패턴(110)을 형성한다. 상기 고전압 게이트 절연막 패턴(110)을 포함하는 반도체기판 전면에, 셀 게이트 절연막(150)을 콘포말하게 형성한다. 상기 셀 게이트 절연막(150)은 차례로 적층된 하부 절연막(120), 전하 저장막(130), 상부 절연막(140)으로 구성된다.
상기 고전압 게이트 절연막 패턴(110)은 열공정을 통해 형성된 실리콘 산화막인 것이 바람직하며, 이를 형성하기 위한 방법은 이후 도 5a 및 도 5b 그리고 도 6a 내지 6d에서 더 자세하게 설명된다.
상기 하부 절연막(120)은 실리콘 산화막을 대략 20 내지 40Å의 두께로 형성하는 것이 바람직하다. 상기 하부 절연막(120)은 열산화 공정을 통해 형성하는 것이 바람직한데, 화학기상증착의 방법을 통해 형성할 수도 있다.
본 발명에 따른 비휘발성 메모리 장치에서, 상기 전하 저장막(130)은 전하 저장을 위한 물질막으로 사용된다. 따라서, 상기 전하 저장막(130)은 전자(electron) 또는 정공(hole)이 트랩될 수 있는 에너지 준위를 갖고, 상기 트랩된 전하는 상기 상부 절연막(140) 및 하부 절연막(120)에 의해 가두어질 수 있는 에너지 밴드 구조를 갖는 물질막이다. 이를 위해, 상기 전하 저장막(130)은 실리콘 질화막으로 형성하는 것이 바람직한데, 실리콘 산화질화막이 사용될 수도 있다. 이때, 상기 전하 저장막(130)은 원자층 증착 및 화학기상증착 기술을 사용하여 대략 60 내지 100Å의 두께로 형성하는 것이 바람직하다.
상기 상부 절연막(140)은 상기 전하 저장막(130)에 트랩된 전하를 가둘 수 있는 에너지 밴드 구조를 갖는 물질막인 것이 바람직하다. 또한, 상기 상부 절연막(140)은, 통상적인 비휘발성 메모리 장치의 특성에서 중요한 파라미터인, 커플링 비율을 높일 수 있는 물질막인 것이 바람직하다. 이에 더하여, 본 발명에 따른 상기 상부 절연막(140)은 종래 기술에서 지적한 막질 손상 및 두께 감소를 예방할 수 있는 물질막인 것이 바람직하다. 이러한 요구 조건들을 만족시키기 위해, 상기 상부 절연막(140)은 금속 산화막으로 형성하며, 바람직하게는 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 하프늄 실리콘 산화막과 같은 고유전 물질들 중에서 선택된 한가지 물질로 형성한다. 또한, 상기 상부 절연막(140)은 주기율표 상의 3족 또는 5B족 원자들의 산화물로 형성할 수도 있다. 이에 더하여, 상기 상부 절연막(140)에는 주기율표 상의 4족 원자들이 불순물로 포함될 수도 있다.
상기 상부 절연막(140)을 형성한 후, 대략 750 내지 1100℃에서 NH3, N2및 NO 가스를 사용하는 열처리 공정을 더 실시할 수도 있다. 상기 열처리 공정은 상기 상부 절연막(140)의 결정화를 위한 공정이다.
도 2를 참조하면, 상기 셀 게이트 절연막(150) 상에, 상기 주변회로 영역을 노출시키는 희생막 패턴(200)을 형성한다.
상기 희생막 패턴(200)을 형성하는 단계는 상기 셀 게이트 절연막(150) 상에 희생막(도시하지 않음) 및 포토레지스트막(도시하지 않음)을 차례로 적층하는 단계를 포함한다. 이후, 통상적인 사진 공정을 통해 상기 포토레지스트막을 패터닝함으로써, 상기 주변회로 영역의 상기 희생막을 노출시키는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 희생막을 패터닝함으로써, 상기 주변회로 영역의 상기 셀 게이트 절연막(150)을 노출시키는 상기 희생막 패턴(200)을 형성한다. 상기 희생막 패턴(200)을 형성한 후, 상기 포토레지스트 패턴을 제거한다.
상기 희생막 패턴(200)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막및 다결정 실리콘막 중에서 선택된 적어도 한가지 물질막으로 형성하는 것이 바람직하다. 상기 희생막 패턴(200)으로 사용되는 물질막의 종류에 따라 다양한 변형예가 가능하다. 또한, 이후 설명될 다양한 실시예들처럼, 상기 포토레지스트 패턴은 이 단계에서 제거되지 않을 수도 있다. 즉, 상기 포토레지스트 패턴은 상기 셀 게이트 절연막(150)을 식각하기 위한 식각 마스크로 더 사용된 후, 후속 공정에서 제거될 수 있다. 이처럼 희생막 패턴(200)의 종류에 따른 변형예들 및 상기 포토레지스트 패턴의 제거에 따른 변형예들은 이후 도 7 내지 도 12에서 자세하게 설명한다.
도 3을 참조하면, 상기 주변회로 영역에 노출된 상기 셀 게이트 절연막(150) 및 상기 셀 어레이 영역의 상기 희생막 패턴(200)을 식각한다. 이에 따라, 차례로 적층된 하부 절연막 패턴(125), 전하 저장막 패턴(135) 및 상부 절연막 패턴(145)으로 구성된 셀 게이트 절연막 패턴(155)이 형성된다. 상기 셀 게이트 절연막 패턴(155)은 상기 저전압 트랜지스터 영역의 반도체기판(100) 상부면 및 상기 고전압 트랜지스터 영역의 고전압 게이트 절연막(110) 상부면을 노출시킨다.
상기 셀 게이트 절연막 패턴(155)을 형성하는 식각 공정은 아래 표1에 개시된 식각액에 대한 물질막의 식각 특성을 이용한다.
식각액 물질막의 종류에 따른 식각 특성
실리콘 산화막 실리콘 질화막 금속 산화막 다결정실리콘막
불산 우수 불량 불량 우수(질산 첨가시)
LAL 우수 불량 우수 불량
황산 불량 불량 우수 불량
인산 불량 우수 불량 불량
상기 표 1에 개시된 물질막의 종류에 따른 식각 특성 및 상기 희생막 패턴(155)의 다양한 종류에 의해, 본 발명은 다양한 방법으로 구체화될 수 있다. 이러한 다양한 실시예들은 도 7 내지 도 12에서 자세하게 설명한다.
도 4를 참조하면, 상기 저전압 트랜지스터 영역의 노출된 상기 반도체기판(100) 상에 저전압 게이트 절연막(190)을 형성한다.
상기 저전압 게이트 절연막(190)은 열산화 공정을 통해 형성하는 실리콘 산화막인 것이 바람직하다. 이처럼 열산화 공정을 사용하여 상기 저전압 게이트 절연막(190)을 형성할 경우, 상기 고전압 트랜지스터 영역의 상기 고전압 게이트 절연막 패턴(110) 상에도 상기 저전압 게이트 절연막(190)이 형성될 수도 있다. 따라서, 도 1에서 설명한 상기 고전압 게이트 절연막 패턴(110)의 형성 공정은 상기 저전압 게이트 절연막(190)의 두께 및 각 공정 단계에서 실시되는 통상적인 세정 공정 등에 의한 두께 변화를 고려하는 것이 바람직하다.
한편, 상기 저전압 게이트 절연막(190) 형성을 위한 열산화 공정 동안, 상기 상부 절연막(140) 및 상기 전하 저장막(130)은 상기 반도체기판(100)으로 산소가 침투하는 것을 차단한다. 이에 따라, 상기 저전압 게이트 절연막(190)은 상기 셀 어레이 영역(CELL 영역)에서는 형성되지 않는다.
도 5a 및 도 5b는 도 1에서 설명한 상기 고전압 게이트 절연막 패턴(110)을 형성하기 위한 일 실시예를 설명하기 위한 공정단면도들이다.
도 5a를 참조하면, 상기 반도체기판(100) 상에 고전압 게이트 절연막(105)을 형성한다. 상기 고전압 게이트 절연막(105)은 열산화 공정을 통해 형성하는 실리콘산화막인 것이 바람직하다. 또한 상기 고전압 게이트 절연막(105)은, 도 4에서 설명한 것처럼, 상기 저전압 게이트 절연막(190)의 두께 및 후속 공정 단계에서 실시되는 세정 공정 등에 의한 두께 감소를 고려하여 형성한다. 바람직하게는, 도 4에 도시된, 상기 저전압 게이트 절연막(190) 및 상기 고전압 게이트 절연막 패턴(110)의 두께의 합이 대략 300Å이도록, 상기 고전압 게이트 절연막(105)의 두께를 조절한다.
상기 고전압 게이트 절연막(105) 상에, 상기 저전압 트랜지스터 영역(LV 영역) 및 상기 셀 어레이 영역(CELL 영역)의 상기 고전압 게이트 절연막(105)을 노출시키는 포토레지스트 패턴(50)을 형성한다.
도 5b를 참조하면, 상기 포토레지스트 패턴(50)을 식각 마스크로 사용하여, 상기 노출된 고전압 게이트 절연막(105)을 식각함으로써, 상기 고전압 게이트 절연막 패턴(110)을 형성한다. 상기 고전압 게이트 절연막 패턴(110) 형성을 위한 식각 공정은 등방성 식각 또는 이방성 식각의 방법이 사용될 수 있다.
도 6a 내지 도 6d는 도 1에서 설명한 상기 고전압 게이트 절연막 패턴(110)을 형성하기 위한 또다른 실시예를 설명하기 위한 공정단면도들이다.
도 6a를 참조하면, 상기 반도체기판(100) 상에, 하부 마스크막(62), 중부 마스크막(64) 및 상부 마스크막(66)이 차례로 적층된 마스크막(60)을 형성한다.
상기 하부 마스크막(62)은 열산화 공정을 통해 형성한 실리콘 산화막인 것이 바람직한데, 화학기상증착의 방법으로 형성할 수도 있다. 상기 중부 마스크막(64) 및 상기 상부 마스크막(66)은 각각 화학기상증착의 방법으로 형성한 실리콘 질화막및 실리콘 산화막인 것이 바람직하다.
상기 마스크막(60) 상에 상기 고전압 트랜지스터 영역(HV 영역)의 상기 상부 마스크막(66)을 노출시키는 포토레지스트 패턴(55)을 형성한다.
도 6b를 참조하면, 상기 포토레지스트 패턴(55)을 식각 마스크로 사용하여 상기 노출된 상부 마스크막(66)을 식각한다. 이에 따라, 상기 고전압 트랜지스터 영역의 상기 중부 마스크막(64)을 노출시키는 상부 마스크막 패턴(67)이 형성된다.
상기 상부 마스크막 패턴(67) 형성을 위한 식각 공정은 등방성 또는 이방성 식각의 방법으로 실시될 수 있다. 이후, 상기 포토레지스트 패턴(55)을 제거하여, 상기 상부 마스크막 패턴(67)을 노출시킨다.
도 6c를 참조하면, 상기 상부 마스크막 패턴(67)을 식각 마스크로 사용하여, 상기 노출된 중부 마스크막(64)을 식각한다. 이에 따라, 상기 고전압 트랜지스터 영역의 상기 하부 마스크막(62)을 노출시키는 중부 마스크막 패턴(65)이 형성된다.
상기 중부 마스크막 패턴(65)을 식각 마스크로 사용하여, 상기 노출된 하부 마스크막(62)을 식각한다. 이에 따라, 상기 고전압 트랜지스터 영역의 반도체기판(100)을 노출시키는 하부 마스크막 패턴(63)이 형성된다.
상기 중부 마스크막 패턴(65) 형성을 위한 식각 공정은 인산을 식각액으로 사용하는 등방성 식각인 것이 바람직하다. 또한, 상기 하부 마스크막 패턴(63) 형성을 위한 식각 공정은 상기 반도체기판(100)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여, 등방성 식각의 방법으로 실시하는 것이 바람직하다.
상기 노출된 반도체기판(100)에 고전압 게이트 절연막 패턴(110)을 형성한다. 상기 고전압 게이트 절연막 패턴(110)은 열산화 공정을 통해 형성하는 것이 바람직하다. 이때, 상기 잔존한 하부 마스크막 패턴(63) 및 상기 중부 마스크막 패턴(65)에 의해, 상기 저전압 트랜지스터 영역 및 셀 어레이 영역에는 상기 고전압 게이트 절연막 패턴(110)이 형성되지 않는다.
도 6d를 참조하면, 상기 잔존한 하부 마스크막 패턴(63) 및 중부 마스크막 패턴(65)을 제거한다. 이때, 상기 중부 마스크막 패턴(65) 및 상기 하부 마스크막 패턴(63)은 각각 인산 및 불산을 식각액으로 사용한 등방성 식각의 방법으로 제거하는 것이 바람직하다.
도 7a 내지 도 7c, 도 8a 내지 도 8c, 도 9a 내지 도 9c, 도 10a 내지 도 10c, 도 11a 내지 도 11c 및 도 12a 내지 도 12c는 각각 도 2에서 설명한 상기 희생막 패턴(200)의 종류에 따라 변형되는 실시예를 자세하게 설명하기 위한 공정단면도들이다.
도 7a 내지 도 7c는 상기 희생막 패턴(200)으로 실리콘 산화막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 7a를 참조하면, 상기 셀 게이트 절연막(150) 상에 상기 희생막 패턴(200)으로 사용될 실리콘 산화막을 형성한다. 상기 실리콘 산화막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 실리콘 산화막을 패터닝함으로써, 상기 주변회로 영역의 상부 절연막(140)을 노출시키는 실리콘 산화막 패턴(201)을 형성한다.
이때, 상기 실리콘 산화막은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 또한, 상기 실리콘 산화막 패턴(201) 형성을 위한 식각 공정은 이방성 식각의 방법을 사용하는 것이 바람직한데, 불산을 사용한 등방성 식각의 방법을 사용할 수도 있다.
도 7b를 참조하면, 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 노출된 상부 절연막(140)을 식각한다. 이에 따라, 상기 주변회로 영역의 전하저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 표 1에 개시된 물질막의 종류에 따른 식각 특성을 참고할 때, 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은 황산 또는 LAL를 사용하여 실시하는 것이 바람직하다. 상기 식각 공정은 이방성 식각의 방법으로 실시할 수도 있다.
상기 상부 절연막 패턴(145)은 도 7a에서 설명된 상기 실리콘 산화막 패턴(201) 형성을 위한 식각 공정을 과도식각의 방법으로 실시함으로써 형성할 수도 있다. 이 경우, 상기 과도 식각의 방법은 LAL를 식각액으로 사용하여 실시하는 것이 바람직하다.
도 3 및 도 7c를 참조하면, 상기 포토레지스트 패턴(300)을 제거하여, 상기 셀 어레이 영역의 상기 실리콘 산화막 패턴(201)을 노출시킨다. 상기 실리콘 산화막 패턴(201)을 식각 마스크로 사용하여 상기 노출된 전하 저장막(130)을 식각한다. 이에 따라, 상기 주변회로 영역의 하부 절연막(120)을 노출시키는 전하 저장막 패턴(135)이 형성된다. 상기 전하 저장막 패턴(135) 형성을 위한 식각 공정은 인산을 식각액으로 사용하여 실시하는 것이 바람직하다.
이후, 상기 노출된 하부 절연막(120)을 식각하여 상기 저전압 트랜지스터 영역의 반도체기판(100)을 노출시키는 하부 절연막 패턴(125)을 형성한다. 상기 하부 절연막 패턴(125) 형성을 위한 식각 공정은 상기 실리콘 산화막 패턴(201)을 함께 식각하도록 실시한다. 이를 위해, 상기 하부 절연막 패턴(125) 형성을 위한 식각 공정은 불산을 식각액으로 사용하는 습식 식각의 방법인 것이 바람직하다. 표 1에 개시된 것처럼, 금속 산화막으로 이루어진 상기 상부 절연막 패턴(145)은 상기 불산에 대해 우수한 식각 선택성을 갖는다. 따라서, 식각 손상없이 상기 셀 게이트 절연막 패턴(155)을 형성할 수 있다. 그 결과, 도 3에서 도시된 결과물이 형성된다.
한편, 상기 하부 절연막 패턴(125) 형성을 위한 식각 공정은 상기 상부 절연막 패턴(145) 상부에 상기 실리콘 산화막 패턴(201)이 잔존하도록 실시할 수도 있다. 이를 위해, 상기 실리콘 산화막은 상기 하부 절연막(120)보다 두꺼운 두께로 형성하는 것이 바람직하다.
상기 8a 내지 도 8c는 상기 희생막 패턴(200)으로 실리콘 질화막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 8a를 참조하면, 상기 셀 게이트 절연막(150) 상에 상기 희생막 패턴(200)으로 사용될 실리콘 질화막을 형성한다. 상기 실리콘 질화막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 실리콘 질화막을 패터닝함으로써, 상기 주변회로 영역의 상부 절연막(140)을 노출시키는 실리콘 질화막 패턴(202)을 형성한다.
이때, 상기 실리콘 질화막은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 또한, 상기 실리콘 질화막 패턴(202) 형성을 위한 식각 공정은 이방성 식각의 방법을 사용하는 것이 바람직하다.
도 8b를 참조하면, 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 노출된 상부 절연막(140)을 식각한다. 이에 따라, 상기 주변회로 영역의 전하저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 표 1에 개시된 물질막의 종류에 따른 식각 특성을 참고할 때, 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은 황산 또는 LAL를 사용하여 실시하는 것이 바람직하다.
이후, 상기 포토레지스트 패턴(300)을 제거하여, 상기 셀 어레이 영역의 상기 실리콘 질화막 패턴(202)을 노출시킨다.
도 3 및 도 8c를 참조하면, 노출된 상기 실리콘 질화막 패턴(202) 및 전하 저장막(130)을 함께 식각한다. 이에 따라, 상기 주변회로 영역의 하부 절연막(120)을 노출시키는 전하 저장막 패턴(135)이 형성되고, 상기 상부 절연막 패턴(145)은 상부면이 노출된다. 상기 전하 저장막 패턴(135) 형성을 위한 식각 공정은 인산을 식각액으로 사용하여 실시하는 것이 바람직하다.
이후, 상기 노출된 하부 절연막(120)을 식각하여 상기 저전압 트랜지스터 영역의 반도체기판(100)을 노출시키는 하부 절연막 패턴(125)을 형성한다. 상기 하부 절연막 패턴(125) 형성을 위한 식각 공정은 불산을 식각액으로 사용하는 습식 식각의 방법인 것이 바람직하다. 이때, 금속 산화막으로 이루어진 상기 상부 절연막 패턴(145)은 상기 불산에 대해 우수한 식각 선택성을 갖는다. 그 결과, 도 3에서 도시된 결과물이 형성된다.
도 8a 내지 도 8c를 통해 설명된 실시예는 상기 희생막 패턴(200)으로 실리콘 산화질화막을 사용하는 경우에도 동일하게 적용될 수 있다.
도 9a 내지 도 9c는 상기 희생막 패턴(200)으로 차례로 적층된 실리콘 산화막 및 실리콘 질화막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 9a를 참조하면, 상기 셀 게이트 절연막(150) 상에 상기 희생막 패턴(200)으로 사용될 실리콘 산화막 및 실리콘 질화막을 차례로 형성한다. 상기 실리콘 질화막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 실리콘 질화막 및 상기 실리콘 산화막을 차례로 패터닝한다. 이에 따라, 상기 주변회로 영역의 상부 절연막(140)을 노출시키면서, 상기 상부 절연막 상에 차례로 적층된 실리콘 산화막 패턴(203) 및 실리콘 질화막 패턴(204)으로 구성되는 희생막 패턴(200)이 형성된다.
이때, 상기 실리콘 산화막 및 실리콘 질화막은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 또한, 상기 희생막 패턴(200) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시하는 것이 바람직하다.
도 9b를 참조하면, 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 노출된 상부 절연막(140)을 식각한다. 이에 따라, 상기 주변회로 영역의 전하저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 상기 상부 절연막패턴(145) 형성을 위한 식각 공정은 황산 또는 LAL를 사용하여 실시하는 것이 바람직하다. 상기 식각 공정은 이방성 식각의 방법으로 실시할 수 있다. 또한, 상기 상부 절연막 패턴(145)은 도 7a에서 설명된 과도식각의 방법으로 형성할 수도 있다.
이후, 상기 포토레지스트 패턴(300)을 제거하여, 상기 셀 어레이 영역의 상기 실리콘 질화막 패턴(204)을 노출시킨다.
도 3 및 도 9c를 참조하면, 노출된 상기 실리콘 질화막 패턴(204) 및 상기 전하 저장막(130)을 함께 식각한다. 이에 따라, 상기 상부 절연막 패턴(145)의 하부에는 상기 주변회로 영역의 하부 절연막(120)을 노출시키는 전하 저장막 패턴(135)이 형성된다. 이와 함께 상기 실리콘 산화막 패턴(203)의 상부면이 노출된다. 상기 전하 저장막 패턴(135) 형성을 위한 식각 공정은 인산을 식각액으로 사용하여 실시하는 것이 바람직하다.
이후, 노출된 상기 하부 절연막(120) 및 상기 실리콘 산화막 패턴(203)을 식각하여 상기 저전압 트랜지스터 영역의 반도체기판(100) 및 상기 상부 절연막 패턴(145)을 노출시킨다. 이러한 식각 과정은 도 7c에서 설명한 것과 동일하다.
도 10a 내지 도 10c는 상기 희생막 패턴(200)으로 차례로 적층된 실리콘 질화막 및 실리콘 산화막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 10a를 참조하면, 상기 셀 게이트 절연막(150) 상에 실리콘 질화막 및 실리콘 산화막을 차례로 형성한다. 상기 실리콘 산화막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 실리콘 질화막 및 상기 실리콘 산화막을 차례로패터닝한다. 이에 따라, 상기 주변회로 영역의 상부 절연막(140)을 노출시키면서, 상기 상부 절연막(140) 상에 차례로 적층된 실리콘 질화막 패턴(205) 및 실리콘 산화막 패턴(206)으로 구성되는 희생막 패턴(200)이 형성된다.
이때, 상기 실리콘 질화막 및 실리콘 산화막은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 또한, 상기 희생막 패턴(200) 형성을 위한 식각 공정은 이방성 식각의 방법으로 실시하는 것이 바람직하다.
도 10b를 참조하면, 상기 포토레지스트 패턴(300)을 제거하여 상기 실리콘 산화막 패턴(206)을 노출시킨다. 이후, 노출된 상기 상부 절연막(140) 및 상기 실리콘 산화막 패턴(206)을 함께 식각한다. 이에 따라, 상기 주변회로 영역의 전하 저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 또한 이와 함께, 상기 셀 어레이 영역에서는 상기 실리콘 질화막 패턴(205)이 노출된다. 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은 황산 또는 LAL를 식각액으로 사용하는 등방성 식각의 방법인 것이 바람직한데, 이방성 식각의 방법으로 실시할 수도 있다.
도 10c를 참조하면, 노출된 상기 실리콘 질화막 패턴(205) 및 상기 전하 저장막(130)을 함께 식각한다. 이러한 식각 과정은 도 8c에서 설명한 것과 동일하다.
도 11a 내지 도 11c는 상기 희생막 패턴(200)으로 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 11a를 참조하면, 상기 셀 게이트 절연막(150) 상에 상기 희생막 패턴(200)으로 사용될 하부 실리콘 산화막, 실리콘 질화막 및 상부 실리콘 산화막을 차례로 형성한다. 상기 상부 실리콘 산화막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 상부 실리콘 산화막, 실리콘 질화막 및 하부 실리콘 산화막을 차례로 패터닝한다. 이에 따라, 상기 주변회로 영역의 상부 절연막(140)을 노출시키면서, 상기 상부 절연막(140) 상에 차례로 적층된 하부 실리콘 산화막 패턴(207), 실리콘 질화막 패턴(208) 및 상부 실리콘 질화막 패턴(209)으로 구성되는 희생막 패턴(200)이 형성된다.
이때, 상기 상부 및 하부 실리콘 산화막(209, 207) 그리고 실리콘 질화막(208)은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 상기 희생막 패턴(200) 형성을 위한 식각 공정은 등방성 식각 또는 이방성 식각의 방법으로 실시한다.
도 11b를 참조하면, 상기 포토레지스트 패턴(300)을 제거하여 상기 상부 실리콘 산화막 패턴(209)을 노출시킨다. 이후, 노출된 상기 상부 절연막(140) 및 상기 상부 실리콘 산화막 패턴(209)을 함께 식각한다. 이에 따라, 상기 주변회로 영역의 전하 저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 또한, 상기 셀 어레이 영역에서는 상기 실리콘 질화막 패턴(208)이 노출된다. 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은, 금속 산화막 및 실리콘 산화막을 함께 식각할 수 있는, LAL를 식각액으로 사용하는 등방성 식각의 방법인 것이 바람직하다. 상기 상부 절연막 패턴(145)은 도 7a에서 설명된 과도 식각의 방법으로 형성될 수도 있다.
도 3 및 도 11c를 참조하면, 노출된 상기 실리콘 질화막 패턴(208) 및 상기 전하 저장막(130)을 함께 식각한다. 이에 따라, 상기 상부 절연막 패턴(145)의 하부에는 상기 주변회로 영역의 하부 절연막(120)을 노출시키는 전하 저장막 패턴(135)이 형성된다. 이와 함께 상기 하부 실리콘 산화막 패턴(207)의 상부면이 노출된다. 상기 전하 저장막 패턴(135) 형성을 위한 식각 공정은 인산을 식각액으로 사용하여 실시하는 것이 바람직하다.
이후, 노출된 상기 하부 절연막(120) 및 상기 하부 실리콘 산화막 패턴(207)을 식각하여 상기 저전압 트랜지스터 영역의 반도체기판(100) 및 상기 상부 절연막 패턴(145)을 노출시킨다. 이에 따라, 상기 전하 저장막 패턴(135)의 하부에는 하부 절연막 패턴(125)이 형성되고, 상기 상부 절연막 패턴(145)의 상부면은 노출된다. 상기 하부 절연막 패턴(125) 형성을 위한 식각 공정은 불산을 식각액으로 사용하는 습식 식각의 방법인 것이 바람직하다. 상기 식각 공정은 도 7c에서 설명한 것과 동일하다.
도 12a 내지 도 12c는 상기 희생막 패턴(200)으로 다결정 실리콘막을 사용하는 실시예를 나타내는 공정단면도들이다.
도 1 및 도 12a를 참조하면, 상기 셀 게이트 절연막(150) 상에 상기 희생막 패턴(200)으로 사용될 다결정 실리콘막을 형성한다. 상기 다결정 실리콘막 상에 주변회로 영역을 노출시키는 포토레지스트 패턴(300)을 형성한다. 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 다결정 실리콘막을 패터닝함으로써, 상기 주변회로 영역의 상부 절연막(140)을 노출시키는 다결정 실리콘막 패턴(210)을형성한다.
이때, 상기 다결정 실리콘막은 화학기상증착의 방법으로 형성하는 것이 바람직하다. 또한, 상기 다결정 실리콘막 패턴(210) 형성을 위한 식각 공정은 이방성 식각의 방법을 사용하는 것이 바람직하다.
도 12b를 참조하면, 상기 포토레지스트 패턴(300)을 식각 마스크로 사용하여 상기 노출된 상부 절연막(140)을 식각한다. 이에 따라, 상기 주변회로 영역의 전하저장막(130)을 노출시키는 상부 절연막 패턴(145)이 형성된다. 표 1에 개시된 물질막의 종류에 따른 식각 특성을 참고할 때, 상기 상부 절연막 패턴(145) 형성을 위한 식각 공정은 황산 또는 LAL를 사용하여 실시하는 것이 바람직하다.
이후, 상기 포토레지스트 패턴(300)을 제거하여, 상기 셀 어레이 영역의 상기 다결정 실리콘막 패턴(210)을 노출시킨다. 상기 다결정 실리콘막 패턴(210)을 식각 마스크로 사용하여 상기 전하 저장막(130)을 식각한다. 이에 따라, 상기 주변회로 영역의 하부 절연막(120)을 노출시키는 전하 저장막 패턴(135)이 형성된다. 상기 전하 저장막 패턴(135) 형성을 위한 식각 공정은 인산을 식각액으로 사용하여 실시하는 것이 바람직하다.
도 3 및 도 12c를 참조하면, 상기 노출된 다결정 실리콘막 패턴(210)을 식각하여 상기 상부 절연막 패턴(145)을 노출시킨다. 상기 다결정 실리콘막 패턴(210)을 제거하는 식각 공정은 질산, 불산 및 초산의 혼합 용액을 식각액으로 사용하여 실시하는 것이 바람직하다. 상기 질산은 상기 다결정 실리콘막 패턴(210)을 산화시키어 실리콘 산화막을 형성한다. 상기 불산은 산화된 다결정 실리콘막 패턴(210)을제거한다. 상기 초산은 식각액을 희석하는 역할 및 상기 다결정 실리콘막 패턴(210)의 산화를 촉진시키는 촉매 역할을 한다.
한편, 상기 불산에 의해 상기 노출된 하부 절연막(120)도 함께 식각된다. 이에 따라, 상기 저전압 트랜지스터 영역의 반도체기판(100)을 노출시키는 하부 절연막 패턴(125)이 형성된다. 이때, 금속 산화막으로 이루어진 상기 상부 절연막 패턴(145)은 상기 식각 공정에서 식각되지 않는다.그 결과, 도 3에서 도시된 결과물이 형성된다.
도 13 내지 도 18은 본 발명의 바람직한 또다른 실시예에 따른 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다.
도 13 내지 도 18을 참조하면, 이 실시예는 반도체 기판(100) 상에 하부 절연막(120), 전하 저장막(130), 상부 절연막(140)이 차례로 적층된 셀 게이트 절연막 패턴(150)을 형성한 후 고전압 게이트 절연막(116)을 형성하는 것을 특징으로 한다. 즉, 이 실시예는 도 1 내지 도 4에서 설명된 실시예와 비교할 때, 상기 셀 게이트 절연막 패턴(150)과 고전압 게이트 절연막 패턴(110)의 형성 순서가 바뀌는 것을 특징으로 한다.
한편, 도 13 내지 도 18에 도시된 실시예는 실리콘 산화막 패턴(201)을 희생막 패턴으로 사용하는데, 이에 대한 상세한 설명은 이미 도 7a 내지 도 7c에서 설명하였으므로 생략한다. 또한, 상기 희생막 패턴은 차례로 적층된 실리콘 산화막 및 실리콘 질화막 또는 차례로 적층된 실리콘 산화막, 실리콘 질화막 및 실리콘 산화막으로 형성할 수 있으며, 이를 이용하는 방법은 도 9a 내지 도 9c 및 도 11a 내지 도 11c에서 설명한 바와 동일하다. 각 경우에 있어서, 상기 실리콘 질화막은 실리콘 산화질화막으로 형성할 수도 있다.
하지만, 이 실시예는 상기 셀 게이트 절연막 패턴(155)의 상부에 희생막 패턴으로 사용된 실리콘 산화막 패턴(201')이 잔존하도록 실시하는 것이 바람직하다. 이러한 희생막 패턴을 잔존시키는 방법은 도 7c에서 설명한 방법과 동일하다. 이는 상기 셀 게이트 절연막 패턴(155)과 상기 포토레지스트 패턴이 접촉함으로써 발생하는 종래 기술에서의 문제점을 예방하기 위함이다. 즉, 도 17 및 도 18을 참조하면, 저전압 트랜지스터 영역(LV 영역)에 저전압 게이트 절연막 패턴(190)을 형성하기 위해서, 상기 저전압 트랜지스터 영역을 노출시키는 포토레지스트 패턴(도시하지 않음)을 형성한다. 하지만, 상기 잔존하는 실리콘 산화막 패턴(201')에 의해, 상기 셀 게이트 절연막 패턴(155)은 상기 포토레지스트 패턴에 접촉하지 않는다. 이후, 도시된 것처럼, 상기 노출된 저전압 트랜지스터 영역에 상기 저전압 트랜지스터(190)를 형성한다.
도 19 내지 도 24는 본 발명의 바람직한 또다른 실시예에 따른, 비휘발성 메모리 장치의 게이트 절연막 형성 방법을 설명하기 위한 공정단면도들이다. 이 실시예는 셀 게이트 절연막(150)을 형성하기 전에, 고전압 트랜지스터 영역(HV 영역) 뿐만이 아니라 저전압 트랜지스터 영역(LV 영역)에 고전압 게이트 절연막(115)을 형성하는 것을 특징으로 한다.
도 19 내지 도 22를 참조하면, 희생막 패턴으로 실리콘 산화막을 사용한다. 셀 게이트 절연막(150)과 희생막 패턴으로 사용되는 실리콘 산화막 패턴(201) 사이의 식각 선택성을 이용하여, 주변회로 영역의 하부 절연막(120)을 노출시킨다. 이 방법은 도 7a 내지 도 7c을 통해 설명한 방법과 동일하다.
도 23을 참조하면, 상기 노출된 하부 절연막(120) 상에 상기 고전압 트랜지스터 영역을 덮는 포토레지스트 패턴(310)을 형성한다. 상기 포토레지스트 패턴(310)을 식각 마스크로 사용하여, 상기 실리콘 산화막 패턴(201) 및 상기 저전압 트랜지스터 영역의 상기 하부 절연막(120)과 상기 고전압 게이트 절연막(115)을 식각한다. 이에 따라, 상기 고전압 트랜지스터 영역에는 차례로 적층된 고전압 게이트 절연막 패턴(110) 및 하부 절연막 패턴(125)이 형성된다. 이때, 상기 셀 어레이 영역의 상기 상부 절연막 패턴(145)과 상기 저전압 트랜지스터 영역의 상기 반도체기판(100)이 노출된다.
도 24를 참조하면, 상기 포토레지스트 패턴(310)을 제거한다. 이후, 열산화 공정을 통해 상기 저전압 트랜지스터 영역(LV 영역)에 저전압 게이트 절연막(190)을 형성한다. 이때, 도 4에서 설명한 것처럼, 상기 저전압 게이트 절연막(190)은 상기 고전압 트랜지스터 영역의 상기 하부 절연막 패턴(125) 상에도 형성되지만, 상기 셀 어레이 영역(CELL 영역)에서는 형성되지 않는다.
한편, 도 7 내지 도 12에서 설명한 바와 동일하게, 이 실시예는 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다결정 실리콘막 중에서 선택된 적어도 한가지 물질막을 희생막 패턴으로 사용할 수 있다. 또한, 도 7c, 도 9c 및 도 11c에서 설명한 것처럼, 이 실시예는 상기 셀 어레이 영역(CELL 영역)의 상부에 실리콘 산화막 패턴이 잔존하도록 실시할 수 있다.
또한, 상기 게이트 절연막을 형성하는 본 발명의 또다른 실시예는 고전압 게이트 절연막 패턴 및 저전압 게이트 절연막을 차례로 형성한 후, 상기 셀 어레이 영역에 셀 게이트 절연막 패턴을 형성하는 단계를 포함할 수도 있다. 상기 셀 게이트 절연막 패턴을 형성하는 단계는 희생막 패턴을 사용하여 상기 고전압 및 저전압 트랜지스터 영역의 셀 게이트 절연막을 제거하는 단계를 포함한다. 이에 대한 구체적인 방법은 앞서 설명된 실시예에 준한다. 따라서 이에 대한 상세한 설명은 생략한다.
본 발명에 따르면, 차례로 적층된 하부 절연막, 전하저장막 및 상부 절연막으로 이루어진 셀 게이트 절연막 상에, 상기 상부 절연막에 대해 식각 선택성을 갖는 희생막 패턴을 형성한다. 상기 희생막 패턴에 의해, 상기 상부 절연막은 포토레지스트 패턴과 접촉하는 것은 예방되며, 그 결과 상기 상부 절연막이 손상되거나 두께가 변하는 문제는 최소화된다.
또한, 상기 상부 절연막과 상기 희생막 패턴 사이의 식각 선택성을 이용하여, 상기 상부 절연막의 손상을 예방하면서 주변 회로 영역의 반도체 기판을 노출시킬 수 있다. 이에 따라, 세가지 다른 두께를 갖는 게이트 절연막들, 즉, 셀 게이트 절연막 패턴, 고전압 게이트 절연막 패턴 및 저전압 게이트 절연막 패턴이 안정된 특성을 갖도록 형성할 수 있다.

Claims (29)

  1. 고전압 트랜지스터 영역 및 저전압 트랜지스터 영역으로 구성되는 주변회로 영역과 셀 어레이 영역을 포함하는 반도체 기판 상에 비휘발성 메모리 장치를 제조하는 방법에 있어서,
    상기 반도체기판 상에, 차례로 적층된 하부 절연막, 전하 저장막 및 상부 절연막으로 이루어진 셀 게이트 절연막을 형성하는 단계;
    상기 셀 게이트 절연막 상에, 상기 셀 어레이 영역을 덮는 희생막 패턴을 형성하는 단계; 및
    상기 희생막 패턴을 희생 식각 마스크로 사용하여 상기 주변회로 영역의 상기 셀 게이트 절연막을 식각함으로써, 상기 주변회로 영역을 노출시키는 단계를 포함하되,
    상기 상부 절연막과 상기 희생막 패턴은 서로 식각 선택성을 갖는 물질막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 하부 절연막은 실리콘 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 전하 저장막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 상부 절연막은 금속 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 상부 절연막은 알루미늄 산화막, 하프늄 산화막, 하프늄 알루미늄 산화막 및 하프늄 실리콘 산화막 중에서 선택된 한가지 물질로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 상부 절연막은 주기율표 상의 4족 원자들을 불순물로 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 희생막 패턴은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 다결정 실리콘막 중에서 선택된 적어도 한가지 물질로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 희생막 패턴을 형성하는 단계는
    상기 셀 게이트 절연막 상에 희생막을 형성하는 단계;
    상기 희생막 상에 포토레지스트막을 형성하는 단계;
    상기 포토레지스트막을 패터닝하여, 상기 주변회로영역의 상기 희생막을 노출시키는 포토레지스트 패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 희생막을 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  9. 제 8 항에 있어서,
    상기 희생막을 식각하는 단계는 상기 주변회로 영역의 상기 셀 게이트 절연막을 함께 식각하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 주변회로 영역의 상기 셀 게이트 절연막을 식각하는 단계는
    황산 또는 LAL을 식각액으로 사용하여 상기 상부 절연막을 식각하는 단계;
    인산을 사용하여 상기 전하저장막을 식각하는 단계; 및
    불산 또는 LAL을 식각액으로 사용하여 상기 하부 절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  11. 제 10 항에 있어서,
    상기 하부 절연막을 식각하는 단계는 등방성 식각의 방법으로 실시하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  12. 제 1 항에 있어서,
    상기 셀 게이트 절연막을 식각하는 단계는 상기 상부 절연막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 상기 희생막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  13. 제 1 항에 있어서,
    상기 셀 게이트 절연막을 식각하는 단계는 상기 상부 절연막 상에 상기 희생막 패턴이 잔존하도록 실시하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  14. 제 1 항에 있어서,
    상기 셀 게이트 절연막을 형성한 후, 상기 상부 절연막을 결정화하기 위한 열처리 공정을 더 실시하는 비휘발성 메모리 장치의 제조 방법.
  15. 제 1 항에 있어서,
    상기 희생막 패턴은 실리콘 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  16. 제 15 항에 있어서,
    상기 셀 게이트 절연막을 식각하는 단계는
    상기 희생막 패턴을 식각마스크로 사용하여 상기 상부 절연막 및 상기 전하 저장막을 차례로 식각함으로써, 상기 하부 절연막을 노출시키는 단계; 및
    상기 희생막 패턴 및 상기 노출된 하부 절연막을 함께 식각하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  17. 제 1 항에 있어서,
    상기 희생막 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 셀 게이트 절연막을 식각하는 단계는
    상기 희생막 패턴을 식각마스크로 사용하여 상기 상부 절연막을 식각함으로써, 상기 전하저장막을 노출시키는 단계;
    상기 희생막 패턴 및 상기 노출된 전하저장막을 함께 식각하여, 상기 셀 어레이 영역의 상부 절연막 및 상기 주변회로영역의 하부 절연막을 노출시키는 단계;및
    상기 노출된 상부절연막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 상기 노출된 하부 절연막을 식각하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  19. 제 1 항에 있어서,
    상기 희생막 패턴은 차례로 적층된 실리콘 산화막 및 실리콘 질화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 셀 게이트 절연막을 식각하는 단계는
    상기 희생막 패턴을 식각마스크로 사용하여 상기 상부 절연막을 식각함으로써, 상기 주변회로 영역의 전하 저장막을 노출시키는 단계;
    상기 실리콘 질화막 및 상기 노출된 전하 저장막을 함께 식각하여, 상기 셀 어레이 영역의 상기 실리콘 산화막 및 상기 주변회로영역의 하부 절연막을 노출시키는 단계; 및
    상기 노출된 실리콘 산화막 및 하부 절연막을 함께 식각하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  21. 제 1 항에 있어서,
    상기 희생막 패턴은 차례로 적층된 실리콘 질화막 및 실리콘 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  22. 제 21 항에 있어서,
    상기 셀 게이트 절연막을 식각하는 단계는
    상기 실리콘 산화막 및 상기 상부 절연막을 함께 식각하여, 상기 셀 어레이 영역의 실리콘 질화막 및 상기 주변회로 영역의 전하저장막을 노출시키는 단계;
    상기 실리콘 질화막 및 상기 전하저장막을 함께 식각하여, 상기 셀 어레이 영역의 상부절연막 및 상기 주변회로영역의 하부 절연막을 노출시키는 단계; 및
    상기 노출된 상부절연막에 대해 식각 선택비를 갖는 식각 레서피를 사용하여 상기 노출된 하부절연막을 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  23. 제 1 항에 있어서,
    상기 희생막 패턴은 차례로 적층된 하부 실리콘 산화막, 실리콘 질화막 및 상부 실리콘 산화막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  24. 제 23 항에 있어서,
    상기 셀 게이트 절연막을 식각하는 단계는
    상기 상부 실리콘 산화막 및 상기 상부 절연막을 함께 식각하여, 상기 셀 어레이 영역의 실리콘 질화막 및 상기 주변회로 영역의 전하저장막을 노출시키는 단계;
    상기 노출된 실리콘 질화막 및 전하저장막을 함께 식각하여, 상기 셀 어레이 영역의 하부 실리콘 산화막 및 상기 주변회로영역의 하부 절연막을 노출시키는 단계; 및
    상기 노출된 하부 실리콘 산화막 및 하부절연막을 함께 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
  25. 제 1 항에 있어서,
    상기 셀 게이트 절연막을 형성하기 전에, 상기 주변회로 영역에 고전압 게이트 절연막 패턴을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  26. 제 1 항에 있어서,
    상기 셀 게이트 절연막을 형성하기 전에, 상기 고전압 트랜지스터 영역에 고전압 게이트 절연막 패턴을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  27. 제 1 항에 있어서,
    상기 주변회로 영역을 노출시킨 후, 상기 노출된 주변회로 영역에 저전압 게이트 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  28. 제 1 항에 있어서,
    상기 주변회로 영역을 노출시킨 후 또는 상기 셀 게이트 절연막을 형성하기 전에, 상기 고전압 트랜지스터 영역 및 상기 저전압 트랜지스터 영역의 반도체기판에, 각각 고전압 게이트 절연막 패턴 및 저전압 게이트 절연막을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치의 제조 방법.
  29. 제 28 항에 있어서,
    상기 고전압 게이트 절연막 패턴 및 상기 저전압 게이트 절연막을 형성하는 단계는
    상기 노출된 주변회로 영역의 반도체기판에 고전압 게이트 절연막을 형성하는 단계;
    상기 고전압 게이트 절연막을 패터닝하여 상기 저전압 트랜지스터 영역의 반도체기판을 노출시키는 고전압 게이트 절연막 패턴을 형성하는 단계; 및
    상기 노출된 저전압 트랜지스터 영역의 반도체기판에 저전압 게이트 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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