KR20090104252A - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계와, 플라즈마 질화 공정을 실시하여 상기 게이트 전극막의 측벽에 제1 보호막을 형성하는 단계, 및 노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자 및 이의 제조 방법을 개시한다.
텅스텐, 산화, 세정 공정, 플라즈마
Description
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 특히 게이트 패턴을 형성하기 위한 반도체 소자 및 이의 제조 방법에 관한 것이다.
일반적으로 반도체 소자 중 플래시 메모리 소자는 게이트 패턴은 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 게이트 전극을 패터닝하여 게이트 패턴을 형성한다.
도 1은 종래 기술에 따른 반도체 소자의 게이트 패턴을 형성하기 위한 소자의 단면도이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 절연막(11), 플로팅 게이트용 도전막(12), 유전체막(13), 콘트롤 게이트용 도전막(14), 게이트 전극막(15), 및 하드 마스크막(16)을 순차적으로 적층하여 형성한다. 이후, 하드 마스크막(16)을 패터닝하여 이를 이용한 식각 공정을 실시하여 게이트 전극막(15)을 패터닝한다.
일반적으로 50nm 이하의 반도체 소자에서는 게이트 전극막으로 텅스텐 실리사이드(Wsix)막을 사용할 경우 텅스텐 실리사이드(Wsix)막 자체의 비저항이 높아 워드라인의 저항(Rs)이 증가하여 프로그램 속도 및 독출 속도가 저하하게 된다. 이를 해결하기 위해서는 텅스텐 실리사이드(Wsix)막의 두께를 증가시켜야 하나 이는 워드라인의 패터닝 공정이 어렵고 워드라인들을 전기적으로 분리시키는 소자 분리막 내에 보이드(Void)가 발생할 수 있다. 따라서 텅스텐 실리사이드(Wsix)막 보다 비저항이 낮은 텅스텐(W)막을 사용하여 게이트 전극막을 형성하는 방법이 연구중이다.
그러나 텅스텐막은 열공정에 의해 쉽게 산화되고, 세정 공정시 세정 용액에 의해 쉽게 부식되거나 산화되어 용해되므로 후속 세정 공정의 제약이 많다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 게이트 패턴 형성 공정시 게이트 전극을 패터닝한 후, 플라즈마 질화 공정을 실시하여 제1 보호막을 형성한 후, 터널 절연막까지 식각하여 게이트 패턴을 형성한 후, 산화막을 이용하여 제2 보호막을 형성함으로써, 게이트 전극 패터닝 공정시 발생하는 불순물을 제거하기 위한 세정 공정시 제1 보호막에 의해 게이트 전극막이 산화되는 것을 방지할 수 있는 반도체 소자 및 이의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자는 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막이 순차적으로 형성된 게이트 패턴과, 상기 게이트 전극막 측벽에 형성된 제1 보호막, 및 상기 제1 보호막을 포함한 전체 구조 상에 상기 게이트 패턴의 표면을 따라 형성된 제2 보호막을 포함한다.
상기 제1 보호막은 질화막이며, 상기 제2 보호막은 DCS-HTO 산화막이다. 상기 게이트 전극막은 텅스텐(W)이다.
본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계와, 상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계와, 플라즈마 질화 공정을 실시하여 상기 게이트 전극막의 측벽에 제1 보호막을 형성하는 단계, 및 노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함한다.
상기 게이트 패턴을 형성한 후, 상기 게이트 패턴을 포함한 전체 구조 상에 제2 보호막을 형성하는 단계를 더 포함한다. 상기 제2 보호막은 DCS-HTO 산화막으로 형성한다.
상기 게이트 전극막을 형성한 후, 하드 마스크 패턴을 형성하는 단계를 더 포함한다. 상기 제1 도전막 및 제2 도전막은 폴리 실리콘막으로 형성한다. 상기 유전체막은 제1 산화막, 질화막, 및 제2 산화막으로 구성된 ONO 구조로 형성한다. 상기 게이트 전극막은 텅스텐(W)으로 형성한다.
상기 플라즈마 질화 공정은 0.1 내지 2kW의 바이어스를 이용하여 0.01 내지 10 Torr의 압력 범위, 및 300 내지 600℃의 온도 범위에서 Ar가스와 N2 가스를 배합하여 실시한다. 상기 제1 보호막을 형성한 후, 세정 공정을 실시하여 상기 게이트 전극막 패터닝 공정시 발생한 부산물을 제거하는 단계를 더 포함한다. 상기 세정 공정은 SC-1 용액 또는 SPM 용액을 단독 또는 혼합하여 사용한다.
본 발명의 일실시 예에 따르면, 반도체 소자의 게이트 패턴 형성 공정시 게 이트 전극을 패터닝한 후, 플라즈마 질화 공정을 실시하여 제1 보호막을 형성한 후, 터널 절연막까지 식각하여 게이트 패턴을 형성한 후, 산화막을 이용하여 제2 보호막을 형성함으로써, 게이트 전극 패터닝 공정시 발생하는 불순물을 제거하기 위한 세정 공정시 제1 보호막에 의해 게이트 전극막이 산화되는 것을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2a 내지 도 2b는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 터널 절연막(101), 플로팅 게이트용 도전막(102), 유전체막(103), 콘트롤 게이트용 도전막(104), 게이트 전극막(105), 및 하드 마스크막(106)을 순차적으로 적층하여 형성한다.
이때, 플로팅 게이트용 도전막(102) 및 콘트롤 게이트용 도전막(104)은 폴리 실리콘막을 사용하여 형성할 수 있으며, 유전체막(103)은 제1 산화막(103a), 질화막(103b), 및 제2 산화막(103c)으로 이루어진 ONO 구조로 형성하는 것이 바람직하다. 게이트 전극막(105)은 텅스텐(W)막으로 형성하는 것이 바람직하다.
플로팅 게이트용 도전막(102)은 불순물이 함유되지 않은 비정질 폴리 실리콘막과 불순물이 함유된 폴리 실리콘막으로 구성된 이중막으로 형성하는 것이 바람직하다.
도면으로 도시되지 않았지만, 콘트롤 게이트용 도전막(104)을 형성한 후, 게이트 전극막(105)을 형성하기 전에 확산 방지막을 형성하는 것이 바람직하다.
하드 마스크막(106)은 SiON막, 비정질 카본막, SiON막이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 이때 게이트 전극막(105) 상에 형성된 SiON막은 게이트 전극막(105)의 확산 방지용으로 사용될 수 있으며, 비정질 카본막 상에 형성된 SiON막은 하드 마스크막(106)을 패터닝하기 위한 포토 레지스트 패턴을 형성하기 위한 반사 방지막으로 사용될 수 있다.
도 2b를 참조하면, 하드 마스크막 상에 포토 레지스트 패턴을 형성한 후, 포토 레지스트 패턴을 이용한 식각 공정을 실시한다. 즉, 하드 마스크막을 패터닝하여 하드 마스크 패턴(106A)을 형성한다.
이 후, 하드 마스크 패턴(106A)을 식각 마스크로 이용하는 1차 게이트 패턴 식각 공정을 실시하여 게이트 전극막(105)을 패터닝한다. 이때 식각 공정시 콘트롤 게이트용 도전막(104)의 상부가 노출되도록 실시하는 것이 바람직하다.
도 2c를 참조하면, 플라즈마 질화 공정을 실시하여 노출되는 하드 마스크 패 턴(106A), 게이트 전극막(105), 및 콘트롤 게이트용 도전막(104)의 표면에 제1 보호막(107)을 형성한다. 제1 보호막(107)은 질화막으로 형성하는 것이 바람직하다. 플라즈마 질화 공정으로 형성된 제1 보호막(107)은 하드 마스크 패턴(106A), 게이트 전극막(105)의 측벽에 증착 방식이 아닌 플라즈마 방식으로 형성됨으로써, 게이트 패턴의 폭이 증가하지 않는다. 이로 인하여 후속 게이트 패턴 사이의 공간을 절연막으로 갭필하는 공정시 영향을 미치지 않는다.
플라즈마 질화 공정은 0.1 내지 2kW의 바이어스를 이용하여 0.01 내지 10 Torr의 압력 범위, 및 300 내지 600℃의 온도 범위에서 Ar가스와 N2 가스를 배합하여 실시하는 것이 바람직하다. 플라즈마 질화 공정은 CVD 방식보다 낮은 온도에서 실시 가능하므로 열에 의한 게이트 전극막(105) 산화를 방지할 수 있다.
이 후, 세정 공정을 실시하여 1차 게이트 패턴 식각 공정시 발생한 부산물을 제거한다. 세정 공정은 SC-1 용액 또는 SPM 용액(Sulfuric acid-Peroxide Mixture)을 단독 또는 혼합하여 사용하는 것이 바람직하다. SPM 용액에 의한 세정 공정은 10분 내지 20분 동안 실시하는 것이 바람직하다. SPM 용액은 H2SO4 : H2O2= 50 :1로 배합된 것을 사용하는 것이 바람직하다. 이때, 제1 보호막(107)에 의해 게이트 전극막(105)이 노출되지 않아 세정 공정에 의한 게이트 전극막(105)의 산화 및 부식을 방지할 수 있다.
도 2d를 참조하면, 콘트롤 게이트용 도전막(104) 상에 형성된 제1 보호막(107), 콘트롤 게이트용 도전막(104), 유전체막(103), 플로팅 게이트용 도전 막(102), 및 터널 절연막(101)을 순차적으로 식각하는 2차 게이트 패턴 식각 공정을 실시하여 게이트 패턴(101, 102, 103, 104, 105, 106a, 107)을 형성한다. 상기 식각 공정시 게이트 패턴의 상부에 형성된 제1 보호막(107)이 제거될 수도 있다.
이 후 2차 게이트 패턴 식각 공정시 발생하는 식각 손상을 완하시키기 위하여 산화 공정을 실시하여 콘트롤 게이트용 도전막(104), 및 플로팅 게이트용 도전막(102)의 측벽을 큐어링할 수 있다. 이때 산화 공정은 O2 와 H2 를 이용한 선택적 산화 공정으로, 게이트 전극막(105)의 산화를 방지하는 동시에 게이트 패턴의 리텐션 특성을 개선시킬 수 있다.
이 후, 게이트 패턴(101, 102, 103, 104, 105, 106a, 107)을 포함한 전체 구조 상에 제2 보호막(018)을 형성한다. 제2 보호막(018)은 열에 의한 게이트 전극막(105)의 산화를 방지하기 위하여 저온에서 형성할 수 있는 DCS-HTO 산화막으로 형성하는 것이 바람직하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1은 종래 기술에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a 내지 도 2d는 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 터널 절연막
102 : 플로팅 게이트용 도전막 103 : 유전체막
104 : 콘트롤 게이트용 도전막 105 : 게이트 전극막
106 : 하드 마스크막 107 : 제1 보호막
108 : 제2 보호막
Claims (18)
- 반도체 기판 상에 순차적으로 적층된 터널 절연막, 플로팅 게이트용 도전막, 유전체막, 콘트롤 게이트용 도전막, 및 게이트 전극막이 순차적으로 형성된 게이트 패턴;상기 게이트 전극막 측벽에 형성된 제1 보호막; 및상기 제1 보호막을 포함한 전체 구조 상에 상기 게이트 패턴의 표면을 따라 형성된 제2 보호막을 포함하는 반도체 소자.
- 제 1 항에 있어서,상기 제1 보호막은 질화막인 반도체 소자.
- 제 1 항에 있어서,상기 제2 보호막은 DCS-HTO 산화막인 반도체 소자.
- 제 1 항에 있어서,상기 게이트 전극막은 텅스텐(W)인 반도체 소자.
- 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 및 게이트 전극막을 순차적으로 적층하는 단계;상기 게이트 전극막을 패터닝하여 상기 제2 도전막을 노출시키는 단계;플라즈마 질화 공정을 실시하여 상기 게이트 전극막의 측벽에 제1 보호막을 형성하는 단계;세정 공정을 실시하여 상기 게이트 전극막을 패터닝시 발생하는 부산물을 제거하는 단계; 및노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하여 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 게이트 패턴을 형성한 후, 상기 게이트 패턴을 포함한 전체 구조 상에 제2 보호막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 6 항에 있어서,상기 제2 보호막은 DCS-HTO 산화막으로 형성하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 게이트 전극막을 형성한 후, 하드 마스크 패턴을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 제1 도전막 및 제2 도전막은 폴리 실리콘막으로 형성하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 유전체막은 제1 산화막, 질화막, 및 제2 산화막으로 구성된 ONO 구조로 형성하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 게이트 전극막은 텅스텐(W)으로 형성하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 플라즈마 질화 공정은 0.1 내지 2kW의 바이어스를 이용하여 0.01 내지 10 Torr의 압력 범위, 및 300 내지 600℃의 온도 범위에서 Ar가스와 N2 가스를 배합하여 실시하는 반도체 소자의 제조 방법.
- 제 5 항에 있어서,상기 세정 공정은 SC-1 용액 또는 SPM 용액을 단독 또는 혼합하여 사용하는 반도체 소자의 제조 방법.
- 반도체 기판 상에 터널 절연막, 제1 도전막, 유전체막, 제2 도전막, 게이트 전극막, 및 하드 마스크 패턴을 순차적으로 적층하는 단계;상기 하드 마스크 패턴을 이용한 식각 공정을 실시하여 상기 게이트 전극막을 패터닝하는 제1 게이트 패턴 식각 단계;후속 공정에 의한 상기 게이트 전극막의 산화를 억제하기 위하여 플라즈마 질화 공정을 실시하여 상기 게이트 전극막 측벽에 제1 보호막을 형성하는 단계;세정 공정을 실시하여 상기 게이트 전극막 패터닝 공정시 발생한 부산물을 제거하는 단계;노출된 상기 제2 도전막, 유전체막, 및 제1 도전막을 식각하는 제2 게이트 패턴 식각 공정을 실시하여 게이트 패턴을 형성하는 단계; 및상기 게이트 패턴을 포함한 전체 구조 상에 제2 보호막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 제2 보호막은 DCS-HTO 산화막으로 형성하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 플라즈마 질화 공정은 0.1 내지 2kW의 바이어스를 이용하여 0.01 내지 10 Torr의 압력 범위, 및 300 내지 600℃의 온도 범위에서 Ar가스와 N2 가스를 배합하여 실시하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서,상기 세정 공정은 SC-1 용액 또는 SPM 용액을 단독 또는 혼합하여 사용하는 반도체 소자의 제조 방법.
- 제 5항 또는 제 14항에 있어서,상기 게이트 패턴을 형성한 후, O2 및 H2 를 이용한 산화 공정을 실시하여 상기 게이트 패턴의 측벽을 큐어링하는 단계를 더 포함하는 반도체 소자의 제조 방법.
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| KR101489457B1 (ko) * | 2012-03-30 | 2015-02-04 | 삼성전자주식회사 | 반도체 메모리 소자 |
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| WO2022007521A1 (zh) * | 2020-07-10 | 2022-01-13 | 长鑫存储技术有限公司 | 一种半导体结构的制备方法及半导体结构 |
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