KR101489457B1 - 반도체 메모리 소자 - Google Patents

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Abstract

반도체 메모리 소자가 제공된다. 셀 영역 및 주변 영역을 포함하는 기판이 제공된다. 상기 셀 영역 상에 차례로 제공되는 전하 저장부 및 콘트롤 게이트 전극을 포함하는 워드 라인들 및 상기 주변 영역 상의 주변 트랜지스터가 제공된다. 상기 콘트롤 게이트 전극 및 상기 주변 트랜지스터는 고 탄소(high-carbon) 반도체 패턴 및 상기 고 탄소 반도체 패턴 상의 저 탄소(low-carbon) 반도체 패턴을 포함한다.

Description

반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 소자에 관한 것으로, 보다 상세히는 저 탄소 반도체층 및 고 탄소 반도체층을 포함하는 반도체 메모리 소자에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 균일한 식각 공정을 수행할 수 있는 구조를 갖는 반도체 메모리 소자를 제공하는데 있다. 본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 메모리 소자를 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는 셀 영역 및 주변 영역을 포함하는 기판; 상기 셀 영역 상에 차례로 제공되는 전하 저장부 및 콘트롤 게이트 전극을 포함하는 워드 라인들; 및 상기 주변 영역 상의 주변 트랜지스터를 포함하고, 상기 콘트롤 게이트 전극 및 상기 주변 트랜지스터는 고 탄소(high-carbon) 반도체 패턴 및 상기 고 탄소 반도체 패턴 상의 저 탄소(low-carbon) 반도체 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 고 탄소 반도체 패턴의 탄소 농도는 상기 저 탄소 반도체 패턴의 탄소 농도의 3배∼10배인 반도체 메모리 소자.
일 실시예에 있어서, 상기 고 탄소 반도체 패턴의 두께는 상기 저 탄소 반도체 패턴의 두께보다 두꺼울 수 있다.
일 실시예에 있어서, 상기 고 탄소 반도체 패턴의 두께는 상기 저 탄소 반도체 패턴의 두께의 2배∼10배 이상일 수 있다.
일 실시예에 있어서, 상기 콘트롤 게이트 전극 및 상기 주변 트랜지스터 각각은 상기 저 탄소 반도체 패턴 상의 상부 게이트 전극을 더 포함하고, 상기 상부 게이트 전극은 금속 물질을 포함할 수 있다.
일 실시예에 있어서, 상기 콘트롤 게이트 전극 및 상기 주변 트랜지스터는 상기 상부 게이트 전극과 상기 저 탄소 반도체 패턴 사이에 배리어 패턴을 더 포함하고, 상기 배리어 패턴은 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 상기 상부 게이트 전극의 측벽을 덮는 스페이서 절연층을 더 포함하고, 상기 주변 영역 상의 상기 스페이서 절연층은 상기 저 탄소 반도체 패턴의 측벽 상으로 연장될 수 있다.
일 실시예에 있어서, 상기 주변 영역 상의 상기 스페이서 절연층은 상기 고 탄소 반도체 패턴의 측벽 상으로 연장될 수 있다.
일 실시예에 있어서, 상기 전하 저장부는 플로팅 게이트 전극을 포함하고, 상기 플로팅 게이트 전극은 고 탄소 반도체 패턴 및 상기 고 탄소 반도체 패턴 상의 저 탄소 반도체 패턴을 포함할 수 있다.
일 실시예에 있어서, 상기 전하 저장부는 상기 기판 상에 차례로 제공되는 터널 절연층, 전하 저장층, 및 블로킹 절연층을 포함할 수 있다.
일 실시예에 있어서, 기판 상의 제 1 절연 패턴; 상기 제 1 절연 패턴 상의 제 1 반도체층; 상기 제 1 반도체층 상에 제공되고 상기 제 1 반도체층과 접촉하는 제 2 반도체층; 및 상기 제 2 반도체층 상의 상부 게이트 전극을 포함하고, 상기 제 1 및 제 2 반도체층들은 탄소를 포함하고, 상기 제 1 반도체층의 탄소 농도는 상기 제 2 반도체층의 탄소 농도보다 높을 수 있다.
일 실시예에 있어서, 상기 제 1 반도체층의 탄소 농도는 상기 제 2 반도체층의 탄소 농도의 3배 이상일 수 있다.
일 실시예에 있어서, 상기 제 1 반도체층의 두께는 상기 제 2 반도체층의 두께보다 두 배 이상일 수 있다.
일 실시예에 있어서, 상기 제 2 반도체층과 상기 상부 게이트 전극 사이에 배리어 패턴을 더 포함하고, 상기 배리어층은 금속 질화물을 포함할 수 있다.
일 실시예에 있어서, 상기 제 1 절연 패턴과 상기 제 1 반도체층 사이의 하부 게이트 전극; 상기 하부 게이트 전극과 상기 제 1 반도체층 사이의 제 2 절연 패턴을 더 포함하고, 상기 하부 게이트 전극은: 상기 제 1 절연 패턴과 상기 제 2 절연 패턴 사이의 제 3 반도체층; 및 상기 제 3 반도체층과 상기 제 2 절연 패턴 사이의 제 4 반도체층을 포함하고, 상기 제 3 반도체층의 탄소 농도는 상기 제 4 반도체층의 탄소 농도보다 높을 수 있다.
본 발명의 실시예들에 따르면, 웨이퍼의 전 영역에서 균일하게 식각 공정을 수행할 수 있다. 본 발명의 실시예들에 따르면, 셀 영역과 주변 영역 사이에서 발생될 수 있는 브리징(bridging), 피팅(pitting), 및 리닝(leaning) 현상을 개선할 수 있다. 본 발명의 실시예들에 따르면 반도체층 내에 공동들(voids)이 형성되는 것을 방지할 수 있다. 본 발명의 실시예들에 따르면 적층된 게이트들 사이의 접촉 저항이 개선될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 평면도이다.
도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'선에 따른 단면도들이다.
도 2b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 3c 및 도 3c는 도 3a와 도 3b 사이의 영역을 도시한 단면도들이다.
도 8c는 본 발명의 다른 실시예에 따른 주변 트랜지스터의 단면도이다.
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시하는 도면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 도 1의 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 10a 및 도 10b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시하는 도면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 도 1의 Ⅱ-Ⅱ'선에 따른 단면도들이다.
도 11은 본 발명의 또 다른 실시예를 설명하기 위한 단면도이다.
도 12는 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 13은 본 발명의 실시예들에 따른 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 14는 본 발명의 실시예들에 따른 반도체 메모리 소자를 장착한 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체층, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 소자의 평면도이고, 도 2a 내지 도 8a는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 도 1의 Ⅰ-Ⅰ'선에 따른 단면도들이다. 도 2b 내지 도 8b는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위하여 도 1의 Ⅱ-Ⅱ'선에 따른 단면도들이다. 도 3c 및 도 3d는 도 3a와 도 3b 사이의 영역을 도시한 단면도들이다.
도 1, 도 2a 및 도 2b를 참조하여, 셀 영역(CR) 및 주변 영역(PR)을 포함하는 기판(100)이 제공될 수 있다. 상기 기판(100)은 반도체 특성을 갖는 물질들, 절연성 물질들, 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 일 예로, 상기 기판(100)은 실리콘 웨이퍼일 수 있다. 일 예로, 상기 기판(10)은 p형 불순물로 도핑된 영역을 포함할 수 있다.
상기 셀 영역(CR) 및 상기 주변 영역(PR) 상에 제 1 절연층(110), 제 1 도전층(120), 제 2 절연층(140)이 차례로 형성될 수 있다. 일 예로, 상기 제 1 절연층(110)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제 1 도전층(120)은 반도체 물질을 포함할 수 있다. 일 예로, 상기 제 1 도전층(120)은 실리콘층일 수 있다. 상기 제 2 절연층(140)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 상기 제 2 절연층(140)은 이하 설명될 고 탄소 반도체층과의 접속을 위한 개구부들(BH)을 포함할 수 있다.
상기 제 2 절연층(140) 상에 고 탄소 반도체층(150, high carbon semiconductor layer) 및 저 탄소 반도체층(130, low carbon semiconductor layer)이 차례로 형성될 수 있다. 일 예로, 상기 고 탄소 반도체층(150) 및 상기 저 탄소 반도체층(130)은 실리콘층들일 수 있다. 상기 고 탄소 반도체층(150)의 탄소 농도는 상기 저 탄소 반도체층(130)의 탄소 농도보다 클 수 있다. 일 예로, 상기 고 탄소 반도체층(150)의 탄소 농도는 상기 저 탄소 반도체층(130)의 탄소 농도보다 3배 이상이고 10배 이하일 수 있다. 일 예로, 상기 고 탄소 반도체층(150)의 탄소 농도는 약 3∼약10at%이고, 상기 저 탄소 반도체층(130)의 탄소 농도는 약0.5∼약2at%일 수 있다.
상기 고 탄소 반도체층(150)의 상대적으로 높은 탄소 농도는 상기 고 탄소 반도체층(150)의 형성 공정에서 발생될 수 있는 공동들(voids)의 형성을 방지할 수 있다. 반도체층의 증착 공정은 다수의 공극들(vacancies)을 발생시킬 수 있다. 이와 같은 공극들(vacancies)은 이후의 열 공정을 통하여 서로 결합되어 상대적으로 큰 공동들을 형성할 수 있으며, 공동들은 반도체 소자의 구조적 및/또는 전기적 특성을 열화시킬 수 있다. 상기 고 탄소 반도체층(150)의 탄소 원자들은 공극들의 이동을 방해하여 공극들이 결합하여 공동들이 형성되는 것을 방지할 수 있다.
상기 고 탄소 반도체층(150) 및 상기 저 탄소 반도체층(130)은 각각 인-시츄(in-situ)로 탄소 도핑될 수 있다. 이와는 달리, 상기 고 탄소 반도체층(150)을 구성하는 반도체 물질을 형성한 후 제 1 탄소 도핑이 수행되고, 상기 저 탄소 반도체층(130)을 구성하는 반도체 물질을 형성한 후 제 2 탄소 도핑이 수행될 수 있다.
상기 고 탄소 반도체층(150)의 두께(T2)는 상기 저 탄소 반도체층(130)의 두께(T1)보다 두꺼울 수 있다. 일 예로, 상기 고 탄소 반도체층(150)의 두께(T2)는 상기 저 탄소 반도체층(130)의 두께(T1)의 2배 이상이고 10배 이하일 수 있다. 상기 고 탄소 반도체층(150)은 상기 개구부들(BH)을 통하여 상기 제 1 도전층(120)과 접속할 수 있다.
상기 저 탄소 반도체층(130) 상에 배리어층(160) 및 상부 전극층(170)이 차례로 형성될 수 있다. 상기 상부 전극층(170)은 금속 물질을 포함할 수 있다. 일 예로, 상기 상부 전극층(170)은 텅스텐(W), 티타늄(Ti), 또는 탄탈륨(Ta) 중 적어도 하나를 포함할 수 있다. 상기 배리어층(160)은 상기 상기 금속 물질들의 도전성 금속 질화물을 포함할 수 있다. 일 예로, 상기 배리어층(160)은 텅스텐질화막(WN), 티타늄질화막(TiN), 또는 탄탈륨질화막(TaN) 중 적어도 하나를 포함할 수 있다.
상기 층들(110, 120, 140, 150, 130, 160, 170)은 화학적 기상 증착(Chemical Vapor Depsition:CVD), 물리적 기상 증착(Physical Vapor Deposition: PVD) 또는 원자층 증착(Atomic Layer Deposition: ALD)과 같은 증착 기술로 형성될 수 있다. 상기 층들(110, 120, 140, 150, 130, 160, 170)의 형성은 열처리 공정을 수반할 수 있다.
도 1, 도 3a 내지 도 3d를 참조하여, 상기 상부 전극층(170), 상기 배리어층(160)의 식각 공정이 수행될 수 있다. 상기 식각 공정은 마스크 패턴들(182, 185, 188)을 이용하여 수행될 수 있다. 제 1 마스크 패턴들(182)은 도 1의 워드라인들(WL)을 정의하기 위한 마스크 패턴이고, 상기 제 2 마스크 패턴들(185)은 도 1의 스트링 선택 라인들(SSL, SSL2)을 정의하기 위한 마스크 패턴일 수 있다. 제 3 마스크 패턴(188)은 도 1의 주변 트랜지스터(PG)를 정의하기 위한 마스크 패턴일 수 있다. 상기 마스크 패턴들(182, 185, 188)을 이용한 식각 공정에 의하여 예비 제 1 내지 제 3 상부 전극들(171, 174, 177), 예비 제 1 내지 제 3 배리어 패턴들(161, 164, 167)이 형성될 수 있다. 본 식각 공정은 상기 저 탄소 반도체층(130a)의 상면이 노출될 때까지 수행될 수 있다. 일 예로, 상기 식각 공정은 HBr 및/또는 SF6를 이용한 건식 식각 공정일 수 있다.
도 3c는 일 실시예에 따른 도 3a와 도 3b 사이의 영역을 도시한 단면도이다. 본 식각 공정의 결과, 상기 저 탄소 반도체층(130a)의 상부에 리세스 영역(RS)이 형성될 수 있다. 상기 리세스 영역(RS)은 상기 셀 영역(CR)과 상기 주변 영역(PR) 사이에 형성될 수 있다. 일 예로, 상기 리세스 영역(RS)은 도 1의 제 2 스트링 선택 라인(SSL2)의 일부가 되는 예비 제 2 스트링 선택 라인(A_SSL2)과 도 1의 주변 트랜지스터(PG)의 일부가 되는 예비 주변 트랜지스터(A_PG) 사이에 형성될 수 있다. 상기 리세스 영역(RS)은 상기 예비 주변 트랜지스터(A_PG)의 양 측에 형성될 수 있다. 상기 리세스 영역(RS)의 하면은 상기 저 탄소 반도체층(130a)의 상면과 제 1 단차(ST1)를 갖는다. 상기 리세스 영역(RS)은 상기 저 탄소 반도체층(130a)의 측벽(SW1)을 노출할 수 있다. 이와는 달리 워드라인들(WL)의 일부가 되는 예비 워드라인들(A_WL) 사이 및 상기 예비 워드라인(A_WL)과 도 1의 제 2 스트링 선택 라인(SSL1)의 일부가 되는 예비 제 1 스트링 선택 라인(A_SSL1) 사이에는 실질적으로 상기 리세스 영역(RS)이 형성되지 않을 수 있다.
상기 예비 제 2 스트링 선택 라인(A-SSL2)과 상기 예비 주변 트랜지스터(A_PG) 사이의 거리(D3)는 워드라인들(WL)의 일부가 되는 예비 워드라인들(A_WL) 사이의 거리(D1) 및 예비 스트링 선택 라인들(A_SSL1, A_SSL2) 사이의 거리(D2)보다 크다. 일 예로, 상기 D3는 D1, 및 D2의 수십 배 이상 클 수 있다. 패턴들 사이의 거리가 이와 같이 일정 수준 이상으로 차이 나는 경우, 식각의 깊이에 불균형이 초래될 수 있다. 이와 같은 현상을 식각 공정의 로딩 현상(loading effect)라고 불린다. 이러한 로딩 현상은 최종적 구조물들이 서로 분리되지 않는 브리징(bridging) 현상, 최종적 구조물들 사이의 기판이 손상되는 피팅(pitting) 현상, 또는 최종적 구조물들이 기울어지는 리닝(leaning) 현상을 발생시킬 수 있다.
도 3d는 다른 실시예에 따른 도 3a와 도 3b 사이의 영역을 도시한 단면도이다. 본 실시예의 경우, 상기 리세스 영역(RS)은 도 3c의 실시예에 비하여 상대적으로 깊게 형성되어 상기 저 농도 반도체층(130b)의 측벽(SW1) 및 상기 고 농도 반도체층(150b)의 측벽(SW2)을 노출할 수 있다. 본 실시예에 있어서, 상기 리세스 영역(RS)의 하면은 상기 저 탄소 반도체층(130a)의 상면과 상기 제 1 단차(ST1)보다 큰 제 2 단차(ST2)를 갖는다.
이하, 설명의 간소화를 위하여 도 3c의 실시예에 따라 설명한다.
도 1, 도 4a 및 도 4b를 참조하여, 상기 예비 제 1 내지 제 3 상부 전극들(171, 174, 177)의 측벽이 식각되어 제 1 내지 제 3 상부 전극들(172, 175, 178)이 될 수 있다. 일 예로, 상기 식각 공정은 오존(O3)을 이용하여 수행될 수 있다. 본 식각 공정에서, 상기 예비 제 1 내지 제 3 배리어 패턴들(161, 164, 167)의 측벽도 함께 식각되어 제 1 내지 제 3 배리어 패턴들(162, 165, 168)이 될 수 있다.
도 1, 도 5a 및 도 5b를 참조하여, 상기 제 1 내지 제 3 상부 전극들(172, 175, 178)의 측벽 상에 스페이서 절연층들(SP1, SP2, SP3)이 형성될 수 있다. 일 예로, 상기 스페이서 절연층들(SP1, SP2, SP3)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 예비 주변 트랜지스터(A_PG)의 양 측벽에 형성된 제 3 스페이서 절연층(SP3)은 상기 제 1 측벽(SW1) 상으로 연장될 수 있다. 상기 예비 제 2 스트링 선택 라인(A_SSL2)의 측벽에 형성된 제 2 스페이서 절연층(SP2)은 상기 제 1 측벽(SW1) 상으로 연장될 수 있다.
도 1, 도 6a 및 도 6b를 참조하여, 상기 저 탄소 반도체층(130a), 상기 고 탄소 반도체층(150) 및 상기 제 2 절연층(140)이 차례로 식각될 수 있다. 그 결과 제 1 내지 제 3 저 탄소 반도체 패턴들(132, 135, 138), 제 1 내지 제 3 고 탄소 반도체 패턴들(152, 155, 158) 및 제 1 내지 제 3 블로킹 패턴들(142, 145, 148)이 형성될 수 있다. 제 1 고 탄소 반도체 패턴(152), 제 1 저 탄소 반도체 패턴(132), 제 1 배리어 패턴(162), 및 상기 제 1 상부 전극(172)은 콘트롤 게이트 전극(WG1)을 구성하고, 제 2 고 탄소 반도체 패턴(155), 제 2 저 탄소 반도체 패턴(135), 제 2 배리어 패턴(165), 및 상기 제 2 상부 전극(175)은 상부 선택 게이트 전극(SG1)을 구성할 수 있다. 상기 제 3 고 탄소 반도체 패턴(158), 제 3 저 탄소 반도체 패턴(138), 제 3 배리어 패턴(168), 및 상기 제 3 상부 전극(178)은 상부 주변 게이트 전극(PG1)을 구성할 수 있다.
상기 저 탄소 반도체 패턴들(132, 135, 138)은 낮은 탄소 농도에 기인하여 제 1 내지 제 3 배리어 패턴들(162, 165, 168)과의 접촉 저항을 줄일 수 있다. 따라서 반도체 메모리 소자의 RC 지연(RC delay)를 감소시킬 수 있다.
상기 고 탄소 반도체 패턴들(152, 155, 158)은 상기 저 탄소 반도체 패턴들(132, 135, 138)에 비하여 상대적으로 높은 식각 저항성을 갖는다. 따라서 상술한 로딩 현상을 감소시킬 수 있다. 상기 고 탄소 반도체 패턴들(152, 155, 158)의 높은 식각 저항성에 기인하여, 이미 발생되었던 도 3C의 상기 제 1 단차(ST1)는 줄어들 수 있으며, 도 6a 및 도 6b에 도시된 바와 같이 상기 제 2 도전층(120)의 상면은 실질적으로 단차가 없는 프로파일을 가질 수 있다. 상기 블로킹 패턴들(142, 145, 148)은 식각 저지막의 역할을 할 수 있으며, 상기 블로킹 패턴들(142, 145, 148)에 의하여 상기 제 1 단차(ST1)가 제거되는 효과가 증대될 수 있다.
도 1, 도 7a 및 도 7b를 참조하여, 상기 제 1 도전층(120)이 식각되어 플로팅 게이트 전극(WG2), 하부 선택 게이트 전극(SG2), 및 하부 주변 게이트 전극(PG2)이 형성될 수 있다. 상기 제 1 절연층(110)이 식각되어 터널 절연층(112), 선택 게이트 절연층(115), 주변 게이트 절연층(118)이 형성될 수 있다. 그 결과, 상기 셀 영역(CR) 상에는 워드라인들(WL) 및 스트링 선택 라인들(SSL1, SSL2)이 형성되고, 상기 주변 영역(PR)에는 주변 트랜지스터(PG)가 형성될 수 있다.
도 1, 도 8a 및 도 8b를 참조하여, 상기 식각 공정에 의하여 노출된 상기 기판(100) 상에 소스/드레인 영역들이 형성될 수 있다. 상기 워드라인들(WL) 사이에는 제 1 소스/드레인 영역들(SD1)이 형성되고 상기 제 1 스트링 선택 라인(SSL1)과 상기 제 2 스트링 선택 라인(SSL2) 사이에는 제 2 소스/드레인 영역들(SD2)이 형성될 수 있다. 상기 주변 트랜지스터(PG)의 양 측에는 제 3 소스/드레인 영역들(SD3)이 형성될 수 있다. 상기 소스/드레인 영역들(SD1, SD2, SD3)은 상기 기판(100)의 도전형과 다른 도전형을 갖는 불순물 영역일 수 있다. 일 예로, 상기 소스/드레인 영역들(SD1, SD2, SD3)은 n형 불순물로 도핑된 영역들일 수 있다. 다른 실시예에 있어서, 상기 제 1 소스/드레인 영역(SD1)은 상기 기판(100)과 동일한 도전형일 수 있다.
상기 소스/드레인 영역들(SD1, SD2, SD3)이 형성된 결과물 상에, 제 1 및 제 2 층간 절연막들(191, 192)이 형성될 수 있다. 일 예로, 상기 제 1 및 제 2 층간 절연막들(191, 192)은 실리콘 산화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 제 1 및 제 2 층간 절연막들(191, 192)을 관통하는 비트라인 콘택들(195) 및 주변 콘택들(197)이 형성될 수 있다. 상기 비트라인 콘택들(195)과 전기적으로 연결되는 비트라인들(BL)과 상기 주변 콘택들(197)과 전기적으로 연결되는 주변 배선들(196)이 형성될 수 있다. 상기 비트라인들(BL), 상기 주변 배선들(196), 및 상기 콘택들(195, 197)은 금속, 도전성 금속 질화물, 도핑된 반도체 물질, 또는 금속-반도체 화합물 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
도 1, 도 8a 및 도 8b를 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 소자가 설명된다. 설명의 간소화를 위하여 중복되는 구성은 설명이 생략될 수 있다.
기판(100)의 셀 영역(CR) 상에 워드라인들(WL) 및 스트링 선택 라인들(SSL1, SSL2)이 제공될 수 있다. 상기 기판(100)의 주변 영역(PR) 상에 주변 트랜지스터(PG)가 제공될 수 있다. 상기 워드라인들(WL)은 상기 기판(100) 상에 차례로 적층된 전하 저장부 및 콘트롤 게이트 전극(WG1)을 포함할 수 있다. 일 실시예에 있어서, 상기 전하 저장부는 플로팅 게이트 전극(WG2)을 포함할 수 있다. 상기 플로팅 게이트 전극(WG2)과 상기 기판(100) 사이에 터널 절연층(112)이 제공되고, 상기 플로팅 게이트 전극(WG2)과 상기 콘트롤 게이트 전극(WG1) 사이에 제 1 블로킹 패턴(142)이 제공될 수 있다. 상기 스트링 선택 라인들(SSL1, SSL2)은 상기 기판(100) 상에 차례로 적층된 선택 게이트 절연층(115), 하부 선택 게이트 전극(SG2), 및 상부 선택 게이트 전극(SG1)을 포함할 수 있다. 상기 하부 선택 게이트 전극(SG2)과 상기 상부 선택 게이트 전극(SG1) 사이에 제 2 블로킹 패턴(145)이 제공될 수 있다. 상기 하부 선택 게이트 전극(SG2)과 상기 상부 선택 게이트 전극(SG1)은 개구부들(BH)을 통하여 접속될 수 있다. 상기 주변 트랜지스터(PG)는 상기 기판(100) 상에 차례로 적층된 주변 게이트 절연층(118), 하부 주변 게이트 전극(PG2), 및 상부 주변 게이트 전극(PG1)을 포함할 수 있다. 상기 하부 주변 게이트 전극(PG2)과 상기 상부 주변 게이트 전극(PG1)은 개구부(BH)를 통하여 접속될 수 있다.
상기 콘트롤 게이트 전극(WG1), 상기 상부 선택 게이트 전극(SG1), 및 상기 상부 주변 게이트 전극(PG1)은 고 탄소 반도체 패턴들(152, 155, 158) 및 상기 고 탄소 반도체 패턴들(152, 155, 158) 상의 저 탄소 반도체 패턴들(132, 135, 138)을 포함할 수 있다. 일 예로, 상기 고 탄소 반도체 패턴들(152, 155, 158)의 탄소 농도는 상기 저 탄소 반도체 패턴들(132, 135, 138)의 탄소 농도보다 3배 이상일 수 있고, 10배 이하일 수 있다. 상기 저 탄소 반도체 패턴들(132, 135, 138)은 낮은 탄소 농도에 기인하여 반도체 소자의 접촉 저항을 줄여 RC 지연을 개선할 수 있다. 상기 고 탄소 반도체 패턴들(152, 155, 158)은 높은 탄소 농도에 기인하여 반도체 패턴 내에 공동들(voids)이 발생하는 것을 방지하고, 상대적으로 높은 식각 저항성에 의하여 로딩 현상을 개선할 수 있다. 일 예로, 상기 고 탄소 반도체 패턴들(152, 155, 158)의 두께(T2)는 상기 저 탄소 반도체 패턴들(132, 135, 138)의 두께(T1)의 2배 이상일 수 있고, 10배 이하일 수 있다. 상기 저 탄소 반도체 패턴들(132, 135, 138)에 비하여 상대적으로 상기 고 탄소 반도체 패턴들(152, 155, 158)을 두껍게 형성함으로써, 상기 로딩 현상을 보다 효과적으로 개선할 수 있다.
상기 콘트롤 게이트 전극(WG1), 상기 상부 선택 게이트 전극(SG1), 및 상기 상부 주변 게이트 전극(PG1)은 상부 전극들(172, 175, 178)을 포함할 수 있다. 상기 상부 전극들(172, 175, 178)은 금속 물질을 포함하며, 그에 따라 상기 워드라인들(WL), 상기 스트링 선택 라인들(SSL1, SSL2), 및 상기 주변 트랜지스터(PG)의 저항을 줄일 수 있다. 상기 상부 전극들(172, 175, 178)과 상기 저 탄소 반도체 패턴들(132, 135, 138) 사이에 배리어 패턴들(162, 165, 168)이 제공될 수 있다. 상기 배리어 패턴들(162, 165, 168)은 상기 상부 전극들(172, 175, 178)과 상기 저 탄소 반도체 패턴들(132, 135, 138) 사이의 물질 확산을 방지할 수 있으며, 접촉 저항을 개선할 수 있다.
상기 상부 전극들(172, 175, 178)의 측벽들을 덮는 스페이서 절연층들(SP1, SP2, SP3)이 제공될 수 있다. 제 2 스페이서 절연층(SP2) 및 제 3 스페이서 절연층(SP3)은 저 탄소 반도체 패턴들(135, 138)의 측벽(SW1) 상으로 연장될 수 있다.
도 8c는 본 발명의 다른 실시예에 따른 주변 트랜지스터의 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다. 본 실시예는 도 3d를 참조하여 설명된 바와 같이 리세스 영역(RS)이 저 탄소 반도체층(103b)의 측벽(SW1) 및 고 탄소 반도체층(105b)의 측벽(SW2)을 노출하는 실시예이다. 본 실시예에 있어서, 제 3 스페이서 절연층(SP3)은 제 3 저 탄소 반도체 패턴(138)의 측벽(SW1)과 제 3 고 탄소 반도체 패턴(158)의 측벽(SW2) 상으로 연장될 수 있다.
상술한 실시예들은 제 2 스트링 선택 라인(SSL2)과 주변 트랜지스터(PG) 사이에 발생하는 로딩 현상을 기준으로 설명하였으나, 이에 한정되지 않으며 도 1의 제 1 접지 선택 라인(GSL1)과 그와 인접한 주변 트랜지스터(미도시) 사이에도 동일한 설명이 가능하다. 상술한 실시예들은 낸드(NAND) 플래시를 기준으로 설명되었으나, 이에 한정되지 않으며 노어(NOR) 플래시에도 동일하게 적용이 가능하다. 노어(NOR) 플래시의 경우, 셀 영역의 최 외각 워드라인과 주변 트랜지스터 사이에 발생되는 로딩 현상을 완화할 수 있다.
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시하는 도면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 도 1의 Ⅱ-Ⅱ'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 플로팅 게이트 전극(WG2), 하부 선택 게이트 전극(SG2), 및 하부 주변 게이트 전극(PG2)은 고 탄소 반도체 패턴(122, 125, 128) 및 상기 고 탄소 반도체 패턴(122, 125, 128) 상의 저 탄소 반도체 패턴(123, 126, 129)을 포함할 수 있다. 상기 고 탄소 반도체 패턴(122, 125, 128)의 탄소 농도는 상기 저 탄소 반도체 패턴(123, 126, 129)의 탄소 농도의 3배 이상이고 10배 이하일 수 있다. 상기 고 탄소 반도체 패턴(122, 125, 128)의 두께는 상기 저 탄소 반도체 패턴(123, 126, 129)의 두께의 2배 이상이고 10배 이하일 수 있다.
도 10a 및 도 10b는 본 발명의 또 다른 실시예에 따른 반도체 메모리 소자를 도시하는 도면들로, 각각 도 1의 Ⅰ-Ⅰ'선 및 도 1의 Ⅱ-Ⅱ'선에 따른 단면도들이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예에 있어서, 콘트롤 게이트 전극(WG1)과 기판(100) 사이의 전하 저장부는 제 1 터널 절연 패턴(TL1), 제 1 전하 저장 패턴(C1), 및 제 1 블로킹 절연 패턴(B1)을 포함할 수 있다. 상부 선택 게이트 전극(SG1)과 상기 기판(100) 사이에 제 2 터널 절연 패턴(TL2), 제 2 전하 저장 패턴(C2), 및 제 2 블로킹 절연 패턴(B2)이 제공될 수 있다.
상기 전하 저장 패턴들(C1, C2)은 트랩 사이트들이 풍부한 절연층들 및 나노 입자들을 포함하는 절연층들 중의 하나일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 전하 저장 패턴들(C1, C2)은 트랩 절연층, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연층 중의 한가지를 포함할 수 있다. 일 예로, 상기 전하 저장 패턴들(C1, C2)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다.
상기 터널 절연 패턴들(TL1, TL2)은 상기 전하 저장 패턴들(C1, C2)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있으며, 화학 기상 증착 또는 원자층 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 예를 들면, 상기 터널 절연 패턴들(TL1, TL2)은 상술한 증착 기술들 중의 하나를 사용하여 형성되는 실리콘 산화막일 수 있다. 이에 더하여, 상기 터널 절연 패턴들(TL1, TL2)에 증착 공정 이후 실시되는 소정의 열처리 단계가 더 수행될 수 있다. 상기 열처리 단계는 급속-열-질화 공정(Rapid Thermal Nitridation; RTN) 또는 질소 및 산소 중의 적어도 하나를 포함하는 분위기에서 실시되는 어닐링 공정일 수 있다.
상기 블로킹 절연 패턴들(B1, B2)은 단일 절연층일 수 있다. 이와는 달리 상기 블로킹 절연 패턴들(B1, B2)은 제 1 및 제 2 블로킹 절연층들(미도시)을 포함할 수 있다. 상기 제 1 및 제 2 블로킹 절연층들은 서로 다른 물질로 형성될 수 있으며, 상기 제 1 및 제 2 블로킹 절연층들 중의 하나는 상기 터널 절연 패턴들(TL1, TL2)보다 작고 상기 전하 저장 패턴들(C1, C2)보다 큰 밴드 갭을 갖는 물질들 중의 하나일 수 있다. 일 실시예에 있어서, 상기 제 1 블로킹 절연층은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막들 중의 하나이고, 상기 제 2 블로킹 절연층은 상기 제 1 블로킹 절연층보다 작은 유전 상수를 갖는 물질일 수 있다. 다른 실시예에 따르면, 상기 제 2 블로킹 절연층은 고유전막들 중의 하나이고, 상기 제 1 블로킹 절연층은 상기 제 2 블로킹 절연층보다 작은 유전 상수를 갖는 물질일 수 있다.
상부 주변 게이트 전극(PG1)과 상기 기판(100) 사이에 주변 게이트 절연 패턴(T3)이 제공될 수 있다. 상기 주변 게이트 절연 패턴(T3)은 상기 터널 절연 패턴들(TL1, TL2) 및 상기 블로킹 절연 패턴들(B1, B2)과 동시에 형성되거나, 별개의 공정으로 형성된 절연층일 수 있다.
도 11은 본 발명의 또 다른 실시예를 설명하기 위한 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략될 수 있다.
본 실시예는 이전의 실시예와 다른 형태의 반도체 메모리 소자에 대한 예시이다. 본 실시예에 있어서, 셀 영역(CR) 상의 워드라인들(WL)은 정보 저장부를 포함하지 않으며 상기 워드라인들(WL)과 전기적으로 연결되는 가변 저항 구조체들(VR)이 제공될 수 있다. 일 예로, 상기 반도체 메모리 소자가 자기 메모리 소자(MRAM)일 경우, 상기 가변 저항 구조체들(VR)은 자기 터널 접합(Magnetic Tunnel Junction: MTJ)을 포함할 수 있다. 본 발명의 기술적 사상은 자기 메모리 소자에 한정되지 않으며, 상변화 메모리 소자(PRAM), 강유전체 메모리 소자(FRAM), 저항 메모리 소자(RRAM) 등을 포함할 수 있다. 이하, 설명의 간소화를 위하여 자기 메모리 소자를 예로 설명된다.
상기 가변 저항 구조체들(VR)은 제 1 전극(11)과 제 2 전극(15) 사이에 차례로 적층된 기준 자성층(12), 터널 배리어층(13), 및 자유층(14)을 포함할 수 있다. 상기 기준 자성층(12)과 상기 자유층(14)의 위치는 서로 바뀔 수 있으며, 하나 이상의 기준 자성층 및 자유층이 제공될 수 있다. 상기 가변 저항 구조체들(VR)의 자기 터널 접합의 저항값은, 상기 기준 자성층(12)과 상기 자유층(14)의 자화 방향들에 따라 달라질 수 있다. 일 예로, 상기 기준 자성층(12) 및 상기 자유층(14)의 자화 방향들이 서로 반평행하는 경우에 자기터널접합은 상대적으로 큰 저항값을 가질 수 있으며, 상기 기준 자성층(12) 및 상기 자유층(14)의 자화 방향들이 평행한 경우에 자기터널접합은 상대적으로 작은 저항값을 가질 수 있다. 이러한 저항값들의 차이를 이용하여 상기 자기 메모리 장치는 데이터를 기입/판독할 수 있다. 상기 가변 저항 구조체들(VR)은 상기 제 2 층간 절연막(192) 내에 제공될 수 있다. 상기 가변 저항 구조체들(VR)과 접속하고 상기 워드라인들(WL)의 연장 방향과 교차하는 비트라인들(BL)이 제공될 수 있다.
상기 가변 저항 구조체들(VR)은 제 1 층간 절연막(191)을 관통하는 콘택들(199)을 통하여 상기 워드라인들(WL)의 일 측에 형성된 제 1 소스/드레인 영역들(SD1)과 전기적으로 연결될 수 있다. 상기 워드라인들(WL) 사이에는 제 2 소스/드레인 영역들(SD2)이 제공될 수 있고, 상기 제 2 소스/드레인 영역들(SD2)은 공통 소스 라인(198)에 의하여 상호 연결될 수 있다. 주변 영역(PR) 상에 주변 트랜지스터(PG)가 제공될 수 있다. 상기 주변 트랜지스터(PG)의 제 3 소스/드레인 영역들(SD3)은 콘택들(197)을 통하여 주변 배선들(196)과 전기적으로 연결될 수 있다.
일 예로, 상기 워드라인들(WL)은 제 1 게이트 절연 패턴(111), 제 1 고 탄소 반도체 패턴(152), 제 1 저 탄소 반도체 패턴(132), 제 1 상부 전극(173), 및 제 1 캐핑 패턴(183)을 포함할 수 있다. 상기 주변 트랜지스터(PG)는 제 3 게이트 절연 패턴(119), 제 3 고 탄소 반도체 패턴(158), 제 3 저 탄소 반도체 패턴(138), 제 3 상부 전극(176), 및 제 3 캐핑 패턴(189)을 포함할 수 있다. 상기 워드라인들(WL) 및 상기 주변 트랜지스터(PG)를 구성하는 층들의 적어도 일부는 동시에 형성될 수 있고, 이 경우 상기 셀 영역(CR)과 상기 주변 영역(PR) 사이에 로딩 현상이 발생할 수 있다. 본 발명의 일 실시예에 따르면, 상기 저 탄소 반도체 패턴들(132, 138)에 의하여 상부 전극들(173, 176)과의 접촉 저항을 감소시키는 한편, 상기 고 탄소 반도체 패턴들(152, 158)에 의하여 상기 로딩 현상을 개선할 수 있다.
도 12는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 12를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 13은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 13을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 소자(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 소자(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 14는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 14를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 소자 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
130: 저 탄소 반도체층
150: 고 탄소 반도체층
140: 제 2 절연층
160: 배리어층
170: 상부 전극층

Claims (18)

  1. 반도체 기판 상의 제 1 절연층;
    상기 제 1 절연층 상의 제 1 반도체층;
    상기 제 1 반도체층과 접촉하면서 상기 제 1 반도체층 상에 배치된 제 2 반도체층;
    상기 제 2 반도체층 상의 상부 게이트 전극; 및
    상기 제 2 반도체층과 상기 상부 게이트 전극 사이에 배치된 배리어 패턴을 포함하되,
    상기 제 1 및 제 2 반도체층들은 탄소를 포함하되, 상기 제 1 반도체층 내의 탄소 농도는 상기 제 2 반도체층 내의 탄소 농도보다 크고,
    상기 배리어 패턴은 질소를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 반도체층의 탄소 농도는 상기 제 2 반도체층의 탄소 농도의 3배 내지 10배인 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 반도체층의 두께는 상기 제 2 반도체층의 두께보다 큰 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 반도체층의 두께는 상기 제 2 반도체층의 두께의 2배 내지 10배인 반도체 메모리 장치.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 배리어 패턴은 텅스텐 질화막, 티타늄 질화막, 및 탄탈륨 질화막 중에서 선택된 적어도 어느 하나를 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 상부 게이트 전극은 금속을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 상부 게이트 전극은 텅스텐, 티타늄, 및 탄탈륨 중에서 하나를 포함하는 반도체 메모리 장치.
  10. 제 1 항에 있어서,
    상기 제 1 반도체층과 상기 제 1 절연층 사이에 배치된 하부 게이트 전극; 및
    상기 하부 게이트 전극과 상기 제 1 반도체층 사이에 배치된 제 2 절연층을 더 포함하되,
    상기 하부 게이트 전극은,
    상기 제 1 절연층과 상기 제 2 절연층 사이에 배치된 제 3 반도체층, 및 상기 제 3 반도체층과 상기 제 2 절연층 사이에 배치된 제 4 반도체층을 포함하고,
    상기 제 3 반도체층의 탄소 농도는 상기 제 4 반도체층의 탄소 농도보다 큰 반도체 메모리 장치.
  11. 기판 상의 제 1 절연층;
    상기 제 1 절연층 상에 배치된 제 1 반도체층;
    상기 제 1 반도체층 상에 배치된 제 2 절연층;
    상기 제 2 절연층을 관통하여 상기 제 1 반도체층과 접촉하며, 상기 제 2 절연층 상에 형성된 제 2 반도체층; 및
    상기 제 2 반도체층 상에 형성된 제 3 반도체층을 포함하되,
    상기 제 2 및 제 3 반도체층들은 탄소를 포함하며, 상기 제 2 반도체층의 탄소 농도는 상기 제 3 반도체층의 탄소 농도보다 큰 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 2 반도체층의 두께는 상기 제 3 반도체층의 두께보다 큰 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제 1 반도체층과 상기 제 1 절연층 사이에 형성된 제 4 반도체층을 더 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제 1 반도체층 및 상기 제 4 반도체층은 탄소를 포함하며, 상기 제 4 반도체층의 탄소 농도는 상기 제 1 반도체층의 탄소 농도보다 큰 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 제 4 반도체층의 두께는 상기 제 1 반도체층의 두께와 다른 반도체 메모리 장치.
  16. 제 11 항에 있어서,
    상기 제 3 반도체층 상에 형성된 금속 함유층을 더 포함하는 반도체 메모리 장치.
  17. 제 16 항에 있어서,
    상기 금속 함유층은 텅스텐, 티타늄, 및 탄탈륨 중의 적어도 하나를 포함하는 반도체 메모리 장치.
  18. 제 16 항에 있어서,
    상기 금속 함유층은 금속 질화물을 포함하는 반도체 메모리 장치.
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