KR20100010732A - 비휘발성 메모리 장치의 게이트 형성방법 - Google Patents
비휘발성 메모리 장치의 게이트 형성방법 Download PDFInfo
- Publication number
- KR20100010732A KR20100010732A KR1020080071738A KR20080071738A KR20100010732A KR 20100010732 A KR20100010732 A KR 20100010732A KR 1020080071738 A KR1020080071738 A KR 1020080071738A KR 20080071738 A KR20080071738 A KR 20080071738A KR 20100010732 A KR20100010732 A KR 20100010732A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- film
- gate
- forming
- capping layer
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 229910052751 metal Inorganic materials 0.000 claims abstract description 30
- 239000002184 metal Substances 0.000 claims abstract description 30
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 26
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 26
- 239000010937 tungsten Substances 0.000 claims abstract description 26
- 238000007667 floating Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000005641 tunneling Effects 0.000 claims abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 18
- 125000006850 spacer group Chemical group 0.000 claims description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 4
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 239000010703 silicon Substances 0.000 claims description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 2
- 239000002131 composite material Substances 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 claims description 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- ZGDWHDKHJKZZIQ-UHFFFAOYSA-N cobalt nickel Chemical compound [Co].[Ni].[Ni].[Ni] ZGDWHDKHJKZZIQ-UHFFFAOYSA-N 0.000 claims 1
- 230000002159 abnormal effect Effects 0.000 abstract description 9
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 229910019044 CoSix Inorganic materials 0.000 description 1
- 229910005889 NiSix Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910021334 nickel silicide Inorganic materials 0.000 description 1
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005121 nitriding Methods 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
- H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
- H01L21/02362—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment formation of intermediate layers, e.g. capping layers or diffusion barriers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
- H01L21/28141—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects insulating part of the electrode is defined by a sidewall spacer, e.g. dummy spacer, or a similar technique, e.g. oxidation under mask, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67017—Apparatus for fluid treatment
- H01L21/67063—Apparatus for fluid treatment for etching
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 텅스텐 이상 산화를 방지하기 위한 비휘발성 메모리 장치의 게이트 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명은 기판상에 터널링 절연막과 플로팅 게이트용 도전막과 유전체막 및 컨트롤 게이트용 폴리실리콘막을 적층하는 단계와, 컨트롤 게이트용 폴리실리콘막상에 컨트롤 게이트용 폴리실리콘막을 노출하는 개구부를 갖는 제 1 캡핑막을 형성하는 단계와, 개구부내에 금속막을 형성하는 단계와, 금속막을 포함한 전면에 제 2 캡핑막을 형성하는 단계와, 제 1 캡핑막이 금속막의 측면에 스페이서 형태로 잔류되도록 제 2 캡핑막과 제 1 캡핑막과 컨트롤 게이트용 폴리실리콘막과 유전체막과 플로팅 게이트용 도전막을 패터닝하여 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 장치의 게이트 형성방법을 제공한다.
게이트, 텅스텐, 이상 산화, 게이트 붕괴
Description
본 발명은 반도체 기술에 관한 것으로, 특히, 비휘발성 메모리 장치의 게이트 형성방법에 관한 것이다.
비휘발성 메모리 장치가 집적화됨에 따라 컨트롤 게이트의 저항을 낮추어야할 필요성 커지고 있다. 이에, 컨트롤 게이트에 사용되는 텅스텐 실리사이드(WSix)를 보다 낮은 비저항을 갖는 텅스텐(W), 코발트실리사이드(CoSix), 니켈실리사이드(NiSix) 등으로 전환하려는 노력이 시도되고 있으나, 적용이 용이하지 않은 실정이다.
이 중 텅스텐(W)의 경우 비교적 적용이 용이하지만, 산소 분위기에 노출될 경우 쉽게 산화되는 특성으로 인하여 게이트 식각시 발생된 데미지를 보상하기 위한 재산화 공정시 텅스텐이 이상 산화되는 문제가 발생한다.
도 1은 텅스텐 이상 산화에 따른 불량을 나타낸 사진으로, 텅스텐이 이상 산 화되어 산화물 파티클(particle)이 발생되었고, 이로 인해 게이트 패턴에 불량이 유발되었음을 확인할 수 있다.
게이트 사용된 텅스텐의 이상 산화를 방지하기 위한 방법이 국내공개특허 1997-69930호 및 국내공개특허 2005-52851호에 개시되어 있다.
국내공개특허 1997-69930호는, 기판상에 게이트 절연층, 폴리실리콘층, 확산장벽층, 텅스텐층, SiON층 및 SixN4층을 적층하고, SixN4층, SiON층, 텅스텐층 및 확산장벽층을 패터닝하고, 패터닝된 측면에 스페이서를 형성한 다음, 패터닝된 SixN4층 및 그 양측의 스페이서를 마스크로 폴리실리콘층을 식각한 후에, 폴리실리콘층을 재산화시키는 기술로, 이 기술에 따르면 텅스텐층이 SixN4층 및 스페이서에 의해 캡핑되어 재산화 공정시 텅스텐층의 이상 산화가 방지된다.
국내공개특허 2005-52851호는, 기판상에 터널 산화막, 플로팅 게이트층 및 유전체막을 적층하고, 유전체막상에 폴리실리콘층 및 텅스텐층을 적층하여 컨트롤 게이트층을 형성한 다음, 폴리실리콘층의 일부분까지 컨트롤 게이트층을 식각하고, 컨트롤 게이트층의 식각된 측면에 절연막 스페이서를 형성한 후, 절연막 스페이서를 식각 마스크로 남아있는 폴리실리콘층과 유전체막과 플로팅 게이트층을 식각하는 기술로, 이 기술에 따르면 텅스텐층의 양측면에 스페이서가 형성되어 후속의 고온 열처리 공정 및 세정 공정시 텅스텐층의 이상 산화가 방지된다.
그러나, 상기한 종래 기술들에서는 스페이서를 마스크로 식각되는 폴리실리콘층의 CD를 유지하기 위해서 텅스텐을 포함하는 상부층 식각시 CD를 줄여 진행하 는데, 이렇게 하면 텅스텐 식각시 공정 마진이 부족하게 되어 취약 지점에서 게이트가 붕괴되는 문제가 발생된다.
도 2는 종래 기술에 의한 게이트 라인을 나타낸 사진으로, (a)는 평면 사진이고, (b)는 (a)의 Ⅰ-Ⅰ' 라인에 따른 단면 사진이다.
도 2를 참조하면, 폴리실리콘층(1)의 임계치수(Critical Dimension, CD)를 유지하기 위해 텅스텐(2)을 포함하는 상부층의 CD를 감소시켰음 확인할 수 있다.
도 3은 종래 기술의 문제점을 나타낸 사진으로, 텅스텐을 포함하는 상부층의 CD 감소에 따른 공정 마진 부족으로 취약 지점에서 게이트가 붕괴되었음(A 부분)을 확인할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 게이트를 구성하는 텅스텐의 이상 산화를 방지할 수 있고 게이트 붕괴를 방지할 수 있는 비휘발성 메모리 장치의 게이트 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판상에 터널링 절연막과 플로팅 게이트용 도전막과 유전체막 및 컨트롤 게이트용 폴리실리콘막을 적층하는 단계와, 상기 컨트롤 게이트용 폴리실리콘막상에 상기 컨트롤 게이트용 폴리실리콘막을 노출하는 개구부를 갖는 제 1 캡핑막을 형성하는 단계와, 상기 개구부내에 금속막을 형성하는 단계와, 상기 금속막을 포함한 전면에 제 2 캡핑막을 형성하는 단계와, 상기 제 1 캡핑막이 상기 금속막의 측면에 스페이서 형태로 잔류되도록 상기 제 2 캡핑막과 상기 제 1 캡핑막과 상기 컨트롤 게이트용 폴리실리콘막과 상기 유전체막과 상기 플로팅 게이트용 도전막을 패터닝하여 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 장치의 게이트 형성방법을 제공한다.
본 발명에 의하면, 컨트롤 게이트를 구성하는 텅스텐막이 제 1, 제 2 캡핑막에 의해 감싸지므로 후속 공정에서 텅스텐막의 이상 산화가 방지된다.
또한, 텅스텐 측면 보호를 위하여 게이트 상부 CD를 줄여야하는 종래 기술과 달리 게이트의 CD를 줄이지 않아도 되므로 게이트 식각시 패턴 붕괴가 방지된다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나, 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예
도 4a 내지 도 4f는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 게이트 형성방법을 나타낸 단면도들이다.
먼저, 도 4a에 도시된 바와 같이, 기판(40)상에 터널링 절연막(41)과 플로팅 게이트용 도전막(42)과 유전체막(43)과 컨트롤 게이트용 폴리실리콘막(44)을 적층하고, 컨트롤 게이트용 폴리실리콘막(44)상에 제 1 캡핑막(45)을 형성한다.
터널링 절연막(41)은 산화막을 80Å 정도로 형성하고 N2O, NO 가스 분위기에 서 질화 처리하여 형성할 수 있다. 그리고, 유전체막(43)은 제 1 산화막과 질화막과 제 2 산화막이 순차적으로 적층된 ONO(Oxide Nitride Oxide) 구조로 형성하는 것이 바람직하나, 산화막만을 이용하거나 높은 유전율을 갖는 물질을 이용하여 형성할 수도 있다.
제 1 캡핑막(45)은 금속막(47, 도 4f 참조)의 산화를 방지하기 위한 것으로, 실리콘 질화막(Si3N4)으로 형성할 수 있다.
이어, 도 4b에 도시된 바와 같이, 제 1 캡핑막(45)상에 제 1 포토레지스트 패턴(PR1)을 형성한다.
제 1 포토레지스트 패턴(PR1) 형성시, 도 5에 도시된 바와 같이, 제 1 포토레지스트 패턴(PR1)에 의해 오픈 되는 영역(B)이 게이트 예정 영역(C)의 가운데에 위치되도록, 오버레이(overlay)를 적절히 제어한다. 도 5에서 미설명된 도면 부호 ISO은 필드 영역을, ACTIVE는 액티브 영역을 나타낸다.
제 1 포토레지스트 패턴(PR1)의 CD는 [게이트의 CD - (오버레이 마진*2)]로 설정하는 것이 바람직하다. 예를 들어, 게이트 CD가 48nm이고, 오버레이 마진이 10nm인 경우 제 1 포토레지스트 패턴(PR)의 CD를 28nm로 설정한다.
한편, 제 1 포토레지스트 패턴(PR1)을 형성한 다음 리플로우(reflow) 공정을 더 실시할 수도 있다.
리플로우 공정을 실시하면 제 1 포토레지스트 패턴(PR1)이 용융되어 제 1 포토레지스트 패턴(PR)의 상부가 아래로 흘러내려 제 1 포토레지스트 패턴(PR1)은 대략적으로 돔(dom) 형태가 되며, 제 1 포토레지스트 패턴(PR)의 바텀(bottom) CD는 감소된다.
그 다음, 제 1 포토레지스트 패턴(PR1)을 마스크로 제 1 캡핑막(45)을 식각하여 컨트롤 게이트용 폴리실리콘막(44)을 노출하는 개구부(46)를 형성한다.
이어, 도 4c에 도시된 바와 같이, 제 1 포토레지스트 패턴(PR1)을 제거한 다음, 개구부(46)를 포함한 전면에 금속막(47)을 형성한다.
금속막(47)은 개구부(46)를 완전히 채우고 제 1 캡핑막(45)상에 일정 두께 이상 쌓이도록, 충분한 두께로 형성한다.
금속막(47)은 텅스텐(W)으로 형성하는 것이 바람직하지만, 텅스텐 외에 코발트(Co), 니켈(Ni) 등으로 형성할 수도 있다.
이어, 도 4d에 도시된 바와 같이, 제 1 캡핑막(45)이 노출되도록 금속막(47)을 전면 식각한다. 전면 식각 공정으로는 화학기계적 연마(Chemical Mechanical Polishing) 공정 또는 에치백(etchback) 공정을 사용할 수 있다.
상기 전면 식각 공정 중에 개구부(46) 외부에 형성된 금속막(47)이 제거되어, 금속막(47)은 개구부(46) 내부에만 남게 된다.
이어, 도 4e에 도시된 바와 같이, 금속막(47)을 포함한 제 1 캡핑막(45)상에 제 2 캡핑막(48)과 하드마스크막(49)을 적층하고, 하드마스크막(49)상에 제 2 포토레지스트 패턴(PR2)을 형성한다.
제 2 캡핑막(48)은 실리콘 질화막(Si3N4)으로 형성할 수 있고, 하드마스크막(29)은 실리콘 산화막(SiO2), 실리콘산질화막(SiON), 비정질 카본막(amorphous carbon), 폴리실리콘막의 중 어느 하나로 된 단일막 또는 둘 이상이 적층된 복합막으로 형성할 수 있다.
제 2 포토레지스트 패턴(PR2)은 게이트 형성을 위한 식각 마스크로, 금속막(47) 및 이에 인접한 제 1 캡핑막(45)의 일부와 오버랩되게 형성한다.
이어, 도 4f에 도시된 바와 같이, 제 2 포토레지스트 패턴(PR2)를 마스크로하드마스크막(49)과 제 2 캡핑막(48)과 제 1 캡핑막(45)과 컨트롤 게이트용 폴리실리콘막(44)과 유전체막(43)과 플로팅 게이트용 도전막(42)을 식각하여 게이트(100)를 형성한다.
상기 식각 결과, 금속막(47)의 양측면에는 제 1 캡핑막(45)이 스페이서 형태로 잔류된다. 한편, 게이트 식각시 제 2 포토레지스트 패턴(PR2)과 그 하부의 하드마스크막(49) 및 제 2 캡핑막(48)이 소실되는데, 금속막(47)상에 제 2 캡핑막(48)이 잔류되도록 식각을 적절히 제어한다.
이와 같은 본 발명에 의하면, 금속막(47)이 제 1, 제 2 캡핑막(45, 48)에 의해 보호되어 후속 공정시 금속막(47)의 이상 산화가 방지된다.
또한, 제 1 캡핑막(45)에 형성된 개구부(46)에 금속막(47)을 매립하고 제 1 캡핑막(45)이 금속막(47) 측면에 스페이서 형태로 남도록 게이트 식각 공정을 실시함에 따라, 제 1 캡핑막(45)에 의해 측면이 보호된 금속막(47)을 형성하기 위해 게이트 CD를 줄이지 않아도 되므로 게이트 식각시 패턴 붕괴가 방지된다.
본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한 다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 텅스텐 이상 산화에 따른 불량을 나타낸 사진.
도 2는 종래 기술에 의한 게이트 라인을 나타낸 사진.
도 3은 종래 기술의 문제점을 나타낸 사진.
도 4a 내지 도 4f는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 게이트 형성방법을 나타낸 단면도들.
도 5는 제 1 포토레지스트 패턴(PR1)의 레이아웃을 나타낸 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
40 : 기판
41 : 터널링 절연막
42 : 플로팅 게이트용 도전막
43 : 유전체막
44 : 컨트롤 게이트용 폴리실리콘막
45 : 제 1 캡핑막
46 : 개구부
47 : 금속막
48 : 제 2 캡핑막
49 : 하드마스크막
Claims (10)
- 기판상에 터널링 절연막과 플로팅 게이트용 도전막과 유전체막 및 컨트롤 게이트용 폴리실리콘막을 적층하는 단계;상기 컨트롤 게이트용 폴리실리콘막상에 상기 컨트롤 게이트용 폴리실리콘막을 노출하는 개구부를 갖는 제 1 캡핑막을 형성하는 단계;상기 개구부내에 금속막을 형성하는 단계;상기 금속막을 포함한 전면에 제 2 캡핑막을 형성하는 단계;상기 제 1 캡핑막이 상기 금속막의 측면에 스페이서 형태로 잔류되도록 상기 제 2 캡핑막과 상기 제 1 캡핑막과 상기 컨트롤 게이트용 폴리실리콘막과 상기 유전체막과 상기 플로팅 게이트용 도전막을 패터닝하여 게이트를 형성하는 단계를 포함하는 비휘발성 메모리 장치의 게이트 형성방법.
- 제 1항에 있어서,상기 제 1 캡핑막 및 상기 제 2 캡핑막을 실리콘 질화막으로 형성하는 비휘발성 메모리 장치의 게이트 형성방법.
- 제 1항에 있어서,상기 개구부를 갖는 상기 제 1 캡핑막을 형성하는 단계는,상기 컨트롤 게이트용 폴리실리콘막상에 상기 제 1 캡핑막을 형성하는 단계;상기 제 1 캡핑막상에 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 상기 제 1 캡핑막을 식각하여 상기 개구부를 형성하는 단계;상기 포토레지스트 패턴을 제거하는 단계를 포함하는 비휘발성 메모리 장치의 게이트 형성방법.
- 제 3항에 있어서,상기 제 1 캡핑막을 식각하기 전에 상기 포토레지스트 패턴을 리플로우시키는 단계를 더 포함하는 비휘발성 메모리 장치의 게이트 형성방법.
- 제 1항에 있어서,상기 개구부내에 금속막을 형성하는 단계는,상기 개구부를 포함한 전면에 금속막을 형성하는 단계;전면 식각 공정으로 상기 개구부 외부에 형성된 상기 금속막을 제거하는 단계를 포함하는 비휘발성 메모리 장치의 게이트 형성방법.
- 제 5항에 있어서,상기 전면 식각 공정으로 화학기계적연마 공정 또는 에치백 공정을 사용하는 비휘발성 메모리 장치의 게이트 형성방법.
- 제 1항 또는 제 5항에 있어서,상기 금속막으로 텅스텐, 코발트 니켈 중 어느 하나를 사용하는 비휘발성 메모리 장치의 게이트 형성방법.
- 제 1항에 있어서,상기 제 2 캡핑막상에 하드마스크막을 더 형성하는 비휘발성 메모리 장치의 게이트 형성방법.
- 제 8항에 있어서,상기 하드마스크막을 실리콘 산화막, 실리콘산질화막, 비정질 카본막, 폴리실리콘막의 중 어느 하나로 된 단일막 또는 둘 이상이 적층된 복합막으로 하는 비 휘발성 메모리 장치의 게이트 형성방법.
- 제 1항에 있어서,상기 게이트를 형성하는 단계는,상기 제 2 캡핑막상에 상기 금속막 및 이에 인접한 상기 제 1 캡핑막의 일부와 오버랩되는 포토레지스트 패턴을 형성하는 단계;상기 포토레지스트 패턴을 마스크로 상기 제 2 캡핑막과 상기 제 1 캡핑막과 상기 폴리실리콘막과 상기 유전체막과 상기 플로팅 게이트용 도전막을 식각하여 게이트를 형성하는 단계;상기 포토레지스트 패턴을 제거하는 단계를 포함하는 비휘발성 메모리 장치의 게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080071738A KR20100010732A (ko) | 2008-07-23 | 2008-07-23 | 비휘발성 메모리 장치의 게이트 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020080071738A KR20100010732A (ko) | 2008-07-23 | 2008-07-23 | 비휘발성 메모리 장치의 게이트 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100010732A true KR20100010732A (ko) | 2010-02-02 |
Family
ID=42085331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020080071738A KR20100010732A (ko) | 2008-07-23 | 2008-07-23 | 비휘발성 메모리 장치의 게이트 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20100010732A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8759900B2 (en) | 2012-03-30 | 2014-06-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
-
2008
- 2008-07-23 KR KR1020080071738A patent/KR20100010732A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8759900B2 (en) | 2012-03-30 | 2014-06-24 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
| US9006814B2 (en) | 2012-03-30 | 2015-04-14 | Samsung Electronics Co., Ltd. | Semiconductor memory devices |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2008227535A (ja) | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 | |
| KR20030013763A (ko) | 부유 트랩형 비휘발성 메모리 장치 형성 방법 | |
| JP5461904B2 (ja) | 半導体装置の製造方法 | |
| JP2006121036A (ja) | フラッシュメモリ素子のソースコンタクト形成方法 | |
| KR100951559B1 (ko) | 반도체 소자의 게이트 전극 형성 방법 | |
| KR100972716B1 (ko) | 반도체 소자 및 이의 제조 방법 | |
| KR100407570B1 (ko) | 게이트 콘택 구조체 및 그 형성 방법 | |
| US6146932A (en) | Method for fabricating metal-oxide-semiconductor field effect transistor device | |
| JP2000021985A (ja) | 半導体装置のコンタクトホ―ル製造方法 | |
| KR100842764B1 (ko) | 금속막 패턴 형성방법 및 이를 이용한 반도체 소자의게이트 전극 형성방법 | |
| TW202109626A (zh) | 記憶體元件及其製造方法 | |
| KR20100010732A (ko) | 비휘발성 메모리 장치의 게이트 형성방법 | |
| US6791136B1 (en) | Memory device structure and method of fabricating the same | |
| JP2004055826A (ja) | 半導体装置の製造方法 | |
| US7060551B2 (en) | Method of fabricating read only memory and memory cell array | |
| KR101002519B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100499634B1 (ko) | 반도체 소자 제조 방법 | |
| KR100956595B1 (ko) | 텅스텐 오염을 방지한 반도체 소자의 제조방법 | |
| JP2820432B2 (ja) | 半導体装置の製造方法 | |
| JP2005166714A (ja) | 半導体装置の製造方法 | |
| JP2004095938A (ja) | 半導体装置の製造方法および半導体装置 | |
| KR101082100B1 (ko) | 반도체 소자 또는 반도체 소자의 제조방법 | |
| KR100604779B1 (ko) | 자기정렬 콘택을 구비하는 반도체 장치 및 그 제조방법 | |
| JP2004104126A (ja) | Ｍｏｓトランジスタの製造方法 | |
| KR20050002424A (ko) | 플래쉬 메모리 소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |