KR100499634B1 - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 DRAM에서 더미 게이트의 하부에서 발생하는 GIDL 전류를 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 제조 방법은 활성 영역과 소자 분리 영역을 구비한 반도체 기판 상부에 상기 활성 영역 상부에 형성되는 제1 게이트가 형성될 영역과 상기 활성 영역 및 상기 소자 분리 영역의 상부에 중첩되도록 형성되는 제2 게이트가 형성될 영역을 노출시키는 산화막 패턴을 형성하는 단계와, 상기 제2 게이트가 형성될 영역을 노출시키는 포토레지스트 패턴을 상기 구조물 전면에 형성하는 단계와, 상기 포토레지스트 패턴을 마스크로 산소 이온 주입 공정을 수행하여 상기 제2 게이트가 형성될 영역에 산소 이온 주입 영역을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 상기 제1 게이트가 형성될 영역과 상기 제2 게이트가 형성될 영역에 제1 게이트 및 제2 게이트를 각각 형성하는 단계와, 열처리 공정을 수행하여 상기 산소 이온 주입 영역을 산화시키는 단계와, 상기 산화막 패턴을 식각하여 상기 제1 및 제2 게이트 측벽에 제1 및 제2 산화막 스페이서를 각각 형성하는 단계 및 상기 제1 및 제2 게이트 양측의 활성 영역에 소스/드레인 영역을 형성하는 단계를 포함한다.

Description

반도체 소자 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 DRAM에서 동작 게이트와 더미 게이트가 존재하는 경우, 더미 게이트의 하부에서 발생하는 GIDL(Gate Induced Drain Leakage) 전류를 방지할 수 있는 반도체 소자 및 그 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도이다. 도 1을 참조하면, 반도체 기판(10)의 활성 영역(30) 상부에 2개의 동작 게이트(40)가 형성되어 있으며, 활성 영역(30)과 소자 분리 영역(20)에 중첩되도록 더미 게이트(50)가 형성되어 있으며, 동작 게이트(40)와 더미 게이트(50) 양측의 활성 영역에는 소스/드레인 영역(60)이 형성되어 있다.
DRAM에는 활성 영역상에 형성된 2개의 동작 게이트와 활성 영역과 소자 분리 영역에 걸쳐서 형성된 2개의 더미 게이트가 존재하는데, 상기 더미 게이트에 의해 GIDL 전류가 발생하게 된다. 이러한 GIDL 전류는 더미 게이트와 활성 영역의 중첩으로 인하여 발생하는데, 이러한 문제를 해결하기 위하여 더미 게이트와 중첩되는 활성 영역을 제거하면, 동작하는 셀 트랜지스터의 소스 면적이 확보되지 않아서 콘택 저항이 커지는 문제가 있다.
이러한 문제점을 해결하기 위하여, 본 발명에 따른 반도체 소자 및 그 제조 방법은 더미게이트와 활성 영역이 중첩되는 부분에 산화막을 형성함으로써, GIDL 전류를 최소화하면서 소스 영역을 확보할 수 있는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자는 활성 영역과 소자 분리 영역을 구비한 반도체 기판의 활성 영역에 형성된 제1 게이트와, 상기 활성 영역 및 소자 분리 영역에 중첩되도록 형성된 제2 게이트와, 상기 제2 게이트 하부의 활성 영역에 형성된 산화막과, 상기 제1 및 제2 게이트 측벽에 각각 형성된 제1 및 제2 산화막 스페이서 및 상기 제1 및 제2 게이트 양측의 활성 영역에 형성된 소스/드레인 영역을 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은,활성 영역과 소자 분리 영역을 구비한 반도체 기판 상부에 상기 활성 영역 상부에 형성되는 제1 게이트가 형성될 영역과 상기 활성 영역 및 상기 소자 분리 영역의 상부에 중첩되도록 형성되는 제2 게이트가 형성될 영역을 노출시키는 산화막 패턴을 형성하는 단계;상기 제2 게이트가 형성될 영역을 노출시키는 포토레지스트 패턴을 상기 구조물 전면에 형성하는 단계;상기 포토레지스트 패턴을 마스크로 산소 이온 주입 공정을 수행하여 상기 제2 게이트가 형성될 영역에 산소 이온 주입 영역을 형성하는 단계;상기 포토레지스트 패턴을 제거하는 단계;상기 제1 게이트가 형성될 영역과 상기 제2 게이트가 형성될 영역에 제1 게이트 및 제2 게이트를 각각 형성하는 단계;열처리 공정을 수행하여 상기 산소 이온 주입 영역을 산화시키는 단계; 및상기 산화막 패턴을 제거하는 단계를 포함하는 것과,상기 제1 및 제2 게이트는 게이트 산화막, 폴리실리콘층, 텅스텐 질화막 및 텅스텐층의 적층 구조가 각각 포함된 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도이다.
도 2를 참조하면, 활성 영역(1000)과 소자 분리 영역(2000)을 구비한 반도체 기판의 활성 영역(1000)에 제1 게이트(180)가 형성되어 있으며, 제2 게이트(190)는 활성 영역(1000) 및 소자 분리 영역(2000)에 중첩되도록 형성되어 있다. 또한, 제1 및 제2 게이트(180, 190)의 측벽에는 제1 및 제2 산화막 스페이서(200, 210)가 각각 형성되어 있으며, 제2 게이트(190) 하부의 활성 영역에는 산화막(170)이 구비되어 있다. 제1 및 제2 게이트(180, 190) 양측의 활성 영역에는 소스/드레인 영역(220)이 형성되어 있다.
여기서, 제1 및 제2 게이트(180, 190)는 각각 게이트 산화막(182, 192), 폴리실리콘층(184, 194), 텅스텐 질화막(186, 196) 및 텅스텐층(188, 198)의 적층 구조로 각각 이루어져 있다.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 3a 내지 도 3g를 참조하면, 반도체 기판(100) 상부에 활성 영역(1000)과 소자 분리 영역(2000)을 정의하는 소자 분리막(120)을 형성한다. 다음에는 반도체 기판(100) 상부에 산화막 패턴(130)을 형성한다. 산화막 패턴(130)은 제1 게이트가 형성될 영역(140)과 제2 게이트가 형성될 영역(150)을 노출시키는데, 제1 게이트가 형성될 영역은 반도체 기판(100)의 활성 영역(1000) 중 소정 영역이며, 제2 게이트가 형성될 영역은 활성 영역(1000) 및 소자 분리 영역(2000)에 걸쳐 있다.
다음에는, 제2 게이트가 형성될 영역(150)을 노출시키는 포토레지스트 패턴(160)을 상기 구조물 전면에 형성하고 포토레지스트 패턴(160)을 마스크로 산소 이온 주입 공정을 수행하여 제2 게이트가 형성될 영역(150)에 산소 이온 주입 영역(170)을 형성한다.
그 다음에, 포토레지스트 패턴(160)을 제거한 후 제1 게이트가 형성될 영역(140)과 제2 게이트가 형성될 영역(150)에 제1 게이트(180) 및 제2 게이트(190)를 각각 형성한다. 여기서, 제1 게이트(180) 및 제2 게이트(190)는 각각 게이트 산화막(182, 192), 폴리실리콘층(184, 194), 텅스텐 질화막(186, 196) 및 텅스텐층(188, 198)의 적층 구조로 이루어진 것이 바람직하다.
다음에는, 열처리 공정을 수행하여 산소 이온 주입 영역(170)을 산화시킨다. 상기 열처리 공정으로 산화된 산소 이온 주입 영역(170)은 활성 영역이 제2 게이트와 중첩되는 부분에서 발생하는 GIDL을 방지할 수 있다.
다음에는 산화막 패턴(130)을 식각하여 상기 제1 게이트(180) 및 제2 게이트(190) 측벽에 제1 산화막 스페이서(200) 및 제2 산화막 스페이서(210)를 각각 형성한 후 제1 게이트(180) 및 제2 게이트(190) 양측의 활성 영역에 소스/드레인 영역(220)을 형성한다.
본 발명에 따른 반도체 소자 및 그 제조 방법은 더미게이트와 활성 영역이 중첩되는 부분에 산화막을 형성함으로써, GIDL 전류를 최소화하면서 소스 영역을 확보하는 효과가 있다.
도 1은 종래 기술에 따른 반도체 소자를 도시한 단면도.
도 2는 본 발명에 따른 반도체 소자를 도시한 단면도.
도 3a 내지 도 3g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

Claims (4)

  1. 삭제
  2. 삭제
  3. 활성 영역과 소자 분리 영역을 구비한 반도체 기판 상부에 상기 활성 영역 상부에 형성되는 제1 게이트가 형성될 영역과 상기 활성 영역 및 상기 소자 분리 영역의 상부에 중첩되도록 형성되는 제2 게이트가 형성될 영역을 노출시키는 산화막 패턴을 형성하는 단계;
    상기 제2 게이트가 형성될 영역을 노출시키는 포토레지스트 패턴을 상기 구조물 전면에 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 산소 이온 주입 공정을 수행하여 상기 제2 게이트가 형성될 영역에 산소 이온 주입 영역을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계;
    상기 제1 게이트가 형성될 영역과 상기 제2 게이트가 형성될 영역에 제1 게이트 및 제2 게이트를 각각 형성하는 단계;
    열처리 공정을 수행하여 상기 산소 이온 주입 영역을 산화시키는 단계; 및
    상기 산화막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제3항에 있어서,
    상기 제1 및 제2 게이트는 게이트 산화막, 폴리실리콘층, 텅스텐 질화막 및 텅스텐층의 적층 구조가 각각 포함된 것을 특징으로 하는 반도체 소자 제조 방법.
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