KR100241533B1 - 플래쉬 메모리 셀 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀 제조방법을 제공하는 것으로, 소정의 공정을 거쳐 플로팅 게이트 및 컨트롤 게이트가 형성된 실리콘 기판의 전체 상부면에 제3폴리실리콘층을 형성한 후 다수의 플로팅 게이트 상에 형성되며 드레인 접합영역과 인접된 필드 산화막과 중첩되지 않도록 형성된 셀렉트 게이트 패턴용 마스크를 이용하여 제3폴리실리콘층 및 필드 산화막을 패터닝 하고, 이온주입 공정을 실시하여 비트라인 접속용 접합영역을 형성하므로써 셀의 크기를 감소시킬 수 있고 소자의 특성을 향상시킬 수 있는 효과가 있다.
Description
본 발명은 플래쉬 메모리 셀 제조방법에 관한 것으로 특히, 플래쉬 메모리 셀 제조시 비트라인 및 소스라인을 형성할 때 드레인 접합영역을 연결할 수 있는 플래쉬 메모리 셀 제조방법에 관한 것이다.
일반적으로 스플리트(Split) 게이트 구조의 플래쉬 메모리 셀은 셀렉트 게이트 부분과 플로팅 게이트를 포함하는 적층(Stack) 게이트로 이루어진다. 종래에는 제1폴리실리콘층의 분리를 위하여 이를 액티브 영역으로 만들거나 필드 산화막을 제거하여 사용하였다. 전자의 경우 셀의 사이즈가 증가하게 되고, 후자의 경우 셀렉트 게이트의 하부에 필드 산화막이 존재하여 비트라인이 서로 연결되지 못하므로 저항이 커지게 되며 이를 보완하기 위해서 확산을 깊게 하여야 한다.
제1도는 종래 플래쉬 메모리 셀 형성용 레이아웃도이며 제2도는 종래 플래쉬, 메모리 셀 제조방법을 설명하기 위한 소자의 단면도로서, 제1도를 참조하여 설명하면 다음과 같다. 먼저, 실리콘 기판(1)의 소정부분에 필드 산화막 마스크(M1)를 이용하여 필요 산화막(2)을 형성한 후 제1폴리실리콘층을 형성하고, 제1폴리실리콘층마스크(M2)를 이용하여 제1폴리실리콘층을 패터닝한다. 다음으로 실리콘 기판(1)의 전체 상부면에 유전체막, 제2폴리실리콘층 및 절연막을 순차적으로 형성한 후 제2폴리실리콘층 마스크(M3)를 이용한 자기정합 식각방법으로 절연막, 유전체막, 제2폴리실리콘층 및 제1폴리실리콘층을 순차적으로 패터닝하여 플로팅 게이트 및 컨트롤 게이트로 이루는 적층 게이트를 형성한 후 적층 게이트의 측벽에 스페이서를 형성한다. 다음으로 소스/드레인 마스크(M4)를 이용하여 소스/드레인 접합영역(3)을 형성한다. 다음으로 실리콘 기판(1)의 전체 상부면에 제3폴리실리콘층(4)을 형성한 후 셀렉트 게이트 패턴용 마스크(M5)를 이용하여 제3폴리실리콘층(4) 및 필드 산화막(2)을 순차적으로 패터닝한다. 상기 셀렉트 게이트 패턴용 마스크(M5)는 동일한 폭으로 형성되며 액티브 영역의 필드 산화막(2)과 소정부분 중첩되도록 하므로써 제3폴리실리콘층(4)의 하부에는 필드 산화막(2)이 소정부분 남아있게 된다. 다음으로 아온주입 공정을 실시하여 비트라인 접속용 접합영역(5)을 형성한다. 그러나 이 비트라인 접속용 접합영역(5)은 남아있는 필드 산화막(2)으로 인하여 소스/드레인 접합영역(3)과 연결되지 못하게 되어 저항 증가의 원인이 되며 이러한 현상은 제3폴리실리콘층 식각시 마진을 감소시킨다. 그리고, 상기와 같은 현상을 방지하기 위해서는 비트라인 접속용 접합영역(5)을 깊게하여야 하는데, 결과적으로 셀 사이즈의 축소를 불가능하게 한다.
따라서 본 발명은 소정의 공정을 거쳐 플로팅 게이트 및 컨트롤 게이트가 형성된 실리콘 기판의 전체 상부면에 제3폴리실리콘층을 형성한 후 다수의 플로팅 게이트 상에 형성되며 드레인 접합영역와 인접된 필드 산화막과 중첩되지 않도록 형성된 셀렉트 게이트 패턴용 마스크를 이용하여 제3폴리실리콘층 및 필드 산화막을 패터닝하고, 이온주입 공정을 실시하여 비트라인 접속용 접합영역을 형성할 수 있는 플래쉬 메모리 셀 제조방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 실현하기 위한 본 발명에 따른 셀렉트 게이트 패턴용 마스크는 다수의 플로팅 게이트 상에 형성되며 드레인 접합영역과 인접된 필드 산화막과 중첩되지 않도록 형성된다.
상술한 목적을 실현하기 위한 본 발명에 따른 플래쉬 메모리 셀 제조방법은 소정의 고정을 거쳐 플로팅 게이트 및 컨트롤 게이트가 형성된 실리콘 기판의 전체 상부면에 폴리실리콘층을 형성하는 단계와, 다수의 플로팅 게이트 상에 형성되며 드레인 접합영역과 인접된 필드 산화막과 중첩되지 않도록 형성된 셀렉트 게이트 패턴용 마스크를 이용하여 상기 폴리실리콘층 및 필드 산화막을 패터닝 하는 단계와, 이온주입 공정을 실시하여 비트라인 접속용 접합영역을 형성하는 단계로 이루어진다.
제1도는 종래의 플래쉬 메모리 셀 제조방법을 설명하기 위한 레이아웃도.
제2도는 제1도의 A-A부분을 따라 절취한 단면도로서, 플래쉬 메모리 셀 제조방법을 설명하기 위한 소자의 단면도.
제3도는 본 발명에 따른 플래쉬 메모리 셀 제조방법을 설명하기 위한 레이아웃도.
제4도는 제3도의 B-B부분을 따라 절취한 단면도로서, 플래쉬 메모리 셀 제조방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
M1 및 M11 : 필드 산화막 마스크
M2 및 M12 : 제1폴리실리콘층 마스크
M3 및 M13 : 제2폴리실리콘층 마스크
M4 및 M14 : 소스/드레인 접합영역 마스크
M5 및 M15 : 셀렉트 게이트 패턴용 마스크 1 및 11 : 실리콘 기판
2 및 12 : 필드 산화막 3 및 13 : 드레인 접합영역
4 및 14 : 제3폴리실리콘층(컨트롤 게이트)
5 및 15 : 비트라인 접속용 접합영역
이하, 본 발명에 따른 플래쉬 메모리 셀 제조방법을 상세히 설명하면 다음과 같다.
제3도는 플래쉬 메모리 셀 제조방법은 설명하기 위한 레이아웃도이며 제4도는 제3도의 B-B부분을 절취한 상태의 단며도로서, 먼저, 실리콘 기판(11)의 소정부분에 필드 산화막 마스크(M11)를 이용하여 필드 산화막(12)을 형성한 후 제1폴리실리콘층을 형성하고, 제1폴리실리콘층 마스크(M12)를 이용하여 제1폴리실리콘층을 패터닝한다. 다음으로 실리콘 기판(11)의 전체 상부면에 유전체막, 제2폴리실리콘층 및 절연막을 순차적으로 형성한 후 제2폴리실리콘층 마스크(M13)를 이용한 자기정합 식각방법으로 절연막, 유전체막, 제2폴리실리콘층 및 제1폴리실리콘층을 순차적으로 패터닝하여 플로팅 게이트 및 컨트롤 게이트로 이루는 적층 게이트를 형성한 후 적층 게이트의 측벽에 스페이서를 형성한다. 다음으로 소스/드레인 마스크(M14)를 이용하여 소스/드레인 접합영역(13)을 형성한다. 다음으로 실리콘 기판(11)의 전체 상부면에 제3폴리실리콘층(14)을 형성한 후 셀렉트 게이트 패턴용 마스크(M15)를 이용하여 제3폴리실리콘층(14) 및 필드 산화막(12)을 순차적으로 패터닝한다. 상기 셀렉트 게이트 패턴용 마스크(M15)는 드레인 액티브 영역에서 필드 산화막(12)과 중첩되지 않도록 형성하므로써 제3폴리실리콘층(14)의 하부에 형성된 필드 산화막(12)이 남지 않도록 한다. 다음으로 이온주입 공정을 실시하여 비트라인 접속용 접합영역(15)을 형성한다. 이때, 형성되는 비트라인 접속용 접합영역(15) 및 소스/드레인 접합영역(13)은 서로 접속된다.
상기에서 소스/드레인 접합영역(13)과 비트라인 접속용 접합영역(15)은 중첩으로 인한 마진이 충분하므로 비트라인 접속용 접합영역(15)을 형성하는 단계를 생략할 수 있다. 또한 플로팅 게이트 및 컨트롤 게이트가 적층된 상태에서 셀렉트 게이트 패턴시 드레인 영역이 브리지(Bridge)에 취약하였으나 컨트롤 게이트의 간격(Spacing)이 어느 정도 유지되어 충분한 패턴 마진을 확보할 수 있다.
상술한 바와같이 본 발명에 의하면 소정의 공정을 거쳐 플로팅 게이트 및 컨트롤 게이트가 형성된 실리콘 기판의 전체 상부면에 제3폴리실리콘층을 형성한 후 다수의 플로팅 게이트 상에 형성되며 드레인 접합영역과 인접된 필드 산화막과 중첩되지 않도록 형성된 셀렉트 게이트 패턴용 마스크를 이용하여 제3폴리실리콘층 및 필드 산화막을 패터닝하고, 이온주입 공정을 실시하여 비트라인 접속용 접합영역을 형성하므로써 셀의 크기를 감소시킬 수 있고 소자의 특징을 향상시킬 수 있는 효과가 있다.
Claims (1)
- 플래쉬 메모리 셀 제조방법에 있어서, 소정의 공정을 거쳐 플로팅 게이트 및 컨트롤 게이트가 형성된 실리콘 기판의 전체 상부면에 폴리실리콘층을 형성하는 단계와, 다수의 플로팅 게이트 상에 형성되며 드레인 접합영역과 인접된 필드 산화막과 중첩되지 않도록 형성된 셀렉트 게이트 패턴용 마스크를 이용하여 상기 폴리실리콘층 및 필드 산화막을 패터닝 하는 단계와, 이온주입 공정을 실시하여 비트라인 접속용 접합영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀 제조방법.
Priority Applications (1)
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| KR1019960074956A KR100241533B1 (ko) | 1996-12-28 | 1996-12-28 | 플래쉬 메모리 셀 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960074956A KR100241533B1 (ko) | 1996-12-28 | 1996-12-28 | 플래쉬 메모리 셀 제조방법 |
Publications (2)
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Family
ID=19491705
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019960074956A KR100241533B1 (ko) | 1996-12-28 | 1996-12-28 | 플래쉬 메모리 셀 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100241533B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100524914B1 (ko) * | 1998-11-30 | 2006-05-25 | 삼성전자주식회사 | 비휘발성 반도체 메모리소자 및 그 제조방법 |
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1996
- 1996-12-28 KR KR1019960074956A patent/KR100241533B1/ko not_active IP Right Cessation
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