KR100199381B1 - 플래쉬 이이피롬 셀 제조 방법 - Google Patents

플래쉬 이이피롬 셀 제조 방법 Download PDF

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Abstract

본 발명은 컨트롤 게이트가 스플릿 게이트의 구조로 이루어진 플래쉬 이이피롬 셀 제조시에 별도의 마스크를 사용하지 않고, 자기 정렬 방식으로 소오스 및 드레인 영역을 형성하므로써, 플로팅 게이트를 형성하기 위한 마스크와 소오스 및 드레인 영역을 형성하기 위한 마스크간의 오배열로 인한 좌우 셀의 컨트롤 게이트 길이의 차이를 줄일 수 있는 플래쉬 이이피롬 셀 제조 방법이 개시된다.

Description

플래쉬 이이피롬 셀 제조 방법
제1도 및 제2도는 종래의 적층 구조 및 스플릿 게이트 구조를 갖는 플래쉬 이이피롬 셀을 각기 도시한 단면도.
제3a 내지 3d도는 본 발명의 제1실시예에 따른 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 단면도.
제4a 내지 4e도는 본 발명의 제2실시예에 따른 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,11 : 실리콘 기판 2,12 : 터널 산화막
3,20 : 플로팅 게이트 4 : 층간 산화막
5,21 : 컨트롤 게이트 6 : 소오스 영역
7 : 드레인 영역 8 : 실렉트 게이트 산화막
13A : 제1폴리 실리콘층 13B : 제2폴리 실리콘층
13C : 제3폴리 실리콘층 14A : 제1산화막
14B : 제2산화막 14C : 제3산화막
14D : 제4산화막 15 : Si3N4막
15A : 제1질화막 15B : 제2질화막
16A : 제1감광막 16B : 제2감광막
16C : 제3감광막 17A : 제1접합 영역
17B : 제2접합 영역 18 : ONO층
19 : 층간 절연막 22 : 셀 스페이서
본 발명은 플래쉬 이이피롬 셀 제조 방법에 관한 것으로, 특히 제2폴리 실리콘층 및 제3폴리 실리콘층이 스플릿 게이트 구조를 갖느 플래쉬 이이피롬 셀 제조시에 별도의 마스크를 사용하지 않고, 자기 정렬 방식으로 소오스 및 드레인 영역을 형성하므로써 좌우 셀의 컨트롤 게이트 길이의 차이를 줄일 수 있도록 한 플래쉬 이이피롬 셀 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 셀(Nonvolatile Memory Cell)의 한 종류인 플래쉬 이이피롬 셀은 전기적인 기록(Program) 및 소거(Erase)기능을 갖고 있는데, 그 구조는 크게 적층(stack) 구조와 스플릿(Split)게이트 구조로 나눌 수 있다.
제1도는 적층 구조의 플래쉬 이이피롬 셀의 단면을 도시한 것이고, 제2도는 스플릿 게이트 구조의 플래쉬 이이피롬 셀의 단면을 도시한 것이다. 적층 구조 및 스플릿 게이트 구조의 플래쉬 이이피롬 셀은 기본적으로 실리콘 기판(1)에 터널 산화막(2), 플로팅 게이트(3), 층간 산화막(4), 컨트롤 게이트(5), 드레인 영역(6)) 및 소오스 영역(7)으로 이루어지며, 특히 제2도에 도시된 스플릿 게이트 구조의 플래쉬 이이피롬 셀에는 실렉트 게이트 산화막(8)이 추가로 구비된다. 따라서 본 발명은 이러한 스플릿 구조를 갖는 플래쉬 이이피롬 셀 중에서 제2폴리 실리콘층이 스플릿(Split) 게이트 구조로 된 셀과 제3폴리 실리콘층이 스플릿(Split) 게이트 구조로 된 셀의 형성 공정을 설명하고자 한다.
첫째, 제2폴리 실리콘층이 스플릿(Split) 게이트 구조로 된 플래쉬 이이피롬 셀 컨트롤 게이트를 형성시 제1폴리 실리콘층 에칭 이후 별도의 마스크를 사용하여 형성하는데, 이 경우 플로팅 게이트를 형성하기 위한 마스크와 소오스 및 드레인 영역을 형성하기 위한 마스크간의 오배열로 인하여 셀 배열에서 좌우 셀의 컨트롤 게이트 길이가 달라질 수가 있다.
둘째, 제3폴리 실리콘층이 스플릿(Split) 게이트 구조를 갖는 플래쉬 이이피롬 셀의 컨트롤 게이트를 형성시 제2폴리 실리콘층 에칭 이후 별도의 마스크를 사용하여 형성하는데, 이러한 경우에도 플로팅 게이트를 형성하기 위한 마스크와 소오스 및 드레인 영역을 형성하기 위한 마스크간의 오배열로 인하여 셀 배열에서 좌우 셀의 컨트롤 게이트 길이가 달라질 수가 있다. 이러한 원인으로 인해 셀의 전류 흐름 등의 균일성이 저하되며, 기타 실렉트 게이트 길이가 달라짐으로해서 프로그램 특성 저하 등의 문제가 발생하는 단점이 있다.
따라서, 본 발명은 제2폴리 실리콘층 및 제3폴리 실리콘층이 스플릿 게이트 구조를 갖는 플래쉬 이이피롬 셀 제조시에 별도의 마스크를 사용하지 않고, 자기 정렬 방식으로 소오스 및 드레인 영역을 형성하므로써, 상술한 단점을 해소할 수 있는 플래쉬 이이피롬 셀 제조 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 제1실시예에 따른 플래쉬 이이피롬 셀 제조 방법은 실리콘 기판상에 터널 산화막 및 제1폴리 실리콘층을 형성하는 단계와, 상기 제1폴리 실리콘층 상부에 제1질화막을 증착한 후, 선택적으로 패터닝 하는 단계와, 상기 패턴화된 제1질화막 사이에 노출된 각각의 제1폴리 실리콘층 상부 영역상에 다수의 제1산화막을 형성하는 단계와, 상기 제1산화막 중 어느 하나를 통해 불순물을 주입하여 상기 실리콘 기판내에 제1접합 영역을 형성하는 단계와, 상기 불순물 주입시 사용된 제1산화막 및 패턴화 된 상기 제1질화막을 제거하는 단계와, 상기 제1폴리 실리콘층 및 터널 산화막을 선택적으로 식각하여 플로팅 게이트를 형성하는 단계와, 상기 제1폴리 실리콘층 및 터널 산화막을 식각하여 노출된 실리콘 기판을 통해 불순물을 주입하여 제2접합 영역을 형성하는 단계와, 상기 전체 구조 상부에 제2산화막 및 제2질화막을 증착하는 단계와, 상기 플로팅 게이트 상부 및 측벽에 상기 제2산화막 및 제2질하막이 잔류하도록 상기 제2산화막 및 제2질화막을 선택적으로 식각하여 셀 스페이서를 형성하는 단계와, 상기 전체 구조 상부에 제3산화막 및 제2폴리 실리콘층을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 한다.
본 발명의 제2실시예에 따른 플래쉬 이이피롬 셀 제조 방법은 실리콘 기판상에 터널 산화막, 제1폴리 실리콘층, ONO층 및 제2폴리 실리콘층을 형성하는 단계와, 상기 제2폴리 실리콘층 상부에 Si3N4막을 증착한 후, 선택적으로 패터닝하는 단계와, 상기 패턴화된 Si3N4막 사이에 노출된 각각의 제2폴리 실리콘층 상부 영역상에 다수의 제1산화막을 형성하는 단계와, 상기 제2폴리 실리콘층, ONO층, 제1폴리 실리콘층 및 터널 산화막을 선택적으로 식각하는 단계와, 상기 식각 공정에 의해 노출된 실리콘 기판 영역에 불순물을 주입하여 제1접합 영역을 형성하는 단계와, 상기 제1접합 영역이 형성된 상부에 제2산화막을 형성하는 단계와, 상기 질화막, 제2폴리 실리콘층, ONO층, 제1폴리 실리콘층 및 터널 산화막을 선택적으로 식각하여 서로 이격된 스택 구조의 게이트를 형성하는 단계와, 상기 서로 이격된 스택 구조의 게이트 사이로 노출된 실리콘 기판 영역에 불순물을 주입하여 제2접합 영역을 형성하는 단계와, 상기 전체 구조 상부에 제2산화막을 증착한 후, 제2산화막을 식각하여 셀 스페이서를 형성하는 단계와, 상기 전체 구조 상부에 층간 절연막을 증착한 후, 상기 제2접합 영역이 형성된 상부에 층간 절연막 패턴을 형성하는 단계와, 상기 층간 절연막이 패터닝되어 노출된 실리콘 기판 영역상에 제4산화막을 형성한 후, 상기 전체 구조 상부에 제3폴리 실리콘층을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명은 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제3a 내지 3d도는 본 발명의 제1실시예에 따른 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 단면도이다.
제3a도와 관련하여, 실리콘 기판(11)상에 터널 산화막(12) 및 제1폴리 실리콘층(13A)이 형성된다. 상기 제1폴리 실리콘층(13A)상부에 제1질화막(15A)이 증착된 후, 식각 공정에 의해 선택적으로 식각된다. 상기 패턴화된 제1질화막(15A) 사이에 노출된 제1폴리 실리콘층(13A) 상부 영역에 다수의 제1산화막(14A)이 형성된다. 상기 전체 구조 상부에 제1감광막(16A)이 도포된 후, 포토 리소그라피 공정으로 제1감광막(16A)이 패터닝된다. 상기 패턴화 된 제1감광막(16A) 및 제1질화막(15A)이 마스크로 이용되어 노출된 제1산화막(14A)을 통해 인이 고 에너지로 주입되어 상기 실리콘 기판(11)내에 제1접합 영역(17A)이 형성된다.
제3b도와 관련하여, 상기 인이 주입된 제1접합 영역(17A)상의 제1산화막(14A)과 패턴화된 제1감광막(16A) 및 제1질화막(15A)이 식각 공정에 의해 제거된다. 상기 제1폴리 실리콘층(13A) 상부에 잔류된 제1산화막(14A)을 베리어로한 자기 정렬 식각 공정에 의해 제1폴리 실리콘층(13A) 및 터널 산화막(12)의 노출 부분이 식각된다. 상기 패턴화된 제1폴리 실리콘층(13A) 및 터널 산화막(12)은 플로팅 게이트가 된다. 상기 전체 구조 상부에 제2감광막(16B)이 도포된 후, 포토 리소그라피 공정으로 패터닝된다. 상기 패턴화된 제2감광막(16B) 및 잔류된 제1산화막(14A)이 마스크로한 이온 주입 공정에 의해 노출된 실리콘 기판(11)에 인이 주입되어 제2의 접합 영역(17B)이 형성된다. 이 때, 사용한 감광막 마스크는 이전 공정에서 형성된 셀의 소오스 영역 주변의 액티브 영역을 마스킹할 뿐 실제 드레인 영역의 마스킹 역할은 제1폴리 실리콘층(13A)에서 한다.
제3c도와 관련하여, 상기 패턴화된 제2감광막(16B)이 제거되고, 상기 전체 구조 상부에 제2산화막(14B) 및 제2질화막(15B)이 형성된다. 상기 플로팅 게이트 상부면에 패턴화된 제3감광막(16C)이 형성된다.
제3d도와 관련하여, 상기 패턴화된 제3감광막(16C)이 마스크로 이용되어 제2산화막(14B) 및 제2질화막(15B)이 일부분 식각된다. 상기 플로팅 게이트 상부 및 측벽에 제2산화막(14B) 및 제2질화막(15B)이 남게 된다. 이 때, 플로팅 게이트 측벽에 형성된 제2산화막(14B)의 스페이서는 셀 스페이서가 된다.
제3e도와 관련하여, 상기 전체 구조 상부에 제3산화막(14C) 및 제2폴리 실리콘층(13B)이 형성된다. 상기 제3산화막(14C)은 실렉트 트랜지스터의 게이트 산화막을 형성하기 위하여 형성된 것이다. 이 후 공정으로 제2폴리 마스크를 형성한 다음 자기 정렬 식각 공정에 의해 식각하여 셀 길이 방향으로 스택(Stack)구조 플래쉬 이이피롬 셀이 구성될 수 있다.
상기한 본 발명의 제1실시예에서의 공정에 있어서 제3a도와 관련한 공정 과정 중에서 인 이온을 고 에너지를 이용하여 주입한 후 산화막을 제거하던 것을 이온 주입 공정의 난이도에 맞게 순서를 바꿔 제1산화막을 제거한 후, 이온 주입 공정으로 순서를 바꿔 진행할 수 있다. 또한 제3c도와 관련한 공정 과정 중에서 ON 구조를 갖는 제2산화막 및 제2질화막을 증착을 ONO 구조를 갖는 제2산화막, 제2질화막 및 제2산화막의 구조로 형성할 수 있다.
제4a 내지 4f도는 본 발명의 제2실시예에 따른 플래쉬 이이피롬 셀 제조 방법을 설명하기 위한 단면도이다.
제4a도와 관련하여, 실리콘 기판(11)상에 터널 산화막(12), 제1폴리 실리콘층(13A), ONO층(18) 및 제2폴리 실리콘층(13B)이 형성된다. 상기 제2폴리 실리콘층(13B)상부에 Si3N4막(15)이 증착된 후, 식각 공정에 의해 선택적으로 패터닝 된다. 상기 패턴화된 Si3N4막(15)사이에 노출된 제2폴리 실리콘층(13B)의 영역의 상부에 제1산화막(14A)이 형성된다. 상기 전체 구조 상부에 제1감광막(16A)이 도포된 후, 포토 리소그라피 공정으로 패터닝된다.
제4b도와 관련하여, 상기 패턴화된 제1감광막(16A) 및 패턴화된 Si3N4막(15)이 마스크로 이용되어 제2폴리 실리콘층(13B), ONO층(18), 제1폴리 실리콘층(13A) 및 터널 산화막(12)이 선택적으로 식각된다.
제4c도와 관련하여, 상기 패턴화된 제1감광막(16A)이 제거된후, 노출된 실리콘 기판(11)영역에 불순물이 주입되어 제1접합 영역(17A)이 형성된다. 상기 제1접합 영역(17A)이 형성된 상부에 제2산화막(14B)이 형성된다. 이 공정으로 제1폴리 실리콘층(13A)은 플로팅 게이트가 되고, 스택 게이트 길이가 정해진다.
제4d도와 관련하여, 상기 제2폴리 실리콘층(13B) 상부에 형성된 제1산화막(14A)이 베리어로 이용되어 상기 Si3N4막(15), 제2폴리 실리콘층(13B), ONO층(18), 제1폴리 실리콘층(13A) 및 터널 산화막(12)이 선택적으로 식각되어 서로 이격된 스택(Stack)구조의 게이트가 형성된다. 상기 서로 이격된 스택 구조의 게이트가 형성된 전체 구조 상부에 제2감광막(16B)이 도포된 후, 포토 리소그라피 공정에 의해 제2감광막(16B)이 패터닝된다. 상기 서로 이격된 스택 구조의 게이트 사이에 노출된 실리콘 기판(11)영역에 불순물이 주입되어 제2접합 영역(17B)이 형성된다.
제4e도와 관련하여, 상기 패턴화된 제2감광막(16B)이 제거된후, 제3산화막(14C)이 증착된다. 상기 제3산화막(14C)이 식각 공저에 의해 식각되어 셀 스페이서가 형성된다. 상기 서로 이격된 스택 구조의 전체 구조 상부에 층간 절연막(19)이 증착된 후, 상기 층간 절연막(19)이 식각 공정에 의해 패터닝되어 서로 이격된 스택 구조의 게이트 사이에 형성된다. 상기 층간 절연막(19)이 제거된 후, 노출된 실리콘 기판상에 제4산화막(14D)이 형성된 후, 전체 구조 상부에 제3폴리 실리콘층(13C)이 형성된다.
상기한 본 발명의 제2실시예에서의 공정에 있어서 제4a도와 관련한 공정 중에서 Si3N4막을 형성한 후, 제2폴리 실리콘층 상부에 선택산화 되도록 열 공정을 할 수도 있다.
상술한 바와 같이 본 발명의 제1실시예 및 제2실시예에 의하면 컨트롤 게이트가 스플릿 게이트의 구조로 이루어진 플래쉬 이이피롬 셀 제조시에는 별도의 마스크를 사용하지 않고, 자기 정렬 방식으로 소오스 및 드레인 영역을 형성하므로써, 플로팅 게이트를 형성하기 위한 마스크와 소오스 및 드레인 영역을 형성하기 위한 마스크간의 오배열로 인한 좌우 셀의 컨트롤 게이트 길이의 차이를 줄일 수 있는 탁월한 효과가 있다.

Claims (5)

  1. 플래쉬 이이피롬 셀 제조 방법에 있어서, 실리콘 기판상에 터널 산화막 및 제1폴리 실리콘층을 형성하는 단계와, 상기 제1폴리 실리콘층 상부에 제1질화막을 증착한 후, 선택적으로 패터닝 하는 단계와, 상기 패턴화된 제1질화막 사이에 노출된 각각의 제1폴리 실리콘층 상부 영역상에 다수의 제1산화막을 형성하는 단계와, 상기 제1산화막 중 어느 하나를 통해 불순물을 주입하여 상기 실리콘 기판내에 제1접합 영역을 형성하는 단계와, 상기 불순물 주입시 사용된 제1산화막 및 패턴화 된 상기 제1질화막을 제거하는 단계와, 상기 제1폴리 실리콘층 및 터널 산화막을 선택적으로 식각하여 플로팅 게이트를 형성하는 단계와, 상기 제1폴리 실리콘층 및 터널 산화막을 식각하여 노출된 실리콘 기판을 통해 불순물을 주입하여 제2접합 영역을 형성하는 단계와, 상기 전체 구조 상부에 제2산화막 및 제2질화막을 증착하는 단계와, 상기 플로팅 게이트 상부 및 측벽에 상기 제2산화막 및 제2질화막이 잔류하도록 상기 제2산화막 및 제2질화막을 선택적으로 식각하여 셀 스페이서를 형성하는 단계와, 상기 전체 구조 상부에 제3산화막 및 제2폴리 실리콘층을 순차적으로 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
  2. 제1항에 있어서, 상기 플로팅 게이트는 제1폴리 실리콘층 상부에 형성된 제1산화막을 베리어로한 자기 정렬 식각 공정에 의해 형성되는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
  3. 제1항에 있어서, 상기 제1접합 영역 및 제2접합 영역에 주입되는 불순물을 인(P) 인 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
  4. 플래쉬 이이피롬 셀 제조 방법에 있어서, 실리콘 기판상에 터널 산화막, 제1폴리 실리콘층, ONO층 및 제2폴리 실리콘층을 형성하는 단계와, 상기 제2폴리 실리콘층 상부에 Si3N4막을 증착한 후, 선택적으로 패터닝하는 단계와, 상기 패턴화된 Si3N4막 사이에 노출된 각각의 제2폴리 실리콘층 상부 영역상에 다수의 제1산화막을 형성하는 단계와, 상기 제2폴리 실리콘층, ONO층, 제1폴리 실리콘층 및 터널 산화막을 선택적으로 식각하는 단계와, 상기 식각 공정에 의해 노출된 실리콘 기판 영역에 불순물을 주입하여 제1접합 영역을 형성하는 단계와, 상기 제1접합 영역이 형성된 상부에 제2산화막을 형성하는 단계와, 상기 질화막, 제2폴리 실리콘층, ONO층, 제1폴리 실리콘층 및 터널 산화막을 선택적으로 식각하여 서로 이격된 스택 구조의 게이트를 형성하는 단계와, 상기 서로 이격된 스택 구조의 게이트 사이로 노출된 실리콘 기판 영역에 불순물을 주입하여 제2접합 영역을 형성하는 단계와, 상기 전체 구조 상부에 제2산화막을 증착한 후, 제2산화막을 식각하여 셀 스페이서를 형성하는 단계와, 상기 전체 구조 상부에 층간 절연막을 증착한 후, 상기 제2접합 영역이 형성된 상부에 층간 절연막 패턴을 형성하는 단계와, 상기 층간 절연막이 패터닝되어 노출된 실리콘 기판 영역상에 제4산화막을 형성한 후, 상기 전체 구조 상부에 제3폴리 실리콘층을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
  5. 제4항에 있어서, 상기 서로 이격된 스택 구조의 게이트는 제2폴리 실리콘층 상부에 형성된 제1산화막을 베리어로하여 자기 정렬 식각 공정에 의해 형성하는 것을 특징으로 하는 것을 특징으로 하는 플래쉬 이이피롬 셀 제조 방법.
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