KR100358141B1 - 이이피롬제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 125000006850 spacer group Chemical group 0.000 claims abstract description 7
- 238000000137 annealing Methods 0.000 claims abstract description 5
- 238000005530 etching Methods 0.000 claims abstract description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 3
- 238000009792 diffusion process Methods 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 230000010354 integration Effects 0.000 abstract description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000012217 deletion Methods 0.000 description 1
- 230000037430 deletion Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/30604—Chemical etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
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Abstract
본 발명은 이이피롬 제조 방법에 관한 것으로, 반도체기판상에 선택게이트를 형성하는 단계, 상기 선택게이트를 포함한 전면에 제1산화층을 형성하는 단계, 상기 선택게이트의 일측 상부의 상기 제1산화층을 제거하여 상기 반도체기판의 소정표면을 노출시키는 단계, 상기 노출된 반도체 기판에 터널 도핑 영역을 형성하는 단계, 상기 터널도핑영역 형성으로 손상된 상기 반도체기판의 격자를 보상하기 위한 어닐 공정을 수행하는 단계, 상기 터널 도핑 영역이 형성된 상기 반도체기판 상부에 제2산화층을 형성하는 단계, 상기 제1산화층 및 제2산화층을 블랭킷 식각하여상기 선택게이트의 측벽에 산화층스페이서를 형성하는 단계, 및 상기 터널 도핑영역을 중심으로 상기 선택게이트의 일측에 일정폭 오버랩되는 적층구조의 플로팅게이트와 제어게이트를 형성하는 단계를 포함하므로써, 셀당 집적도를 향상시키고, 이에 따라 제품의 제조 수율 및 전기적 특성을 향상시킬 수 있도록 한 것이다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자 제조시 고집적화에 유리한 이이피롬(EEPROM) 제조 방법에 관한 것이다.
제 1 도는 종래 기술에 따른 이이피롬의 단면도로서, 도면부호 1은선택(select) 게이트, 2는 플로팅(floating) 게이트, 3은 제어(control) 게이트, n+는 소스/드레인을 각각 나타낸다.
종래에는 도면에 도시된 바와 같이 플로팅게이트(2)와 제어게이트(1)가 적층되어 있고, 선택게이트(3)가 이들과 이격되어 있는 구조를 가진다.
그러나, 상기와 같이 적층된 플로팅게이트/제어게이트와 선택게이트가 이격되어 있어 각각 서로 다른 면적을 차지함으로써, 셀의 면적 축소에 한계를 주고, 이로 인하여 고집적화를 어렵게하는 문제점을 유발한다.
따라서, 본 발명은 상기 제반 문제점을 해결하기 위하여 안출된 것으로, 선택게이트, 플로팅게이트, 제어게이트를 적층시켜 형성함으로써, 셀당 집적도를 향상시키고, 이에 따라 제품의 제조 수율 및 전기적 특성을 향상시킬 수 있는 이이피롬 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 소자의 제조 방법에 있어서, 반도체기판상에 선택게이트를 형성하는 단계, 상기 선택게이트를 포함한 전면에 제1산화층을 형성하는 단계, 상기 선택게이트의 일측 상부의 상기 제1산화층을 제거하여 상기 반도체기판의 소정 표면을 노출시키는 단계, 상기 노출된 반도체 기판에 터널 도핑 영역을 형성하는 단계, 상기 터널도핑영역 형성으로 손상된 상기 반도체기판의 격자를 보상하기 위한 어닐 공정을 수행하는 단계, 상기 터널 도핑 영역이 형성된 상기 반도체기판 상부에 제2산화층을 형성하는 단계, 상기 제1산화층 및 제2산화층을 블랭킷 식각하여 상기 선택게이트의 측벽에 산화층스페이서를형성하는 단계, 및 상기 터널 도핑영역을 중심으로 상기 선택게이트의 일측에 일정폭 오버랩되는 적층구조의 플로팅게이트와 제어게이트를 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제 2A 도 내지 제 2F 도는 본 발명의 일실시예에 따른 이이퍼롬의 제조 공정도이다.
제 2A 도에 도사된 바와 같이, 반도체 기판(11) 상에 제 1 게이트산화층(12), 제 1 폴리실리콘층(13), 질화층(14)을 차례로 형성한 후, 선택게이트 형성을 위한 마스크를 이용하여 상기 질화층(14), 폴리실리콘층(13) 및 게이트산화층(12)을 패터닝한다. 이어, 전체 구조의 표면을 따라 제 1 산화층(15)을 1000 내지 2000Å의 두께로 형성한다. 여기서, 패터닝된 폴리실리콘층(13)은 선택게이트로 이용되는데, 이하 도면부호 13'이라 일컫는다.
이어서, 제 2B 도에 도시된 바와 같이, 상기 제 1 산화층(15) 상에 제 1 감광층(16)을 코팅한 후, 하프톤 포토마스크(half tone-photomask)를 이용하여 노광 공정을 수행한 후, 노광된 상기 제 1 감광층(16)을 애치백(etch back)한다. 여기서, 애치백 공정은 상기 선택게이트(13') 상부 부위의 제 1 산화층(15) 표면이 노출될 때 까지만 수행한다. 상기 하프톤 포토마스크의 주요 목적은 선택게이트(13')의 한 측벽 부위의 제 1 산화층(15)을 제거하기 위함이며, 제거해야할 제 1 산화층(15)의 폭이 매우 작기 때문에 도면에 도시된 바와 같이 일정 정도의 마진을충분히 가져야 한다.
계속해서, 제 2C 도에 도시된 바와 같이 등방성 식각법, 특히 습식 식각법으로 노출된 제 1 산화층(15)을 식각함으로써, 상기 선택게이트(13')의 한 측벽 부위의 제 1 산화층(15)을 완전히 제거하여 반도체 기판(11)의 소정표면을 노출시키고, 선택게이트(13') 상부의 제 1 산화층(15)을 일정 폭 제거한다.
이어 상기 에치백된 제 1 감광층(16) 및 선택게이트(13')을 마스크로 이용한 N형 불순물 이온주입으로 n+터널영역(11a)을 형성한다.
다음으로, 제 2D 도에 도시된 바와 같이, 상기 제 1 감광층(16)을 제거한 후, 어닐(Anneal) 공정을 수행하여 상기 이온 주입으로 손상된 반도체 기판(11)의 격자를 보상한다. 이어, 전체구조 표면을 따라 제 2 산화층(17)을 500 내지 1000Å의 두께로 형성한다. 여기서, 제 2 산화층(17)은 선택게이트(13')의 측벽에 산화층 스페이서를 형성하기 위한 것이다. 산화층 스페이서는 통상적으로 단채널 효과(Short channel)를 방지하기 위하여 형성된다.
이어서, 제 2E 도에 도시된 바와 같이 상기 제 1 및 제 2 산화층(15, 17)을 블랭킷(blanket) 식각하여 선택게이트(13') 측벽에 산화층 스페이서(18)을 형성한 후, 전체구조 표면을 따라 플로팅게이트를 위한 제 2 게이트산화층(19), 제 2 폴리실리콘층(20) 및 유전층인 ONO층(21), 제어게이트 형성을 위한 제 3 폴리실리콘층(22), 제어게이트 및 플로팅게이트의 패터닝을 위한 제 2 감광층(23) 패턴을 차례로 형성한다. 여기서, 제 2 감광층(23) 패턴은 패터닝으로 형성될 플로팅게이트 및 제어게이트가 상기 선택게이트 상에 적층되도록 n+터널영역(11a)을 중심으로 좌우로 일정 폭 뒤덮는다.
끝으로, 제 2F 도에 도시된 바와 같이 상기 제 2 감광층(23) 패턴을 식각벽으로 제 3 폴리실리콘층(22), ONO층(21), 제 2 폴리실리콘층(20), 제 2 게이트산화층(19)을 차례로 식각한다. 이 때, 식각된 제 3 폴리실리콘층(22)은 제어게이트(22')로 이용되며, 제 2 폴리실리콘층(20)은 플로우팅게이트(20')로 이용된다.
이어 상기 제 2 감광층(23)을 제거한 다음, 소스/드레인 형성을 위한 이온주입 공정을 수행하여 소스/드레인(도면에서 n+)을 형성한 후, 어닐 공정을 수행한다.
상기한 바와 같이, 본 발명은 선택게이트를 먼저 형성하고, 상기 선택게이트의 일측 측벽 하측에 터널영역을 형성시켜, 터널산화층(제 2 게이트 산화층)을 통하여 삭제(erase) 및 기록(write)이 이루어지도록 한다. 여기서, 삭제 및 기록은 전자들의 n+영역(11a) 및 플로팅게이트(10') 사이의 이동에 의해 이루어진다.
이때, 소자의 전기적 특성상 n+터널영역(11a)과 플로팅게이트(20')가 중첩되는 폭(A)을 적어도 1000Å 이상 확보하기 위하여 제 1 산화층(15) 및 제 2 산화층(17)의 두께 제어에 세심한 주의가 필요하다. 참고적으로, n+터널영역 및 플로팅 게이트(20')의 중첩은 열공정에 따른 불순물의 확산에 의하여 이루어진다.
상기와 같이 이루어지는 본 발명은 선택게이트, 플로팅게이트 및 제어게이트를 적층시켜 형성함으로써, 셀당 집적도를 향상시키고, 이에 따라 제품의 제조 수율 및 전기적 특성을 향상시킬 수 있는 특유의 효과가 있다.
제 1 도는 종래 기술에 따른 이이피롬의 단면도,
제 2A 도 내지 제 2F 도는 본 발명의 일실시예에 따른 이이피롬의 제조 과정도.
*도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 제 1 게이트산화층
13' : 선택게이트 14 : 질화층
15 : 제 1 산화층 16 : 제 1 감광층
17 : 제 2 산화층 18 : 산화층 스페이서
19 : 제 2 게이트산화층 20' : 플로우팅게이트
21 : ONO층 22' : 제어게이트
Claims (5)
- 반도체 소자의 제조 방법에 있어서,반도체기판상에 선택게이트를 형성하는 단계;상기 선택게이트를 포함한 전면에 제1산화층을 형성하는 단계;상기 선택게이트의 일측 상부의 상기 제1산화층을 제거하여 상기 반도체기판의 소정 표면을 노출시키는 단계;상기 노출된 반도체 기판에 터널 도핑 영역을 형성하는 단계;상기 터널도핑영역 형성으로 손상된 상기 반도체기판의 격자를 보상하기 위한 어닐 공정을 수행하는 단계;상기 터널 도핑 영역이 형성된 상기 반도체기판 상부에 제2산화층을 형성하는 단계;상기 제1산화층 및 제2산화층을 블랭킷 식각하여 상기 선택게이트의 측벽에 산화층스페이서를 형성하는 단계; 및상기 터널 도핑영역을 중심으로 상기 선택게이트의 일측에 일정폭 오버랩되는 적층구조의 플로팅게이트와 제어게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 이이피롬 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 산화층은,불순물의 확산에 의해 상기 터널 도핑 영역과 상기 플로팅게이트가 중첩되는 폭을 적어도 1000Å 이상 확보하기 위하여 그 두께가 결정되는 것을 특징으로 하는 이이피롬 제조 방법.
- 제 1 항에 있어서,상기 제 1 산화층은 1000 내지 2000Å 두께로 형성되는 것을 특징으로 하는 이이피롬 제조 방법.
- 제 1 항에 있어서,상기 선택게이트의 일측 상부의 상기 제1산화층을 제거하여 상기 반도체기판의 소정 표면을 노출시키는 단계는,상기 제 1 산화층상에 감광층을 형성한 후, 포토마스크를 이용하여 상기 감광층의 소정 부위를 노광하고, 노광된 상기 감광층을 상기 선택게이트 상부 부위의 상기 제 1 산화층 표면이 노출될 때까지 에치백하는 단계; 및상기 노출된 제 1 산화층을 습식식각하여 상기 반도체 기판의 소정 표면을 노출시키는 단계를 포함하여 이루이짐을 특징으로 하는 이이피롬 제조 방법.
- 제 1 항에 있어서,상기 제 2 산화층은 500 내지 1000Å의 두께로 형성되는 것을 특징으로 하는이이피롬 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050095A KR100358141B1 (ko) | 1995-12-14 | 1995-12-14 | 이이피롬제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950050095A KR100358141B1 (ko) | 1995-12-14 | 1995-12-14 | 이이피롬제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970054219A KR970054219A (ko) | 1997-07-31 |
| KR100358141B1 true KR100358141B1 (ko) | 2003-01-29 |
Family
ID=37490391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950050095A KR100358141B1 (ko) | 1995-12-14 | 1995-12-14 | 이이피롬제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100358141B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309382A (ja) * | 1988-06-07 | 1989-12-13 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
-
1995
- 1995-12-14 KR KR1019950050095A patent/KR100358141B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01309382A (ja) * | 1988-06-07 | 1989-12-13 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054219A (ko) | 1997-07-31 |
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