KR0148331B1 - 고집적 이이피롬 소자 제조 방법 - Google Patents
고집적 이이피롬 소자 제조 방법Info
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Abstract
1. 청구 범위에 기재된 발명이 속한 기술 분야
고집적 반도체 소자 제조 방법
2. 발명이 해결하려고 하는 기술적 과제
종래의 이이피롬(EEPROM) 소자의 셀 구성을 보면, 플로팅(floating) 게이트(1)와 제어(control) 게이트(2)는 적층형으로 구성되어 있으나, 선택(select) 게이트(3)는 분리되어 형성되어 있기 때문에 셀 면적을 축소시키는데 어려움이 있었음
3. 발명의 해결 방법의 요지
플로팅 게이트와 제어 게이트 및 선택 게이트를 모두 적층형으로 구성하여 셀 면적을 축소시킨 이이피롬 소자 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
이이피롬(EEPROM) 소자 제조에 이용됨
Description
제1도는 종래 기술에 따라 제조된 이이피롬(EEPROM) 소자의 공정 단면도.
제2a도 내지 제2h도는 본 발명의 한 실시예에 따른 이이피롬(EEPROM) 소자 제조 방법의 공정도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 게이트 산화막
13 : 선택 게이트 14 : 질화막
15,17 : 산화막 16,22 : 포토레지스트
18 : 터널 산화막 19 : 플로팅 게이트용 폴리실리콘
19' : 플로팅 게이트 20 : ONO 막
21 : 제어 게이트용 폴리실리콘 21' : 제어 게이트
본 발명은 일반적으로 반도체 소자 제조에 관한 것으로서, 특히 이이피롬(EEPROM) 소자의 3개의 게이트를 적층형으로 구성하여 셀 면적을 축소시킨 고집적 이이피롬(EEPROM) 소자 제조 방법에 관한 것이다.
현재 반도체 소자의 초고집적화 추세에 따라 셀 면적이 점점 줄어들고 있는데, 제1도에 도시된 바와 같은 이이피롬(EEPROM)소자의 셀 구성을 보면, 플로팅(floating) 게이트(1)와 제어(control) 게이트(2)는 모두 적층형으로 구성되어 있으나, 선택(select) 게이트(3)는 분리되어 형성되어 있기 때문에 셀 면적을 축소시키는데 어려움이 있었다.
따라서, 전술한 단점을 보완하기 위해 안출된 본 발명은 플로팅 게이트와 제어 게이트 및 선택(select) 게이트를 모두 적층형으로 구성하여 셀 면적을 축소시킨 이이피롬(EEPROM) 소자 제조 방법을 제공하는 것을 목적으로 한다.
본 본 발명의 한 실시예에 따른 이이피롬(EEPROM) 소자 제조 방법은, 반도체 기판상에 게이트 산화막, 선택 게이트용 폴리실리콘, 질화막을 차례로 증착한 다음, 선택 게이트 형성을 위한 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 배리어로 하여, 상기 게이트 산화막, 선택 게이트용 폴리실리콘, 질화막을 차례로 식각하여 선택 게이트를 형성하고, 잔류 포토레지스트를 제거하는 단계와, 전체구조 상부에 소정의 두께로 제1 산화막을 증착하고, 그 위에 포토레지스트를 도포하는 단계와, 에치백 공정을 실시하여 상기 선택 게이트 상부의 제1산화막을 노출 시키고, 습식 식각을 실시하여 상기 선택 게이트 상부 및 측벽의 제1 산화막을 제거하는 단계와, 잔류 포토레지스트를 제거하고 소스/드레인이온 주입을 실시하는 단계와, 전체 구조 상부에 소정의 두께로 제2 산화막을 증착하고, 블랭킷 식각을 실시하여 선택 게이트 측벽에 산화막 스페이서를 형성하는 단계와, 전체구조 상부에 소정의 두께로 터널 산화막을 형성하고 플로팅 게이트용 폴리실리콘을 증착한 다음, 도핑을 실시하는 단계와, 플로팅 게이트와 제어 게이트를 동시에 형성하기 위한 제2 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 제어 게이트용 폴리실리콘, 상기 유전막, 상기 플로팅 게이트용 폴리실리콘, 상기 터널 산화막 및 상기 제1 산화막을 차례로 식각하고, 잔류 포토레지스트를 제거하는 단계를 포함하는 것을 특징으로 한다.
이제 본 본 발명은 실시예 및 첨부 도면을 참조하여 보다 상세하게 설명되게 된다. 먼저, 제2a도에 도시된 바와 같이, 반도체 기판(11)상에 게이트 산화막, 선택 게이트용 폴리실리콘막, 질화막을 차례로 증착한 다음, 게이트 전극 형성을 위한 포토레지스트 패턴을 형성하고 식각을 실시하여, 게이트 산화막(12), 선택 게이트(13), 질화막(14)을 형성한다. 다음에, 잔류 포토레지스트를 제거하고, 약 1500Å 내지 2000Å 정도의 산화막(15)를 증착한다. 다음에는 제2b도에 도시된 바와 같이, 전체 구조 상부에 포토레지스트(16)를 도포하고, 에치백(etch back) 공정을 실시하여 제2c도에 도시된 바와 같이, 선택 게이트(13)상부의 산화막(15)을 노출 시킨다. 다음에 제2d도에 도시된 바와 같이, 습식 식각을 실시하여 상기 선택 게이트(13)상부 및 측벽의 산화막(15)을 제거한다. 다음에 제2e도에 도시된 바와 같이, 잔류 포토레지스트(16)를 제거하고 n+형의 산화막/드레인 이온 주입을 실시한다. 다음에는 제 2f도에 도시된 바와 같이, 다시 산화막(17)을 약 500Å 내지 800Å 정도 증착한다. 다음에는 제 2g도에 도시된 바와 같이, 상기 산화막(17)을 블랭킷 식각하여 선택 게이트(13) 측벽에 스페이서(17')를 형성한다. 이때 상기 측벽 스페이서(17')는 선책 게이트(13)와 후속 공정으로 형성될 플로팅 게이트와의 절연 기능을 수행하게 된다. 다음에는, 전체 구조 상부에 터널 산화막(18)을 약 50Å 내지 100Å 정도 성장 시키고, 플로팅 게이트용 폴리실리콘(19)을 증착한 다음 도핑을 실시한다. 다음에, 층간 절연막인 ONO(산화막-질화막-산화막)막(20)과 제어 게이트용 폴리실리콘(21)을 증착하고 도핑을 실시한 다음, 플로팅 게이트와 제어 게이트를 동시에 형성하기 위한 포토레지스트 패턴(22)을 형성한다. 다음에, 상기 포토레지스트 패턴(22)을 식각 배리어로 이용하여 상기 제어 게이트용 폴리실리콘(21), ONO막(20), 플로팅 게이트용 폴리실리콘(19), 터널 산화막(18) 및 산화막(15)을 차례로 식각하게 되면, 제2h도에 도시된 바와 같이, 선택 게이트(13)와 플로팅 게이트(19') 및 제어 게이트(21')가 차례로 적층된 구조의 EEPROM 소자가 제조될 수 있다. 이때, 상기 선택 게이트 양단에 형성되는 터널 산화막(18)의 폭 A는 상기 산화막(15)을 노출시키기 위한 에치백 공정 및 습식 식각 공정을 조절하여 약 700Å 내지 1500Å 정도가 되도록 하는 것이 바람직하다.
반도체 소자 제조시, 전술한 바와 같은 본 발명을 이용하므로써, 선택 게이트와 제어 및 플로팅 게이트를 모두 적층형태로 구성할 수 있으며, 따라서 셀 면적이 축소된 이이피롬(EEPROM) 소자를 제조할 수 있다는 장점이 있다.
Claims (4)
- 이이피롬(EEPROM) 소자를 제조하는 방법에 있어서, 반도체 기판상에 게이트 산화막, 선택 게이트용 폴리실리콘, 질화막을 차례로 증착한 다음, 선택 게이트 형성을 위한 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 식각 배리어로 하여, 상기 게이트 산화막, 선택 게이트용 폴리실리콘, 질화막을 차례로 식각하여 선택 게이트를 형성하고, 잔류 포토레지스트를 제거하는 단계와, 전체 구조 상부에 소정의 두께로 제1 산화막을 증착하고, 그 위에 포토레지스트를 도포하는 단계와, 에치백 공정을 실시하여 상기 선택 게이트 상부의 제1 산화막을 노출 시키고, 습식 식각을 실시하여 상기 선택 게이트 상부 및 측벽의 제1 산화막을 제거하는 단계와, 잔류 포토레지스트를 제거하고 소스/드레인 이온 주입을 실시하는 단계와, 전체 구조 상부에 소정의 두께로 제2 산화막을 증착하고, 블랭킷 식각을 실시하여 선택 게이트 측벽에 산화막 스페이서를 형성하는 단계와, 전체 구조 상부에 소정의 두께로 터널 산화막을 형성하고 플로팅 게이트용 폴리실리콘을 증착한 다음, 도핑을 실시하는 단계와, 전체 구조 상부에 유전막과 제어 게이트용 폴리실리콘을 증착하고, 도핑을 실시하는 단계와, 플로팅 게이트와 제어 게이트를 동시에 형성하기 위한 제2 포토레지스트 패턴을 형성하는 단계 및 상기 포토레지스트 패턴을 식각 배리어로 이용하여 상기 제어 게이트용 폴리실리콘, 상기 유전막, 상기 플로팅 게이트용 폴리실리콘, 상기터널 산화막 및 상기 제1 산화막을 차례로 식각하고, 잔류 포토레지스트를 제거하는 단계를 포함해서 이루어진 이이피롬 소자 제조방법.
- 제1항에 있어서, 상기 제1 산화막의 증착 두께는 약 1500Å 내지 2000Å 인 것을 특징으로 하는 이이피롬 소자 제조 방법.
- 제1항 또는 제2항에 있어서, 상기 제2 산화막의 증착 두께는 약 500Å 내지 800Å 인 것을 특징으로 하는 이이피롬 소자 제조 방법.
- 제1항에 있어서, 상기 터널 산화막의 증착 두께는 약 50Å 내지 100Å 이고 그 폭은 약 700Å 내지 1500Å 이 잔류하는 것을 특징으로 하는 이이피롬 소자 제조 방법.
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