KR100252767B1 - 반도체장치 및 그제조방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 장치 제조방법
2. 발명이 해결하려고 하는 기술적 과제
종래의 트랜지스터간의 소자 분리 방법은 국부 산화 공정 및 트렌치를 이용한 소자 분리 산화막에 의한 격리 방법으로써 소자 분리 영역이 셀 영역 중 상당 부분을 차지함으로써 트랜지스터의 집적도를 감소시키는 문제점이 있었음.
3. 발명의 해결방법의 요지
본 발명은 SOI 기판 및 벌크 기판의 트렌치 구조를 형성하여 소자 분리를 이루어 반도체 장치의 신뢰도 및 집적도를 향상시키는 반도체 장치 및 그 제조방법을 제공하고자 함.
4. 발명의 중요한 용도
반도체 장치의 소자 분리에 이용됨.
Description
본 발명은 반도체 기술에 관한 것으로, 특히 트렌치 구조를 이용하여 소자간의 전기적 격리를 이루는 반도체 장치 및 그 제조방법에 관한 것이다.
반도체 장치가 올바르게 동작하려면 이웃한 소자간의 완전히 격리가 이루어져야 한다. 특히, 반도체 장치의 기본적인 소자인 트랜지스터간의 전기적 격리는 후속 공정 및 반도체 장치의 성능에 큰 영향을 미치는 요인이 된다.
이하, 첨부된 도면 도 1을 참조하여 종래의 트랜지스터간의 소자 분리 방법에 대해 살펴본다. 우선, 도면 부호 10은 실리콘 기판, 11은 소자 분리 산화막, 12는 게이트 산화막, 13은 게이트 전극, 14는 스페이서 산화막을 각각 나타낸다.
종래의 트랜지스터간의 소자 분리 방법은 도 1에 도시된 바와 같이 트랜지스터와 트랜지스터 사이의 실리콘 기판(10) 상에 실리콘 국부 산화법(Local Oxidation Of Silicon, LOCOS)을 사용하여 두꺼운 소자 분리 산화막(11)을 형성시켜서 전류가 두 트랜지스터 사이로 흐르지 못하도록 차단하는 것이었다.
그러나, 이러한 소자 분리 산화막에 의한 격리 방법은 소자 분리 영역이 셀 영역 중 상당 부분을 차지함으로써 트랜지스터의 집적도를 감소시키는 문제점이 있었다.
또한, 이러한 소자 분리 산화막은 버즈비크(bird's beak), 단차 발생 등 후속 공정 진행에 어려움이 따르기 때문에 반도체 장치의 신뢰도 및 수율을 저하시키는 요인이 된다.
이러한 소자 분리 산화막 영역의 면적 점유를 감소시키기 위해서 실리콘 기판의 일부를 식각해내고 식각된 부위에 산화물을 증착하는 트렌치 격리(Trench Isolation)법도 있으나, 이 경우에도 여전히 산화물에 의한 소자 분리 영역이 필요함은 물론이다.
본 발명은 트렌치 구조를 이용하여 필드 산화막의 사용을 줄이면서 효과적인 소자 분리를 이루어 신뢰도 및 집적도를 향상시킬 수 있는 반도체 장치 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래기술에 따른 반도체 장치의 단면도.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 단면도.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 평면도.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10, 40 : 실리콘 기판 11, 26 : 소자 분리 산화막
12, 23, 41 : 게이트 산화막 13, 24, 42 : 워드라인(게이트 전극)
14, 25, 43 : 스페이서 산화막 20 : 하부 실리콘 기판
21 : 매몰 산화막 22 : 상부 실리콘 박막
23a, 41a : 부수적 게이트 산화막 24a, 42a : 스페이서 폴리실리콘막
25a, 43a : 부수적 스페이서 산화막
상기의 기술적 과제를 달성하기 위한 본 발명의 반도체 장치는, 하부 실리콘 기판, 매몰 산화막 및 상부 실리콘 박막으로 이루어진 SOI(silicon-on-insulator) 기판의 소정 영역의 상기 하부 실리콘 기판을 노출시키는 트렌치 영역에 제공되는 제1 활성 영역; X-방향으로 상기 제1 활성 영역과 교번하여 배치되며, 상기 제1 활성 영역과 전기적으로 격리되어 상기 매몰 산화막 상의 상기 상부 실리콘 박막에 제공되는 제2 활성 영역; 및 상기 X-방향과 직교하는 Y-방향으로 일정 간격마다 배치된 필드 산화막을 포함하여 이루어진다.
또한, 본 발명의 특징적인 반도체 장치는, 반도체 기판의 소정 영역에 배치된 트렌치 영역에 제공되는 제1 활성 영역; X-방향으로 상기 제1 활성 영역과 교번하여 배치되며, 상기 제1 활성 영역과 전기적으로 격리되어 상기 트렌치 영역에 의해 이루어진 돌출 영역에 제공되는 제2 활성 영역; 및 상기 X-방향과 직교하는 Y-방향으로 일정 간격마다 배치된 필드 산화막을 포함하여 이루어진다.
또한, 본 발명의 반도체 장치 제조방법은, 하부 실리콘 기판, 매몰 산화막 및 상부 실리콘 박막으로 이루어진 SOI 기판 의 상기 상부 실리콘 박막 및 상기 매몰 산화막의 소정 부위를 선택 식각하여 트렌치를 형성하는 제1 단계; 상기 제1 단계를 마친 전체구조 표면을 따라 게이트 절연막을 형성하는 제2 단계; 상기 게이트 절연막이 형성된 전체구조 표면을 따라 게이트 전극용 전도막을 형성하는 제3 단계; 상기 게이트 전극용 전도막 및 상기 게이트 절연막을 선택 식각하여 상기 트렌치 영역의 상기 하부 실리콘 기판 및 상기 상부 실리콘 박막 상에 게이트 전극을 패터닝하는 제4 단계; 및 상기 게이트 전극의 측벽 및 상기 트렌치의 측벽에 스페이서 절연막을 형성하는 제5 단계를 포함하여 이루어진다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
첨부된 도면 도 2 및 도 3은 본 발명의 일 실시예에 따른 반도체 장치의 단면 및 평면 구조를 도시한 것으로, 이하 이를 참조하여 설명한다. 우선, 도면 부호 '20'은 하부 실리콘 기판, '21'은 매몰 산화막, '22'는 상부 실리콘 박막, '23'은 게이트 산화막, '23a'는 부수적 게이트 산화막, '24'는 워드라인(게이트 전극), '24a'는 스페이서 폴리실리콘막, '25'는 스페이서 산화막, '25a'는 부수적 스페이서 산화막을 각각 나타낸 것이다.
도 2를 참조하여 본 실시예에 따른 공정을 살펴보면, 우선 하부 실리콘 기판(20), 매몰 산화막(21) 및 상부 실리콘 박막(22)으로 구성되는 SOI(Silicon On Insulator) 기판의 상부 실리콘 박막(22) 및 매몰 산화막(21)의 소정 부위를 선택적으로 트렌치 식각한다.
계속하여, 전체구조 표면에 게이트 산화막(23)을 성장시키고, 전체구조 상부에 폴리실리콘막을 증착한 다음, 폴리실리콘막 및 게이트 산화막(23)을 선택적 식각하여 워드라인(게이트 전극)(24)을 형성한다.
스페이서 산화막(25)은 저농도 도핑 드레인(LDD : Lightly Doped Drain) 구조의 트랜지스터를 형성하기 위한 것으로, 저농도의 불순물 이온 주입 후, 전체구조 상부에 산화막을 증착하고 이를 전면 식각하여 형성하며, 이후 고농도의 불순물 이온주입을 실시하여 저농도 도핑 드레인 구조의 소오스/드레인을 가진 전계 효과 트랜지스터를 형성하게 된다.
여기서, 워드라인(24) 형성을 위한 선택적 건식 식각시에 하부 실리콘 기판(20)이 노출된 트렌치 부위의 측벽에 스페이서 폴리실리콘막(24a)이 남게 되나, 이는 게이트 산화막(23) 및 스페이서 산화막(25) 형성시 부수적으로 생성되는 부수적 게이트 산화막(23a) 및 부수적 스페이서 산화막(25a)에 의해 효과적으로 격리된다.
도 3은 도 2의 평면도로서, 워드라인(24) 방향으로 이웃한 트랜지스터의 격리는 종래의 방법대로 국부 산화 방식 또는 트렌치 방식의 소자 분리 산화막(26)을 형성시키는 방법을 사용한다. 도면 부호는 도 2에 나타난 도면 부호와 그 명칭 및 기능이 같다.
도 4는 본 발명의 다른 실시예에 따른 반도체 장치의 단면을 도시한 것으로, 실리콘 기판(40)의 소정 부위를 트렌치 식각하고, 이후 게이트 산화막(41), 워드라인(게이트 전극)(42), 스페이서 산화막(43)을 형성한 것이다. 여기서, 이온주입 공정은 설명하지 않았으며, 워드라인(42) 방향으로 이웃한 트랜지스터의 격리는 종래의 방법대로 국부 산화 방식 또는 트렌치 방식의 소자 분리 산화막을 형성시키는 방법을 사용한다.
미설명 도면 부호 '41a'는 부수적 게이트 산화막, '42a'는 스페이서 폴리실리콘막, '43a'는 부수적 스페이서 산화막을 각각 나타낸 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 트랜지스터간의 격리를 일부 영역에서 필드 산화막 형성 없이 이룰 수 있어 소자 격리에 필요한 면적을 감소시키는 효과가 있으며, 이로써 반도체 장치의 고집적화를 도모할 수 있는 효과가 있다.
Claims (4)
- 하부 실리콘 기판, 매몰 산화막 및 상부 실리콘 박막으로 이루어진 SOI(silicon-on-insulator) 기판의 소정 영역의 상기 하부 실리콘 기판을 노출시키는 트렌치 영역에 제공되는 제1 활성 영역;X-방향으로 상기 제1 활성 영역과 교번하여 배치되며, 상기 제1 활성 영역과 전기적으로 격리되어 상기 매몰 산화막 상의 상기 상부 실리콘 박막에 제공되는 제2 활성 영역; 및상기 X-방향과 직교하는 Y-방향으로 일정 간격마다 배치된 필드 산화막을 포함하여 이루어진 반도체 장치.
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- 제3항에 있어서,상기 제1 단계 수행 후,상기 게이트 전극의 진행 방향으로 일정 간격마다 필드 산화막을 형성하는 제6 단계를 더 포함하여 이루어진 것을 특징으로 하는 반도체 장치 제조방법.
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